JP2008107366A

JP2008107366A - Interface circuit

Info

Publication number: JP2008107366A
Application number: JP2008002354A
Authority: JP
Inventors: Masaru Sugimoto; 勝杉本; Teruhiko Funakura; 輝彦船倉; Hidekazu Nagasawa; 秀和長澤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-01-09
Filing date: 2008-01-09
Publication date: 2008-05-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide an interface circuit capable of reducing the cost of testing and improving the accuracy of testing. <P>SOLUTION: The interface circuit 35 comprises buffer 40 that receives the output signal of a tester 30, a load circuit 44 for suppressing reflection of the output signal of a DUT 27, a high-speed change-over switch 43, having a change-over terminal 43a for receiving an output signal of the buffer 40, a change-over terminal 43b connected to the DUT 27, and a change-over terminal 43c connected to the load circuit 44; and a buffer 42, whose input node is connected to the change-over terminal 43b and that makes the output signal of the DUT 27 transmitted to the tester 30. Accordingly, the length of the part where mismatch is occurring, between the tester 30 and the DUT 27 can be shortened. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明はインターフェイス回路に関し、特に、半導体試験装置と被試験半導体装置とを結合するインターフェイス回路に関する。 The present invention relates to an interface circuit, and more particularly to an interface circuit for coupling a semiconductor test apparatus and a semiconductor device under test.

従来より、半導体集積回路装置（以下、ＬＳＩと称す）の分野では、出荷前に各ＬＳＩが正常か否かのテストが行なわれ、正常なＬＳＩのみが出荷される。このテストでは、複数のＬＳＩが１台の半導体試験装置（以下、テスタと称す）に接続される。通常は、ＬＳＩの１つの外部端子はテスタの１つの外部ピンに接続され、たとえばテスタの外部ピンからＬＳＩの外部端子に信号が与えられる。 Conventionally, in the field of semiconductor integrated circuit devices (hereinafter referred to as LSIs), whether or not each LSI is normal is tested before shipment, and only normal LSIs are shipped. In this test, a plurality of LSIs are connected to one semiconductor test apparatus (hereinafter referred to as a tester). Normally, one external terminal of the LSI is connected to one external pin of the tester, and for example, a signal is given from the external pin of the tester to the external terminal of the LSI.

また、ＬＳＩのテストコストを削減するために、テスタの出力ピンを複数のＬＳＩに並列接続する方法もある（たとえば、特許文献１参照）。
特開２００２−１８９０５８号公報 There is also a method of connecting tester output pins to a plurality of LSIs in parallel in order to reduce LSI test costs (see, for example, Patent Document 1).
JP 2002-189058 A

しかし、テスタの出力ピンを単に複数のＬＳＩに並列接続しただけでは、テスタの出力インピーダンスの不整合が生じて出力信号の波形品質が劣化したり、テスタの出力電流が複数のＬＳＩに均等に分配されない可能性があり、テストを正確に行なうことはできない。 However, simply connecting the output pins of the tester to multiple LSIs in parallel causes a mismatch in the output impedance of the tester, which degrades the waveform quality of the output signal, or evenly distributes the output current of the tester to the multiple LSIs. May not be done and testing cannot be done accurately.

また近年、プロセステクノロジーの進歩に伴い、従来の高電源電圧品種のＬＳＩに加えて、低電源電圧品種のＬＳＩも増加している。しかし、高電源電圧品種のＬＳＩをテストしていたテスタで低電源電圧品種のＬＳＩをテストしようとすると、出力電圧の分解能が粗いためにテストを行なうことはできない。このため、電圧精度の高いテスタが別途必要となり、テストコストが高くなる。 In recent years, with the progress of process technology, in addition to conventional high power supply voltage type LSIs, low power supply voltage type LSIs are also increasing. However, if an attempt is made to test an LSI of a low power supply voltage type with a tester that has been testing an LSI of a high power supply voltage type, the test cannot be performed because the resolution of the output voltage is coarse. For this reason, a tester with high voltage accuracy is required separately, and the test cost increases.

また、ＬＳＩの低消費電力化が進められ、これに伴いＬＳＩの出力電流が抑制され、ＬＳＩの出力インピーダンスが増加してきている。このため市販のテスタの外部ピンのインピーダンス（５０Ω主流）とＬＳＩの出力インピーダンス（１００〜３００Ω）のミスマッチにより、ＬＳＩの出力信号波形に反射の影響が出る。この影響により、テスタの測定が正確に行なえなくなってきている。 Further, the power consumption of LSIs has been reduced, and as a result, the output current of LSIs has been suppressed, and the output impedance of LSIs has increased. For this reason, the output signal waveform of the LSI is affected by reflection due to a mismatch between the impedance (50Ω mainstream) of the external pin of the commercially available tester and the output impedance (100 to 300Ω) of the LSI. Due to this influence, measurement of the tester cannot be performed accurately.

それゆえに、この発明の主たる目的は、テストコストの低減化およびテスト精度の向上を図ることが可能なインターフェイス回路を提供することである。 Therefore, a main object of the present invention is to provide an interface circuit capable of reducing test cost and improving test accuracy.

この発明に係るインターフェイス回路は、半導体試験装置と第１の被試験半導体装置とを結合するインターフェイス回路であって、その入力ノードが半導体試験装置の出力信号を受ける第１のバッファ回路と、第１の被試験半導体装置から出力された信号の反射を抑制する負荷回路と、第１のバッファ回路の出力信号を受ける第１の切換端子と、第１の被試験半導体装置に接続される第２の切換端子と、負荷回路に接続される第３の切換端子とを有し、半導体試験装置の出力信号を第１の被試験半導体装置に与える第１のモード時は第１および第２の切換端子間が導通し、第１の被試験半導体装置の出力信号を半導体試験装置に与える第２のモード時は第２のおよび第３の切換端子間が導通する第１の切換回路と、その入力ノードが第２の切換端子に接続され、第２のモード時に第１の被試験半導体装置の出力信号を半導体試験装置に伝達させる第２のバッファ回路とを備えたものである。 An interface circuit according to the present invention is an interface circuit that couples a semiconductor test apparatus and a first semiconductor device under test, and has a first buffer circuit whose input node receives an output signal of the semiconductor test apparatus, A load circuit for suppressing reflection of a signal output from the semiconductor device under test, a first switching terminal for receiving an output signal of the first buffer circuit, and a second connected to the first semiconductor device under test A first switching terminal having a switching terminal and a third switching terminal connected to the load circuit, wherein the output signal of the semiconductor test apparatus is supplied to the first semiconductor device under test in the first mode. A first switching circuit which conducts between the second and third switching terminals in the second mode in which the output signal of the first semiconductor device under test is supplied to the semiconductor test device, and its input node Is the second cut Is connected to the terminal, in which a second buffer circuit for transmitting the output signal of the first tested semiconductor device to a semiconductor test apparatus in the second mode.

この発明に係るインターフェイス回路は以上のように構成されているので、インターフェイス回路と被試験半導体装置の間の距離を小さくすることにより、半導体試験装置と被試験半導体装置の間においてミスマッチングが生じている部分の長さを小さくすることができる。したがって、信号の反射の影響を小さくすることができ、テストを正確に行なうことができる。また、半導体試験装置の延命化を図ることができ、テストコストの低減化を図ることができる。 Since the interface circuit according to the present invention is configured as described above, mismatching occurs between the semiconductor test apparatus and the semiconductor device under test by reducing the distance between the interface circuit and the semiconductor device under test. The length of the portion can be reduced. Therefore, the influence of signal reflection can be reduced, and the test can be performed accurately. In addition, the life of the semiconductor test apparatus can be extended, and the test cost can be reduced.

［実施の形態１］
図１は、この発明の実施の形態１による半導体試験システムの要部を示す回路ブロック図である。図１において、この半導体試験システムは、テスタ１およびインターフェイス回路２０を備える。テスタ１は、コントローラ２、基準信号発生回路３、テスト回路４、出力バッファ５、高速切換スイッチ６、スイッチ７，８、電流測定ユニット９、負荷回路（ＬＯＡＤ）１０、負荷回路用電源１１、コンパレータ１２，１３、および外部ピン１４を含む。図１では、テスタ１の１つの外部ピン１４と、それに対応する部分のみが示されている。実際には、外部ピン１４は多数設けられている。 [Embodiment 1]
1 is a circuit block diagram showing a main part of a semiconductor test system according to Embodiment 1 of the present invention. In FIG. 1, the semiconductor test system includes a tester 1 and an interface circuit 20. The tester 1 includes a controller 2, a reference signal generation circuit 3, a test circuit 4, an output buffer 5, a high-speed selector switch 6, switches 7 and 8, a current measurement unit 9, a load circuit (LOAD) 10, a load circuit power supply 11, and a comparator. 12 and 13 and an external pin 14. In FIG. 1, only one external pin 14 of the tester 1 and a corresponding part are shown. Actually, a large number of external pins 14 are provided.

コントローラ２は、種々の制御信号を所定のタイミングで出力し、テスタ１全体を制御する。基準信号発生回路３は、コントローラ２によって制御され、基準信号を出力する。テスト回路４は、波形形成回路、タイミング発生回路、スキュー回路および判定回路を含み、たとえばＬＳＩのメモリ部への書込データ信号を出力するとともに、ＬＳＩのメモリ部からの読出データ信号に基づいてＬＳＩのメモリ部が正常か否かを判定する。 The controller 2 outputs various control signals at a predetermined timing to control the entire tester 1. The reference signal generation circuit 3 is controlled by the controller 2 and outputs a reference signal. Test circuit 4 includes a waveform forming circuit, a timing generation circuit, a skew circuit, and a determination circuit. For example, the test circuit 4 outputs a write data signal to the memory unit of the LSI, and the LSI based on the read data signal from the memory unit of the LSI. It is determined whether or not the memory part of the memory is normal.

高速切換スイッチ６は、テスト回路４からの切換信号φＳによって制御され、３つの切換端子６ａ，６ｂ，６ｃを含む。テスタ１から被試験半導体装置（以下、ＤＵＴと称す）に信号を出力する場合は切換端子６ａと６ｂの間が導通し、テスタ１がＤＵＴの出力信号を受ける場合は切換端子６ｂと６ｃの間が導通する。 The high speed changeover switch 6 is controlled by a changeover signal φS from the test circuit 4 and includes three changeover terminals 6a, 6b and 6c. When a signal is output from the tester 1 to the semiconductor device under test (hereinafter referred to as a DUT), the switching terminals 6a and 6b are electrically connected. When the tester 1 receives an output signal of the DUT, the switching terminals 6b and 6c are connected. Is conducted.

出力バッファ５は、テスト回路４の出力信号を高速切換スイッチ６の切換端子６ａに伝達させる。スイッチ７は、高速切換スイッチ６の切換端子６ａと外部ピン１４の間に接続され、ＤＵＴの電圧−電流特性の測定時に非導通にされる。スイッチ８は、電流測定ユニット９の出力端子と外部ピン１４の間に接続され、ＤＵＴの電圧−電流特性の測定時に導通状態にされる。電流測定ユニット９は、複数段階の電圧を出力するとともに各電圧の出力時における出力電流を検出し、ＤＵＴの電圧−電流特性を測定する。 The output buffer 5 transmits the output signal of the test circuit 4 to the switching terminal 6 a of the high-speed selector switch 6. The switch 7 is connected between the switching terminal 6a of the high-speed selector switch 6 and the external pin 14, and is made non-conductive when measuring the voltage-current characteristics of the DUT. The switch 8 is connected between the output terminal of the current measuring unit 9 and the external pin 14 and is brought into a conducting state when measuring the voltage-current characteristic of the DUT. The current measuring unit 9 outputs a voltage of a plurality of stages, detects an output current when each voltage is output, and measures a voltage-current characteristic of the DUT.

負荷回路１０は、高速切換スイッチ６の切換端子６ｃに接続され、ＤＵＴの出力信号の反射を抑制する。負荷回路用電源１１は、負荷回路１０に所定の電源電圧を与える。 The load circuit 10 is connected to the switching terminal 6c of the high-speed selector switch 6 and suppresses reflection of the output signal of the DUT. The load circuit power supply 11 gives a predetermined power supply voltage to the load circuit 10.

コンパレータ１２は、外部ピン１４およびスイッチ７を介して与えられたＤＵＴの出力信号の電位が所定の電位ＶＯＨよりも高いか否かを判定し、判定結果に応じたレベルの信号をテスト回路４に与える。コンパレータ１３は、外部ピン１４およびスイッチ７を介して与えられたＤＵＴの出力信号の電位が所定の電位ＶＯＬ（＜ＶＯＨ）よりも低いか否かを判定し、判定結果に応じたレベルの信号をテスト回路４に与える。テスト回路４は、コンパレータ１２，１３の出力信号とＤＵＴの出力信号の期待値とを比較し、比較結果に応じたレベルの信号を出力する。 The comparator 12 determines whether or not the potential of the output signal of the DUT given through the external pin 14 and the switch 7 is higher than a predetermined potential VOH, and sends a signal of a level according to the determination result to the test circuit 4. give. The comparator 13 determines whether or not the potential of the output signal of the DUT given through the external pin 14 and the switch 7 is lower than a predetermined potential VOL (<VOH), and outputs a signal having a level corresponding to the determination result. This is given to the test circuit 4. The test circuit 4 compares the output signals of the comparators 12 and 13 with the expected value of the output signal of the DUT, and outputs a signal having a level corresponding to the comparison result.

インターフェイス回路２０は、テスタ１の外部ピン１４とｎ個（ただし、ｎは自然数である）のＤＵＴ２７．１〜２７．ｎとを結合する回路であって、入力端子２１、スイッチ２２，２４．１〜２４．ｎ，２５．１〜２５．ｎ、バッファ２３．１〜２３．ｎ、および出力端子２６．１〜２６．ｎを含む。 The interface circuit 20 includes the external pins 14 of the tester 1 and n (n is a natural number) DUTs 27.1 to 27. n, which is a circuit for coupling the input terminal 21 and the switches 22, 24.1 to 24.n. n, 25.1-25. n, buffers 23.1 to 23. n, and output terminals 26.1 to 26. n is included.

入力端子２１はテスタ１の外部ピン１４に接続され、出力端子２６．１〜２６．ｎはそれぞれＤＵＴ２７．１〜２７．ｎの所定の外部端子に接続される。スイッチ２２の一方電極は入力端子２１に接続され、スイッチ２２の他方電極はバッファ２３．１〜２３．ｎの入力ノードに接続される。スイッチ２４．１〜２４．ｎの一方電極はそれぞれバッファ２３．１〜２３．ｎの出力ノードに接続され、スイッチ２４．１〜２４．ｎの他方電極はそれぞれ出力端子２６．１〜２６．ｎに接続される。スイッチ２２，２４．１〜２４．ｎの各々は、たとえばテスタ１のコントローラ２によって制御され、テスタ１の出力信号をＤＵＴ２７．１〜２７．ｎに与えるときに導通状態にされる。 The input terminal 21 is connected to the external pin 14 of the tester 1, and the output terminals 26.1 to 26. n is DUT 27.1 to 27. It is connected to n predetermined external terminals. One electrode of the switch 22 is connected to the input terminal 21, and the other electrode of the switch 22 is connected to the buffers 23.1 to 23. connected to n input nodes. Switches 24.1-24. n electrodes are respectively connected to buffers 23.1 to 23.n. n output nodes and switches 24.1-24. The other electrodes of n are output terminals 26.1 to 26. connected to n. Switches 22, 24.1 to 24. Each of n is controlled by, for example, the controller 2 of the tester 1 and outputs the output signal of the tester 1 to the DUTs 27.1 to 27.n. When applied to n, it is made conductive.

バッファ２３．１〜２３．ｎは、テスタ１から入力端子２１およびスイッチ２２を介して与えられた信号を増幅してそれぞれＤＵＴ２７．１〜２７．ｎの所定の外部端子に伝達させる。バッファ２３．１〜２３．ｎの各々の電圧増幅率Ａｖは、所望の値に制御可能になっており、たとえばテスタ１のコントローラ２によって制御される。 Buffers 23.1 to 23. n amplifies the signal given from the tester 1 through the input terminal 21 and the switch 22, and DUTs 27.1 to 27.n are respectively amplified. It is transmitted to n predetermined external terminals. Buffers 23.1 to 23. Each voltage amplification factor Av of n can be controlled to a desired value, and is controlled by the controller 2 of the tester 1, for example.

スイッチ２５．１〜２５．ｎの一方電極はともに入力端子２１に接続され、それらの他方電極はそれぞれ出力端子２６．１〜２６．ｎに接続される。スイッチ２５．１〜２５．ｎの各々は、たとえばテスタ１のコントローラ２によって制御され、対応のＤＵＴの電圧−電流特性の測定時に導通状態にされる。 Switches 25.1-25. n are connected to the input terminal 21 and the other electrodes are connected to the output terminals 26.1 to 26.n, respectively. connected to n. Switches 25.1-25. Each of n is controlled by, for example, the controller 2 of the tester 1 and is rendered conductive when measuring the voltage-current characteristics of the corresponding DUT.

次に、この半導体試験システムの動作について説明する。テスタ１からＤＵＴ２７．１〜２７．ｎに信号を与える場合は、テスタ１において、高速切換スイッチ６の端子６ａと６ｂの間が導通状態にされ、スイッチ７が導通状態にされ、スイッチ８が非導通状態にされる。また、インターフェイス回路２０において、スイッチ２２，２４．１〜２４．ｎは導通状態にされ、スイッチ２５．１〜２５．ｎが非導通状態にされ、バッファ２３．１〜２３．ｎの電圧増幅率Ａｖが所定値に設定される。 Next, the operation of this semiconductor test system will be described. Tester 1 to DUT 27.1 to 27. When a signal is supplied to n, in the tester 1, the terminals 6a and 6b of the high-speed switch 6 are turned on, the switch 7 is turned on, and the switch 8 is turned off. In the interface circuit 20, the switches 22, 24.1 to 24. n is turned on and switches 25.1-25. n is made non-conductive and buffers 23.1-23. The voltage amplification factor Av of n is set to a predetermined value.

テスタ１のテスト回路４で生成された信号は、出力バッファ５、高速切換スイッチ６、スイッチ７、外部ピン１４、入力端子２１およびスイッチ２２を介してバッファ２３．１〜２３．ｎに与えられる。バッファ２３．１〜２３．ｎの出力信号は、スイッチ２４．１〜２４．ｎおよび出力端子２６．１〜２６．ｎを介してＤＵＴ２７．１〜２７．ｎの所定の外部端子に与えられる。テスタ１の出力信号の振幅電圧をＶｔとし、その分解能をΔＶｔとすると、ＤＵＴ２７．１〜２７．ｎに与えられる信号の振幅電圧はＶｔ・Ａｖとなり、その分解能はΔＶｔ・Ａｖとなる。 Signals generated by the test circuit 4 of the tester 1 are output from the buffers 23.1 to 23.22 through the output buffer 5, the high-speed switch 6, the switch 7, the external pin 14, the input terminal 21, and the switch 22. given to n. Buffers 23.1 to 23. n output signals are switches 24.1-24. n and output terminals 26.1 to 26. n through DUT 27.1 to 27. It is given to n predetermined external terminals. If the amplitude voltage of the output signal of the tester 1 is Vt and the resolution is ΔVt, the DUTs 27.1 to 27. The amplitude voltage of the signal given to n is Vt · Av, and the resolution is ΔVt · Av.

ＤＵＴの電圧−電流特性の測定時は、テスタ１において、スイッチ７が非導通状態にされるとともにスイッチ８が導通状態にされる。また、インターフェイス回路２０において、スイッチ２２，２４．１〜２４．ｎが非導通状態にされるとともに、スイッチ２５．１〜２５．ｎのうちのいずれか１つのスイッチ（たとえば２５．１）が導通状態にされる。テスタ１の電流測定ユニット９は、スイッチ８、外部ピン１４、入力端子２１およびスイッチ２５．１を介してＤＵＴ（この場合は２７．１）の電圧−電流特性を測定する。ＤＵＴ２７．１の電圧−電流特性の測定が終了した後は、スイッチ２５．２〜２５．ｎが所定時間ずつ順次導通状態にされ、ＤＵＴ２７．２〜２７．ｎの電圧−電流特性が１つずつ順次測定される。 When measuring the voltage-current characteristic of the DUT, in the tester 1, the switch 7 is turned off and the switch 8 is turned on. In the interface circuit 20, the switches 22, 24.1 to 24. n is turned off and switches 25.1 to 25. Any one of the switches of n (eg 25.1) is turned on. The current measuring unit 9 of the tester 1 measures the voltage-current characteristics of the DUT (in this case 27.1) via the switch 8, the external pin 14, the input terminal 21 and the switch 25.1. After the measurement of the voltage-current characteristics of DUT 27.1 is completed, switches 25.2 to 25. n are sequentially turned on for a predetermined time, and DUTs 27.2 to 27. The voltage-current characteristics of n are sequentially measured one by one.

この実施の形態１では、テスタ１の１つの出力信号をｎ個のバッファ２３．１〜２３．ｎで増幅してｎ個のＤＵＴ２７．１〜２７．ｎに与える。したがって、テスタ１の出力信号の数をｎ倍に増やすことができ、テスタ１の同測数を増やしてテストコストの低減化を図ることができる。また、ｎ個の経路の各々にバッファを設けたので、ｎ個のＤＵＴ２７．１〜２７．ｎに同一の電流を与えることができ、ｎ個のＤＵＴ２７．１〜２７．ｎに同一波形の信号を与えることができる。したがって、テストを正確に行なうことができる。 In the first embodiment, one output signal of the tester 1 is transferred to n buffers 23.1 to 23. n DUTs 27.1 to 27. to n. Therefore, the number of output signals of the tester 1 can be increased by a factor of n, and the test count can be reduced by increasing the same number of measurements of the tester 1. In addition, since a buffer is provided for each of the n paths, n DUTs 27.1 to 27. The same current can be applied to n, and n DUTs 27.1 to 27. A signal having the same waveform can be given to n. Therefore, the test can be performed accurately.

また、バッファ２３．１〜２３．ｎの電圧増幅率Ａｖを所望の値に設定できるので、Ａｖ＜１とすることにより信号の振幅電圧が低いＤＵＴをテストすることができ、Ａｖ＞１とすることにより信号の振幅電圧が高いＤＵＴのテストもすることができる。Ａｖ＜１とする場合は、テスタ１が有する分解能よりも小さな分解能で小振幅の信号をＤＵＴに与えることができ、テスタ１ではテストできなかったＤＵＴもテストすることができる。またＡｖ＞１とする場合は、テスタ１の出力振幅電圧よりも高い振幅電圧の信号をＤＵＴに与えることができ、テスタ１ではテストできなかったＤＵＴもテストすることができる。したがって、テスタ１の延命化を図ることができ、新規テスタの導入を抑制してテストコストの低減化を図ることができる。 Also, the buffers 23.1 to 23. Since the voltage amplification factor Av of n can be set to a desired value, it is possible to test a DUT having a low signal amplitude voltage by setting Av <1, and a DUT having a high signal amplitude voltage by setting Av> 1. Can also be tested. When Av <1, it is possible to give a signal having a small amplitude to the DUT with a resolution smaller than that of the tester 1, and it is possible to test a DUT that could not be tested by the tester 1. When Av> 1, a signal having an amplitude voltage higher than the output amplitude voltage of the tester 1 can be given to the DUT, and a DUT that could not be tested by the tester 1 can also be tested. Accordingly, the life of the tester 1 can be extended, and the introduction of a new tester can be suppressed to reduce the test cost.

また、バッファ２３．１〜２３．ｎを入力端子２１および出力端子２６．１〜２６．ｎから切り離すためのスイッチ２２，２４．１〜２４．ｎと、ｎ個の出力端子２６．１〜２６．ｎのうちのいずれか１つの出力端子と入力端子２１とを選択的に接続するためのスイッチ２５．１〜２５．ｎとを設けたので、ＤＵＴ２７．１〜２７．ｎの電圧−電流特性を１つずつ測定することができる。 Also, the buffers 23.1 to 23. n is an input terminal 21 and output terminals 26.1 to 26. n, switches 22 and 24.1 to 24. n and n output terminals 26.1 to 26. n for selectively connecting the output terminal of any one of n and the input terminal 21 25.1-25. n, DUT 27.1 to 27. The voltage-current characteristics of n can be measured one by one.

なお、実際には、テスタ１は複数の外部ピン１４を備え、インターフェイス回路２０は複数組のスイッチ２２，２４．１〜２４．ｎ，２５．１〜２５．ｎおよびバッファ２３．１〜２３．ｎを備える。インターフェイス回路２０は、１つの半導体基板（チップ）上に形成してもよいし、通常の絶縁基板（デバイス試験用基板、プローブカード、テスタ内基板など）上に搭載してもよい。また、インターフェイス回路２０をテスタ１内に設けてもよい。また、複数のＤＵＴを１枚のテスト基板に搭載するとともに、インターフェイス回路２０をテスト基板に搭載してもよい。 Actually, the tester 1 includes a plurality of external pins 14, and the interface circuit 20 includes a plurality of sets of switches 22, 24.1 to 24. n, 25.1-25. n and buffers 23.1 to 23. n. The interface circuit 20 may be formed on one semiconductor substrate (chip), or may be mounted on a normal insulating substrate (device test substrate, probe card, tester substrate, etc.). Further, the interface circuit 20 may be provided in the tester 1. Further, a plurality of DUTs may be mounted on one test board, and the interface circuit 20 may be mounted on the test board.

［実施の形態２］
図２は、この発明の実施の形態２による半導体試験システムの要部を示す回路ブロック図である。図２において、この半導体試験システムは、テスタ３０およびインターフェイス回路３５を備える。テスタ３０は、図１のテスタ１から高速切換スイッチ６および負荷回路１０を除去したものである。出力バッファ５の出力ノードはスイッチ７を介して外部ピン１４にテスト回路４で生成された切換信号φＳは、インターフェイス回路３５に直接与えられる。負荷回路用電源１１およびコンパレータ１２，１３は、インターフェイス回路３５に直接接続される。図２では、テスタ３０の１つの外部ピン１４と、それに対応する部分のみが示されている。実際には、外部ピン１４は複数設けられている。 [Embodiment 2]
2 is a circuit block diagram showing a main part of a semiconductor test system according to Embodiment 2 of the present invention. In FIG. 2, the semiconductor test system includes a tester 30 and an interface circuit 35. The tester 30 is obtained by removing the high-speed selector switch 6 and the load circuit 10 from the tester 1 of FIG. The output signal of the output buffer 5 is applied to the external pin 14 via the switch 7 and the switching signal φS generated by the test circuit 4 is directly applied to the interface circuit 35. The load circuit power supply 11 and the comparators 12 and 13 are directly connected to the interface circuit 35. In FIG. 2, only one external pin 14 of the tester 30 and its corresponding part are shown. Actually, a plurality of external pins 14 are provided.

インターフェイス回路３５は、入力端子３６、スイッチ３７〜３９、バッファ４０〜４２、高速切換スイッチ４３、負荷回路４４、および信号入出力端子４５を含む。入力端子３６はテスタ３０の外部ピン１４に接続され、信号入出力端子４５はＤＵＴ２７の１つのデータ信号入出力端子に接続される。 The interface circuit 35 includes an input terminal 36, switches 37 to 39, buffers 40 to 42, a high speed changeover switch 43, a load circuit 44, and a signal input / output terminal 45. The input terminal 36 is connected to the external pin 14 of the tester 30, and the signal input / output terminal 45 is connected to one data signal input / output terminal of the DUT 27.

高速切換スイッチ４３は、テスタ３０のテスト回路４からの切換信号φＳによって制御され、３つの切換端子４３ａ〜４３ｃを含む。テスタ３０からＤＵＴ２７にデータ信号を出力する場合は切換端子４３ａと４３ｂの間が導通し、テスタ３０がＤＵＴの出力信号を受ける場合は切換端子４３ｂと４３ｃの間から導通する。 The high speed changeover switch 43 is controlled by a changeover signal φS from the test circuit 4 of the tester 30 and includes three changeover terminals 43a to 43c. When a data signal is output from the tester 30 to the DUT 27, the switching terminals 43a and 43b conduct, and when the tester 30 receives the DUT output signal, the switching terminals 43b and 43c conduct.

スイッチ３７は、入力端子３６とバッファ４０の入力ノードとの間に接続される。バッファ４０は、テスタ３０から入力端子３６およびスイッチ３７を介して与えられた信号を増幅して高速切換スイッチ４３の切換端子４３ａに与える。スイッチ３８は、高速切換スイッチ４３の切換端子４３ｂと信号入出力端子４５との間に接続される。スイッチ３７，３８は、たとえばテスタ３０のコントローラ２によって制御され、ＤＵＴ２７の電圧−電流特性の測定時に非導通にされる。 The switch 37 is connected between the input terminal 36 and the input node of the buffer 40. The buffer 40 amplifies the signal supplied from the tester 30 via the input terminal 36 and the switch 37 and supplies the amplified signal to the switching terminal 43 a of the high-speed selector switch 43. The switch 38 is connected between the switching terminal 43 b of the high-speed selector switch 43 and the signal input / output terminal 45. The switches 37 and 38 are controlled by the controller 2 of the tester 30, for example, and are made non-conductive when measuring the voltage-current characteristics of the DUT 27.

スイッチ３９は、入力端子３６と信号入出力端子４５の間に接続され、たとえばテスタ３０のコントローラ２によって制御され、ＤＵＴ２７の電圧−電流特性の測定時に導通する。負荷回路４４は、高速切換スイッチ４３の切換端子４３ｃに接続され、ＤＵＴ２７の出力信号の反射を抑制する。バッファ４１は、負荷回路用電源１１から出力された負荷回路用電源電圧を増幅して負荷回路４４に与える。バッファ４２は、ＤＵＴ２７から信号入出力端子４５およびスイッチ３８を介して与えられたデータ信号を増幅し、テスタ３０のコンパレータ１２，１３の入力ノードに与える。バッファ４２の出力インピーダンスは、バッファ４２とコンパレータ１２，１３との間の信号伝送路のインピーダンスに合せて設定されている。バッファ４０，４１，４２の電圧増幅率Ａｖａ，Ａｖｂ，Ａｖｃは、所望の値に制御可能にされており、たとえばテスタ３０のコントローラ２によって制御される。 The switch 39 is connected between the input terminal 36 and the signal input / output terminal 45, is controlled by, for example, the controller 2 of the tester 30, and is turned on when measuring the voltage-current characteristic of the DUT 27. The load circuit 44 is connected to the switching terminal 43 c of the high-speed selector switch 43 and suppresses reflection of the output signal of the DUT 27. The buffer 41 amplifies the load circuit power supply voltage output from the load circuit power supply 11 and supplies the amplified voltage to the load circuit 44. The buffer 42 amplifies the data signal supplied from the DUT 27 via the signal input / output terminal 45 and the switch 38 and supplies the amplified data signal to the input nodes of the comparators 12 and 13 of the tester 30. The output impedance of the buffer 42 is set in accordance with the impedance of the signal transmission path between the buffer 42 and the comparators 12 and 13. The voltage amplification factors Ava, Avb, Avc of the buffers 40, 41, 42 can be controlled to desired values, and are controlled by the controller 2 of the tester 30, for example.

次に、この半導体試験システムの動作について説明する。テスタ３０からＤＵＴ２７に信号を与える場合は、テスタ３０において、スイッチ７が導通するとともにスイッチ８が非導通になる。また、インターフェイス回路３５において、スイッチ３９が非導通になり、スイッチ３７，３８が導通し、高速切換スイッチ４３の切換端子４３ａと４３ｂの間が導通し、バッファ４０の電圧増幅率Ａｖａが所定値に設定される。 Next, the operation of this semiconductor test system will be described. When a signal is supplied from the tester 30 to the DUT 27, in the tester 30, the switch 7 is turned on and the switch 8 is turned off. Further, in the interface circuit 35, the switch 39 is turned off, the switches 37 and 38 are turned on, the switching terminals 43a and 43b of the high speed changeover switch 43 are turned on, and the voltage amplification factor Ava of the buffer 40 becomes a predetermined value. Is set.

テスタ３０のテスト回路４で生成された信号は、出力バッファ５、スイッチ７、外部ピン１４、入力端子３６、スイッチ３７、バッファ４０、高速切換スイッチ４３、スイッチ３８、および信号入出力端子４５を介してＤＵＴ２７のデータ入出力端子に与えられる。テスタ３０の出力信号の振幅電圧をＶｔａとし、その分解能をΔＶｔａとすると、ＤＵＴ２７に与えられる信号の振幅電圧はＶｔａ・Ａｖａとなり、その分解能はΔＶｔａ・Ｖｖａとなる。 A signal generated by the test circuit 4 of the tester 30 is output via the output buffer 5, the switch 7, the external pin 14, the input terminal 36, the switch 37, the buffer 40, the high-speed selector switch 43, the switch 38, and the signal input / output terminal 45. To the data input / output terminal of the DUT 27. When the amplitude voltage of the output signal of the tester 30 is Vta and the resolution is ΔVta, the amplitude voltage of the signal applied to the DUT 27 is Vta · Ava, and the resolution is ΔVta · Vva.

ＤＵＴ２７の電圧−電流特性の測定時は、テスタ３０において、スイッチ７が非導通になり、スイッチ８が導通する。また、インターフェイス回路３５において、スイッチ３７，３８が非導通になり、スイッチ３９が導通する。テスタ３０の電流測定ユニット９は、スイッチ８、外部ピン１４、入力端子３６、スイッチ３９、および信号入出力端子４５を介してＤＵＴ２７の電圧−電流特性を測定する。 When measuring the voltage-current characteristics of the DUT 27, in the tester 30, the switch 7 is turned off and the switch 8 is turned on. In the interface circuit 35, the switches 37 and 38 are turned off and the switch 39 is turned on. The current measuring unit 9 of the tester 30 measures the voltage-current characteristics of the DUT 27 via the switch 8, the external pin 14, the input terminal 36, the switch 39, and the signal input / output terminal 45.

ＤＵＴ２７の出力信号をテスタ３０が受ける場合は、テスタ３０においてスイッチ７，８が非導通になる。また、インターフェイス回路３５において、スイッチ３７，３９が非導通になり、スイッチ３８が導通し、高速切換スイッチ４３の切換端子４３ｂと４３ｃの間が導通し、バッファ４１，４２の電圧増幅率Ａｖｂ，Ａｖｃの各々が所定値に設定される。負荷回路用電源１１の出力電圧をＶｔｂとすると、バッファ４１の出力電圧はＶｔｂ・Ａｖｂとなる。ＤＵＴ２７の出力信号の振幅電圧をＶｔｃとすると、バッファ４２の出力信号の振幅電圧はＶｔｃ・Ａｖｃとなる。 When the tester 30 receives the output signal of the DUT 27, the switches 7 and 8 are turned off in the tester 30. In the interface circuit 35, the switches 37 and 39 are turned off, the switch 38 is turned on, the switching terminals 43b and 43c of the high-speed switch 43 are turned on, and the voltage amplification factors Avb and Avc of the buffers 41 and 42 are connected. Is set to a predetermined value. When the output voltage of the load circuit power supply 11 is Vtb, the output voltage of the buffer 41 is Vtb · Avb. When the amplitude voltage of the output signal of the DUT 27 is Vtc, the amplitude voltage of the output signal of the buffer 42 is Vtc · Avc.

ＤＵＴ２７の出力データ信号は、信号入出力端子４５、スイッチ３８およびバッファ４２を介してコンパレータ１２，１３に入力される。テスト回路４は、コンパレータ１２，１３の出力信号に基づいてＤＵＴ２７の読出データ信号の論理レベルを判定し、判定した論理レベルが期待値と一致した場合はそのデータ信号が読出されたアドレスは正常であると判定し、判定した論理レベルが期待値と一致しない場合はそのデータ信号が読出されたアドレスは不良であると判定する。また、このとき、負荷回路４４によってデータ信号の反射が抑制される。 The output data signal of the DUT 27 is input to the comparators 12 and 13 via the signal input / output terminal 45, the switch 38 and the buffer 42. The test circuit 4 determines the logic level of the read data signal of the DUT 27 based on the output signals of the comparators 12 and 13, and if the determined logic level matches the expected value, the address from which the data signal is read is normal. If the determined logical level does not match the expected value, it is determined that the address from which the data signal is read is defective. At this time, the load circuit 44 suppresses the reflection of the data signal.

図３（ａ）（ｂ）は、この実施の形態２の効果を示す図である。図３（ａ）（ｂ）において、この実施の形態２では、インターフェイス回路３５のバッファ４２の出力インピーダンスを信号伝送路４６のインピーダンスに合せたので、インターフェイス回路３５をＤＵＴ２７の近傍に設けることにより、ＤＵＴ２７とテスタ３０との間の電気的距離Ｌａが短くなる。ＤＵＴ２７の出力インピーダンスと信号伝送路４６のインピーダンスとがミスマッチングすると、テスタ３０のコンパレータ１２，１３への入力信号ＶＩの波形には信号の反射に起因する段差が発生する。しかし、この実施の形態２では、信号伝送路４６のうちのミスマッチングを起こしている部分の長さＬａを小さくしたので、信号の反射の影響が小さくなり、段差の幅Ｗａが小さくなる。一方従来は、図４（ａ）（ｂ）に示すように、ＤＵＴ２７とテスタ４７の間の電気的距離Ｌｂが長くなり、信号の反射の影響が大きくなり、段差の幅Ｗｂが大きくなる。 FIGS. 3A and 3B are diagrams showing the effects of the second embodiment. 3A and 3B, in the second embodiment, since the output impedance of the buffer 42 of the interface circuit 35 is matched with the impedance of the signal transmission path 46, by providing the interface circuit 35 in the vicinity of the DUT 27, The electrical distance La between the DUT 27 and the tester 30 is shortened. When the output impedance of the DUT 27 and the impedance of the signal transmission path 46 are mismatched, a step due to signal reflection occurs in the waveform of the input signal VI to the comparators 12 and 13 of the tester 30. However, in the second embodiment, since the length La of the portion of the signal transmission path 46 where mismatching occurs is reduced, the influence of signal reflection is reduced, and the step width Wa is reduced. On the other hand, conventionally, as shown in FIGS. 4A and 4B, the electrical distance Lb between the DUT 27 and the tester 47 is increased, the influence of signal reflection is increased, and the width Wb of the step is increased.

また、出力バッファ５の出力信号の経路とバッファ４２の出力信号の経路とを分離したので、テスタ３０の出力信号とＤＵＴ２７の出力信号との両方が通過する領域が短くなる。したがって、テスタ３０の出力モードと判定モードの切換期間における判定禁止期間が短くなる。 Further, since the path of the output signal of the output buffer 5 and the path of the output signal of the buffer 42 are separated, the area through which both the output signal of the tester 30 and the output signal of the DUT 27 pass is shortened. Therefore, the determination prohibition period in the switching period between the output mode and the determination mode of the tester 30 is shortened.

また、バッファ４０，４２の電圧増幅率Ａｖａ，Ａｖｃの各々を所望の値に設定できるので、Ａｖａ＜１．０＜Ａｖｃとすることにより信号の振幅電圧が低いＤＵＴ２７をテストすることができ、Ａｖａ＞１．０＞Ａｖｃとすることにより信号の振幅電圧が高いＤＵＴ２７のテストもすることができる。Ａｖａ＜１．０＜Ａｖｃとする場合は、テスタ３０が有する分解能よりも小さな分解能で小振幅の信号をＤＵＴ２７に与えることができ、ＤＵＴ２７の出力信号もテスタ３０の判定レベルで判定することができ、テスタ３０ではテストできなかったＤＵＴ２７もテストすることができる。またＡｖａ＞１．０＞Ａｖｃとする場合は、テスタ３０の出力振幅電圧よりも高い振幅電圧の信号をＤＵＴ２７に与えることができ、ＤＵＴ２７の出力信号の振幅電圧をテスタ３０で判定可能なレベルまで小さくすることができ、テスタ３０ではテストできなかったＤＵＴ２７もテストすることができる。したがって、テスタ３０の延命化を図ることができ、新規テスタの導入を抑制してテストコストの低減化を図ることができる。 Since each of the voltage amplification factors Ava and Avc of the buffers 40 and 42 can be set to a desired value, the DUT 27 having a low signal amplitude voltage can be tested by setting Ava <1.0 <Avc. By setting> 1.0> Avc, it is possible to test the DUT 27 having a high signal amplitude voltage. When Ava <1.0 <Avc, a small amplitude signal can be given to the DUT 27 with a resolution smaller than the resolution of the tester 30, and the output signal of the DUT 27 can also be determined based on the determination level of the tester 30. The DUT 27 that could not be tested by the tester 30 can also be tested. When Ava> 1.0> Avc, a signal having an amplitude voltage higher than the output amplitude voltage of the tester 30 can be supplied to the DUT 27, and the amplitude voltage of the output signal of the DUT 27 can be determined to a level that can be determined by the tester 30. The DUT 27 that could be reduced and could not be tested by the tester 30 can also be tested. Accordingly, the life of the tester 30 can be extended, and the introduction of a new tester can be suppressed and the test cost can be reduced.

なお、実際には、テスタ３０は複数の外部ピン１４を備え、インターフェイス回路３５は複数組のスイッチ３７〜３９、バッファ４０〜４２、高速切換スイッチ４３および負荷回路４４を備える。インターフェイス回路３５は、１つの半導体基板（チップ）上に形成してもよいし、通常の絶縁基板（デバイス試験用基板、プローブカード、テスタ内基板など）上に搭載してもよい。また、インターフェイス回路３５をテスタ３０内に設けてもよい。また、複数のＤＵＴを１枚のテスト基板に搭載するとともに、インターフェイス回路３５をテスト基板に搭載してもよい。 Actually, the tester 30 includes a plurality of external pins 14, and the interface circuit 35 includes a plurality of sets of switches 37 to 39, buffers 40 to 42, a high-speed changeover switch 43, and a load circuit 44. The interface circuit 35 may be formed on one semiconductor substrate (chip), or may be mounted on a normal insulating substrate (device test substrate, probe card, tester substrate, etc.). Further, the interface circuit 35 may be provided in the tester 30. Further, a plurality of DUTs may be mounted on one test board, and the interface circuit 35 may be mounted on the test board.

［変更例１］
以下、種々の変更例について説明する。図５の半導体試験システムは、テスタ５０およびインターフェイス回路５１を備える。テスタ５０は、図１のテスタ１と図２のテスタ３０を組合せたものであり、インターフェイス回路５１は、図１のインターフェイス回路２０と図２のインターフェイス回路３５とを組合せたものである。この変更例１では、実施の形態１と２の両方の効果が得られる。 [Modification 1]
Hereinafter, various modified examples will be described. The semiconductor test system of FIG. 5 includes a tester 50 and an interface circuit 51. The tester 50 is a combination of the tester 1 of FIG. 1 and the tester 30 of FIG. 2, and the interface circuit 51 is a combination of the interface circuit 20 of FIG. 1 and the interface circuit 35 of FIG. In the first modification, the effects of both the first and second embodiments can be obtained.

［変更例２］
図６の半導体試験システムは、テスタ５５およびインターフェイス回路５７を備える。テスタ５５は、図５のテスタ５０にテスタバス制御回路５６を追加したものであり、インターフェイス回路５７は、図５のインターフェイス回路５１にバッファ制御回路５８を追加したものである。テスタバス制御回路５６およびバッファ制御回路５８は、コントローラ２からの制御信号に従って、インターフェイス回路５７のバッファ２３．１〜２３．ｎ，４１〜４３の電圧増幅率を所望の値に個別に設定する。したがって、テストプログラムのシーケンス内でテスト項目に応じてバッファ２３．１〜２３．ｎ，４１〜４３の各々の電圧増幅率を所望の値に変化させることができる。 [Modification 2]
The semiconductor test system of FIG. 6 includes a tester 55 and an interface circuit 57. The tester 55 is obtained by adding a tester bus control circuit 56 to the tester 50 of FIG. 5, and the interface circuit 57 is obtained by adding a buffer control circuit 58 to the interface circuit 51 of FIG. The tester bus control circuit 56 and the buffer control circuit 58 are arranged in accordance with a control signal from the controller 2 so that the buffers 23.1 to 23. The voltage amplification factors n, 41 to 43 are individually set to desired values. Therefore, the buffers 23.1 to 23. The voltage amplification factors of n and 41 to 43 can be changed to desired values.

［変更例３］
図７の半導体試験システムは、テスタ６０およびインターフェイス回路６２を備える。テスタ６０は、図５のテスタ５０にテスタバス制御回路６１を追加したものであり、インターフェイス回路６２は、図５のインターフェイス５１にスイッチ制御回路６３を追加したものである。スイッチ制御回路６３は、図８に示すように、メモリ６４と、各スイッチに対応して設けられたＡＮＤゲート６５およびスイッチドライバ６６とを含む。スイッチ２２，２４．１〜２４．ｎ，２５．１〜２５．ｎ，３７〜３９は、予め複数のグループに分割されている。メモリ６４は、スイッチ２２，２４．１〜２４．ｎ，２５．１〜２５．ｎ，３７〜３９の各々が複数のグループのうちのいずれのグループに属しているかを記憶している。 [Modification 3]
The semiconductor test system of FIG. 7 includes a tester 60 and an interface circuit 62. The tester 60 is obtained by adding a tester bus control circuit 61 to the tester 50 shown in FIG. 5, and the interface circuit 62 is obtained by adding a switch control circuit 63 to the interface 51 shown in FIG. As shown in FIG. 8, the switch control circuit 63 includes a memory 64, and an AND gate 65 and a switch driver 66 provided corresponding to each switch. Switches 22, 24.1 to 24. n, 25.1-25. n and 37 to 39 are divided into a plurality of groups in advance. The memory 64 includes switches 22, 24.1 to 24. n, 25.1-25. Each of n and 37 to 39 stores which group of the plurality of groups it belongs to.

たとえば、スイッチ２２，２４．１〜２４．ｎは、同じグループに属し、一括制御される。バッファ２３．１〜２３．ｎの出力信号をｎ個のＤＵＴに与えるときは、メモリ６４はスイッチ２２，２４．１〜２４．ｎに対応する各ＡＮＤゲート６５に「Ｈ」レベルの信号を与えて、テスタバス制御回路６１とスイッチ２２，２４．１〜２４．ｎに対応する各スイッチドライバ６６とを結合させる。テスタバス制御回路６１は、コントローラ２からの制御信号に従い、ｎ＋１個のスイッチドライバ６６を介してスイッチ２２，２４．１〜２４．ｎを一括制御する。この変更例では、複数のスイッチを一括してオン／オフ制御するので、スイッチを個別に制御する場合に比べて制御の容易化および高速化を図ることができる。 For example, the switches 22, 24.1 to 24. n belongs to the same group and is collectively controlled. Buffers 23.1 to 23. When the n output signals are supplied to the n DUTs, the memory 64 has the switches 22, 24.1 to 24. An “H” level signal is applied to each AND gate 65 corresponding to n, and the tester bus control circuit 61 and the switches 22, 24.1 to 24. Each switch driver 66 corresponding to n is coupled. The tester bus control circuit 61 is connected to the switches 22, 24.1 to 24... Via the n + 1 switch drivers 66 according to the control signal from the controller 2. n is collectively controlled. In this modified example, since the plurality of switches are collectively turned on / off, the control can be facilitated and speeded up compared to the case where the switches are individually controlled.

［変更例４］
図９の半導体試験システムは、テスタ７０およびインターフェイス回路７２を備える。テスタ７０は、図５のテスタ５０にテスタバス制御回路７１を追加したものであり、インターフェイス回路７２は、図５のインターフェイス回路５１にバッファ制御回路５８およびスイッチ制御回路６３を追加したものである。テスタバス制御回路７１は、図６のテスタバス制御回路５６と図７のテスタバス制御回路６１との両方の機能を有する。したがって、この変更例４では、図６の半導体試験システムと図７の半導体試験システムの両方の効果が得られる。 [Modification 4]
The semiconductor test system of FIG. 9 includes a tester 70 and an interface circuit 72. The tester 70 is obtained by adding a tester bus control circuit 71 to the tester 50 of FIG. 5, and the interface circuit 72 is obtained by adding a buffer control circuit 58 and a switch control circuit 63 to the interface circuit 51 of FIG. The tester bus control circuit 71 has both functions of the tester bus control circuit 56 of FIG. 6 and the tester bus control circuit 61 of FIG. Therefore, in the fourth modification, the effects of both the semiconductor test system of FIG. 6 and the semiconductor test system of FIG. 7 can be obtained.

［変更例５］
図１０の半導体試験システムは、テスタ７５およびインターフェイス回路７６を備える。テスタ７５は、図２のテスタ３０にテスタバス制御回路６１を追加したものであり、インターフェイス回路７６は、図２のインターフェイス回路３５にバッファ４０．１〜４０．ｍ（ただし、ｍは自然数である）、高速切換スイッチ４３．１〜４３．ｍ、スイッチ３８．１〜３８．ｍ，３９．１〜３９．ｍ、出力端子４５．１〜４５．ｍおよびスイッチ制御回路６３を追加したものである。 [Modification 5]
The semiconductor test system of FIG. 10 includes a tester 75 and an interface circuit 76. The tester 75 is obtained by adding a tester bus control circuit 61 to the tester 30 of FIG. 2, and the interface circuit 76 is provided with buffers 40.1 to 40. m (where m is a natural number), high-speed selector switches 43.1 to 43. m, switches 38.1 to 38. m, 39.1-39. m, output terminals 45.1 to 45. m and a switch control circuit 63 are added.

バッファ４０．１〜４０．ｍの入力ノードは、ともにバッファ４０の入力ノードに接続される。高速切換スイッチ４３．１〜４３．ｍは、入力端子および出力端子を含む。高速切換スイッチ４３．１〜４３．ｍの入力端子はそれぞれバッファ４０．１〜４０．ｍの出力ノードに接続され、それらの出力端子はそれぞれスイッチ３８．１〜３８．ｍの一方電極に接続される。高速切換スイッチ４３．１〜４３．ｍは、ともにテスト回路４からの切換信号φＳによって制御され、テスタ７５からＤＵＴに信号を与える場合に導通する。バッファ４０．１〜４０．ｍの電圧増幅率は制御可能にされている。 Buffers 40.1-40. Both input nodes of m are connected to the input node of the buffer 40. High-speed selector switches 43.1 to 43. m includes an input terminal and an output terminal. High-speed selector switches 43.1 to 43. m input terminals are buffers 40.1 to 40. m, and their output terminals are respectively switches 38.1 to 38.m. Connected to one electrode of m. High-speed selector switches 43.1 to 43. Both m are controlled by the switching signal φS from the test circuit 4 and are conducted when a signal is given from the tester 75 to the DUT. Buffers 40.1-40. The voltage amplification factor of m is made controllable.

スイッチ３８．１〜３８．ｍの一方電極はそれぞれ高速切換スイッチ４３．１〜４３．ｍの出力端子に接続され、それらの他方電極はそれぞれ出力端子４５．１〜４５．ｍに接続される。スイッチ３８．１〜３８．ｍは、テスタ７５からＤＵＴに信号を出力する場合に導通する。スイッチ３９．１〜３９．ｍの一方電極はともに入力端子３６に接続され、それらの他方電極はそれぞれ出力端子４５．１〜４５．ｍに接続される。スイッチ３９．１〜３９．ｍは、ＤＵＴの電圧−電流特性の測定時に１つずつ順次導通する。テスタバス制御回路６１およびスイッチ制御回路６３は、スイッチ３７，３８，３８．１〜３８．ｍ，３９，３９．１〜３９．ｍを複数のグループに分割し、グループ単位でスイッチ３７，３８，３８．１〜３８．ｍ，３９，３９．１〜３９．ｍをオン／オフ制御する。 Switches 38.1 to 38. One electrode of each m is a high-speed changeover switch 43.1 to 43. m output terminals, and the other electrodes thereof are respectively output terminals 45.1 to 45.m. connected to m. Switches 38.1 to 38. m is conducted when a signal is output from the tester 75 to the DUT. Switches 39.1 to 39. m are connected to the input terminal 36, and the other electrodes are connected to the output terminals 45.1 to 45.m, respectively. connected to m. Switches 39.1 to 39. m are sequentially conducted one by one when measuring the voltage-current characteristics of the DUT. The tester bus control circuit 61 and the switch control circuit 63 are switches 37, 38, 38.1 to 38. m, 39, 39.1-39. m is divided into a plurality of groups, and switches 37, 38, 38.1 to 38. m, 39, 39.1-39. m is turned on / off.

次に、この半導体試験システムの動作について説明する。テスタ７５からＤＵＴに信号が与えられる場合は、テスタ７５においてスイッチ７が導通するとともにスイッチ８が非導通になり、インターフェイス回路７６において、スイッチ３７，３８，３８．１〜３８．ｍが導通し、スイッチ３９，３９．１〜３９．ｍが非導通になり、高速切換スイッチ４３の切換端子４３ａと４３ｂの間が導通し、高速切換スイッチ４３．１〜４３．ｍの入力端子および出力端子間が導通する。テスタ７５の出力信号は、バッファ４０，４０．１〜４０．ｍで増幅され、出力端子４５，４５．１〜４５．ｍを介してｍ＋１個のＤＵＴ端子に与えられる。 Next, the operation of this semiconductor test system will be described. When a signal is supplied from the tester 75 to the DUT, the switch 7 is turned on and the switch 8 is turned off in the tester 75, and the switches 37, 38, 38.1 to 38. m becomes conductive, and switches 39, 39.1 to 39.39. m becomes non-conductive, the switching terminals 43a and 43b of the high-speed selector switch 43 become conductive, and the high-speed selector switches 43.1 to 43. Conductivity is established between the input terminal and the output terminal of m. The output signal of the tester 75 is the buffer 40, 40.1-40. m and amplified by the output terminals 45, 45.1 to 45. It is given to m + 1 DUT terminals via m.

テスタ７５がＤＵＴの出力信号を受ける場合は、テスタ７５において、スイッチ７，８が非導通にされる。また、インターフェイス回路７６において、スイッチ３７，３８．１〜３８．ｍ，３９，３９．１〜３９．ｍは非導通になり、スイッチ８が導通し、高速スイッチ４３の切換端子４３ｂと４３ｃの間が導通する。ＤＵＴの出力信号は、信号入出力端子４５、スイッチ３８およびバッファ４２を介してコンパレータ１２，１３に与えられる。 When the tester 75 receives the DUT output signal, the switches 7 and 8 are made non-conductive in the tester 75. In the interface circuit 76, the switches 37, 38.1 to 38. m, 39, 39.1-39. m becomes non-conductive, the switch 8 becomes conductive, and the switching terminals 43b and 43c of the high-speed switch 43 become conductive. The output signal of the DUT is given to the comparators 12 and 13 via the signal input / output terminal 45, the switch 38 and the buffer 42.

ＤＵＴの電圧−電流特性の測定時は、テスタ７５において、スイッチ７が非導通になり、スイッチ８が導通する。また、インターフェイス回路７６において、スイッチ３７，３８．１〜３８．ｍが非導通になり、スイッチ３９，３９．１〜３９．ｍは１つずつ所定時間ずつ導通する。電流測定ユニット９は、スイッチ３９，３９．１〜３９．ｍのうちの導通しているスイッチを介してＤＵＴの電圧−電流特性を測定する。 When measuring the voltage-current characteristic of the DUT, in the tester 75, the switch 7 is turned off and the switch 8 is turned on. In the interface circuit 76, the switches 37, 38.1 to 38. m becomes non-conductive and switches 39, 39.1 to 39.39. m conducts one by one for a predetermined time. The current measuring unit 9 includes switches 39, 39.1 to 39.39. The voltage-current characteristic of the DUT is measured through the conducting switch of m.

この変更例５では、実施の形態１，２および変更例３と同じ効果が得られる。
なお、実際には、テスタ７５は複数の外部ピン１４を備え、インターフェイス回路７６は複数組のスイッチ３７，３８．１〜３８．ｍ，３９，３９．１〜３９．ｍ、バッファ４０，４０．１〜４０．ｍ，４１，４２、高速切換スイッチ４３，４３．１〜４３．ｍおよび負荷回路４４を備える。インターフェイス回路７６は、１つの半導体基板（チップ）上に形成してもよいし、通常の絶縁基板（デバイス試験用基板、プローブカード、テスタ内基板など）上に搭載してもよい。また、インターフェイス回路７６をテスタ７５内に設けてもよい。また、複数のＤＵＴを１枚のテスト基板に搭載するとともに、インターフェイス回路７６をテスト基板に搭載してもよい。 In the fifth modification, the same effect as in the first and second embodiments and the third modification can be obtained.
Actually, the tester 75 includes a plurality of external pins 14, and the interface circuit 76 includes a plurality of sets of switches 37, 38.1 to 38. m, 39, 39.1-39. m, buffer 40, 40.1-40. m, 41, 42, high-speed selector switches 43, 43.1 to 43. m and a load circuit 44. The interface circuit 76 may be formed on one semiconductor substrate (chip) or mounted on a normal insulating substrate (device test substrate, probe card, tester substrate, etc.). Further, the interface circuit 76 may be provided in the tester 75. Further, a plurality of DUTs may be mounted on one test board, and the interface circuit 76 may be mounted on the test board.

［変更例６］
図１１の半導体試験システムは、テスタ８０およびインターフェイス回路８４を備える。テスタ８０は、図１のテスタ１にテスト回路４、出力バッファ５、高速切換スイッチ６、スイッチ７，８、電流測定ユニット９、負荷回路１０、負荷回路用電源１１，８１、コンパレータ１２，１３、および外部ピン８２を追加したものである。追加されたテスト回路４の出力信号は、追加された出力バッファ５、高速切換スイッチ６およびスイッチ７を介して外部ピン８２に与えられる。外部ピン８２に現われる信号は、切換信号φＳ１としてインターフェイス回路８４で使用される。負荷回路用電源８１の出力電圧は、インターフェイス回路８４に直接与えられる。 [Modification 6]
The semiconductor test system of FIG. 11 includes a tester 80 and an interface circuit 84. The tester 80 is similar to the tester 1 of FIG. 1 except that the test circuit 4, the output buffer 5, the high-speed selector switch 6, the switches 7 and 8, the current measurement unit 9, the load circuit 10, the load circuit power supplies 11 and 81, the comparators 12 and 13, In addition, an external pin 82 is added. The added output signal of the test circuit 4 is applied to the external pin 82 via the added output buffer 5, high-speed selector switch 6 and switch 7. The signal appearing on the external pin 82 is used by the interface circuit 84 as the switching signal φS1. The output voltage of the load circuit power supply 81 is directly applied to the interface circuit 84.

インターフェイス回路８４は、図２のインターフェイス回路３５に入力端子８５、インバータ８６および高速切換スイッチ８７を追加したものである。入力端子８５は、テスタ８０の外部ピン８２に接続される。切換信号φＳ１は、インバータ８６で反転されて信号／φＳ１となる。高速切換スイッチ８７は、入力端子および出力端子を含む。高速切換スイッチ８７の入力端子はバッファ４２の出力信号を受け、その出力端子は信号入出力端子３６に接続される。高速切換スイッチ８７は、信号／φＳ１によって制御され、テスタ８０がＤＵＴの出力信号を受ける場合にその入力端子および出力端子間が導通する。高速切換スイッチ４３は、切換信号φＳ１によって制御される。 The interface circuit 84 is obtained by adding an input terminal 85, an inverter 86, and a high-speed changeover switch 87 to the interface circuit 35 of FIG. The input terminal 85 is connected to the external pin 82 of the tester 80. Switching signal φS1 is inverted by inverter 86 to become signal / φS1. High speed changeover switch 87 includes an input terminal and an output terminal. The input terminal of the high speed changeover switch 87 receives the output signal of the buffer 42, and its output terminal is connected to the signal input / output terminal 36. High speed changeover switch 87 is controlled by signal / φS1, and when tester 80 receives the output signal of DUT, the input terminal and the output terminal are electrically connected. The high speed switch 43 is controlled by a switching signal φS1.

次に、この半導体試験システムの動作について説明する。テスタ８０の信号をＤＵＴに与える場合は、インターフェイス回路８４において、スイッチ３７，３８が導通し、スイッチ３９が非導通になり、高速切換スイッチ４３の切換端子４３ａと４３ｂの間が導通し、高速切換スイッチ８７の入力端子および出力端子間が非導通になる。テスタ８０の出力信号は、外部ピン１４、端子３６、スイッチ３７、バッファ４０、高速切換スイッチ４３、スイッチ３８、および信号入出力端子４５を介してＤＵＴのデータ入出力端子に与えられる。 Next, the operation of this semiconductor test system will be described. When the signal from the tester 80 is supplied to the DUT, in the interface circuit 84, the switches 37 and 38 are turned on, the switch 39 is turned off, and the switching terminals 43a and 43b of the high speed changeover switch 43 are turned on. The input terminal and the output terminal of the switch 87 become non-conductive. The output signal of the tester 80 is applied to the data input / output terminal of the DUT via the external pin 14, terminal 36, switch 37, buffer 40, high-speed changeover switch 43, switch 38, and signal input / output terminal 45.

テスタ８０がＤＵＴの出力信号を受ける場合は、インターフェイス回路８４において、スイッチ３７，３９が非導通になり、スイッチ３８が導通し、高速切換スイッチ４３の切換端子４３ｂと４３ｃの間が導通し、高速切換スイッチ８７の入力端子および出力端子間が導通する。ＤＵＴの出力信号は、信号入出力端子４５、スイッチ３８、バッファ４２、高速切換スイッチ８７、信号入出力端子３６および外部ピン１４を介してテスタ８０に与えられる。 When the tester 80 receives the output signal of the DUT, in the interface circuit 84, the switches 37 and 39 are turned off, the switch 38 is turned on, and the switching terminals 43b and 43c of the high speed changeover switch 43 are turned on. The input terminal and the output terminal of the changeover switch 87 are conducted. The output signal of the DUT is given to the tester 80 via the signal input / output terminal 45, the switch 38, the buffer 42, the high speed changeover switch 87, the signal input / output terminal 36 and the external pin 14.

ＤＵＴの電圧−電流特性を測定する場合は、インターフェイス回路８４において、スイッチ３７，３８が非導通になり、スイッチ３９が導通し、高速切換スイッチ８７の入力端子および出力端子間が非導通になる。これにより、テスタ８０の外部ピン１４とＤＵＴの信号端子とがバッファ４０〜４２を介さずに直接接続され、ＤＵＴの電圧−電流特性が電流測定ユニット９によって測定される。 When measuring the voltage-current characteristics of the DUT, in the interface circuit 84, the switches 37 and 38 are turned off, the switch 39 is turned on, and the input terminal and the output terminal of the high-speed switch 87 are turned off. Thereby, the external pin 14 of the tester 80 and the signal terminal of the DUT are directly connected without passing through the buffers 40 to 42, and the voltage-current characteristic of the DUT is measured by the current measurement unit 9.

この変更例６では、実施の形態２と同じ効果が得られるほか、テスタの改造が少なくてすむ。 In this modified example 6, the same effects as those of the second embodiment can be obtained, and the number of tester modifications can be reduced.

［変更例７］
図１２の半導体試験システムは、テスタ９０およびインターフェイス回路９１を備える。テスタ９０は、図１のテスタ１と図１１のテスタ８０とを組合せたものであり、インターフェイス回路９１は、図１のインターフェイス回路２０と図１１のインターフェイス回路８４とを組合せたものである。この変更例７では、実施の形態１と変更例６の両方の効果が得られる。 [Modification 7]
The semiconductor test system of FIG. 12 includes a tester 90 and an interface circuit 91. The tester 90 is a combination of the tester 1 of FIG. 1 and the tester 80 of FIG. 11, and the interface circuit 91 is a combination of the interface circuit 20 of FIG. 1 and the interface circuit 84 of FIG. In the seventh modification, the effects of both the first embodiment and the sixth modification can be obtained.

［変更例８］
図１３の半導体試験システムは、テスタ９５およびインターフェイス回路９７を備える。テスタ９５は、図１２のテスタ９０にテスタバス制御回路９６を追加したものであり、インターフェイス回路９７は、図１２のインターフェイス回路９１にバッファ制御回路９８を追加したものである。テスタバス制御回路９６およびバッファ制御回路９８は、コントローラ２からの制御信号に従って、インターフェイス回路９７のバッファ２３．１〜２３．ｎ，４１〜４３の電圧増幅率を個別に制御する。したがって、テストプログラムのシーケンス内でテスト項目に応じてバッファ２３．１〜２３．ｎ，４１〜４３の電圧増幅率を個別に変化させることができる。 [Modification 8]
The semiconductor test system of FIG. 13 includes a tester 95 and an interface circuit 97. The tester 95 is obtained by adding a tester bus control circuit 96 to the tester 90 shown in FIG. 12, and the interface circuit 97 is obtained by adding a buffer control circuit 98 to the interface circuit 91 shown in FIG. The tester bus control circuit 96 and the buffer control circuit 98 are connected to the buffers 23.1 to 23. of the interface circuit 97 in accordance with a control signal from the controller 2. The voltage amplification factors of n and 41 to 43 are individually controlled. Therefore, the buffers 23.1 to 23. The voltage amplification factors of n and 41 to 43 can be individually changed.

［変更例９］
図１４の半導体試験システムは、テスタ１００およびインターフェイス回路１０２を備える。テスタ１００は、図１２のテスタ９０にテスタバス制御回路１０１を追加したものであり、インターフェイス回路１０２は、図１２のインターフェイス回路９１にスイッチ制御回路１０３を追加したものである。テスタバス制御回路１０１およびスイッチ制御回路１０３は、図７および図８でも説明したように、スイッチ２６．１〜２６．ｎ，３７〜３９を複数のグループに分割し、グループ単位でスイッチ２６．１〜２６．ｎ，３７〜３９を一括制御する。したがって、スイッチを個別に制御する場合に比べて、スイッチ制御の容易化および高速化を図ることができる。 [Modification 9]
The semiconductor test system of FIG. 14 includes a tester 100 and an interface circuit 102. The tester 100 is obtained by adding a tester bus control circuit 101 to the tester 90 shown in FIG. 12, and the interface circuit 102 is obtained by adding a switch control circuit 103 to the interface circuit 91 shown in FIG. As described with reference to FIGS. 7 and 8, the tester bus control circuit 101 and the switch control circuit 103 include the switches 26.1 to 26. n, 37-39 are divided into a plurality of groups, and switches 26.1-26. n and 37 to 39 are collectively controlled. Therefore, the switch control can be facilitated and speeded up as compared with the case where the switches are individually controlled.

［変更例１０］
図１５の半導体試験システムは、テスタ１０５およびインターフェイス回路１０７を備える。テスタ１０５は、図１２のテスタ９０にテスタバス制御回路１０６を追加したものであり、インターフェイス回路１０７は、図１２のインターフェイス回路９１にバッファ制御回路９８およびスイッチ制御回路１０３を追加したものである。テスタバス制御回路１０６は、図１３のテスタバス制御回路９６と図１４のテスタバス制御回路１０１の両方の機能を有する。したがって、この変更例１０では、変更例８と９の両方の効果が得られる。 [Modification 10]
The semiconductor test system of FIG. 15 includes a tester 105 and an interface circuit 107. The tester 105 is obtained by adding a tester bus control circuit 106 to the tester 90 in FIG. 12, and the interface circuit 107 is obtained by adding a buffer control circuit 98 and a switch control circuit 103 to the interface circuit 91 in FIG. The tester bus control circuit 106 has the functions of both the tester bus control circuit 96 in FIG. 13 and the tester bus control circuit 101 in FIG. Therefore, in Modification Example 10, the effects of both Modification Examples 8 and 9 can be obtained.

［変更例１１］
図１６の半導体試験システムは、テスタ１１０およびインターフェイス回路１１２を備える。テスタ１１０は、図１１のテスタ８０にテスタバス制御回路１１１を追加したものであり、インターフェイス回路１１２は、図１１のインターフェイス回路８５にバッファ制御回路１１３およびスイッチ制御回路１１４と図１０のバッファ４０．１〜４０．ｎ、高速切換スイッチ４３．１〜４３．ｍ、スイッチ３８．１〜３８．ｍ，３９．１〜３９．ｍおよび出力端子４５．１〜４５．ｍを追加したものである。したがって、この変更例１１では、変更例５，６，１０の効果が得られる。 [Modification 11]
The semiconductor test system of FIG. 16 includes a tester 110 and an interface circuit 112. The tester 110 is obtained by adding a tester bus control circuit 111 to the tester 80 of FIG. 11, and the interface circuit 112 is configured by adding the buffer control circuit 113 and the switch control circuit 114 to the interface circuit 85 of FIG. 11 and the buffer 40.1 of FIG. ~ 40. n, high-speed selector switches 43.1 to 43. m, switches 38.1 to 38. m, 39.1-39. m and output terminals 45.1 to 45. m is added. Therefore, in Modification Example 11, the effects of Modification Examples 5, 6, and 10 are obtained.

なお、以上の実施の形態１，２および変更例１〜１１ではバッファの電圧増幅率は可変であるとしたが、バッファの電圧増幅率を一定値に固定してもよい。 In the first and second embodiments and the first to eleventh modifications, the voltage amplification factor of the buffer is variable. However, the voltage amplification factor of the buffer may be fixed to a constant value.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

この発明の実施の形態１による半導体試験システムの要部を示す回路ブロック図である。1 is a circuit block diagram showing a main part of a semiconductor test system according to Embodiment 1 of the present invention. この発明の実施の形態２による半導体試験システムの要部を示す回路ブロック図である。It is a circuit block diagram which shows the principal part of the semiconductor test system by Embodiment 2 of this invention. 図２に示した半導体試験システムの効果を説明するための図である。It is a figure for demonstrating the effect of the semiconductor test system shown in FIG. 図２に示した半導体試験システムの効果を説明するための他の図である。It is another figure for demonstrating the effect of the semiconductor test system shown in FIG. 実施の形態２の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing a modification of the second embodiment. 実施の形態２の他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram illustrating another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. 図７に示したスイッチ制御回路の構成を示す回路ブロック図である。FIG. 8 is a circuit block diagram illustrating a configuration of a switch control circuit illustrated in FIG. 7. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment. 実施の形態２のさらに他の変更例を示す回路ブロック図である。FIG. 10 is a circuit block diagram showing still another modification of the second embodiment.

Explanation of symbols

１，３０，４７，５０，５５，６０，７０，７５，８０，９０，９５，１００，１０５，１１０テスタ、２コントローラ、３基準信号発生回路、４テスト回路、５，９，２３，４０〜４２バッファ、６，４３，８７高速切換スイッチ、７，８，２２，２４，２５，３７〜３９スイッチ、９電流測定ユニット、１０，４４負荷回路、１１，８１負荷回路用電源、１２，１３コンパレータ、１４，８２外部ピン、２０，３５，５１，５７，６２，７２，７６，８４，９１，９７，１０２，１０７，１１２インターフェイス回路、２１，３６，８５入力端子、２６出力端子、２７ＤＵＴ、４５信号入出力端子、４６信号伝送路、５６，６１，７１，９６，１０１，１０６，１１１テスタバス制御回路、５８，９８，１１３バッファ制御回路、６３，１０３，１１４スイッチ制御回路、６４メモリ、６５ＡＮＤゲート、６６スイッチドライバ。 1, 30, 47, 50, 55, 60, 70, 75, 80, 90, 95, 100, 105, 110 tester, 2 controller, 3 reference signal generation circuit, 4 test circuit, 5, 9, 23, 40- 42 buffer, 6, 43, 87 high-speed changeover switch, 7, 8, 22, 24, 25, 37-39 switch, 9 current measurement unit, 10, 44 load circuit, 11, 81 load circuit power supply, 12, 13 comparator 14, 82 External pins, 20, 35, 51, 57, 62, 72, 76, 84, 91, 97, 102, 107, 112 Interface circuit, 21, 36, 85 Input terminal, 26 Output terminal, 27 DUT, 45 signal input / output terminal, 46 signal transmission path, 56, 61, 71, 96, 101, 106, 111 tester bus control circuit, 58, 98, 11 Buffer control circuit, 63,103,114 switch control circuit, 64 a memory, 65 the AND gate 66 switches the driver.

Claims

An interface circuit for coupling a semiconductor test apparatus and a first semiconductor device under test,
A first buffer circuit whose input node receives an output signal of the semiconductor test apparatus;
A load circuit for suppressing reflection of a signal output from the first semiconductor device under test;
A first switching terminal for receiving an output signal of the first buffer circuit; a second switching terminal connected to the first semiconductor device under test; and a third switching terminal connected to the load circuit; And in the first mode in which the output signal of the semiconductor test apparatus is supplied to the first semiconductor device under test, the first and second switching terminals are electrically connected, and the first semiconductor device under test is connected. In the second mode in which the output signal is supplied to the semiconductor test apparatus, the first switching circuit that conducts between the second and third switching terminals, and the input node thereof are connected to the second switching terminal, An interface circuit comprising a second buffer circuit for transmitting an output signal of the first semiconductor device under test to the semiconductor test device in the second mode.

The semiconductor test apparatus includes:
A first signal generating circuit for generating a signal to be supplied to the first semiconductor device under test via the first buffer circuit and the first switching circuit;
A measurement circuit for measuring a voltage-current characteristic of the first semiconductor device under test;
A first test terminal,
A second switch for coupling the first signal generation circuit and the first test terminal in the first mode, and for coupling the measurement circuit and the first test terminal in the third mode. A determination circuit for determining a logic level of an output signal of the first semiconductor device under test based on an output signal of the circuit and the second buffer circuit;
The interface circuit is
A first switching element having one electrode connected to the first test terminal and the other electrode connected to an input node of the first buffer circuit and conducting in the first mode;
A second switching element whose one electrode is connected to the second switching terminal of the first switching circuit and whose other electrode is connected to the first semiconductor device under test, and is conductive in the first mode; And a third switching element having one electrode connected to the first test terminal and the other electrode connected to the first semiconductor device under test and conducting in the third mode. The interface circuit described in.

The interface circuit further includes an input terminal connected to an output node of the second buffer circuit and an output terminal connected to the first test terminal, and the input terminal in the second mode. And a third switching circuit for conducting between the output terminals,
3. The interface circuit according to claim 2, wherein the second switching circuit couples the determination circuit and the first test terminal in the second mode.

The semiconductor test apparatus includes:
And a second test terminal, and a second signal generation circuit that generates a switching signal for controlling the first and third switching circuits and supplies the switching signal to the second test terminal,
The interface circuit further includes an inverter that generates an inverted signal of the switching signal,
4. The interface circuit according to claim 3, wherein one of the first and third switching circuits is controlled by the switching signal, and the other switching circuit is controlled by an inverted signal of the switching signal. .

5. The interface circuit according to claim 1, wherein each of the voltage amplification factors of the first and second buffer circuits is controllable.

6. The interface circuit according to claim 5, further comprising a buffer control circuit that controls each of the voltage amplification factors of the first and second buffer circuits in accordance with a control device from the semiconductor test apparatus.

The interface circuit further combines the semiconductor test apparatus and a plurality of second semiconductor devices,
The measurement circuit also measures a voltage-current characteristic of each second semiconductor device under test,
The interface circuit is
A plurality of third buffer circuits provided corresponding to the plurality of second semiconductor devices to be tested, both of which have input nodes connected to the first buffer circuit;
One of the electrodes is connected to the output nodes of the plurality of third buffer circuits, and the other electrode is connected to the plurality of semiconductor devices under test, and the plurality of fourth electrodes that are conductive in the first mode. The switching element and one of the electrodes are both connected to the first test terminal, and the other electrode is connected to the plurality of second semiconductor devices to be tested, and the plurality of second semiconductor devices to be tested 5. The interface circuit according to claim 1, further comprising a plurality of fifth switching elements that are sequentially turned on for a predetermined time in a fourth mode in which each voltage-current characteristic is measured.

The interface circuit according to claim 7, wherein voltage amplification factors of the first buffer circuit, the second buffer circuit, and the plurality of third buffer circuits are controllable.

The interface circuit further controls each of the voltage amplification factors of the first buffer circuit, the second buffer circuit, and the plurality of third buffer circuits in accordance with a first control signal from the semiconductor test apparatus. The interface circuit according to claim 8, further comprising a buffer control circuit.

The first to third switching elements, the plurality of fourth switching elements, and the plurality of fifth switching elements are divided into a plurality of groups in advance,
The interface circuit further groups the first to third switching elements, the plurality of fourth switching elements, and the plurality of fifth switching elements in accordance with a second control signal from the semiconductor test apparatus. The interface circuit according to claim 7, further comprising a switch control circuit that controls the unit.

The semiconductor test apparatus includes a plurality of sets of the first signal generation circuit, the measurement circuit, the first test terminal, the second switching circuit, and the determination circuit,
A plurality of interface circuits are provided corresponding to the plurality of sets,
The interface circuit according to any one of claims 2 to 10, wherein the plurality of interface circuits are formed on a single semiconductor or an insulating substrate.