JP2008101921A - 半導体テスト装置 - Google Patents

Abstract

【課題】対象品種のテスト開始前にテストデータをロードしておくことにより、テスト準備のためのムダ時間を削減した半導体テストシステムを提供する。
【解決手段】イーサネット（登録商標）に接続されたオペレータ用ターミナル、テストデータサーバおよびテスタメインフレームと、前記テスタメインフレームに内部バスを介して接続されたテストヘッドからなり、前記オペレータ用ターミナルからの指令に基づいて前記テストデータサーバに格納されたテストプログラムをダウンロードし、前記内部バスを介して前記テストプログラムをテストヘッドに送信し、そのテストプログラムに従って半導体のテストを行う半導体テストシステムにおいて、前記テストヘッドが半導体のテストを実施している間に、次に実施すべき半導体のテストプログラムを前記テストヘッドに送信するように構成した。
【選択図】 図１

Description

本発明は、ＬＳＩ,ＩＣ等の半導体テスト装置に関し、テスト品種切り替え時におけるプログラムのロードによる待ち時間を短縮した半導体テスト装置にするものである。

近年、ＬＳＩはＡＳＩＣをはじめ、各種のアプリケーションに対してデバイスの開発が進み、その種類が増加の一途を辿っている。各種のデバイスをテストするＩＣテスター側では多品種少量のテストが要求され、そのためにＩＣテスターでは測定デバイスの種類に応じて多くのテストプログラムを用意しなければならなくなっている。

ＩＣテスターでは、通常、多くのテストプログラムがバードディスク記憶装置等の外部記憶装置に記憶されていて、そのうちテストに必要な処理プログラムをその時々にＩＣテスター全体を制御する制御テストプロセッサの内部メモリ（メインメモリ）に読込み、また、そのうちパターン発生に必要なプログラムとパターンプログラムとをパターン発生側に転送してテストを行っている。

そして、半導体工場のＬＳＩ量産テストでは、一般的に複数の品種のテストが同時期に並列的に実施されており、１台のテスタ上でテストされる品種もテスト計画に応じて数時間あるいは数日のスパンで切り替えられることが多々ある。こうしたテスト品種切り替えの際には、その都度オペレータが新しい品種に対応したテストプログラムのロードをオペレータターミナル等で指示し、ロード完了を待ってテストが開始される。

図２はこのようなテストシステムの従来例を示す構成図である。
図において、１はオペレータ用ターミナルで、イーサネット（登録商標）（登録商標）２を介してテスタメインフレーム３、テストデータサーバ４に接続されている。５はテスタメインフレーム３に接続されたテストヘッドである。

上述の構成において、はじめに、オペレータがオペレータ用ターミナル１にテストデータロードの開始指令を入力する。この指令はイーサネット（登録商標）２を介してテスタメインフレーム３へ送られる。テスタメインフレーム３はこの指令を受けてイーサネット（登録商標）２を介してテストデータサーバ４に対してテストデータの転送要求を行う。

その要求を受けてテストデータサーバ４は同じくイーサネット（登録商標）２を介してテスタメインフレーム３へテストデータを転送する。テスタメインフレーム３は内部バス６を介してテストヘッドに対してテストパターンメモリをロードする。その後テストヘッドはテストすべきＬＳＩに対してテストを開始する。

ところで、このような従来の半導体テスト装置においては、次のような問題があった。 品種切り替えのタイミングではオペレータによるカセット交換等の手作業も発生するが、テストプログラムによってはロード時間が数十分に及び、こうしたオペレータの作業時間を超えるものがあり、本質的な生産工程とは関係ないムダ時間としてテストコストを押し上げる原因となっている。

さらに近年のＬＳＩ大規模化に伴うテストデータ、とりわけパターンデータの長大化により、ロード時間＝ムダ時間はますます増大する傾向にある。
本発明は、上述の課題を解決するためになされたもので、対象品種のテスト開始前にテストデータをロードしておくことにより、テスト準備のためのムダ時間を削減することをの目的としている。
なお、このような半導体装置の先行技術として例えば下記の特許文献に示されたものがある。

特開平４−２５９８６７号公報 特開２００３−３５７５３号公報

本発明は上記問題点を解決するためになされたもので、請求項１記載の半導体テストシステムの発明においては、
イーサネット（登録商標）に接続されたオペレータ用ターミナル、テストデータサーバおよびテスタメインフレームと、前記テスタメインフレームに内部バスを介して接続されたテストヘッドからなり、
前記オペレータ用ターミナルからの指令に基づいて前記テストデータサーバに格納されたテストプログラムをダウンロードし、前記内部バスを介して前記テストプログラムをテストヘッドに送信し、そのテストプログラムに従って半導体のテストを行う半導体テストシステムにおいて、前記テストヘッドが半導体のテストを実施している間に、次に実施すべき半導体のテストプログラムを前記テストヘッドに送信するように構成したことを特徴とする。

請求項２においては請求項１に記載の半導体テストシステムにおいて、
前記次に実施すべき半導体のテストプログラムは前記テストヘッドのメモリの空き領域に書き込むように構成したことを特徴とする。

請求項３においては請求項１または２に記載の半導体テストシステムにおいて、
前記次に実施すべき半導体のテストプログラムは前記テストヘッドがひとつの品種の半導体のテストを実施している空き時間に行うように構成したことを特徴とする。

請求項４においては請求項１〜３のいずれかに記載の半導体テストシステムにおいて、
前記空き時間には、プローバ(ハンドラ)のインデックスタイム、カセットの交換時間を含むことを特徴とする。

請求項５においては請求項１〜４のいずれかに記載の半導体テストシステムにおいて、
前記空き時間はテストヘッドに設けられたソフトウエアにより検出するように構成したことを特徴とする。

請求項６においては請求項１に記載の半導体テストシステムにおいて、
前記テスタメインフレームにテスタＯＳ／プログラムが動作するプロセッサとは別にテストデータサーバのハードディスクからテスタメインフレームのハードディスクへテストデータ一式を転送し、また、テスタメインフレームからテストヘッドのメモリへパターンデータのロードを行う入出力プロセッサを設け、ひとつの品種の半導体のテストの実行中に並列にロードを行うことを特徴とする。

請求項７においては請求項６に記載の半導体テストシステムにおいて、
前記テスタＯＳ／プログラムはテストの空き時間を検出し、そのタイミングで前記入出力プロセッサへの転送開始の指示および転送終了のチェックのみを行うことを特徴とする。

以上説明したことから明らかなように本発明の請求項１乃至５によれば、次のような効果がある。
オペレータ用ターミナルからの指令に基づいて前記テストデータサーバに格納されたテストプログラムをダウンロードし、前記内部バスを介して前記テストプログラムをテストヘッドに送信し、そのテストプログラムに従って半導体のテストを行う半導体テストシステムにおいて、前記テストヘッドが半導体のテストを実施している間に、次に実施すべき半導体のテストプログラムを前記テストヘッドに送信するように構成した。

そして、実施すべき半導体のテストプログラムは前記テストヘッドのハードディスクメモリの空き領域に書き込むように構成し、テストヘッドがひとつの品種の半導体のテストを実施している空き時間に行い、空き時間には、プローバ(ハンドラ)のインデックスタイム、カセットの交換時間を含む空き時間はテストヘッドに設けられたソフトウエアにより検出するように構成したので、テストプログラムのロードにかかる待ち時間を少なくすることができ、コスト削減効果を得ることができる。

請求項６によれば、テストヘッドにテスタＯＳ／プログラムが動作するプロセッサとは別にテストデータサーバのハードディスクからテスタメインフレームのハードディスクへテストデータ一式を転送し、また、テスタメインフレームからテストヘッドのメモリへパターンデータのロードを行う入出力プロセッサを設け、ひとつの品種の半導体のテストの実行中に並列にロードを行うようにし、テスタＯＳ／プログラムはテストの空き時間を検出し、そのタイミングで前記入出力プロセッサへの転送開始の指示および転送終了のチェックのみを行うようにしたので、テストプログラムのダウンロードに必要な時間を十分にとることができ、コスト削減効果を得ることができる。

図１（ａ，ｂ）は本発明の一実施例を示すもので、図２と同一要素には同一符号を付している。図１（ａ）においては、半導体テストシステムは品種Ａのテストを行っている。この状態で、オペレータ用ターミナル１からテスタメインフレーム３に対して品種Ｂのテストデータロード指令が入力される。

この指令はイーサネット（登録商標）２を介してテスタメインフレーム３に送出され、このテスタメインフレーム３はイーサネット（登録商標）２を介してテストデータサーバ４に対して品種Ｂのテストデータの転送を要求する。この要求に対してテストデータサーバ４はイーサネット（登録商標）２を介して品種Ｂのテストデータを転送する。なお、テストデータサーバには複数種類のテストデータが格納されているものとする。

テスタメインフレーム３は内部バス６を介して品種Ｂのテストパターンメモリをテストヘッドの空きメモリスペースに転送する。このテストパターンメモリは品種Ａのテストが終わるまでメモリスペースで待機される。

図２（ｂ）はテスト対象品種をＡ→Ｂに変更する場合の処理を示すもので、オペレータはオペレータ用ターミナルを介して品種Ｂのテスト開始指令を入力する。この指令はイーサネット（登録商標）２を介してテスタメインフレーム３に伝送され、テスタメインフレーム３は内部メモリ６を介してテストヘッド５に対して品種Ｂのテストを開始する。

なお、引き続き品種Ｃのテストが必要な場合は品種Ｂのテストを開始した段階でオペレータ用ターミナルから品種Ｃのテストデータロード指令を入力し、順次１つ前の品種のテストが終了した段階で次の品種のテストデータのロード指令を入力する。

一般に、量産テストのテスト計画（どのテスタでどの品種をテストするか）は実際にテストを開始する以前に既に決められているのが普通であり、それもテストデータのロードに要する時間よりも早い時点である場合がほとんどである。

本発明では、テスタシステムソフトに複数のテストデータロード命令を受付ける機能を持たせ、ある品種のテスト計画が決まった時点でオペレータがテストデータのロードをテスタに指示できるものとする。

入力された複数のロード命令は、テスト順の早い品種のテストが実行されている間に逐次実行され、自身の順番が回ってきた時には既にロード完了もしくは途中までロード済みの状態になっており、早い段階でのテスト開始が可能となる。

事前ロードを行う処理単位は下記の２つに分けられる。
（１）テスタメインフレーム３からテストデータサーバ４へのテストデータ転送要求、テストデータサーバ４のハードディスクドライバ４からテスタメインフレーム３のハードディスクドライバへのテストデータロード（テストデータ一式（ジョブプログラム＋パターンプログラム）をネットワーク転送する）。

（２）テスタメインフレーム３のハードディスクドライバからテストヘッド５のパターン実行メモリへのパターンデータロード（ある品種のテストパターンメモリロード）
（ジョブプログラムよりメモリ転送時間の長いパターンプログラムについてパターンメモリの空きエリアに転送する）。
なお、また事前ロードの実現方法は実行中のテストを遅延させるものであってはならない。このことを実行するために下記２つの方式を採用する。

（Ａ）テスト空き時間ロード方式
１つの品種のテスト中には、プローバ（ハンドラ）のインデックスタイム、カセットの交換時間などテスタが稼動しない時間帯が定期的に存在する。こうしたテスト間の空き時間をテスタシステムソフトが検出し、ロード開始・中断を繰り返しながら逐次ロードしていく（ソフトウェアのみの対応）。

（Ｂ）テスト並列ロード方式
テストに影響与えることなく並列にロードできるよう、テスタメインフレーム３に次のようなハードウェアを用意する。
（ａ)入出力プロセッサ
テスタＯＳ／テストプログラムが動作するプロセッサとは別に、テストデータサーバのハードディスクからテスタメインフレームのハードディスクへテストデータ一式を転送し、また、テスタメインフレームからテストヘッドのハードディスクへパターンデータのロードを行う入出力プロセッサを設け、ひとつの品種の半導体のテストの実行中に並列にロードを行うロード処理だけを専門に行う。テスタOSはテストの空き時間を検出し、そのタイミングで入出力プロセッサへの転送開始指示／転送終了チェックのみ行う。

（ｂ)パターンロード専用バス
従来のバスを使用する、テスト条件の設定・テスト結果の取得などの処理を遅延させないためのパターンロード専用バス。
（ｃ)パターンメモリＤＵＡＬポート化
テストパターン発生中であってもメモリの空きエリアへのＲ／Ｗアクセスを可能とする。

本発明では、かけられるコストと得られる効果に応じて（1），（２），（Ａ），（Ｂ）の組み合わせを適宜選択するものとする。
例えば（１），（Ａ）だけの組み合わせであれば開発コストは低いが、サーバからの転送がテスト開始までに完了していない可能性がある、テスタメインフレームのＨＤＤからメモリへの転送時間は隠れないなど時間削減効果は比較的薄い。

一方で（1），（２），（Ｂ）の組み合わせでは、ロード時間はほぼ表に現れなくなることが期待されるが、ハードウェア対応が伴うため開発コストは比較的大きい。

なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。

本発明の一実施例を示す半導体テストシステムの構成図である。 従来の半導体テストシステムの一例を示す構成図である。

符号の説明

１ オペレータ用ターミナル
２ イーサネット（登録商標）
３ テスタメインフレーム
４ テストデータサーバ
５ テストヘッド
６ 内部バス

Claims (7)

1. イーサネット（登録商標）に接続されたオペレータ用ターミナル、テストデータサーバおよびテスタメインフレームと、前記テスタメインフレームに内部バスを介して接続されたテストヘッドからなり、
   前記オペレータ用ターミナルからの指令に基づいて前記テストデータサーバに格納されたテストプログラムをダウンロードし、前記内部バスを介して前記テストプログラムをテストヘッドに送信し、そのテストプログラムに従って半導体のテストを行う半導体テストシステムにおいて、前記テストヘッドが半導体のテストを実施している間に、次に実施すべき半導体のテストプログラムを前記テストヘッドに送信するように構成したことを特徴とする半導体テストシステム。
2. 前記次に実施すべき半導体のテストプログラムは前記テストヘッドのメモリの空き領域に書き込むように構成したことを特徴とする請求項１に記載の半導体テストシステム。
3. 前記次に実施すべき半導体のテストプログラムは前記テストヘッドがひとつの品種の半導体のテストを実施している空き時間に行うように構成したことを特徴とする請求項１または２に記載の半導体テストシステム。
4. 前記空き時間には、プローバ(ハンドラ)のインデックスタイム、カセットの交換時間を含むことを特徴とする請求項１〜３のいずれかに記載の半導体テストシステム。
5. 前記空き時間はテストヘッドに設けられたソフトウエアにより行うように構成したことを特徴とする請求項１〜４のいずれかに記載の半導体テストシステム。
6. 前記テスタメインフレームにテスタＯＳ／プログラムが動作するプロセッサとは別にテストデータサーバのハードディスクからテスタメインフレームのハードディスクへテストデータ一式を転送し、また、テスタメインフレームからテストヘッドのハードディスクへパターンデータのロードを行う入出力プロセッサを設け、ひとつの品種の半導体のテストの実行中に並列にロードを行うことを特徴とする請求項１に記載の半導体テストシステム。
7. 前記テスタＯＳ／プログラムはテストの空き時間を検出し、そのタイミングで前記入出力プロセッサへの転送開始の指示および転送終了のチェックのみを行うことを特徴とする請求項６に記載の半導体テストシステム。

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