JP2008092571A - データを符号化および復号する方法ならびに装置 - Google Patents
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Abstract
【課題】ターボ符号のインタリーバサイズを選択する方法および装置を提供する。
【解決手段】動作中、サイズKの情報ブロックが受信される。K”に関連するインタリーバサイズK’が決定される。K”は、K”=ap×f(pmin≦p≦pmax,fmin≦f≦fmax)を含む、サイズのセットに由来する。aは整数であり、fはfmin〜fmaxの連続する整数であり、pはpmin〜pmaxの整数値を取る(a>1,pmax>pmin,pmin>1)。必要な場合、充填ビットを用いて、サイズKの情報ブロックがサイズK’の入力ブロックへとパディングされる。元の入力ブロックおよびインタリーブされた入力ブロックを用いて符号化が実行され、ターボ符号器を用いる符号語ブロックが得られる。符号語ブロックはチャネルを通じて送信される。
【選択図】 図5
【解決手段】動作中、サイズKの情報ブロックが受信される。K”に関連するインタリーバサイズK’が決定される。K”は、K”=ap×f(pmin≦p≦pmax,fmin≦f≦fmax)を含む、サイズのセットに由来する。aは整数であり、fはfmin〜fmaxの連続する整数であり、pはpmin〜pmaxの整数値を取る(a>1,pmax>pmin,pmin>1)。必要な場合、充填ビットを用いて、サイズKの情報ブロックがサイズK’の入力ブロックへとパディングされる。元の入力ブロックおよびインタリーブされた入力ブロックを用いて符号化が実行され、ターボ符号器を用いる符号語ブロックが得られる。符号語ブロックはチャネルを通じて送信される。
【選択図】 図5
Description
本発明はデータの符号化および復号に関する。詳細には、本発明はターボ符号化および復号の方法ならびに装置に関する。
有線および無線リンクを通じるデジタルデータ伝送は、例えば、リンクもしくはチャネルにおけるノイズ、他の伝送からの干渉、または他の環境要因によって、損なわれることがある。チャネルによって導入される誤りに対処するため、多くの通信システムでは、通信を支援するための誤り訂正技術が用いられている。
誤り訂正のために利用される1つの技術は、チャネルを通じて送信される前に情報ブロックをターボ符号化することである。非特許文献1は、ターボ符号化について記載されている。そのような技術を利用して、通信システムの送信機内の符号器は、長さK’ビットの入力ブロック[u](以下、ベクトルは[]を付けて表記する)をNビットの符号語ブロック[x]へと符号化する。次いで、この符号語ブロックは、場合によってはさらなる処理(IEEE 802.16e仕様に定義されているチャネルインタリーブなど)の後、チャネルを通じて送信される。受信機では、ターボ復号器は受信した長さNの信号ベクトル[y]を入力として取得し、ベクトル[u]の推定
通常、ターボ符号器は2つの要素畳込み符号器からなる。第1の要素符号器は入力として入力ブロック[u]をその元の順序で取得し、第2の要素符号器は、ターボインタリーバπに[u]を通過させた後、入力ブロック[u]をそのインタリーブされた順序で取得する。ターボ符号器の出力[x]は、システマティックビット(入力ブロック[u]に等しい)と、第1の要素符号器からのパリティビットと、第2の要素符号器からのパリティビットとからなる。
これに対応して、通信システムの受信機内のターボ復号器は、各要素符号に対して1つずつ、2つの要素畳込み復号器からなる。要素復号器はインタリーバπおよび相当するデインタリーバπ−1によって分離されている。要素復号器間では、対数尤度比(LLR)形式のメッセージが反復的に渡される。数回の反復後、決定[^u]が生成される。
3GPP TS 25.212 v6.4.0 (2005−03):「多重化およびチャネル符号化(Multiplexing and Channel Coding)(FDD) 第6リリース(Release 6)」、2005年3月。
3GPP TS 25.212 v6.4.0 (2005−03):「多重化およびチャネル符号化(Multiplexing and Channel Coding)(FDD) 第6リリース(Release 6)」、2005年3月。
ターボ符号の設計において、ターボインタリーバπは重要な構成要素である。ターボインタリーバπは偽似ランダムに入力ブロック[u]をスクランブルする役割を担っているため、符号語[x]に良好な重み分布を、したがって良好な誤り訂正機能を提供する。復号機能に加え、ターボインタリーバπの定義によって、受信機内のターボ復号器の実装には相当な影響が与えられる。メモリアクセスが競合することなく高水準の並行処理を可能とするために、ターボインタリーバπが無競合特性を有する必要が存在する。
上記問題点を解決するために、請求項1に記載の発明は、ターボ符号器を動作させる方法であって、サイズKの情報ブロックを受信する情報ブロック受信工程と、K”に関連するインタリーバサイズK’を決定するインタリーバサイズ決定工程と、K”は、K”=ap×f(pmin≦p≦pmax,fmin≦f≦fmax)を含む、サイズのセットに由来することと、aは整数であり、fはfmin〜fmaxの連続する整数であり、pはpmin〜pmaxの整数値を取る(a>1,pmax>pmin,pmin>1)ことと、サイズKの情報ブロックをサイズK’の入力ブロックへとパディングするブロックパディング工程と、サイズK’のインタリーバを用いて入力ブロックをインタリーブするブロックインタリーブ工程と、元の入力ブロックおよびインタリーブされた入力ブロックを符号化して、符号語ブロックを取得するブロック符号化工程と、チャネルを通じて符号語ブロックを送信するブロック送信工程と、からなることを要旨とする。
請求項2に記載の発明は、請求項1に記載の方法において、インタリーバサイズ決定工程はK’=K”を用いる工程を含むことを要旨とする。
請求項3に記載の発明は、請求項1に記載の方法において、インタリーバサイズ決定工程は、K”が(2m−1)の倍数でないときK’=K”を用い、K”が(2m−1)の倍数であるときK’=K”+δ(K”)を用いる工程と、mは構成畳込み符号器のメモリ長さであり、δ(K”)は(2m−1)の倍数に等しくない正または負の小さな整数であることと、を含むことを要旨とする。
請求項3に記載の発明は、請求項1に記載の方法において、インタリーバサイズ決定工程は、K”が(2m−1)の倍数でないときK’=K”を用い、K”が(2m−1)の倍数であるときK’=K”+δ(K”)を用いる工程と、mは構成畳込み符号器のメモリ長さであり、δ(K”)は(2m−1)の倍数に等しくない正または負の小さな整数であることと、を含むことを要旨とする。
請求項4に記載の発明は、請求項3に記載の方法において、m=3であることを要旨とする。
請求項5に記載の発明は、請求項1に記載の方法において、fmax=a×fmin−1であることを要旨とする。
請求項5に記載の発明は、請求項1に記載の方法において、fmax=a×fmin−1であることを要旨とする。
請求項6に記載の発明は、請求項1に記載の方法において、fmax=a×(fmin−1)であることを要旨とする。
請求項7に記載の発明は、請求項1に記載の方法において、ブロックインタリーブ工程は無競合インタリーバを用いて入力ブロックをインタリーブする工程を含むことを要旨とする。
請求項7に記載の発明は、請求項1に記載の方法において、ブロックインタリーブ工程は無競合インタリーバを用いて入力ブロックをインタリーブする工程を含むことを要旨とする。
請求項8に記載の発明は、請求項1に記載の方法において、ブロックインタリーブ工程は、順列置換π(i)=(iP0+A+d(i))mod K’を用いる工程と、0≦i≦K’−1はインタリーブ後のシンボル位置の連続的なインデックスであり、π(i)は位置iに相当するインタリーブ前のシンボルインデックスであり、K’はシンボルでのインタリーバサイズであり、P0はK’と互いに素である数であり、Aは定数であり、CはK’を割る小さな数であり、d(i)はd(i)=α(i mod C)+P0×β(i mod C)の形式のディザベクトルであることと、α(・)およびβ(・)は各々、0≦i≦K’−1において周期的に適用される長さCのベクトルであることと、を含むことを要旨とする。
請求項9に記載の発明は、請求項8に記載の方法において、K’,C,P0、α(・),β(・)の値は次のテーブルの1つ以上の行から得られることを要旨とする。
請求項10に記載の発明は、ターボ符号器を動作させる装置であって、サイズK’の入力ブロックを受信する受信回路と、サイズK’のインタリーバおよび順列置換π(i)=(iP0+A+d(i))mod K’を用いて入力ブロックを符号化する符号器と、0≦i≦K’−1はインタリーブ後のビット位置の連続的なインデックスであり、π(i)は位置iに相当するインタリーブ前のビットインデックスであり、P0はK’と互いに素である数であり、Aは3に等しい定数であり、CはK’を割る小さな数であり、d(i)はd(i)=α(i mod C)+P0×β(i mod C)の形式のディザベクトルであることと、α(・)およびβ(・)は各々、0≦i≦K’−1において周期的に適用される長さCのベクトルであることと、K’,C,P0、α(・),β(・)の値は次のテーブルの1つ以上の行から得られることと、からなることを要旨とする。
請求項10に記載の発明は、ターボ符号器を動作させる装置であって、サイズK’の入力ブロックを受信する受信回路と、サイズK’のインタリーバおよび順列置換π(i)=(iP0+A+d(i))mod K’を用いて入力ブロックを符号化する符号器と、0≦i≦K’−1はインタリーブ後のビット位置の連続的なインデックスであり、π(i)は位置iに相当するインタリーブ前のビットインデックスであり、P0はK’と互いに素である数であり、Aは3に等しい定数であり、CはK’を割る小さな数であり、d(i)はd(i)=α(i mod C)+P0×β(i mod C)の形式のディザベクトルであることと、α(・)およびβ(・)は各々、0≦i≦K’−1において周期的に適用される長さCのベクトルであることと、K’,C,P0、α(・),β(・)の値は次のテーブルの1つ以上の行から得られることと、からなることを要旨とする。
データの符号化および復号について記載する前に、必要な背景を設定するため、次の定義を提供する:
・Kは、情報ブロックのサイズを表す。
・K’は、インタリーバのサイズ(すなわち、ターボ符号インタリーバが定義される入力ブロックサイズ)を表す。
・K”は、インタリーバサイズを決定するために用いることのできる補助変数を表す。
・Kfillerは、情報ブロックに付加される充填ビットの数を表す。
・Rは、ターボ符号器の原符号レートを表す(例えば、3GPPターボ符号では、R=1/3)。
・R−1は、ターボ符号器の原符号レートの逆数を表す(例えば、3GPPターボ符号では、R−1=3)。
・NTBは、符号化されたブロックにおけるテイルビットの数である。特に、3GPPターボ符号において、
テイルビットを備えた3GPPターボ符号では、NTB=12、
テイルバイティング要素畳込み符号を備えた3GPPターボ符号では、NTB=0。
・πはターボ符号内部インタリーバを表す。
・床演算
・Kは、情報ブロックのサイズを表す。
・K’は、インタリーバのサイズ(すなわち、ターボ符号インタリーバが定義される入力ブロックサイズ)を表す。
・K”は、インタリーバサイズを決定するために用いることのできる補助変数を表す。
・Kfillerは、情報ブロックに付加される充填ビットの数を表す。
・Rは、ターボ符号器の原符号レートを表す(例えば、3GPPターボ符号では、R=1/3)。
・R−1は、ターボ符号器の原符号レートの逆数を表す(例えば、3GPPターボ符号では、R−1=3)。
・NTBは、符号化されたブロックにおけるテイルビットの数である。特に、3GPPターボ符号において、
テイルビットを備えた3GPPターボ符号では、NTB=12、
テイルバイティング要素畳込み符号を備えた3GPPターボ符号では、NTB=0。
・πはターボ符号内部インタリーバを表す。
・床演算
・[u]は入力ブロックを表す。入力ブロックの長さはK’であり、送信機のターボ符号器へ送られる。[^u]は推定された入力ブロックを表す。推定された入力ブロックの長さはK’であり、受信機のターボ復号器によって生成される。なお、復号誤りが存在しない場合、[^u]=[u]であり、それ以外の場合、[^u]≠[u]である。
ここで図面を参照する。図1は、送信機100のブロック図である。示すように、送信機100は、充填挿入回路109、ターボ符号器101、インタリーバサイズ決定回路103、インタリーバパラメータテーブル105、および送信機107を備える。符号器101は、好適には、レート1/3 3GPPターボ符号器である。しかしながら、符号器101を動作させる本明細書に記載の技術は、以下に限定されないが、テイルビットを備えるまたは備えていないターボ符号器、テイルバイティングターボ符号器、バイナリまたはデュオ・バイナリターボ符号器、異なるレートマッチング・パンクチャリング技術を用いるターボ符号器などを含む、他の符号器に適用されてよい。回路103は、K”に関連するインタリーバサイズK’を決定する。ここで、K”は、K”=ap×f(pmin≦p≦pmax,fmin≦f≦fmax)を含む、サイズのセットに由来する。ここで、aは整数であり、fはfmin〜fmaxの連続する整数であり、pはpmin〜pmaxの整数値を取る(a>1,pmax>pmin,pmin>1)。
送信機100の動作中、ターボ符号器101によってサイズKの情報ブロックが符号化される必要がある。多数の異なるKが用いられる一部の通信システムでは、すべての情報ブロックサイズKに対し無競合(CF)のインタリーバを定義することは非効率的である(また、多くの場合には不可能である)。良く設計されたCFインタリーバの小さなセット(K’)によってすべての情報ブロックサイズがカバーされるならば、好適である。情報ブロックサイズKが与えられると、回路103によって、サイズのセット(例えば、テーブル105に挙げられるインタリーバサイズ)から適切なインタリーバサイズK’が選択され得る。次いで、回路109によってサイズK’の入力ブロックへ情報ブロックがパディングされ、入力としてターボ符号器101へ送信される。典型的な構成では、(充填挿入回路109を介して)Kfiller個の充填ビットを情報ブロックにパディングする。なお、ブロックまたはベクトルの要素数を示すために、用語「サイズ」および「長さ」を区別せずに用いる。
回路103によってK’が選択されると、そのK’はターボ符号器101へ提供される。符号化中、無競合インタリーバが用いられてもよい(図1には示さず)。例えば、インタリーバは順列置換π(i)=(iP0+A+d(i))mod K’を用いることが可能である。ここで、0≦i≦K’−1はインタリーブ後のシンボル位置の連続的なインデックスであり、π(i)は位置iに相当するインタリーブ前のシンボルインデックスである。K’は、シンボルでのインタリーバサイズであり、P0はK’と互いに素である数であり、Aは定数であり、CはK’を割る小さな数であり、d(i)は、d(i)=α(i mod C)+P0×β(i mod C)の形式の「ディザ」ベクトルである。ここで、α(・),β(・)は各々、0≦i≦K’−1において周期的に適用される長さCのベクトルである。一般に、シンボルは複数のビットからなってよく、インタリーブする工程は、シンボル内のビットの順列を変更する追加の工程を用いてよい。一般性を失うことなく、以下の説明では、シンボルが1ビットのみからなる典型的な場合を検討する(したがって、シンボル内のビットの順列を変更する必要はない)。また、用語「ビット」および「シンボル」を区別せずに用いることがある。
ターボ符号器101の出力は、符号語ブロック[x]を含む。[x]は送信機107へ送られ、チャネルを通じて送信される。送信機は、チャネルを通じて符号語ブロック[x]を送信する前に、レートマッチング、チャネルインタリーブ、変調など、追加の処理を実行してよい。
図2は、図1の符号器101のブロック図である。示すように、符号器101は、インタリーバ201、符号化回路202、および符号化回路203を含む。インタリーバ201は、無競合インタリーバであってよい。インタリーバπ(i)(0≦i<K’)は、ψ=π(インタリーバ)およびψ=π−1(デインタリーバ)の両方に対する次の制約を満たすとき、かつそのときに限り、ウィンドウサイズWに対し無競合であると言える。
ターボ符号器101の動作中、長さK’ビットの入力ブロックが、インタリーバ201および符号化回路202の両方に入力される。インタリーバ201はサイズK’の無競合インタリーバであってよい。
インタリーバ201は入力ブロックをインタリーブし、インタリーブした順序で入力ブロックを符号化回路203へ渡す。次いで、符号化回路203はインタリーブされた入力ブロックを符号化する。同様にして、符号化回路202は元の入力ブロックを符号化する。符号語ブロック[x]は、システマティックブロック(FEC入力ブロックに等しい)、符号化回路202の出力、および符号化回路203の出力からなる。次いで、符号語ブロック[x]は送信機107へ送られる。送信機107は、入力ブロックのコピーを直接受信することも可能である。
無競合インタリーバの例として、ほぼ規則的な順列置換(ARP)のインタリーバは次の表現によって与えられる。
インタリーバ201が様々なMの値において式(1)を満たすことが可能である場合、様々な平行度(各Mに対し1つずつ)を用いて復号器を実装することが可能である。したがって、様々な因子を有するK’を選択することが所望される。長さK’のARPインタリーバにおいては、メモリアクセスの競合なく高速な復号を行うために、Cの倍数およびK’の因子である任意のウィンドウサイズWを用いることが可能である。このため、広範囲の平行度因子Mを許容することによって、復号器設計に柔軟性およびスケーラビリティが提供される。したがって、システム(またはユーザ要素のクラス)の要件に基づき、復号速度と複雑性との間で良好な妥協を得ることが可能である。
インタリーバサイズK’の選択:
上述のように、インタリーバサイズ決定回路103は、所与のKに対するインタリーバサイズK’を決定する必要がある。この節では、ターボ符号インタリーバを定義できる限られた数のサイズ(すなわち、K’)を選択する手法について記載する。上述のように、任意の情報ブロックサイズKを処理するために、充填挿入回路(また、パンクチャリングまたはレートマッチング法)が用いられてもよい。一般に、インタリーバサイズ選択では、充填ビットによる復号の負担および性能劣化を考慮に入れる必要がある。
上述のように、インタリーバサイズ決定回路103は、所与のKに対するインタリーバサイズK’を決定する必要がある。この節では、ターボ符号インタリーバを定義できる限られた数のサイズ(すなわち、K’)を選択する手法について記載する。上述のように、任意の情報ブロックサイズKを処理するために、充填挿入回路(また、パンクチャリングまたはレートマッチング法)が用いられてもよい。一般に、インタリーバサイズ選択では、充填ビットによる復号の負担および性能劣化を考慮に入れる必要がある。
入力ブロックを形成するために情報ブロックにパディングされる充填ビット数Kfillerは、情報ブロックサイズKのうちの小さな割合(例えば、約10〜13%)に制限されることが望ましい。これは、隣接したインタリーバサイズ、すなわち、隣接したK’の値の間の差を制限することによって達成される(利用可能なK’の値すべてが昇順に並べられていると仮定する)。K’≧Kとなるように、利用可能な最小のK’を選択することによって、充填ビット数は最小となる。充填ビット数は、Kfiller=K’−Kである。しかしながら、所望の場合、K’≧Kとなる他の値も選択されてよい。
Kmin〜Kmaxの情報サイズをカバーするように定義される次のサイズのセットを考える。
半対数スライシングは、例えば、音声コーデックに用いられるA則およびμ則圧縮伸張器など、大ダイナミックレンジの信号を圧縮するのに用いられる圧縮伸張演算と同様である。半対数スライシング規則によって、広範囲の情報ブロックサイズをカバーする効率的な設計が可能となる。
パラメータを選択する幾つかの手法のうち、fminおよびfmaxの値を選択する1つの手法は、互いに並び合う隣接したpからK’を得ることである。すなわち、ap×(fmax+1)=ap+1×fminであり、したがって、
・fminは充填ビットの分数を減少させるように大きい必要がある。
・各pに対し定義されるブロックサイズの数がfmax−fmin+1=(a−1)×fminであるので、fminはインタリーバテーブルのサイズを制限するように小さい必要がある。
半対数スライスのサイズが定義される(K)と、例えば、以下によって、半対数スライスのサイズ(逸脱することはほぼない)からインタリーバサイズK’が得られる。
1.K’=K”を用いる。
2.K”が(2m−1)の倍数でないとき、K’=K”を用いる。K”が(2m−1)の倍数であるとき、K’=K”+δ(K”)を用いる。ここで、mは構成畳込み符号器のメモリ長さであり、δ(K”)は、(2m−1)の倍数に等しくない正または負の小さな整数である。これは、構成畳込み符号がテイルバイティングである場合、有用である。この場合、(2m−1)の倍数は無効である。
1.K’=K”を用いる。
2.K”が(2m−1)の倍数でないとき、K’=K”を用いる。K”が(2m−1)の倍数であるとき、K’=K”+δ(K”)を用いる。ここで、mは構成畳込み符号器のメモリ長さであり、δ(K”)は、(2m−1)の倍数に等しくない正または負の小さな整数である。これは、構成畳込み符号がテイルバイティングである場合、有用である。この場合、(2m−1)の倍数は無効である。
インタリーバテーブルは、次を含む特別な場合を処理するようにさらに増強されてよい。
1.例えば、充填ビットを用いずに、或いは少数の充填ビットしか用いずに、処理の必要な任意の特別なブロックサイズをカバーするように定義される追加のインタリーバサイズのセットを用いること。
2.半対数スライスのサイズに小さな値を加算または減算することによって、インタリーバサイズを微調整可能であること。
1.例えば、充填ビットを用いずに、或いは少数の充填ビットしか用いずに、処理の必要な任意の特別なブロックサイズをカバーするように定義される追加のインタリーバサイズのセットを用いること。
2.半対数スライスのサイズに小さな値を加算または減算することによって、インタリーバサイズを微調整可能であること。
任意のブロックサイズについて式(2)から計算されるK”に基づき、用いられるインタリーバサイズK’を容易に決定できるという点で、半対数スライシング法は非常に単純である。例えば、1つのスキームでは、有効なインタリーバサイズとして、半対数スライスのサイズが直接用いられてもよい。また、任意の特別なブロックサイズも非常に容易に処理可能である。
式(2)の半対数スライシング方法によって定義されるサイズは、ターボ符号化には不適切なインタリーバサイズを含むことがある。例えば、8状態の3GPPターボ符号器(m=3)のテイルバイティング型は、7(すなわち、2m−1)の倍数である入力ブロックサイズ(すなわち、インタリーバサイズ)をサポートしない。そのような場合、式(2)によって2m−1の倍数であるサイズが得られるときには、得られるサイズが2m−1の倍数でなくなるように、小さな値が減算または加算される。
例えば、a=2,fmin=8,fmax=15の場合、K’=K”=2p×14の形のインタリーバサイズは7の倍数であるため、テイルバイティング3GPP TCを用いるときには無効なインタリーバサイズである。したがって、この場合、例えば、K”が7の倍数でないときにはK’=K”を用い、K”が7の倍数であるときにはK’=K”+δ(K”)を用いるなど、若干の変更を伴って処理を行う必要がある。ここで、δ(K”)は7の倍数ではない正または負の小さな整数である。
ARPインタリーバにおいては無効な選択であるK”サイズに対して、関連するインタリーバサイズK’を決定する1つの単純な手法は、K”にd×Cを減算すること(加算も有効)である。ここで、dは7の倍数でない小さな正の整数であり、CはK’に近いブロックサイズに対し用いられるARPインタリーバサイクル長である(ARPインタリーバのブロックサイズがサイクル長Cの倍数であることを想起されたい)。換言すると、
簡単のため、調整の必要なすべてのK”に対し、同じdを選択することが可能である。dの選択における1つの重要な考慮は、式(3)または(4)によって得られるサイズがすべて相当数の因子を有することによって、そのために定義されるCFインタリーバにおいて広範囲の平行度をサポートすることである。
ARPインタリーバサイズ選択の例:
3GPPのLTE(Long Term Evolution)において情報ブロックサイズをカバーするのに適切なCF ARPインタリーバのセットをテーブル1に示す。テーブル105において利用可能なインタリーバサイズは、上述の半対数スライシング方法に基づき定義される。詳細には、
3GPPのLTE(Long Term Evolution)において情報ブロックサイズをカバーするのに適切なCF ARPインタリーバのセットをテーブル1に示す。テーブル105において利用可能なインタリーバサイズは、上述の半対数スライシング方法に基づき定義される。詳細には、
任意の情報ブロックサイズKが与えられると、回路103は、K以上の最小のK’の値を105から選択することによって、Kに対し用いられるインタリーバサイズK’を決定することが可能である。K’が既知となり、fmin=2b、fmax=2b+1−1とすると、パラメータp,fは、次のように計算可能である。
インタリーバパラメータ用の記憶手段105は、K’,C,P0、α(・),β(・)の値を用いて、ARPインタリーバパラメータを格納することができる。これらの値はテーブル1の1つ以上の行から得られる。インタリーバ201は、K’,C,P0、α(・),β(・)の値を用いて、ARPインタリーバを使用することができる。これらの値は次のテーブル1の1つ以上の行から得られる。なお、テーブルにおいて、ディザベクトルα(および同様にβ)は最左の値がα(0)(および同様にβ(0))に相当するように書かれている。
インタリーバテーブルを修正するいくつかの手法が存在する。例えば、1より多くのインタリーバサイズに適用するARPパラメータのセットを用いることによって、記憶域を削減することが可能である。例えば、1024ビット、2048ビット、4096ビットのインタリーバはすべて、同じARPパラメータを用いることが可能である。別の変形では、必要な場合、テーブルの行のうちのいくつかは、異なるC値に基づき再設計されてよい。別の改良では、パラメータのエントリのうちの一部(例えば、α(0),β(0))は固定されてよい(例えば、常に0)。
以下は、テーブル1を得るために用いられるインタリーバ選択手続に関するさらなる注釈である。
1.記憶域を減少させるために、オフセット値A=3を選択する。
2.性能研究および記憶域に基づき、K’<1024にはサイクル長C=4を用い、K’≧1024にはC=8を用いる。
3.各ブロックサイズにおいて、ARPインタリーバ性能(テイルバイティング符号化を備える)が3GPPターボ符号の仕様に規定されているインタリーバの性能以上であることを確認するために、シミュレーションを実行した。
4.式(5)に基づき、特定のインタリーバサイズのセット(例えば、128〜6144ビット)をカバーするように、テーブル1を定義した。好適な場合、他のインタリーバサイズを追加または削除することが可能である。
5.105に定義されるインタリーバはすべて、許容可能な性能劣化に応じて、テイルまたはテイルバイティングターボ符号に用いることが可能である。
1.記憶域を減少させるために、オフセット値A=3を選択する。
2.性能研究および記憶域に基づき、K’<1024にはサイクル長C=4を用い、K’≧1024にはC=8を用いる。
3.各ブロックサイズにおいて、ARPインタリーバ性能(テイルバイティング符号化を備える)が3GPPターボ符号の仕様に規定されているインタリーバの性能以上であることを確認するために、シミュレーションを実行した。
4.式(5)に基づき、特定のインタリーバサイズのセット(例えば、128〜6144ビット)をカバーするように、テーブル1を定義した。好適な場合、他のインタリーバサイズを追加または削除することが可能である。
5.105に定義されるインタリーバはすべて、許容可能な性能劣化に応じて、テイルまたはテイルバイティングターボ符号に用いることが可能である。
図3は、レシーバ300のブロック図である。入力では、充填処理回路302は、無線を介して送信され得る信号ベクトルを受信する。次いで、回路306はインタリーバサイズK’を決定する。これは、例えば、記憶域308のテーブル参照を実行することによって、または式(7),(8),(2)などの計算によって、上述と同様に実行可能である。したがって、情報ブロックサイズKが与えられると、復号器304は符号器101によって用いられたのと同じインタリーバサイズK’を用いる。充填処理回路302は、受信した信号ベクトルと充填ビット位置とを適切に処理するために用いられる(例えば、充填ビット位置が既知である場合、復号中、相当するLLRの大きさを非常に大きく設定することが可能である)。次いで、ターボ復号器304は復号を実行し、長さK’の入力ブロックの推定[^u]を取得する。最後に、情報ブロック抽出回路310は、推定された情報ブロックを[^u]から抽出する。説明を容易にするため、充填処理回路302をターボ復号器の外側に示すが、それら2つを組み合わせて実装することが可能である。
図4は、図3のターボ復号器のブロック図である。明らかなように、インタリーバ402およびデインタリーバ401は、復号回路403と復号回路404との間に存在する。当該技術分野において知られているように反復的な復号が行われるが、しかしながら、従来技術の復号器と異なり、インタリーバサイズK’はK”に関連している。ここで、K”は、K”=ap×f(pmin≦p≦pmax,fmin≦f≦fmax)を含む、サイズのセットに由来する。ここで、aは整数であり、fはfmin〜fmaxの連続する整数であり、pはpmin〜pmaxの整数値を取る(a>1,pmax>pmin,pmin>1)。
上述のように、一実施形態ではK’=K”である。さらに別の実施形態では、K”が(2m−1)の倍数でないとき、K’=K”であり、K”が(2m−1)の倍数であるとき、K’=K”+δ(K”)を用いる。ここで、mは構成畳込み符号器のメモリ長さであり、δ(K”)は、(2m−1)の倍数に等しくない正または負の小さな整数である。一実施形態ではm=3である。
インタリーバ402は、順列置換π(i)=(iP0+A+d(i))mod K’を用いる。ここで、0≦i≦K’−1はインタリーブ後のシンボル位置の連続的なインデックスであり、π(i)は位置iに相当するインタリーブ前のシンボルインデックスである。K’は、シンボルでのインタリーバサイズであり、P0はK’と互いに素である数であり、Aは定数であり、CはK’を割る小さな数であり、d(i)は、d(i)=α(i mod C)+P0×β(i mod C)の形式の「ディザ」ベクトルである。ここで、α(・),β(・)は各々、0≦i≦K’−1において周期的に適用される長さCのベクトルである。好適には、K’,C,P0、α(・),β(・)の値はテーブル1の行から得られる。
図5は、送信機100の動作を示すフローチャートである。ロジックフローは工程501にて開始する。工程501にて、回路103はK”に関連するインタリーバサイズK’を決定する。ここで、K”は、K”=ap×f(pmin≦p≦pmax,fmin≦f≦fmax)を含む、サイズのセットに由来する。ここで、aは整数であり、fはfmin〜fmaxの連続する整数であり、pはpmin〜pmaxの整数値を取る(a>1,pmax>pmin,pmin>1)。上述のように、一実施形態ではK’=K”である。さらに別の実施形態では、K”が(2m−1)の倍数でないとき、K’=K”であり、K”が(2m−1)の倍数であるとき、K’=K”+δ(K”)を用いる。ここで、mは構成畳込み符号器のメモリ長さであり、δ(K”)は、(2m−1)の倍数に等しくない正または負の小さな整数である。一実施形態ではm=3である。
工程503にて、充填挿入回路109は、サイズKの情報ブロックを受信し、サイズKの情報ブロックをサイズK’の入力ブロック[u]へとパディングし、入力ブロック[u]を出力する。次いで、インタリーバ201はサイズK’の入力ブロックをインタリーブし(工程507)(好適には、無競合インタリーバを用いて)、サイズK’のインタリーブされたブロックを符号化回路203へ送信する(工程509)。最後に、工程511にて、元の入力ブロックおよびインタリーブされた入力ブロックが符号化される。
上述のように、入力ブロックをインタリーブする工程は、順列置換π(i)=(iP0+A+d(i))mod K’を用いる工程を含む。ここで、0≦i≦K’−1はインタリーブ後のビット位置の連続的なインデックスであり、π(i)は位置iに相当するインタリーブ前のビットインデックスであり、K’は、ビットのインタリーバサイズであり、P0はK’と互いに素である数であり、Aは定数であり、CはK’を割る小さな数であり、d(i)は、d(i)=α(i mod C)+P0×β(i mod C)の形式の「ディザ」ベクトルである。ここで、α(・),β(・)は各々、0≦i≦K’−1において周期的に適用される長さCのベクトルである。好適には、K’,C,P0、α(・),β(・)の値はテーブル1から得られる。
図6は、図3の受信機の動作を示すフローチャートである。ロジックフローは工程601にて開始する。工程601にて、回路302はインタリーバサイズK’を決定する。工程603では、回路302は、受信した信号ベクトルに充填ビット情報を付加する。例えば、充填ビットおよび充填ビット位置が既知である場合、回路302は、ターボ復号器入力におけるそれらの位置の対数尤度比(Log Likelihood Ratios)(LLR)の大きさを、大きく設定する。工程607にて、ターボ復号器はサイズK’のインタリーバおよびデインタリーバを用いて入力ブロックを復号し、推定された長さK’の入力ブロックを出力する。工程609にて、情報ブロック抽出回路310は充填ビットを除去し、長さKの情報ブロックの推定を取得する。
特定の実施形態に関して本発明を詳細に示し、記載しているが、本発明の精神および範囲から逸脱することなく、形態および詳細において本発明に様々な変更が行われ得ることが当業者には理解される。一例では、バイナリ入力のターボ符号器を仮定して本発明を記載しているが、ターボ符号器がシンボルを入力とするときも同じ原理を適用することが可能である。例えば、デュオ・バイナリターボ符号が2バイナリビットのシンボルを同時に取得し、ターボインタリーバがシンボルの順列を変更する(さらに、シンボル内のビットの交互化などのスクランブルを実行することもできる)。そのような場合、入力ブロックサイズはシンボルにより測定され、インタリーバサイズは入力ブロックのシンボル数に等しい。別の例として、上述の説明では、インタリーバサイズおよびインタリーバパラメータは参照テーブルに格納されると仮定しているが、代数計算など他の手段によって、それらが決定されてもよい。さらに別の例として、上述の記述ではターボ符号を仮定しているが、この方法は、例えば、低密度パリティ検査(LDPC)符号、リード・ソロモン(RS)符号などを含む他のFECスキームにも適用可能である。
Claims (10)
- ターボ符号器を動作させる方法であって、
サイズKの情報ブロックを受信する情報ブロック受信工程と、
K”に関連するインタリーバサイズK’を決定するインタリーバサイズ決定工程と、K”は、K”=ap×f(pmin≦p≦pmax,fmin≦f≦fmax)を含む、サイズのセットに由来することと、aは整数であり、fはfmin〜fmaxの連続する整数であり、pはpmin〜pmaxの整数値を取る(a>1,pmax>pmin,pmin>1)ことと、
サイズKの情報ブロックをサイズK’の入力ブロックへとパディングするブロックパディング工程と、
サイズK’のインタリーバを用いて入力ブロックをインタリーブするブロックインタリーブ工程と、
元の入力ブロックおよびインタリーブされた入力ブロックを符号化して、符号語ブロックを取得するブロック符号化工程と、
チャネルを通じて符号語ブロックを送信するブロック送信工程と、からなる方法。 - インタリーバサイズ決定工程はK’=K”を用いる工程を含む請求項1に記載の方法。
- インタリーバサイズ決定工程は、K”が(2m−1)の倍数でないときK’=K”を用い、K”が(2m−1)の倍数であるときK’=K”+δ(K”)を用いる工程と、mは構成畳込み符号器のメモリ長さであり、δ(K”)は(2m−1)の倍数に等しくない正または負の小さな整数であることと、を含む請求項1に記載の方法。
- m=3である請求項3に記載の方法。
- fmax=a×fmin−1である請求項1に記載の方法。
- fmax=a×(fmin−1)である請求項1に記載の方法。
- ブロックインタリーブ工程は無競合インタリーバを用いて入力ブロックをインタリーブする工程を含む請求項1に記載の方法。
- ブロックインタリーブ工程は、順列置換π(i)=(iP0+A+d(i))mod K’を用いる工程と、0≦i≦K’−1はインタリーブ後のシンボル位置の連続的なインデックスであり、π(i)は位置iに相当するインタリーブ前のシンボルインデックスであり、K’はシンボルでのインタリーバサイズであり、P0はK’と互いに素である数であり、Aは定数であり、CはK’を割る小さな数であり、d(i)はd(i)=α(i mod C)+P0×β(i mod C)の形式のディザベクトルであることと、α(・)およびβ(・)は各々、0≦i≦K’−1において周期的に適用される長さCのベクトルであることと、を含む請求項1に記載の方法。
- ターボ符号器を動作させる装置であって、
サイズK’の入力ブロックを受信する受信回路と、
サイズK’のインタリーバおよび順列置換π(i)=(iP0+A+d(i))mod K’を用いて入力ブロックを符号化する符号器と、0≦i≦K’−1はインタリーブ後のビット位置の連続的なインデックスであり、π(i)は位置iに相当するインタリーブ前のビットインデックスであり、P0はK’と互いに素である数であり、Aは3に等しい定数であり、CはK’を割る小さな数であり、d(i)はd(i)=α(i mod C)+P0×β(i mod C)の形式のディザベクトルであることと、α(・)およびβ(・)は各々、0≦i≦K’−1において周期的に適用される長さCのベクトルであることと、K’,C,P0、α(・),β(・)の値は次のテーブルの1つ以上の行から得られることと、からなる装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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US11/538,347 US7925956B2 (en) | 2006-10-03 | 2006-10-03 | Method and apparatus for encoding and decoding data |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008092571A true JP2008092571A (ja) | 2008-04-17 |
Family
ID=39247696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007252798A Pending JP2008092571A (ja) | 2006-10-03 | 2007-09-28 | データを符号化および復号する方法ならびに装置 |
Country Status (10)
Country | Link |
---|---|
US (1) | US7925956B2 (ja) |
EP (1) | EP2074698A2 (ja) |
JP (1) | JP2008092571A (ja) |
KR (1) | KR20090057415A (ja) |
CN (1) | CN101553990B (ja) |
AR (1) | AR063104A1 (ja) |
BR (1) | BRPI0719266B1 (ja) |
MY (1) | MY150923A (ja) |
RU (1) | RU2451392C2 (ja) |
WO (1) | WO2008042587A2 (ja) |
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Also Published As
Publication number | Publication date |
---|---|
WO2008042587A3 (en) | 2008-07-10 |
BRPI0719266A2 (pt) | 2016-04-12 |
BRPI0719266B1 (pt) | 2020-12-01 |
RU2451392C2 (ru) | 2012-05-20 |
CN101553990B (zh) | 2014-02-19 |
WO2008042587A2 (en) | 2008-04-10 |
KR20090057415A (ko) | 2009-06-05 |
US7925956B2 (en) | 2011-04-12 |
EP2074698A2 (en) | 2009-07-01 |
MY150923A (en) | 2014-03-14 |
RU2009116644A (ru) | 2010-11-10 |
CN101553990A (zh) | 2009-10-07 |
US20080091986A1 (en) | 2008-04-17 |
AR063104A1 (es) | 2008-12-30 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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