JP2008085086A - Semiconductor device - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can improve the withstanding voltage in forming an floating electrode in a terminal area. <P>SOLUTION: A terminal area 42 of a semiconductor device 1 having an active region 41 in which a MOSFET is prepared and the terminal area 42 located in exterior of the active region 41 includes an end electrode 52 connected to a drain electrode 50 and formed in the end on an epitaxial layer 44, a plurality of trenches 53 formed in the surface of the epitaxial layer 44, a floating electrode 54 formed respectively in the plurality of trenches 53, and a plurality of Zener diodes 4 not only connected in series mutually between a source electrode 49 of the active region 41 and the end electrode 52 but also connected to the each floating electrode 54, each of which is composed of n-type conductor 2 and p-type conductor 3. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置に関し、特には、耐圧を向上させた半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device with improved breakdown voltage.

従来では、耐圧を向上させた半導体装置として、例えば、ゲートトレンチ型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が設けられるアクティブ領域の外側の終端領域において、半導体基板上のエピタキシャル層の表面にそのエピタキシャル層と異なる導電体の半導体領域、いわゆる、FLR(Field Limitting Ring)が形成されると共に、エピタキシャル層上の終端にドレイン電極に接続される端部電極が形成されるものがある。(例えば、特許文献1参照)
上記半導体装置によれば、ドレイン電極とソース電極との間の電圧の上昇に伴ってアクティブ領域に形成される空乏層をFLRにより終端領域へのばすことができる。そのため、アクティブ領域の終端のゲートトレンチの角部に集中する電界を緩和させることができるので、アクティブ領域にブレークダウン電流が流れ難くなり耐圧を向上させることができる。
Conventionally, as a semiconductor device with improved breakdown voltage, for example, in the terminal region outside the active region where a gate trench type MOSFET (Metal Oxide Field Effect Transistor) is provided, the epitaxial layer is formed on the surface of the epitaxial layer on the semiconductor substrate. In some cases, a semiconductor region of a conductor different from that of the layer, that is, a so-called FLR (Field Limiting Ring) is formed, and an end electrode connected to the drain electrode is formed at the terminal on the epitaxial layer. (For example, see Patent Document 1)
According to the semiconductor device described above, the depletion layer formed in the active region as the voltage between the drain electrode and the source electrode increases can be extended to the termination region by the FLR. Therefore, since the electric field concentrated on the corner of the gate trench at the end of the active region can be relaxed, breakdown current hardly flows in the active region, and the breakdown voltage can be improved.

しかしながら、上記半導体装置では、空乏層を終端領域へのばすためにFLRを深く形成する必要があり、FLR形成時の長時間の熱処理により半導体基板が劣化してしまうおそれがある。   However, in the above semiconductor device, it is necessary to form the FLR deeply in order to extend the depletion layer to the termination region, and there is a possibility that the semiconductor substrate may be deteriorated by a long-time heat treatment at the time of forming the FLR.

そこで、この問題を解決するための半導体装置として、例えば、終端領域においてFLRの代わりにフローティング電極を内部に有するトレンチが形成されるものがある。(例えば、特許文献2参照)
図4は、終端領域においてフローティング電極を内部に有するトレンチが形成される半導体装置を示す図である。
Therefore, as a semiconductor device for solving this problem, for example, there is a semiconductor device in which a trench having a floating electrode inside is formed instead of the FLR in the termination region. (For example, see Patent Document 2)
FIG. 4 is a diagram illustrating a semiconductor device in which a trench having a floating electrode therein is formed in the termination region.

図4に示す半導体装置40は、MOSFETが設けられるアクティブ領域41と、そのアクティブ領域41の外側に位置する終端領域42とを有して構成されている。
上記MOSFETは、n型の導電体からなる半導体基板43と、その半導体基板43上に形成されるn−のエピタキシャル層44と、そのエピタキシャル層44の表面に拡散形成されるp−の半導体領域45と、その半導体領域45の表面に選択的に拡散形成されるn+の半導体領域46と、その半導体領域46の表面からエピタキシャル層44まで形成されるトレンチ47と、そのトレンチ47内に絶縁膜を介して形成されるゲート電極48と、半導体領域45及び半導体領域46のそれぞれの表面(所定のコンタクトパターンの絶縁膜55により形成されるコンタクト領域)に接続されるソース電極49と、半導体基板43の裏面に接続されるドレイン電極50とを備えて構成されている。
A semiconductor device 40 shown in FIG. 4 includes an active region 41 where a MOSFET is provided and a termination region 42 located outside the active region 41.
The MOSFET includes a semiconductor substrate 43 made of an n-type conductor, an n− epitaxial layer 44 formed on the semiconductor substrate 43, and a p− semiconductor region 45 formed by diffusion on the surface of the epitaxial layer 44. An n + semiconductor region 46 selectively diffused on the surface of the semiconductor region 45, a trench 47 formed from the surface of the semiconductor region 46 to the epitaxial layer 44, and an insulating film in the trench 47. A gate electrode 48 formed in this manner, a source electrode 49 connected to each surface of the semiconductor region 45 and the semiconductor region 46 (contact region formed by an insulating film 55 of a predetermined contact pattern), and a back surface of the semiconductor substrate 43 And a drain electrode 50 connected to the.

上記MOSFETのターンオン時の動作について説明する。まず、ドレイン電極50とソース電極49との間に電圧を印加した状態で、ゲート電極48に正の電圧を印加すると、トレンチ47の周囲の半導体領域45内にn型のチャネルが形成される。すると、エピタキシャル層44と半導体領域46とが短絡し、ドレイン電極50とソース電極49との間に電流が流れる。   The operation when the MOSFET is turned on will be described. First, when a positive voltage is applied to the gate electrode 48 with a voltage applied between the drain electrode 50 and the source electrode 49, an n-type channel is formed in the semiconductor region 45 around the trench 47. Then, the epitaxial layer 44 and the semiconductor region 46 are short-circuited, and a current flows between the drain electrode 50 and the source electrode 49.

上記終端領域42のエピタキシャル層44上の終端には、n型の導電体からなる半導体領域51を介して端部電極52が形成されている。端部電極52は、ドレイン電極50と電気的に接続されている。また、終端領域42には、半導体領域45を電気的に分割する複数のトレンチ53が形成されている。複数のトレンチ53のそれぞれの内部には、絶縁膜を介してフローティング電極54がポリシリコンなどで形成されている。また、終端領域42において半導体領域45やトレンチ53の上に絶縁膜55が形成されている。   An end electrode 52 is formed at the termination of the termination region 42 on the epitaxial layer 44 via a semiconductor region 51 made of an n-type conductor. The end electrode 52 is electrically connected to the drain electrode 50. In the termination region 42, a plurality of trenches 53 that electrically divide the semiconductor region 45 are formed. Inside each of the plurality of trenches 53, a floating electrode 54 is formed of polysilicon or the like via an insulating film. In addition, an insulating film 55 is formed on the semiconductor region 45 and the trench 53 in the termination region 42.

このように、上記半導体装置40は、終端領域42において半導体領域45をトレンチ53により電気的に複数に分割しているので、半導体領域45と各フローティング電極54との間のそれぞれの絶縁膜に電界を集中させることができアクティブ領域41の終端のトレンチ47の角部に集中する電界を緩和させることができる。従って、半導体装置40は、終端領域42にFLRを形成することなく耐圧を向上させることができるので、FLR形成時の長時間の熱処理による半導体基板43の劣化の問題を解消することができる。
特開平9−186315号公報 特開平9−283754号公報
As described above, in the semiconductor device 40, the semiconductor region 45 is electrically divided into the plurality of the trenches 53 in the termination region 42, so that an electric field is applied to each insulating film between the semiconductor region 45 and each floating electrode 54. The electric field concentrated on the corner of the trench 47 at the end of the active region 41 can be relaxed. Accordingly, since the semiconductor device 40 can improve the breakdown voltage without forming the FLR in the termination region 42, the problem of deterioration of the semiconductor substrate 43 due to the long-time heat treatment at the time of forming the FLR can be solved.
JP-A-9-186315 JP-A-9-283754

しかしながら、上記半導体装置40では、製造後におけるフローティング電極54内の電荷の移動などによりフローティング電極54の電位が不安定になってしまうと、あるトレンチ53に電界が集中し終端領域42においてブレークダウン電流が流れ易くなり耐圧の向上を妨げてしまうおそれがあるという問題がある。   However, in the semiconductor device 40, when the potential of the floating electrode 54 becomes unstable due to the movement of electric charge in the floating electrode 54 after manufacture, the electric field is concentrated in a certain trench 53 and the breakdown current in the termination region 42. Is liable to flow and hinders the improvement of pressure resistance.

そこで、本発明では、終端領域にフローティング電極を形成する場合において、耐圧を向上させることが可能な半導体装置を提供することを目的とする。   Therefore, an object of the present invention is to provide a semiconductor device capable of improving the breakdown voltage when a floating electrode is formed in a termination region.

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第1の導電体からなる半導体層と、その半導体層の表面に形成され前記第1の導電体と異なる第2の導電体からなる第1の半導体領域と、その第1の半導体領域の表面に選択的に形成され前記第1の導電体からなる第2の半導体領域と、その第2の半導体領域の表面から前記半導体層まで形成される第1のトレンチと、その第1のトレンチ内に絶縁膜を介して形成される第1の電極と、前記第1及び第2の半導体領域のそれぞれの表面に接続される第2の電極と、前記半導体層の裏面側に接続される第3の電極とを備えるアクティブ素子が設けられるアクティブ領域と、そのアクティブ領域の外側に位置する終端領域とを有する半導体装置であって、前記終端領域において、前記第3の電極に接続され前記半導体層上の終端に形成される端部電極と、前記半導体層の表面に形成される複数の第2のトレンチと、それら複数の第2のトレンチ内にそれぞれ絶縁膜を介して形成されるフローティング電極と、前記アクティブ領域の第1の電極または第2の電極と前記端部電極との間で互いに直列接続されると共に前記各フローティング電極に接続され、それぞれが前記第1及び第2の導電体からなる複数のツェナーダイオードとを備える。
In order to solve the above problems, the present invention adopts the following configuration.
That is, the semiconductor device of the present invention includes a semiconductor layer made of a first conductor, a first semiconductor region formed on the surface of the semiconductor layer and made of a second conductor different from the first conductor, A second semiconductor region selectively formed on the surface of the first semiconductor region and made of the first conductor; a first trench formed from the surface of the second semiconductor region to the semiconductor layer; A first electrode formed in the first trench through an insulating film, a second electrode connected to the respective surfaces of the first and second semiconductor regions, and a back surface of the semiconductor layer A semiconductor device comprising: an active region provided with an active element including a third electrode connected to the side; and a termination region located outside the active region, wherein the third electrode Connected to said An end electrode formed at the end on the conductor layer, a plurality of second trenches formed on the surface of the semiconductor layer, and a floating formed in each of the plurality of second trenches via an insulating film An electrode and a first electrode or a second electrode of the active region and the end electrode are connected in series to each other and to each of the floating electrodes, and each of the first and second conductors. And a plurality of Zener diodes.

ここで、「前記半導体層の裏面側に接続される第3の電極」とは、第1の半導体領域が形成される表面とは反対側の裏面側に、直接または間接的に、第3の電極が接続されていることを意味する。例えば直接接続されればMOSFETであり、第2の導電体を介して接続されればIGBT(Insulated Gate Bipolar Transistor)となる。   Here, the “third electrode connected to the back surface side of the semiconductor layer” means a third electrode directly or indirectly on the back surface side opposite to the surface on which the first semiconductor region is formed. It means that the electrodes are connected. For example, it is a MOSFET if directly connected, and an IGBT (Insulated Gate Bipolar Transistor) if connected via a second conductor.

このように、終端領域において、アクティブ領域の所定電極(例えば、第1の電極または第2の電極)と端部電極との間を複数のツェナーダイオードで接続し、各フローティング電極をツェナーダイオードに接続しているので、第2のトレンチ間の電位差により第2のトレンチ間の半導体層に形成される空乏層が第2のトレンチに沿って拡がっていき、アクティブ領域に形成される空乏層を終端領域へのばすことができる。そのため、アクティブ領域の終端の第1のトレンチの角部に集中する電界を緩和することができる。また、各フローティング電極を、アクティブ領域の所定電極と端部電極との間に接続されるツェナーダイオードに接続しているため、フローティング電極の電位が安定し終端領域に形成される空乏層が均一に拡がり終端領域における電界集中を防止することができる。これにより、アクティブ領域や終端領域においてブレークダウン電流が流れ難くなり半導体装置の耐圧を向上させることができる。   In this manner, in the termination region, a predetermined electrode (for example, the first electrode or the second electrode) in the active region and the end electrode are connected by a plurality of Zener diodes, and each floating electrode is connected to the Zener diode. Therefore, the depletion layer formed in the semiconductor layer between the second trenches spreads along the second trench due to the potential difference between the second trenches, and the depletion layer formed in the active region becomes the termination region. Can be extended to. Therefore, the electric field concentrated on the corner of the first trench at the end of the active region can be relaxed. In addition, since each floating electrode is connected to a Zener diode connected between a predetermined electrode and an end electrode in the active region, the potential of the floating electrode is stabilized and the depletion layer formed in the termination region is uniform. Electric field concentration in the spreading termination region can be prevented. This makes it difficult for a breakdown current to flow in the active region and the termination region, thereby improving the breakdown voltage of the semiconductor device.

また、上記所定電極を前記第2の電極とする場合、前記複数のツェナーダイオードは、前記半導体層にブレークダウン電流が流れるときに前記第2の電極と前記第3の電極との間に印加される電圧よりも前記複数のツェナーダイオードの全体の降伏電圧が低くなるような数で構成してもよい。   When the predetermined electrode is the second electrode, the plurality of Zener diodes are applied between the second electrode and the third electrode when a breakdown current flows in the semiconductor layer. The number of the Zener diodes may be configured to be lower than the overall voltage.

これにより、半導体装置にサージ電圧が印加しても、そのサージ電圧により半導体層にブレークダウン電流が流れる前にツェナーダイオードをオンさせることができるので、そのサージ電圧によるエネルギーをツェナーダイオードで吸収することができ半導体装置のサージ耐量を向上させることができる。   As a result, even if a surge voltage is applied to the semiconductor device, the Zener diode can be turned on before the breakdown current flows in the semiconductor layer due to the surge voltage, so that the energy due to the surge voltage is absorbed by the Zener diode. The surge resistance of the semiconductor device can be improved.

また、上記所定電極を前記第1の電極とする場合、前記複数のツェナーダイオードは、前記半導体層にブレークダウン電流が流れるときに前記第1の電極と前記第3の電極との間に印加される電圧よりも前記複数のツェナーダイオードの全体の降伏電圧が低くなるような数で構成してもよい。   When the predetermined electrode is the first electrode, the plurality of Zener diodes are applied between the first electrode and the third electrode when a breakdown current flows in the semiconductor layer. The number of the Zener diodes may be configured to be lower than the overall voltage.

これにより、半導体装置にサージ電圧が印加しても、そのサージ電圧により半導体層にブレークダウン電流が流れる前にツェナーダイオードをオンさせてアクティブ素子をオンさせることができるので、そのサージ電圧によるエネルギーをアクティブ素子で吸収することができ半導体装置のサージ耐量を向上させることができる。   As a result, even if a surge voltage is applied to the semiconductor device, the active element can be turned on by turning on the Zener diode before the breakdown current flows in the semiconductor layer due to the surge voltage. It can be absorbed by the active element and the surge resistance of the semiconductor device can be improved.

また、上記半導体装置は、前記終端領域における前記半導体層の表面に前記第1の半導体領域を形成してもよい。   In the semiconductor device, the first semiconductor region may be formed on a surface of the semiconductor layer in the termination region.

本発明によれば、半導体装置の終端領域にフローティング電極を形成する場合において、その半導体装置の耐圧を向上させることができる。   According to the present invention, when the floating electrode is formed in the termination region of the semiconductor device, the breakdown voltage of the semiconductor device can be improved.

以下、図面を用いて本発明の実施形態を説明する。
図1(a)は、本発明の実施形態の半導体装置を示す図である。また、図1(b)は、図1(a)に示す破線枠A内の拡大図である。なお、図1(a)または図1(b)において、図4に示す構成と同じ構成には同じ符号を付している。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1A shows a semiconductor device according to an embodiment of the present invention. Moreover, FIG.1 (b) is an enlarged view in the broken-line frame A shown to Fig.1 (a). In FIG. 1A or FIG. 1B, the same components as those shown in FIG.

図1(a)に示す半導体装置1は、図4に示す半導体装置40と同様に、MOSFET(アクティブ素子)が設けられるアクティブ領域41と、終端領域42とを有して構成されている。   The semiconductor device 1 shown in FIG. 1A includes an active region 41 where a MOSFET (active element) is provided, and a termination region 42, similarly to the semiconductor device 40 shown in FIG.

上記MOSFETは、半導体基板43と、エピタキシャル層44と、半導体領域45(第1の半導体領域)と、半導体領域46(第2の半導体領域)と、トレンチ47(第1のトレンチ)と、ゲート電極48(第1の電極)と、ソース電極49(第2の電極)と、ドレイン電極50(第3の電極)とを備えて構成されている。なお、特許請求の範囲に記載される「半導体層」は、半導体基板43及びエピタキシャル層44により構成されてもよいし、半導体基板43またはエピタキシャル層44により構成されてもよい。   The MOSFET includes a semiconductor substrate 43, an epitaxial layer 44, a semiconductor region 45 (first semiconductor region), a semiconductor region 46 (second semiconductor region), a trench 47 (first trench), a gate electrode. 48 (first electrode), a source electrode 49 (second electrode), and a drain electrode 50 (third electrode). The “semiconductor layer” recited in the claims may be constituted by the semiconductor substrate 43 and the epitaxial layer 44, or may be constituted by the semiconductor substrate 43 or the epitaxial layer 44.

上記終端領域42には、複数のトレンチ53(第2のトレンチ)が形成され、各トレンチ53の内部には、それぞれ、絶縁膜を介してフローティング電極54が形成されている。また、終端領域42のエピタキシャル層44上の終端には、端部電極52が形成されている。   A plurality of trenches 53 (second trenches) are formed in the termination region 42, and floating electrodes 54 are formed in the respective trenches 53 via insulating films. Further, an end electrode 52 is formed at the end of the end region 42 on the epitaxial layer 44.

本実施形態の半導体装置1の特徴とする点は、図1(b)に示すように、それぞれがn型の導電体2及びp型の導電体3からなる複数のツェナーダイオード4を互いに直列接続してアクティブ領域41のソース電極49と端部電極52との間に接続し、各フローティング電極54をツェナーダイオード4のn型の導電体2に接続している点である。本実施形態の半導体装置1では、カソード同士またはアノード同士で複数のツェナーダイオード4が互いに直列接続され、一方端のツェナーダイオード4のn型の導電体2とソース電極49とが接続され、他方端のツェナーダイオード4のn型の導電体2と端部電極52とが接続されている。また、各フローティング電極54は、それらフローティング電極54の上方に形成される各ツェナーダイオード4のn型の導電体2にそれぞれ接続されている。   A feature of the semiconductor device 1 of this embodiment is that a plurality of Zener diodes 4 each consisting of an n-type conductor 2 and a p-type conductor 3 are connected in series as shown in FIG. Thus, the connection is made between the source electrode 49 and the end electrode 52 of the active region 41, and each floating electrode 54 is connected to the n-type conductor 2 of the Zener diode 4. In the semiconductor device 1 of the present embodiment, a plurality of Zener diodes 4 are connected in series between cathodes or anodes, the n-type conductor 2 of the Zener diode 4 at one end and the source electrode 49 are connected, and the other end The n-type conductor 2 of the zener diode 4 and the end electrode 52 are connected. Each floating electrode 54 is connected to the n-type conductor 2 of each Zener diode 4 formed above the floating electrode 54.

なお、トレンチ53の間隔やツェナーダイオード4に接続されるフローティング電極54の位置(ソース電極49から数えた時のツェナーダイオード4の段数)は、終端領域42のエピタキシャル層44に形成される空乏層がトレンチ53に沿って均一に拡がっていくように設定されるものとする。   The spacing between the trenches 53 and the position of the floating electrode 54 connected to the Zener diode 4 (the number of stages of the Zener diode 4 when counted from the source electrode 49) are determined by the depletion layer formed in the epitaxial layer 44 in the termination region 42. It is assumed that it is set so as to spread uniformly along the trench 53.

また、ツェナーダイオード4の総数は、ツェナーダイオード4全体の降伏電圧が半導体装置1の定格電圧よりも大きくなるように設定されているものとする。例えば、半導体装置1の定格電圧を60V、1つのツェナーダイオード4の降伏電圧を6Vとする場合、ツェナーダイオード4の総数は11個以上になる。   The total number of Zener diodes 4 is set such that the breakdown voltage of the entire Zener diode 4 is larger than the rated voltage of the semiconductor device 1. For example, when the rated voltage of the semiconductor device 1 is 60 V and the breakdown voltage of one Zener diode 4 is 6 V, the total number of Zener diodes 4 is 11 or more.

ドレイン電極50とソース電極49との間に電圧を印加すると、その電圧に比例して各トレンチ53のそれぞれの電位が定まる。各トレンチ53のそれぞれの電位は、内側(ソース電極49に近い側)から外側(端部電極52に近い側)に向かって順番に高くなっていく。各トレンチ53のそれぞれの電位Vは下記数式(1)により求めることができる。   When a voltage is applied between the drain electrode 50 and the source electrode 49, the potential of each trench 53 is determined in proportion to the voltage. Each potential of each trench 53 increases in order from the inner side (side closer to the source electrode 49) to the outer side (side closer to the end electrode 52). Each potential V of each trench 53 can be obtained by the following formula (1).

V=Vds×(Nd÷Nad) ・・・(1)
なお、Vdsはドレイン電極50とソース電極49との間に印加される電圧を示し、Ndはソース電極49から数えたときのツェナーダイオード4の数を示し、Nadはツェナーダイオード4の総数を示している。
V = Vds × (Nd ÷ Nad) (1)
Vds indicates a voltage applied between the drain electrode 50 and the source electrode 49, Nd indicates the number of Zener diodes 4 counted from the source electrode 49, and Nad indicates the total number of Zener diodes 4. Yes.

このように、上記半導体装置1では、終端領域42において、アクティブ領域41のソース電極49と端部電極52との間を複数のツェナーダイオード4で接続し、各フローティング電極54をツェナーダイオード4に接続しているので、トレンチ53間の電位差によりトレンチ53間のエピタキシャル層44に形成される空乏層が各トレンチ53に沿って拡がっていき、アクティブ領域41に形成される空乏層を終端領域42へのばすことができ、アクティブ領域41の終端のトレンチ47の角部に集中する電界を緩和することができる。また、半導体装置1では、各フローティング電極54を、アクティブ領域41のソース電極49と端部電極52との間に接続されるツェナーダイオード4に接続しているので、フローティング電極54の電位が安定し終端領域42に形成される空乏層が均一に拡がり終端領域42における電界集中を緩和することができる。これにより、アクティブ領域41や終端領域42においてブレークダウン電流が流れ難くなり半導体装置1の耐圧を向上させることができる。   Thus, in the semiconductor device 1, in the termination region 42, the source electrode 49 and the end electrode 52 of the active region 41 are connected by the plurality of Zener diodes 4, and each floating electrode 54 is connected to the Zener diode 4. Therefore, the depletion layer formed in the epitaxial layer 44 between the trenches 53 spreads along each trench 53 due to the potential difference between the trenches 53, and the depletion layer formed in the active region 41 is extended to the termination region 42. The electric field concentrated on the corner of the trench 47 at the end of the active region 41 can be reduced. In the semiconductor device 1, each floating electrode 54 is connected to the Zener diode 4 connected between the source electrode 49 and the end electrode 52 of the active region 41, so that the potential of the floating electrode 54 is stabilized. The depletion layer formed in the termination region 42 spreads uniformly, and the electric field concentration in the termination region 42 can be reduced. This makes it difficult for a breakdown current to flow in the active region 41 and the termination region 42, thereby improving the breakdown voltage of the semiconductor device 1.

また、上記半導体装置1では、終端領域42のエピタキシャル層44に形成される空乏層が各トレンチ53に沿って拡がっていき、アクティブ領域41に形成される空乏層を終端領域42へのばすことができるので、図4に示す半導体装置40のように、終端領域42のエピタキシャル層44の表面に半導体領域45を形成する必要がなく、設計自由度を高めることができる。   In the semiconductor device 1, the depletion layer formed in the epitaxial layer 44 in the termination region 42 extends along each trench 53, and the depletion layer formed in the active region 41 can be extended to the termination region 42. Therefore, unlike the semiconductor device 40 shown in FIG. 4, it is not necessary to form the semiconductor region 45 on the surface of the epitaxial layer 44 in the termination region 42, and the degree of freedom in design can be increased.

また、上記半導体装置1では、終端領域42にFLRを形成する必要がないため、FLRを形成するための熱処理工程を省略することができ、半導体基板43の劣化による欠陥の発生(品質低下)を抑制すると共に、熱処理工程を省略する分のコストを低減することができる。   Further, in the semiconductor device 1, since it is not necessary to form the FLR in the termination region 42, the heat treatment process for forming the FLR can be omitted, and the generation of defects due to the deterioration of the semiconductor substrate 43 (quality deterioration) can be avoided. While suppressing, the cost for omitting the heat treatment step can be reduced.

なお、上記半導体装置1は、エピタキシャル層44にブレークダウン電流が流れるときにドレイン電極50とソース電極49との間に印加される電圧よりもツェナーダイオード4全体の降伏電圧が低くなるような数のツェナーダイオード4を使用してもよい。   The semiconductor device 1 has such a number that the breakdown voltage of the entire Zener diode 4 is lower than the voltage applied between the drain electrode 50 and the source electrode 49 when a breakdown current flows in the epitaxial layer 44. A Zener diode 4 may be used.

このように構成した場合、半導体装置1にサージ電圧が印加しても、エピタキシャル層44にブレークダウン電流が流れる前にツェナーダイオード4をオンさせてサージ電圧によるエネルギーをツェナーダイオード4により吸収させることができるので、半導体装置1のサージ耐量を向上させることができる。   In such a configuration, even if a surge voltage is applied to the semiconductor device 1, the Zener diode 4 is turned on before the breakdown current flows in the epitaxial layer 44, and the energy due to the surge voltage can be absorbed by the Zener diode 4. Therefore, the surge resistance of the semiconductor device 1 can be improved.

次に、上記半導体装置1の製造方法について説明する。
図2(a)〜図2(e)は、半導体装置1の製造工程を説明するための図である。なお、図2(a)〜図2(e)は、図1に示す破線枠B内の製造工程を示し、エピタキシャル層44の表面にp−の半導体領域45を拡散形成した後の製造工程を示している。
Next, a method for manufacturing the semiconductor device 1 will be described.
FIG. 2A to FIG. 2E are diagrams for explaining a manufacturing process of the semiconductor device 1. 2A to 2E show the manufacturing process within the broken line frame B shown in FIG. 1, and the manufacturing process after the diffusion of the p− semiconductor region 45 on the surface of the epitaxial layer 44 is shown. Show.

まず、図2(a)に示すように、エピタキシャル層44や半導体領域45の上に選択的にトレンチマスクパターン20を形成する。なお、終端領域42におけるトレンチマスクパターン20は、ツェナーダイオード4とエピタキシャル層44との間の絶縁膜になる。   First, as shown in FIG. 2A, the trench mask pattern 20 is selectively formed on the epitaxial layer 44 and the semiconductor region 45. The trench mask pattern 20 in the termination region 42 becomes an insulating film between the Zener diode 4 and the epitaxial layer 44.

次に、図2(b)に示すように、Si異方性エッチングを行いトレンチ47やトレンチ53を形成した後、トレンチ47やトレンチ53の内側壁にゲート酸化膜21を形成する。このゲート酸化膜21がトレンチ47やトレンチ53の内側壁に形成される絶縁膜になる。   Next, as shown in FIG. 2B, after performing Si anisotropic etching to form the trench 47 and the trench 53, the gate oxide film 21 is formed on the inner wall of the trench 47 and the trench 53. This gate oxide film 21 becomes an insulating film formed on the inner walls of the trench 47 and the trench 53.

次に、図2(c)に示すように、CVD(Chemical Vapor Deposition)などによりトレンチ47やトレンチ53の内部及びトレンチマスクパターン20の上にn型にドーピングされたポリシリコンを形成した後、アクティブ領域41におけるトレンチマスクパターン20やトレンチ47の上のポリシリコンをエッチバックにより除去する。トレンチ47内に形成されるポリシリコンは上記ゲート電極48になる。トレンチ53内に形成されるポリシリコンは上記フローティング電極54になる。トレンチマスクパターン20の上に形成されるポリシリコンは上記ツェナーダイオード4のn型の導電体2になる。   Next, as shown in FIG. 2C, after forming polysilicon doped in n-type on the inside of the trench 47 and the trench 53 and on the trench mask pattern 20 by CVD (Chemical Vapor Deposition) or the like, The trench mask pattern 20 in the region 41 and the polysilicon on the trench 47 are removed by etch back. The polysilicon formed in the trench 47 becomes the gate electrode 48. The polysilicon formed in the trench 53 becomes the floating electrode 54. The polysilicon formed on the trench mask pattern 20 becomes the n-type conductor 2 of the Zener diode 4.

次に、図2(d)に示すように、アクティブ領域41のトレンチマスクパターン20を除去した後、アクティブ領域41の半導体領域45の表面に不純物を選択的に拡散しn+の半導体領域46を形成すると共に終端領域42のトレンチマスクパターン20上のポリシリコンの所定部分に不純物を拡散しツェナーダイオード4のp+の導電体3を形成する。   Next, as shown in FIG. 2D, after removing the trench mask pattern 20 in the active region 41, impurities are selectively diffused on the surface of the semiconductor region 45 in the active region 41 to form an n + semiconductor region 46. At the same time, impurities are diffused into a predetermined portion of the polysilicon on the trench mask pattern 20 in the termination region 42 to form the p + conductor 3 of the Zener diode 4.

そして、図2(e)に示すように、アクティブ領域41や終端領域42において所定のコンタクトパターンの絶縁膜55を形成した後、半導体領域45及び半導体領域46のそれぞれの表面(コンタクト領域)や一方端のツェナーダイオード4のn型の導電体2に接続されるようにアルミニウムなどのソース電極49を形成する。   Then, as shown in FIG. 2E, after an insulating film 55 having a predetermined contact pattern is formed in the active region 41 and the termination region 42, the respective surfaces (contact regions) and one of the semiconductor regions 45 and 46 A source electrode 49 such as aluminum is formed so as to be connected to the n-type conductor 2 of the end Zener diode 4.

図3は、本発明の他の実施形態の半導体装置を示す図である。なお、図3において、図1(a)に示す構成と同じ構成には同じ符号を付している。
図3に示す半導体装置30において図1に示す半導体装置1と異なる点は、複数のツェナーダイオード4によりアクティブ領域41のゲート電極48と端部電極52との間を接続している点である。
FIG. 3 is a diagram showing a semiconductor device according to another embodiment of the present invention. In FIG. 3, the same components as those shown in FIG.
The semiconductor device 30 shown in FIG. 3 is different from the semiconductor device 1 shown in FIG. 1 in that the gate electrode 48 and the end electrode 52 of the active region 41 are connected by a plurality of Zener diodes 4.

これにより、図3に示す半導体装置30は、図1(a)に示す半導体装置1と同様に、アクティブ領域41に形成される空乏層を終端領域42へのばすことができ、かつ、各フローティング電極54の電位を安定させて終端領域42に形成される空乏層を均一に拡げることができるので、アクティブ領域41や終端領域42における電界集中を緩和することができる。従って、アクティブ領域41や終端領域42にブレークダウン電流が流れ難くなり半導体装置1の耐圧を向上させることができる。   Thereby, the semiconductor device 30 shown in FIG. 3 can extend the depletion layer formed in the active region 41 to the termination region 42 as well as the semiconductor device 1 shown in FIG. Since the potential of 54 can be stabilized and the depletion layer formed in the termination region 42 can be expanded uniformly, electric field concentration in the active region 41 and the termination region 42 can be reduced. Therefore, it is difficult for a breakdown current to flow in the active region 41 and the termination region 42, and the breakdown voltage of the semiconductor device 1 can be improved.

また、図3に示す半導体装置30においても、終端領域42のエピタキシャル層44の表面に半導体領域45を形成する必要がないので、設計自由度を高めることができる。
また、図3に示す半導体装置30においても、終端領域42においてFLRを形成する必要がないため、FLRを形成するための熱処理工程を省略することができ、半導体基板43の劣化による欠陥の発生を抑制すると共に、熱処理工程を省略する分のコストを低減することができる。
Also in the semiconductor device 30 shown in FIG. 3, since it is not necessary to form the semiconductor region 45 on the surface of the epitaxial layer 44 in the termination region 42, the degree of freedom in design can be increased.
Also, in the semiconductor device 30 shown in FIG. 3, since it is not necessary to form the FLR in the termination region 42, the heat treatment process for forming the FLR can be omitted, and defects due to the deterioration of the semiconductor substrate 43 are generated. While suppressing, the cost for omitting the heat treatment step can be reduced.

また、図3に示す半導体装置30においても、図1に示す半導体装置1と同様に、エピタキシャル層44にブレークダウン電流が流れるときにドレイン電極50とゲート電極48との間に印加された電圧よりもツェナーダイオード4の全体のブレークダウン電圧が低くなるような数のツェナーダイオード4を使用してもよい。   Also in the semiconductor device 30 shown in FIG. 3, as in the semiconductor device 1 shown in FIG. 1, the voltage applied between the drain electrode 50 and the gate electrode 48 when a breakdown current flows through the epitaxial layer 44. Alternatively, a number of Zener diodes 4 may be used so that the overall breakdown voltage of the Zener diode 4 is lowered.

このように構成した場合、半導体装置30にサージ電圧が印加しても、エピタキシャル層44にブレークダウン電流が流れる前にツェナーダイオード4をオンさせてMOSFETをオンさせることができるので、サージ電圧によるエネルギーをMOSFETにより吸収させることができ半導体装置30のサージ耐量を向上させることができる。   In this configuration, even if a surge voltage is applied to the semiconductor device 30, the Zener diode 4 can be turned on and the MOSFET can be turned on before the breakdown current flows in the epitaxial layer 44. Can be absorbed by the MOSFET, and the surge resistance of the semiconductor device 30 can be improved.

なお、図1に示す半導体装置1または図3に示す半導体装置30において、終端領域42のエピタキシャル層44の表面に、図4に示す半導体装置40と同じように、半導体領域45を形成してもよい。   In the semiconductor device 1 shown in FIG. 1 or the semiconductor device 30 shown in FIG. 3, the semiconductor region 45 may be formed on the surface of the epitaxial layer 44 in the termination region 42 in the same manner as the semiconductor device 40 shown in FIG. Good.

また、図1に示す半導体装置1または図3に示す半導体装置では、複数のツェナーダイオード4がそれぞれアノード同士またはカソード同士で接続されているが、複数のツェナーダイオード4をそれぞれアノード−カソードで接続してもよい。   Further, in the semiconductor device 1 shown in FIG. 1 or the semiconductor device shown in FIG. 3, the plurality of Zener diodes 4 are connected to each other between the anodes or the cathodes. May be.

また、図1に示す半導体装置1または図3に示す半導体装置では、nチャネルのMOSFETがアクティブ領域41に設けられているが、pチャネルのMOSFETをアクティブ領域41に設けてもよい。   In the semiconductor device 1 shown in FIG. 1 or the semiconductor device shown in FIG. 3, the n-channel MOSFET is provided in the active region 41, but a p-channel MOSFET may be provided in the active region 41.

また、上記実施形態において、MOSFETの代わりにIGBT(Insulated Gate Bipolar Transistor)をアクティブ領域41に設けてもよい。   In the above embodiment, an IGBT (Insulated Gate Bipolar Transistor) may be provided in the active region 41 instead of the MOSFET.

本発明の実施形態の半導体装置を示す図である。It is a figure which shows the semiconductor device of embodiment of this invention. 本実施形態の半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device of this embodiment. 本発明の他の実施形態の半導体装置を示す図である。It is a figure which shows the semiconductor device of other embodiment of this invention. 既存の半導体装置を示す図である。It is a figure which shows the existing semiconductor device.

符号の説明Explanation of symbols

1 半導体装置
2 n型の導電体
3 p型の導電体
4 ツェナーダイオード
20 トレンチマスクパターン
21 ゲート酸化膜
30 半導体装置
40 半導体装置
41 アクティブ領域
42 終端領域
43 半導体基板
44 エピタキシャル層
45 半導体領域
46 半導体領域
47 トレンチ
48 ゲート電極
49 ソース電極
50 ドレイン電極
51 半導体領域
52 端部電極
53 トレンチ
54 フローティング電極
55 絶縁膜
DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 N-type conductor 3 P-type conductor 4 Zener diode 20 Trench mask pattern 21 Gate oxide film 30 Semiconductor device 40 Semiconductor device 41 Active region 42 Termination region 43 Semiconductor substrate 44 Epitaxial layer 45 Semiconductor region 46 Semiconductor region 47 Trench 48 Gate electrode 49 Source electrode 50 Drain electrode 51 Semiconductor region 52 End electrode 53 Trench 54 Floating electrode 55 Insulating film

Claims (4)

第1の導電体からなる半導体層と、その半導体層の表面に形成され前記第1の導電体と異なる第2の導電体からなる第1の半導体領域と、その第1の半導体領域の表面に選択的に形成され前記第1の導電体からなる第2の半導体領域と、その第2の半導体領域の表面から前記半導体層まで形成される第1のトレンチと、その第1のトレンチ内に絶縁膜を介して形成される第1の電極と、前記第1及び第2の半導体領域のそれぞれの表面に接続される第2の電極と、前記半導体層の裏面側に接続される第3の電極とを備えるアクティブ素子が設けられるアクティブ領域と、そのアクティブ領域の外側に位置する終端領域とを有する半導体装置であって、
前記終端領域において、
前記第3の電極に接続され前記半導体層上の終端に形成される端部電極と、
前記半導体層の表面に形成される複数の第2のトレンチと、
前記複数の第2のトレンチ内にそれぞれ絶縁膜を介して形成されるフローティング電極と、
前記アクティブ領域の第1の電極または第2の電極と前記端部電極との間で互いに直列接続されると共に前記各フローティング電極に接続され、それぞれが前記第1及び第2の導電体からなる複数のツェナーダイオードと、
を備えることを特徴とする半導体装置。
A semiconductor layer made of a first conductor, a first semiconductor region made of a second conductor different from the first conductor formed on the surface of the semiconductor layer, and a surface of the first semiconductor region; A second semiconductor region selectively formed and made of the first conductor, a first trench formed from the surface of the second semiconductor region to the semiconductor layer, and insulation in the first trench A first electrode formed through a film; a second electrode connected to the respective surfaces of the first and second semiconductor regions; and a third electrode connected to the back side of the semiconductor layer A semiconductor device having an active region provided with an active element comprising: and a termination region located outside the active region,
In the termination region,
An end electrode connected to the third electrode and formed at a terminal end on the semiconductor layer;
A plurality of second trenches formed in a surface of the semiconductor layer;
A floating electrode formed in each of the plurality of second trenches via an insulating film;
A plurality of first and second conductors each connected in series between the first electrode or the second electrode of the active region and the end electrode and connected to each of the floating electrodes. Zener diode
A semiconductor device comprising:
請求項1に記載の半導体装置であって、
前記複数のツェナーダイオードは、前記半導体層にブレークダウン電流が流れるときに前記第2の電極と前記第3の電極との間に印加される電圧よりも前記複数のツェナーダイオードの全体の降伏電圧が低くなるような数で構成されている、
ことを特徴とする半導体装置。
The semiconductor device according to claim 1,
The plurality of Zener diodes have an overall breakdown voltage of the plurality of Zener diodes higher than a voltage applied between the second electrode and the third electrode when a breakdown current flows in the semiconductor layer. It is composed of numbers that are low,
A semiconductor device.
請求項1に記載の半導体装置であって、
前記複数のツェナーダイオードは、前記半導体層にブレークダウン電流が流れたときに前記第1の電極と前記第3の電極との間に印加された電圧よりも前記複数のツェナーダイオードの全体の降伏電圧が低くなるような数で構成されている、
ことを特徴とする半導体装置。
The semiconductor device according to claim 1,
The plurality of Zener diodes have an overall breakdown voltage of the plurality of Zener diodes higher than a voltage applied between the first electrode and the third electrode when a breakdown current flows in the semiconductor layer. Is composed of numbers that are low,
A semiconductor device.
請求項1に記載の半導体装置であって、
前記終端領域における前記半導体層の表面に前記第1の半導体領域が形成されている、
ことを特徴とする半導体装置。
The semiconductor device according to claim 1,
The first semiconductor region is formed on a surface of the semiconductor layer in the termination region;
A semiconductor device.
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