JP2017037965A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2017037965A JP2017037965A JP2015158384A JP2015158384A JP2017037965A JP 2017037965 A JP2017037965 A JP 2017037965A JP 2015158384 A JP2015158384 A JP 2015158384A JP 2015158384 A JP2015158384 A JP 2015158384A JP 2017037965 A JP2017037965 A JP 2017037965A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor region
- gate
- insulating layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明の実施形態は、半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device.
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの半導体装置において、トレンチ内部にゲート電極が設けられた構造がある。トレンチ型ゲート構造を有する半導体装置をターンオフした際、トレンチ底部において電界集中が生じるために、トレンチ底部をアバランシェ電流が流れる場合がある。 BACKGROUND Semiconductor devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) have a structure in which a gate electrode is provided inside a trench. When a semiconductor device having a trench type gate structure is turned off, an electric field concentration occurs at the bottom of the trench, so that an avalanche current may flow through the bottom of the trench.
本発明が解決しようとする課題は、アバランシェ電流による破壊を抑制できる半導体装置を提供することである。 The problem to be solved by the present invention is to provide a semiconductor device capable of suppressing the breakdown due to the avalanche current.
実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第1導電形の第3半導体領域と、第2電極と、ゲート電極と、第3電極と、を有する。
前記第1半導体領域は、前記第1電極の上に設けられている。
前記第2半導体領域は、前記第1半導体領域の上に設けられている。
前記第3半導体領域は、前記第2半導体領域の上に選択的に設けられている。
前記第2電極は、第1絶縁層を介して前記第1半導体領域に囲まれた部分を有する。前記第2電極は、第2方向において前記第2半導体領域と並んでいる。前記第2方向は、前記第1電極から前記第1半導体領域に向かう第1方向に対して垂直である。
前記ゲート電極は、前記第2方向において前記第2電極と離間して設けられている。前記ゲート電極は、ゲート絶縁層を介して前記第1半導体領域に囲まれた部分を有する。前記ゲート電極は、前記第2方向において前記第2半導体領域と並んでいる。
前記ゲート電極と前記第1電極との間の前記第1方向における距離は、前記第1電極と前記第2電極との間の前記第1方向における距離と異なる。
前記第3電極は、前記第3半導体領域の上に設けられている。前記第3電極は、前記第2電極および前記第3半導体領域と電気的に接続されている。
The semiconductor device according to the embodiment includes a first electrode, a first semiconductor region of a first conductivity type, a second semiconductor region of a second conductivity type, a third semiconductor region of a first conductivity type, a second electrode, And a gate electrode and a third electrode.
The first semiconductor region is provided on the first electrode.
The second semiconductor region is provided on the first semiconductor region.
The third semiconductor region is selectively provided on the second semiconductor region.
The second electrode has a portion surrounded by the first semiconductor region via a first insulating layer. The second electrode is aligned with the second semiconductor region in the second direction. The second direction is perpendicular to the first direction from the first electrode toward the first semiconductor region.
The gate electrode is provided apart from the second electrode in the second direction. The gate electrode has a portion surrounded by the first semiconductor region with a gate insulating layer interposed therebetween. The gate electrode is aligned with the second semiconductor region in the second direction.
The distance in the first direction between the gate electrode and the first electrode is different from the distance in the first direction between the first electrode and the second electrode.
The third electrode is provided on the third semiconductor region. The third electrode is electrically connected to the second electrode and the third semiconductor region.
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。コレクタ電極41からn−形半導体領域1に向かう方向をZ方向(第1方向)とし、Z方向に対して垂直な方向であって相互に直交する2方向をX方向(第2方向)及びY方向とする。
以下の説明において、n+、n、n−及びp+、pの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、n+はnよりもn形の不純物濃度が相対的に高く、n−はnよりもn形の不純物濃度が相対的に低いことを示す。また、p+はpよりもp形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
Embodiments of the present invention will be described below with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
In the present specification and each drawing, the same elements as those already described are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
In the description of each embodiment, an XYZ orthogonal coordinate system is used. A direction from the
In the following description, the notation of n + , n, n − and p + , p represents the relative level of the impurity concentration in each conductivity type. That is, n + indicates that the n-type impurity concentration is relatively higher than n, and n − indicates that the n-type impurity concentration is relatively lower than n. P + indicates that the p-type impurity concentration is relatively higher than p.
About each embodiment described below, each embodiment may be implemented by inverting the p-type and n-type of each semiconductor region.
(第1実施形態)
図1を用いて、第1実施形態に係る半導体装置の一例について説明する。
図1は、第1実施形態に係る半導体装置100の一部を表す斜視断面図である。
(First embodiment)
An example of the semiconductor device according to the first embodiment will be described with reference to FIG.
FIG. 1 is a perspective sectional view showing a part of the
半導体装置100は、例えば、IGBTである。
図1に表すように、半導体装置100は、p+形(第2導電形)のコレクタ領域5(第5半導体領域)、n+形(第1導電形)の半導体領域6(第6半導体領域)、n−形半導体領域1(第1半導体領域)、n形半導体領域4(第4半導体領域)、p形ベース領域2(第2半導体領域)、n+形エミッタ領域3(第3半導体領域)、ゲート電極10、ゲート絶縁層11、第2電極20、第1絶縁層21、コレクタ電極41(第1電極)、およびエミッタ電極42(第3電極)を有する。
The
As illustrated in FIG. 1, the
半導体装置100の下面には、コレクタ電極41が設けられている。
p+形コレクタ領域5は、コレクタ電極41の上に設けられ、コレクタ電極41と電気的に接続されている。
n+形半導体領域6は、p+形コレクタ領域5の上に設けられている。
n−形半導体領域1は、n+形半導体領域6の上に設けられている。
A
The p + -type collector region 5 is provided on the
The n + type semiconductor region 6 is provided on the p + type collector region 5.
The n − type semiconductor region 1 is provided on the n + type semiconductor region 6.
ゲート電極10および第2電極20は、n−形半導体領域1の上に設けられている。これらの電極は、X方向において複数設けられ、それぞれがY方向に延びている。図1に表す例では、1つのゲート電極10と複数の第2電極20が、X方向において交互に設けられている。
なお、隣り合うゲート電極10同士の間に設けられる第2電極20の数は、任意である。すなわち、1つのゲート電極10と少なくとも1つの第2電極20がX方向において交互に設けられていればよい。
The
In addition, the number of the
ゲート電極10は、ゲート絶縁層11を介してn−形半導体領域1に囲まれた部分を有する。同様に、第2電極20は、第1絶縁層21を介してn−形半導体領域1に囲まれた部分を有する。
The
ゲート電極10とコレクタ電極41との間のZ方向における距離は、第2電極20とコレクタ電極41との間のZ方向における距離よりも短い。このため、ゲート絶縁層11とコレクタ電極41との間のZ方向における距離は、第1絶縁層21とコレクタ電極41との間のZ方向における距離よりも短い。
換言すると、ゲート電極10の下端は、第2電極20の下端に対して、−Z方向側に設けられている。また、ゲート絶縁層11の下端は、第1絶縁層21の下端に対して、−Z方向側に設けられている。
The distance in the Z direction between the
In other words, the lower end of the
ゲート電極10のX方向における長さL1は、例えば、第2電極20のX方向における長さL2よりも長い。ただし、長さL1は、長さL2と等しくても良いし、長さL2より短くても良い。
For example, the length L1 of the
n形半導体領域4は、n−形半導体領域1の上であって、ゲート電極10と第2電極20との間および第2電極20同士の間に設けられている。
The n-
p形ベース領域2は、n形半導体領域4の上に設けられ、X方向においてゲート電極10および第2電極20と並んでいる。
The p-
n+形エミッタ領域3は、ゲート電極10と第2電極20との間において、p形ベース領域2の上に選択的に設けられている。また、n+形エミッタ領域3とゲート電極10との間には、ゲート絶縁層11が設けられている。
The n + -
n形半導体領域4、p形ベース領域2、およびn+形エミッタ領域3は、X方向において複数設けられ、それぞれがY方向に延びている。
A plurality of n-
p形ベース領域2およびn+形エミッタ領域3の上には、エミッタ電極42が設けられている。エミッタ電極42は、p形ベース領域2、n+形エミッタ領域3、および第2電極20と電気的に接続されている。ゲート電極10とエミッタ電極42との間には、絶縁層が設けられており、ゲート電極10とエミッタ電極42は、電気的に分離されている。
An
コレクタ電極41に、エミッタ電極42に対して正の電圧が印加された状態で、ゲート電極10に閾値以上の電圧が印加されることで、IGBTがオン状態となる。このとき、p形ベース領域2のゲート絶縁層11近傍の領域にチャネル(反転層)が形成される。
その後、ゲート電極10に印加される電圧が閾値よりも低くなると、p形ベース領域2におけるチャネルが消滅し、IGBTがオフ状態となる。
When a positive voltage is applied to the
Thereafter, when the voltage applied to the
IGBTがオフ状態であり、かつエミッタ電極42に対してコレクタ電極41に正の電圧が印加されているときは、第1絶縁層21とn−形半導体領域1との界面からn−形半導体領域1に向けて空乏層が広がる。これは、第2電極20がエミッタ電極42と電気的に接続されており、第2電極20とコレクタ電極41との間に電位差が生じるためである。この第1絶縁層21とn−形半導体領域1との界面から広がる空乏層により、耐圧を向上させることができる。
IGBT is off, and when a positive voltage is applied to the
ここで、各構成要素の材料の一例を説明する。
p+形コレクタ領域5、n+形半導体領域6、n−形半導体領域1、n形半導体領域4、p形ベース領域2、n+形エミッタ領域3は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
ゲート電極10および第2電極20は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層11および第1絶縁層21は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極41およびエミッタ電極42は、アルミニウムなどの金属を含む。
Here, an example of the material of each component will be described.
The p + -type collector region 5, the n + -type semiconductor region 6, the n − -type semiconductor region 1, the n-
The
The
The
次に、図2〜図4を用いて、第1実施形態に係る半導体装置の製造方法の一例について説明する。
図2〜図4は、第1実施形態に係る半導体装置100の製造工程を表す工程断面図である。
Next, an example of the method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS.
2 to 4 are process cross-sectional views illustrating the manufacturing process of the
まず、n+形半導体層6aの上にn−形半導体層1aが設けられた半導体基板を用意する。続いて、n−形半導体層1aの表面に、図2(a)に表すように、n形半導体領域4、p形ベース領域2、およびn+形エミッタ領域3を順次形成する。n形半導体領域4およびn+形エミッタ領域3は、リン、ヒ素、またはアンチモンなどのn形不純物をイオン注入することで形成される。p形ベース領域2は、ボロンなどのp形不純物をイオン注入することで形成される。
First, a semiconductor substrate in which the n − type semiconductor layer 1a is provided on the n + type semiconductor layer 6a is prepared. Subsequently, as shown in FIG. 2A, an n-
次に、n−形半導体層1aの上に、マスクMを形成する。続いて、図2(b)に表すように、マスクMに、開口OP1およびOP2を形成する。開口OP1が形成される位置は、ゲート電極10が形成される位置に対応し、開口OP2が形成される位置は、第2電極20が形成される位置に対応している。開口OP1は、n+形エミッタ領域3の上に位置している。このとき、開口OP1の幅(X方向における長さL3)が、開口OP2の幅(X方向における長さL4)よりも広く(長く)なるように、開口OP1およびOP2を形成する。
Next, a mask M is formed on the n − type semiconductor layer 1a. Subsequently, as shown in FIG. 2B, openings OP1 and OP2 are formed in the mask M. The position where the opening OP1 is formed corresponds to the position where the
次に、マスクMを用いて、複数のトレンチTr1および複数のトレンチTr2を、n形半導体層1aの表面に形成する。トレンチTr1は開口OP1に対応して形成され、トレンチTr2は開口OP2に対応して形成される。トレンチTr1およびTr2は、p形ベース領域2およびn形半導体領域4を貫通している。トレンチTr1は、さらに、n+形エミッタ領域3を貫通している。
Next, using the mask M, a plurality of trenches Tr1 and a plurality of trenches Tr2 are formed on the surface of the n-
開口OP1の幅は開口OP2の幅よりも広いため、同様に、トレンチTr1の幅は、トレンチTr2の幅よりも広い。また、開口の幅が広いことで、トレンチTr1の深さは、トレンチTr2の深さよりも、深く形成される。 Since the width of the opening OP1 is wider than the width of the opening OP2, similarly, the width of the trench Tr1 is wider than the width of the trench Tr2. Further, since the width of the opening is wide, the trench Tr1 is formed deeper than the trench Tr2.
次に、図3(a)に表すように、n−形半導体層1aの表面、トレンチTr1の内壁、およびトレンチTr2の内壁を熱酸化し、絶縁層IL1を形成する。続いて、絶縁層IL1の上に導電層を形成する。この導電層をエッチバックすることで、トレンチTr1の内部にゲート電極10が形成され、トレンチTr2の内部に第2電極20が形成される。
Next, as shown in FIG. 3A, the surface of the n − -
次に、ゲート電極10および第2電極20を覆う絶縁層IL2を形成する。続いて、図3(b)に表すように、絶縁層IL1および絶縁層IL2をパターニングする。この工程により、p形ベース領域2、n+形エミッタ領域3、および第2電極20が露出する。続いて、これらの露出した部分を覆う金属層を形成する。この金属層をパターニングすることで、エミッタ電極42が形成される。
Next, an insulating layer IL2 that covers the
次に、図4(a)に表すように、n+形半導体層6aの裏面を、n+形半導体層6aが所定の厚みになるまで研磨する。続いて、n+形半導体層6aの裏面にp形不純物をイオン注入することで、p+形コレクタ領域5を形成する。続いて、図4(b)に表すように、p+形コレクタ領域5の裏面にコレクタ電極41を形成することで、図1に表す半導体装置100が得られる。
Next, as shown in FIG. 4 (a), the back surface of the n + -
ここで、本実施形態による作用および効果について説明する。
本実施形態によれば、アバランシェ電流による半導体装置の破壊を抑制することができる。
Here, the operation and effect of this embodiment will be described.
According to the present embodiment, it is possible to suppress the breakdown of the semiconductor device due to the avalanche current.
この点について、以下で具体的に説明する。
まず、半導体装置の耐圧を向上させるためには、第2電極20同士の間隔(X方向における距離)が短いことが望ましい。第2電極20同士の間隔を短くすることで、n−形半導体領域1へ空乏層が広がりやすくなるためである。
This point will be specifically described below.
First, in order to improve the breakdown voltage of the semiconductor device, it is desirable that the distance between the second electrodes 20 (distance in the X direction) is short. This is because the depletion layer easily spreads to the n − -
また、一方で、半導体装置をターンオフした際、ゲート絶縁層11の下端および第1絶縁層21の下端において電界集中が生じるため、これらの部分においてアバランシェ電流が流れる。
ここで、第2電極20同士の間隔が短くなると、アバランシェ電流が流れる部分同士の距離も近くなる。アバランシェ電流が流れる部分同士の間の距離が短くなると、これらの部分、またはこれらの部分の間において、局所的に大きな電流が流れ、半導体装置が破壊される可能性がある。
On the other hand, when the semiconductor device is turned off, electric field concentration occurs at the lower end of the
Here, when the interval between the
これに対して、本実施形態では、ゲート絶縁層11とコレクタ電極41との間のZ方向における距離が、第1絶縁層21とコレクタ電極41との間のZ方向における距離よりも短い。すなわち、ゲート絶縁層11の下端は、第1絶縁層21の下端よりも深くに設けられている。
ゲート絶縁層11の下端が、第1絶縁層21の下端よりも深くに設けられている場合、アバランシェ電流は、ゲート絶縁層11の下端においてより発生しやすくなる。
On the other hand, in the present embodiment, the distance in the Z direction between the
When the lower end of the
本実施形態に係る半導体装置では、ゲート絶縁層11同士の間には、少なくとも1つの第1絶縁層21が設けられている。すなわち、アバランシェ電流が発生しやすいゲート絶縁層11の下端同士が、互いに離間して設けられている。このため、ゲート絶縁層11の下端にアバランシェ電流が流れた場合でも、局所的に大きな電流が流れる可能性を低減することができる。この結果、アバランシェ電流による半導体装置の破壊を抑制することができる。
In the semiconductor device according to the present embodiment, at least one first insulating
(変形例)
図5は、第1実施形態の変形例に係る半導体装置110の一部を表す斜視断面図である。
図5に表すように、第2電極20とエミッタ電極42との間に絶縁層21の一部が設けられていてもよい。
この場合、第2電極20とエミッタ電極42は、半導体装置110のうちp形ベース領域2およびn+形エミッタ領域3が設けられた素子領域ではなく、これらの領域の外周に設けられた終端領域において、電気的に接続される。
(Modification)
FIG. 5 is a perspective sectional view showing a part of the
As shown in FIG. 5, a part of the insulating
In this case, the
本変形例においても同様に、アバランシェ電流による半導体装置の破壊を抑制することができる。 Similarly, in this modification, it is possible to suppress the breakdown of the semiconductor device due to the avalanche current.
(第2実施形態)
図6を用いて、第2実施形態に係る半導体装置の一例について説明する。
図6は、第2実施形態に係る半導体装置200の一部を表す斜視断面図である。
(Second Embodiment)
An example of the semiconductor device according to the second embodiment will be described with reference to FIG.
FIG. 6 is a perspective sectional view showing a part of the
本実施形態に係る半導体装置200は、半導体装置100との比較において、例えば、第2電極20とコレクタ電極41との間のZ方向における距離が、ゲート電極10とコレクタ電極41との間のZ方向における距離よりも短い点が異なる。
このため、第1絶縁層21とコレクタ電極41との間のZ方向における距離は、ゲート絶縁層11とコレクタ電極41との間のZ方向における距離よりも短い。すなわち、第1絶縁層21の下端は、ゲート絶縁層11の下端よりも深くに設けられている。
In the
For this reason, the distance in the Z direction between the first insulating
また、第2電極20のX方向における長さは、例えば、ゲート電極10のX方向における長さよりも長い。
X方向において、1つの第2電極20と、少なくとも1つのゲート電極10と、が交互に設けられている。
The length of the
In the X direction, one
本実施形態では、第1絶縁層21の下端が、ゲート絶縁層11の下端よりも深くに設けられているため、アバランシェ電流は、第1絶縁層21の下端においてより発生しやすくなる。そして、第1絶縁層21同士の間には、少なくとも1つのゲート絶縁層11が設けられている。すなわち、アバランシェ電流が流れやすい第1絶縁層21の下端同士が、互いに離間して設けられている。
このため、本実施形態においても、第1実施形態と同様に、アバランシェ電流による半導体装置の破壊を抑制することができる。
In the present embodiment, since the lower end of the first insulating
For this reason, also in the present embodiment, as in the first embodiment, it is possible to suppress the breakdown of the semiconductor device due to the avalanche current.
(変形例)
図7を用いて、第2実施形態の変形例に係る半導体装置の一例について説明する。
図7は、第2実施形態の変形例に係る半導体装置210の一部を表す斜視断面図である。
(Modification)
An example of a semiconductor device according to a modification of the second embodiment will be described with reference to FIG.
FIG. 7 is a perspective sectional view showing a part of a
半導体装置210は、半導体装置200との比較において、例えば、第4電極30および第2絶縁層31を有する点で異なる。
The
第4電極30は、第2絶縁層31を介してn−形半導体領域1に囲まれた部分を有し、
X方向においてp形ベース領域2と並んでいる。隣り合うゲート電極10同士の間には複数の第2電極20が設けられている。
The
It is aligned with the p-
隣り合うゲート電極10同士の間において、第2電極20と第4電極30は、X方向において交互に設けられている。すなわち、第2電極20同士の間には、ゲート電極10または第4電極30が設けられている。
Between the
第2電極20とコレクタ電極41との間のZ方向における距離は、第4電極30とコレクタ電極41との間のZ方向における距離よりも短い。このため、第2絶縁層31とコレクタ電極41との間のZ方向における距離は、第1絶縁層21とコレクタ電極41との間のZ方向における距離よりも短い。すなわち、第2絶縁層31の下端は、第1絶縁層21の下端よりも深くに設けられている。
The distance in the Z direction between the
また、第4電極30のX方向における長さは、第2電極20のX方向における長さよりも短い。
The length of the
本変形例では、隣り合うゲート絶縁層11同士の間に、より深くまで設けられた複数の第1絶縁層21が設けられている。アバランシェ電流は、他の絶縁層の下端よりも第1絶縁層21の下端においてより発生しやすいが、第1絶縁層21同士の間には、第2絶縁層31が設けられている。このため、本変形例においても、第2実施形態に係る半導体装置200と同様に、アバランシェ電流による半導体装置の破壊を抑制することが可能である。
In this modification, a plurality of first insulating
以上で説明した各実施形態は、MOSFETに適用することも可能である。例えば、上述したいずれかの実施形態に係る半導体装置において、p+形コレクタ領域5を省略することで、MOSFETとして用いることができる。この場合、n+形エミッタ領域3はソース領域として機能し、n+形半導体領域6はドレイン領域として機能する。
Each embodiment described above can also be applied to a MOSFET. For example, in the semiconductor device according to any one of the embodiments described above, the p + -type collector region 5 can be omitted and used as a MOSFET. In this case, the n + -
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、SCM(走査型静電容量顕微鏡)を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、SCMを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
The relative level of the impurity concentration between the semiconductor regions in each of the embodiments described above can be confirmed using, for example, an SCM (scanning capacitance microscope). The carrier concentration in each semiconductor region can be regarded as being equal to the impurity concentration activated in each semiconductor region. Therefore, the relative level of the carrier concentration between the semiconductor regions can also be confirmed using the SCM.
The impurity concentration in each semiconductor region can be measured by, for example, SIMS (secondary ion mass spectrometry).
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、p+形コレクタ領域5、n+形半導体領域6、n−形半導体領域1、n形半導体領域4、p形ベース領域2、n+形エミッタ領域3、コレクタ電極41、およびエミッタ電極42などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
As mentioned above, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. For example, p + -type collector region 5, n + -type semiconductor region 6, n − -type semiconductor region 1, n-
100、110、200、210…半導体装置 1…n−形半導体領域 2…p形ベース領域 3…n+形エミッタ領域 4…n形半導体領域 5…p+形コレクタ領域 6…n+形半導体領域 10…ゲート電極 20…第2電極 30…第4電極 41…コレクタ電極 42…エミッタ電極
100,110,200,210 ...
Claims (7)
前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に選択的に設けられた第1導電形の第3半導体領域と、
第1絶縁層を介して前記第1半導体領域に囲まれた部分を有し、前記第1電極から前記第1半導体領域に向かう第1方向に対して垂直な第2方向において前記第2半導体領域と並ぶ第2電極と、
前記第2方向において前記第2電極と離間して設けられ、ゲート絶縁層を介して前記第1半導体領域に囲まれた部分を有し、前記第2方向において前記第2半導体領域と並び、前記第1電極との間の前記第1方向における距離が、前記第1電極と前記第2電極との間の前記第1方向における距離と異なるゲート電極と、
前記第3半導体領域の上に設けられ、前記第2電極および前記第3半導体領域と電気的に接続された第3電極と、
を備えた半導体装置。 A first electrode;
A first semiconductor region of a first conductivity type provided on the first electrode;
A second semiconductor region of a second conductivity type provided on the first semiconductor region;
A third semiconductor region of a first conductivity type selectively provided on the second semiconductor region;
The second semiconductor region in a second direction perpendicular to the first direction from the first electrode toward the first semiconductor region, having a portion surrounded by the first semiconductor region via a first insulating layer A second electrode aligned with,
A portion provided in the second direction so as to be spaced apart from the second electrode, and surrounded by the first semiconductor region via a gate insulating layer; and aligned with the second semiconductor region in the second direction, A gate electrode in which the distance in the first direction between the first electrode and the first electrode is different from the distance in the first direction between the first electrode and the second electrode;
A third electrode provided on the third semiconductor region and electrically connected to the second electrode and the third semiconductor region;
A semiconductor device comprising:
前記第2電極は、前記第2方向において複数設けられ、
前記第2方向において、1つの前記ゲート電極と少なくとも1つの前記第2電極とが交互に設けられ、
前記第1電極と前記ゲート電極との間の前記第1方向における距離は、前記第1電極と前記第2電極との間の前記第1方向における距離よりも短い請求項1記載の半導体装置。 A plurality of the gate electrodes are provided in the second direction,
A plurality of the second electrodes are provided in the second direction,
In the second direction, one gate electrode and at least one second electrode are alternately provided,
The semiconductor device according to claim 1, wherein a distance in the first direction between the first electrode and the gate electrode is shorter than a distance in the first direction between the first electrode and the second electrode.
前記第2電極は、前記第2方向において複数設けられ、
前記第2方向において、少なくとも1つの前記ゲート電極と1つの前記第2電極とが交互に設けられ、
前記第1電極と前記第2電極との間の前記第1方向における距離は、前記第1電極と前記ゲート電極との間の前記第1方向における距離よりも短い請求項1記載の半導体装置。 A plurality of the gate electrodes are provided in the second direction,
A plurality of the second electrodes are provided in the second direction,
In the second direction, at least one of the gate electrodes and one of the second electrodes are alternately provided,
2. The semiconductor device according to claim 1, wherein a distance in the first direction between the first electrode and the second electrode is shorter than a distance in the first direction between the first electrode and the gate electrode.
前記ゲート電極は、前記第2方向において複数設けられ、
前記第2電極は、前記第2方向において複数設けられ、
前記第2方向において、前記ゲート電極同士の間には、1つの前記第2電極と1つの前記4電極とが交互に設けられ、
前記第1電極と前記第2電極との間の前記第1方向における距離は、前記第1電極と前記ゲート電極との間の前記第1方向における距離よりも短く、かつ前記第1電極と前記第4電極との間の前記第1方向における距離よりも短い請求項1記載の半導体装置。 The second semiconductor device includes a portion that is provided apart from the second electrode and the gate electrode in the second direction and is surrounded by the first semiconductor region via a second insulating layer, and the second semiconductor in the second direction. A fourth electrode aligned with the region;
A plurality of the gate electrodes are provided in the second direction,
A plurality of the second electrodes are provided in the second direction,
In the second direction, one second electrode and one four electrode are alternately provided between the gate electrodes,
The distance in the first direction between the first electrode and the second electrode is shorter than the distance in the first direction between the first electrode and the gate electrode, and the first electrode and the second electrode The semiconductor device according to claim 1, wherein the distance is shorter than a distance between the fourth electrode in the first direction.
前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に選択的に設けられた第1導電形の第3半導体領域と、
前記第1半導体領域に囲まれた部分を有し、前記第1電極から前記第1半導体領域に向かう第1方向に対して垂直な第2方向において前記第2半導体領域と並ぶ第2電極と、
前記第1半導体領域および前記第2半導体領域のそれぞれと、前記第2電極と、の間に設けられた第1絶縁層と、
前記第1半導体領域に囲まれた部分を有し、前記第2方向において前記第2電極と離間して設けられ、前記第2方向において前記第2半導体領域と並ぶゲート電極と、
前記第1半導体領域、前記第2半導体領域、および前記第3半導体領域のそれぞれと、前記ゲート電極と、の間に設けられ、前記第1電極との間の前記第1方向における距離が、前記第1電極と前記第1絶縁層との間の前記第1方向における距離と異なるゲート絶縁層と、
前記第3半導体領域の上に設けられ、前記第2電極および前記第3半導体領域と電気的に接続された第3電極と、
を備えた半導体装置。 A first electrode;
A first semiconductor region of a first conductivity type provided on the first electrode;
A second semiconductor region of a second conductivity type provided on the first semiconductor region;
A third semiconductor region of a first conductivity type selectively provided on the second semiconductor region;
A second electrode having a portion surrounded by the first semiconductor region and aligned with the second semiconductor region in a second direction perpendicular to the first direction from the first electrode toward the first semiconductor region;
A first insulating layer provided between each of the first semiconductor region and the second semiconductor region and the second electrode;
A gate electrode having a portion surrounded by the first semiconductor region, provided apart from the second electrode in the second direction, and aligned with the second semiconductor region in the second direction;
Each of the first semiconductor region, the second semiconductor region, and the third semiconductor region is provided between the gate electrode and the distance in the first direction between the first electrode and the gate electrode. A gate insulating layer different from the distance in the first direction between the first electrode and the first insulating layer;
A third electrode provided on the third semiconductor region and electrically connected to the second electrode and the third semiconductor region;
A semiconductor device comprising:
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015158384A JP6509674B2 (en) | 2015-08-10 | 2015-08-10 | Semiconductor device |
TW105107636A TW201707203A (en) | 2015-08-10 | 2016-03-11 | Semiconductor device capable of suppressing damages to the semiconductor device caused by an avalanche current |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015158384A JP6509674B2 (en) | 2015-08-10 | 2015-08-10 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017037965A true JP2017037965A (en) | 2017-02-16 |
JP6509674B2 JP6509674B2 (en) | 2019-05-08 |
Family
ID=58049647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015158384A Active JP6509674B2 (en) | 2015-08-10 | 2015-08-10 | Semiconductor device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6509674B2 (en) |
TW (1) | TW201707203A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113035944A (en) * | 2019-12-25 | 2021-06-25 | 三菱电机株式会社 | Semiconductor device with a plurality of semiconductor chips |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007266570A (en) * | 2006-03-02 | 2007-10-11 | Denso Corp | Insulated gate bipolar transistor |
JP2008021918A (en) * | 2006-07-14 | 2008-01-31 | Mitsubishi Electric Corp | Semiconductor device |
JP2009277792A (en) * | 2008-05-13 | 2009-11-26 | Mitsubishi Electric Corp | Semiconductor device |
JP2015072950A (en) * | 2013-10-01 | 2015-04-16 | 株式会社東芝 | Semiconductor device |
WO2017010393A1 (en) * | 2015-07-16 | 2017-01-19 | 富士電機株式会社 | Semiconductor device and method for manufacturing semiconductor device |
-
2015
- 2015-08-10 JP JP2015158384A patent/JP6509674B2/en active Active
-
2016
- 2016-03-11 TW TW105107636A patent/TW201707203A/en unknown
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007266570A (en) * | 2006-03-02 | 2007-10-11 | Denso Corp | Insulated gate bipolar transistor |
JP2008021918A (en) * | 2006-07-14 | 2008-01-31 | Mitsubishi Electric Corp | Semiconductor device |
JP2009277792A (en) * | 2008-05-13 | 2009-11-26 | Mitsubishi Electric Corp | Semiconductor device |
JP2015072950A (en) * | 2013-10-01 | 2015-04-16 | 株式会社東芝 | Semiconductor device |
WO2017010393A1 (en) * | 2015-07-16 | 2017-01-19 | 富士電機株式会社 | Semiconductor device and method for manufacturing semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113035944A (en) * | 2019-12-25 | 2021-06-25 | 三菱电机株式会社 | Semiconductor device with a plurality of semiconductor chips |
JP2021103719A (en) * | 2019-12-25 | 2021-07-15 | 三菱電機株式会社 | Semiconductor device |
JP7330092B2 (en) | 2019-12-25 | 2023-08-21 | 三菱電機株式会社 | semiconductor equipment |
Also Published As
Publication number | Publication date |
---|---|
TW201707203A (en) | 2017-02-16 |
JP6509674B2 (en) | 2019-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6416142B2 (en) | Semiconductor device | |
JP6445952B2 (en) | Semiconductor device | |
JP6378220B2 (en) | Semiconductor device | |
US9064952B2 (en) | Semiconductor device | |
JP6416056B2 (en) | Semiconductor device | |
JP2007123570A (en) | Semiconductor device | |
JP6509673B2 (en) | Semiconductor device | |
JP2017038015A (en) | Semiconductor device | |
JP2020025050A (en) | Semiconductor device | |
JP2017162969A (en) | Semiconductor device | |
JP2018046201A (en) | Semiconductor device | |
US9905689B2 (en) | Semiconductor device | |
JP6639365B2 (en) | Semiconductor device | |
JP6334438B2 (en) | Semiconductor device | |
JP6588774B2 (en) | Semiconductor device | |
JP2016062975A (en) | Semiconductor device and method of manufacturing the same | |
JP2014187200A (en) | Semiconductor device manufacturing method | |
JP2017034156A (en) | Semiconductor device and method of manufacturing the same | |
JP6509674B2 (en) | Semiconductor device | |
JP2015176974A (en) | semiconductor device | |
JP7352360B2 (en) | semiconductor equipment | |
JP2017045874A (en) | Semiconductor device | |
JP2022051160A (en) | Semiconductor device | |
JP2017157673A (en) | Semiconductor device | |
JP2014192242A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170911 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20170912 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170913 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171031 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180614 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180619 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180801 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180920 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190304 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190403 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6509674 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |