JP2008078302A - Imaging apparatus and imaging system - Google Patents

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JP2008078302A JP2006254435A JP2006254435A JP2008078302A JP 2008078302 A JP2008078302 A JP 2008078302A JP 2006254435 A JP2006254435 A JP 2006254435A JP 2006254435 A JP2006254435 A JP 2006254435A JP 2008078302 A JP2008078302 A JP 2008078302A
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Tetsuya Itano
哲也 板野
Takanori Watanabe
高典 渡邉
Hidekazu Takahashi
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an imaging apparatus wherein improvement in sensitivity and improvement in saturation charge are made compatible. <P>SOLUTION: In this imaging apparatus, a plurality of pixels are arranged on the main surface of a semiconductor substrate, and each of them has a first semiconductor region of the first conductivity type for forming a photoelectric conversion element, a charge storage portion of the first conductivity type provided in the first semiconductor region and having an impurity concentration higher than that of the first semiconductor region, a second semiconductor region of the first conductivity type provided in the first semiconductor region, a gate electrode provided between the charge storage portion and the second semiconductor region, and a third semiconductor region of the second conductivity type provided under the gate electrode. The charge storage portion is provided up to a location in the semiconductor substrate deeper than the second semiconductor region, and a fourth semiconductor region of the second conductivity type is provided under the charge storage portion. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、光電変換部における電荷を蓄積部に蓄積し、スイッチ素子により読み出して画像信号を得る撮像装置に関するものであり、特に、電荷蓄積部周辺の素子構造に関するものである。   The present invention relates to an imaging apparatus that accumulates electric charges in a photoelectric conversion unit in an accumulation unit and reads out the image by a switch element to obtain an image signal, and particularly relates to an element structure around the charge accumulation unit.

デジタルカメラ、ビデオカメラ、及びイメージリーダー等の画像入力装置には、複数の画素を１次元もしくは２次元に配列したイメージセンサが用いられている。このように撮像装置として用いられるイメージセンサには、ＣＣＤ型、バイポーラトランジスタ型、電界効果トランジスタ型及びＣＭＯＳ型等がある。   Image input devices such as digital cameras, video cameras, and image readers use image sensors in which a plurality of pixels are arranged one-dimensionally or two-dimensionally. As described above, image sensors used as an imaging device include a CCD type, a bipolar transistor type, a field effect transistor type, and a CMOS type.

このようなイメージセンサにおいて、多画素化に伴う画素サイズの縮小によって、感度の低下が生じている。そこで、感度の向上を目的として図８に示す構造の撮像装置が特許文献１に記載されている。   In such an image sensor, the sensitivity is reduced due to the reduction in the pixel size accompanying the increase in the number of pixels. Therefore, Patent Document 1 describes an imaging apparatus having a structure shown in FIG. 8 for the purpose of improving sensitivity.

図８において、２１はセンサ部、２２は読み出し用トランジスタを示している。５１はｎ型半導体基板であり、５２と５４はｐ型半導体領域である。ｐ型半導体領域５２と５４にて、ｎ型半導体領域５５を囲っている。５６はゲート絶縁膜であり、５７はＭＯＳトランジスタのゲート電極であり、５８はＳｉＯ２等によるサイドウォールである。そして、６０はｐ型半導体領域であり、６１はトランジスタのドレイン領域であるｎ型半導体領域、６２は電荷蓄積部となるｎ型半導体領域である。   In FIG. 8, reference numeral 21 denotes a sensor unit, and 22 denotes a reading transistor. 51 is an n-type semiconductor substrate, and 52 and 54 are p-type semiconductor regions. The p-type semiconductor regions 52 and 54 surround the n-type semiconductor region 55. 56 is a gate insulating film, 57 is a gate electrode of a MOS transistor, and 58 is a side wall made of SiO 2 or the like. Reference numeral 60 denotes a p-type semiconductor region, 61 denotes an n-type semiconductor region which is a drain region of the transistor, and 62 denotes an n-type semiconductor region which becomes a charge storage portion.

特許文献１には、このような構造により、空乏層がｐ型半導体領域５２まで広がり、このことによって、光電変換効率が向上し、赤色光の感度が上がると開示されている。また、ｐ型半導体領域６０は、ゲート電極５７がオフ状態の際に、電荷蓄積部６２とｎ型半導体領域６１間のリーク電流を阻止し、読み出し用ＭＯＳトランジスタ２２としての動作を行わせることができるように配されているものである。そして、このｐ型半導体領域６０は、電荷蓄積時に完全空乏化するように濃度等の設定がなされている。   Patent Document 1 discloses that with such a structure, the depletion layer extends to the p-type semiconductor region 52, thereby improving the photoelectric conversion efficiency and increasing the sensitivity of red light. Further, the p-type semiconductor region 60 prevents the leakage current between the charge storage portion 62 and the n-type semiconductor region 61 when the gate electrode 57 is in the OFF state, and allows the operation as the read MOS transistor 22 to be performed. It is arranged so that it can. The concentration of the p-type semiconductor region 60 is set so that the p-type semiconductor region 60 is completely depleted during charge accumulation.

更に、特許文献１には、図９に示すような構成も開示されている。先の構成と比較して図９は、ｐ型半導体領域６０がなく、ｎ型半導体領域６１の下にｐ型半導体領域７１が配されている。   Further, Patent Document 1 discloses a configuration as shown in FIG. Compared to the previous configuration, FIG. 9 does not have the p-type semiconductor region 60, and the p-type semiconductor region 71 is disposed under the n-type semiconductor region 61.

このような構成によって、ｎ型半導体領域６１の下に光が入射されても、信号電荷となる電子を電荷蓄積部６２に集めることができ、図８の構造に比べて更なる感度の向上が可能となっている。
特開２００１−０５３２６０号公報 With such a configuration, even if light is incident under the n-type semiconductor region 61, electrons that become signal charges can be collected in the charge storage portion 62, and the sensitivity can be further improved compared to the structure of FIG. It is possible.
JP 2001-053260 A

一方、電荷蓄積領域から電荷を読み出す際には、電荷が残らないように、電荷蓄積部を完全に空乏化することが望まれている。図８や図９に示した特許文献１の構成においては、電荷蓄積部６２を低濃度にすることで、完全空乏化しやすく、低い電圧で電荷を完全転送することができるとしている。しかし、感度の向上のために空乏層がｐ型半導体領域５２まで広がるような構成にしている。つまり、ｐ型半導体領域６０が、信号電荷を蓄積する際に完全空乏化できる程度の低濃度で形成されているため、空乏層の広がりに伴って電荷を転送するためのゲート電極に印加する電圧が高くなる。もしくは読み出し用トランジスタのドレインに印加する電圧が高くなってしまう。これは特に図９に示したように、読み出し用トランジスタのドレイン領域に比べて電荷蓄積領域を基板深くまで形成した際には顕著となる。基板深部で発生した信号電荷を、より多く収集するためには、電荷蓄積部はソース領域やドレイン領域よりも基板深くまで形成されるのが好ましいが、そうすると読み出し時のゲート、もしくはドレイン電圧が上昇してしまうためである。   On the other hand, when reading out charges from the charge storage region, it is desired to completely deplete the charge storage portion so that no charge remains. In the configuration of Patent Document 1 shown in FIG. 8 and FIG. 9, by reducing the concentration of the charge storage unit 62, it is easy to be completely depleted and charges can be completely transferred at a low voltage. However, the depletion layer extends to the p-type semiconductor region 52 in order to improve sensitivity. That is, since the p-type semiconductor region 60 is formed at a low concentration such that it can be completely depleted when storing signal charges, the voltage applied to the gate electrode for transferring charges as the depletion layer expands. Becomes higher. Alternatively, the voltage applied to the drain of the reading transistor is increased. This is particularly noticeable when the charge storage region is formed deeper than the drain region of the read transistor, as shown in FIG. In order to collect more signal charges generated in the deep part of the substrate, the charge storage part is preferably formed deeper in the substrate than the source and drain regions, but this increases the gate or drain voltage during reading. It is because it will do.

よって本発明は、上記課題に鑑み、低い消費電力、かつ感度が向上した撮像装置を提供することを目的とする。特に小さな画素サイズの撮像装置に関して、従来に比べて感度が向上した撮像装置を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide an imaging device with low power consumption and improved sensitivity. In particular, an object of the present invention is to provide an imaging device with improved sensitivity as compared with a conventional imaging device having a small pixel size.

本発明は、光電変換素子を形成する第１導電型の第１の半導体領域と、前記第１の半導体領域に配される、前記第１の半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の電荷蓄積部と、前記第１の半導体領域に配される第１導電型の第２の半導体領域と、前記電荷蓄積部と前記第２の半導体領域との間に配されたゲート電極と、前記ゲート電極の下部に配される第２導電型の第３の半導体領域と、を有する複数の画素が、半導体基板の主表面に配列された撮像装において、前記電荷蓄積部は、前記第２の半導体領域に比べ前記半導体基板の深くまで配されており、前記電荷蓄積部の下部に第２導電型の第４の半導体領域が配されている。   The present invention provides a first conductivity type first semiconductor region forming a photoelectric conversion element, and a first semiconductor region having an impurity concentration higher than that of the first semiconductor region disposed in the first semiconductor region. A charge storage portion of one conductivity type, a second semiconductor region of a first conductivity type disposed in the first semiconductor region, and a gate disposed between the charge storage portion and the second semiconductor region In the imaging device in which a plurality of pixels each having an electrode and a third semiconductor region of a second conductivity type disposed under the gate electrode are arranged on the main surface of the semiconductor substrate, the charge accumulation unit includes: The second semiconductor region is arranged deeper than the second semiconductor region, and a second conductivity type fourth semiconductor region is arranged below the charge storage portion.

本発明の撮像装置によれば、低消費電力での転送効率の向上と感度の向上とが可能となる。   According to the imaging apparatus of the present invention, it is possible to improve transfer efficiency and sensitivity with low power consumption.

本発明の撮像装置の特徴は、半導体基板の深さ方向に伸びる空乏化領域を抑制するための、電荷蓄積領域と逆導電型の半導体領域を配した点である。そして、電荷蓄積部は、この電荷蓄積部から電荷が転送される半導体領域に比べて、半導体基板の深くまで配されている。   A feature of the imaging device of the present invention is that a charge accumulation region and a semiconductor region having a conductivity type opposite to that of the depletion region extending in the depth direction of the semiconductor substrate are arranged. The charge storage unit is arranged deeper in the semiconductor substrate than the semiconductor region to which charges are transferred from the charge storage unit.

このような構成によって、空乏層が広がる時の空乏層の広がりを抑制し、電荷の転送効率を向上させつつ、半導体基板深部で生じた電荷を電荷蓄積部にて蓄積することが可能となり、感度の向上が可能となる。   With such a configuration, it is possible to store the charge generated in the deep part of the semiconductor substrate in the charge storage part while suppressing the spread of the depletion layer when the depletion layer spreads and improving the charge transfer efficiency. Can be improved.

ここで、空乏層が広がる時とは、例えば、転送用トランジスタがオンした際であり、電荷を転送する際やリセット動作を行う際を含む。また、材料基板である半導体基板を「基板」と表現するが、以下のような材料基板が処理された場合も含む。例えば、１又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程を途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。具体的には、シリコン半導体基板である。さらに、「半導体基板表面」は、画素が形成された側の半導体基板の主表面を表す。その「表面」は、半導体基板上に窒化物や酸化物などによって形成される層間膜や反射防止膜などと、半導体基板との界面を示す。その半導体基板表面を基準に半導体基板内部への距離を基板深さとする。   Here, the time when the depletion layer spreads is, for example, when the transfer transistor is turned on, and includes when transferring charge or performing a reset operation. A semiconductor substrate which is a material substrate is expressed as a “substrate”, but includes a case where the following material substrate is processed. For example, a member in which one or a plurality of semiconductor regions and the like are formed, a member in the middle of a series of manufacturing steps, or a member that has undergone a series of manufacturing steps can be referred to as a substrate. Specifically, it is a silicon semiconductor substrate. Further, “semiconductor substrate surface” represents the main surface of the semiconductor substrate on which pixels are formed. The “surface” indicates an interface between the semiconductor substrate and an interlayer film or an antireflection film formed of nitride or oxide on the semiconductor substrate. The distance to the inside of the semiconductor substrate is defined as the substrate depth with reference to the surface of the semiconductor substrate.

また、半導体領域におけるその外縁は、その周囲の半導体領域が自身の導電型と同導電型である場合には、その不純物濃度が略一致する領域とする。更に、周囲の半導体領域が自身の導電型と逆導電型の場合には、それぞれの不純物濃度の差が略ゼロとなる領域を外縁とする。導電型は、その領域における優勢な不純物種類に対応している。そして、この半導体領域の不純物濃度プロファイルは、ピークを有する場合と緩やかな曲線を描く場合があるが、それは製造方法によるものである。一般に、不純物濃度プロファイルのピークあるいは曲線は、半導体領域と対応している。つまり、不純物濃度プロファイルを観察することにより、半導体領域を確認することが可能である。また、この不純物濃度とポテンシャルとは対応しており、不純物濃度からポテンシャルを導くことが出来る。   Further, the outer edge of the semiconductor region is a region in which the impurity concentration is substantially the same when the surrounding semiconductor region has the same conductivity type as that of its own. Further, in the case where the surrounding semiconductor region is of its own conductivity type and reverse conductivity type, the region where the difference in impurity concentration is substantially zero is defined as the outer edge. The conductivity type corresponds to the dominant impurity type in that region. The impurity concentration profile of the semiconductor region may have a peak or a gentle curve depending on the manufacturing method. In general, the peak or curve of the impurity concentration profile corresponds to the semiconductor region. That is, the semiconductor region can be confirmed by observing the impurity concentration profile. Further, the impurity concentration corresponds to the potential, and the potential can be derived from the impurity concentration.

（画素の構成）
撮像装置の画素の一例として、図５Ａにその画素回路を示す。更に図５Ｂにその駆動パルスを示している。ここでは、トランジスタがＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）である場合について説明するが、あくまで一例である。 (Pixel configuration)
FIG. 5A shows a pixel circuit as an example of the pixel of the imaging device. Further, FIG. 5B shows the drive pulse. Here, a case where the transistor is an NMOS (N-channel MOS transistor) will be described, but this is only an example.

５０１は１つの画素を示している。撮像装置においては、その画素が１次元あるいは２次元に配列されている。５０２は光電変換素子、５０４は光電変換素子にて発生した電荷を転送するためのトランジスタ、５０３は電荷が転送されるフローティングディフュージョン（ＦＤ）部に配された容量である。そして、５０５はＦＤ部等をリセットするためのトランジスタ、５０６はＦＤ容量の電荷をソースフォロワ動作によって出力するソースフォロワトランジスタである。更に５０７は電源に接続されている。   Reference numeral 501 denotes one pixel. In the imaging device, the pixels are arranged one-dimensionally or two-dimensionally. 502 is a photoelectric conversion element, 504 is a transistor for transferring charges generated in the photoelectric conversion element, and 503 is a capacitor arranged in a floating diffusion (FD) portion to which charges are transferred. Reference numeral 505 denotes a transistor for resetting the FD unit and the like, and reference numeral 506 denotes a source follower transistor that outputs the charge of the FD capacitor by a source follower operation. Further, 507 is connected to a power source.

ここで、図示はしてないが、トランジスタ５０５のドレインとソースフォロワトランジスタ５０６のソースは、信号線に接続されている。その信号線は、定電流源と電位供給手段とに接続されている。   Here, although not shown, the drain of the transistor 505 and the source of the source follower transistor 506 are connected to a signal line. The signal line is connected to the constant current source and the potential supply means.

このような画素において、ソースフォロワトランジスタ５０６は、ＦＤ部の電位を信号線に出力し、電荷に対応した信号を読み出すことができる。この読み出された信号は、サンプルホールド回路（不図示）に保持される。例えば、２つのサンプルホールド回路Ｓ／Ｈ（Ｎ）およびＳ／Ｈ（Ｓ）を有している。このＳ／Ｈ（Ｎ）は、ＦＤ部をリセットした際の出力であるリセット信号（以降、Ｎ信号と呼ぶ）を保持する。Ｓ／Ｈ（Ｓ）は、Ｎ信号にフォトダイオードの電荷に基づく信号が加わった信号（以降、Ｓ信号と呼ぶ）を保持する。そして、Ｓ信号とＮ信号の差分を取ることで、画像信号を得ることが可能となる。   In such a pixel, the source follower transistor 506 can output the potential of the FD portion to the signal line and read a signal corresponding to the charge. The read signal is held in a sample hold circuit (not shown). For example, it has two sample and hold circuits S / H (N) and S / H (S). The S / H (N) holds a reset signal (hereinafter referred to as an N signal) that is an output when the FD unit is reset. S / H (S) holds a signal obtained by adding a signal based on the charge of the photodiode to the N signal (hereinafter referred to as S signal). An image signal can be obtained by taking the difference between the S signal and the N signal.

駆動を、図６を用いて説明する。図５ＢのＰｒｅｓＬ、ＰｒｅｓＨは、供給手段から与えられるリセット電位ＶｒｅｓＬ、ＶｒｅｓＨのタイミングを示している。ＶｒｅｓＨは、ＶｒｅｓＬよりも高い電位である。Ｒｅｓは、画素のリセット用トランジスタ５０５のＯＮのタイミングを示しており、選択される行とされない行の２つの画素を示している。Ｓ／Ｈ（Ｎ）およびＳ／Ｈ（Ｓ）は、２つのサンプルホールド回路にて、Ｎ信号およびＳ信号をそれぞれ保持するタイミングを示している。そして、Ｔｘは、転送のためのトランジスタ５０４のＯＮのタイミングを示している。   The driving will be described with reference to FIG. PresL and PresH in FIG. 5B indicate timings of reset potentials VresL and VresH supplied from the supply unit. VresH is a potential higher than VresL. Res indicates the ON timing of the pixel reset transistor 505, and indicates two pixels in a row that is not selected. S / H (N) and S / H (S) indicate timings at which the N signal and the S signal are respectively held by the two sample hold circuits. Tx indicates the ON timing of the transistor 504 for transfer.

画素の選択はＦＤ部の電位を制御することで行う。具体的には、まず、ＲｅｓをＯＮにし、各画素のＦＤ部を低いリセット電位ＶｒｅｓＬに基づく電位にする。次に、選択したい行、すなわちある列の画素のリセットトランジスタ５０５のみをオンにし、選択したい画素のＦＤ容量５０３を高いリセット電位ＶｒｅｓＨに基づく電位にする。   Pixel selection is performed by controlling the potential of the FD portion. Specifically, first, Res is turned ON, and the FD portion of each pixel is set to a potential based on the low reset potential VresL. Next, only the reset transistor 505 of a pixel in a row to be selected, that is, a certain column is turned on, and the FD capacitor 503 of the pixel to be selected is set to a potential based on a high reset potential VresH.

このとき、同一の信号線に複数のソースフォロワトランジスタ５０６が配されているが、最も高い電位のソースフォロワ、すなわち高いリセット電位ＶｒｅｓＨのソースフォロワのみが有効となり、選択したい画素のＦＤ部の電位に依存した信号が出力される。そして、Ｓ／Ｈ（Ｎ）のタイミングで、サンプルホールド回路に信号を保持する。   At this time, a plurality of source follower transistors 506 are arranged on the same signal line. However, only the source follower having the highest potential, that is, the source follower having the high reset potential VresH is effective, and the potential of the FD portion of the pixel to be selected is set. The dependent signal is output. Then, the signal is held in the sample hold circuit at the timing of S / H (N).

その後、Ｔｘにて、転送用トランジスタ５０４をＯＮすることによって、光電変換素子５０２にて生じた電荷をＦＤ部へ転送し、その出力をＳ／Ｈ（Ｓ）のタイミングで、サンプルホールド回路に保持する。   Thereafter, by turning on the transfer transistor 504 at Tx, the charge generated in the photoelectric conversion element 502 is transferred to the FD section, and the output is held in the sample hold circuit at the timing of S / H (S). To do.

このような駆動によって、画素の信号を得ることが可能となっている。
以下、本発明の実施の形態について詳細に説明する。 With such driving, a pixel signal can be obtained.
Hereinafter, embodiments of the present invention will be described in detail.

（第１の実施形態）
図１Ａに、第１の実施形態の撮像装置における１画素の断面図を示す。図１Ａにおいて、１０１はｎ型半導体基板であり、１０２はｐ型半導体領域、１０４はｎ型半導体領域である。ｎ型半導体領域１０４は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いた素子分離領域１１１と、ＳＴＩの基板深部側に配された複数のｐ型半導体領域１０３とに囲まれている。この素子分離構造は、ＳＴＩに限らず、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）等でもよい。また、ｐ型半導体領域１０３の数は、単数でもよい。このような構造によって、他の画素への混色を低減させることが可能となっている。 (First embodiment)
FIG. 1A is a cross-sectional view of one pixel in the imaging apparatus according to the first embodiment. In FIG. 1A, 101 is an n-type semiconductor substrate, 102 is a p-type semiconductor region, and 104 is an n-type semiconductor region. The n-type semiconductor region 104 is surrounded by an element isolation region 111 using STI (Shallow Trench Isolation) and a plurality of p-type semiconductor regions 103 arranged on the deep substrate side of the STI. This element isolation structure is not limited to STI, but may be LOCOS (Local Oxidation Of Silicon) or the like. The number of p-type semiconductor regions 103 may be singular. With such a structure, it is possible to reduce color mixing to other pixels.

また、本実施形態においては、ｎ型半導体領域１０４をエピタキシャル成膜により形成している。これによれば、ｐ型半導体領域１０２などを半導体基板１０１の深部に形成する際に、イオン注入で形成する場合に比べて、より容易であるため好ましい。   In the present embodiment, the n-type semiconductor region 104 is formed by epitaxial film formation. This is preferable because it is easier to form the p-type semiconductor region 102 and the like in the deep portion of the semiconductor substrate 101 than when it is formed by ion implantation.

１０５はｎ型半導体領域であり、光電変換部の一部を構成する電荷蓄積部である。さらに、電荷蓄積部１０５の基板表面側には、ｐ型半導体領域１０６が配されている。これによって、基板１０１とその表面上に形成される酸化膜との界面構造に起因する暗電流を低減することが可能となる。また、このｎ型半導体領域１０５は、ｎ型半導体領域１０４に比べて高い不純物濃度を有している。   Reference numeral 105 denotes an n-type semiconductor region, which is a charge storage portion that constitutes part of the photoelectric conversion portion. Further, a p-type semiconductor region 106 is disposed on the substrate surface side of the charge storage unit 105. This can reduce dark current due to the interface structure between the substrate 101 and the oxide film formed on the surface thereof. The n-type semiconductor region 105 has a higher impurity concentration than the n-type semiconductor region 104.

さらに、画素には、電荷蓄積部１０５からｎ型半導体領域１０８へ電荷を転送するための転送用トランジスタのゲート電極１０７が配される。そして、ｎ型半導体領域１０８は、いわゆるドレイン領域である。また、ゲート電極１０７の下部に配されるｐ型半導体領域１０９は、ソースとドレイン間がショートすることなく、トランジスタが好適に動作することを可能にする。   Furthermore, a gate electrode 107 of a transfer transistor for transferring charge from the charge storage unit 105 to the n-type semiconductor region 108 is disposed in the pixel. The n-type semiconductor region 108 is a so-called drain region. In addition, the p-type semiconductor region 109 disposed below the gate electrode 107 allows the transistor to operate favorably without causing a short circuit between the source and the drain.

ここで、電荷蓄積部１０５とｎ型半導体領域１０８では、その形成される大きさが異なる。電荷蓄積部１０５は、ｎ型半導体領域１０８よりも基板１０１の深部まで形成される。この構造によって、光が入射した際に基板１０１の深部にて生じた電荷をより効率よく蓄積することが可能となる。例えば、電荷蓄積部１０５の不純物濃度プロファイルにおけるピーク位置の深さが、凡そ０．２μｍ〜０．４μｍである場合、ｎ型半導体領域１０８の不純物濃度ピーク位置の深さは、凡そ０．１μｍ以下である。   Here, the charge storage portion 105 and the n-type semiconductor region 108 are formed in different sizes. The charge storage unit 105 is formed to a deeper part of the substrate 101 than the n-type semiconductor region 108. With this structure, it is possible to accumulate charges generated in the deep part of the substrate 101 when light is incident more efficiently. For example, when the depth of the peak position in the impurity concentration profile of the charge storage unit 105 is about 0.2 μm to 0.4 μm, the depth of the impurity concentration peak position of the n-type semiconductor region 108 is about 0.1 μm or less. It is.

更に、基板１０１とゲート電極１０７の間には、ゲート酸化膜１１３が配される。さらに、ゲート電極１０７を覆って、絶縁層１１４が配される。この絶縁層１１４は、反射防止膜としての機能を有していてもよい。   Further, a gate oxide film 113 is disposed between the substrate 101 and the gate electrode 107. Further, an insulating layer 114 is disposed so as to cover the gate electrode 107. The insulating layer 114 may have a function as an antireflection film.

このような画素の構成において、本実施形態では、電荷蓄積部１０５の下部にｐ型半導体領域１１５が配される。このｐ型半導体領域１１５によって、電荷蓄積部１０５から基板１０１の深さ方向に伸びる空乏層を抑制することが可能となる。そして、電荷蓄積部１０５の完全空乏化に必要なゲート電極１０７の電圧を小さくすることが可能となる。すなわち、低い電圧で、電荷蓄積部１０５から信号電荷を読み出すことが可能となる。従って、このような本実施形態の構造によれば、感度の向上と低消費電力での転送効率の向上とを両立することが可能となる。   In such a pixel configuration, in this embodiment, the p-type semiconductor region 115 is disposed below the charge storage unit 105. This p-type semiconductor region 115 can suppress a depletion layer extending from the charge storage portion 105 in the depth direction of the substrate 101. In addition, the voltage of the gate electrode 107 necessary for complete depletion of the charge storage unit 105 can be reduced. That is, the signal charge can be read from the charge storage unit 105 with a low voltage. Therefore, according to the structure of this embodiment, it is possible to achieve both improvement in sensitivity and improvement in transfer efficiency with low power consumption.

ここで、空乏層の広がりを抑制するｐ型半導体領域１１５と電荷蓄積部１０５とｎ型半導体領域１０４との不純物濃度の関係を具体的に述べる。例えば、ｎ型半導体領域１０４の不純物濃度は、約１×１０１５ｃｍ−３であり、電荷蓄積部１０５の不純物濃度は、約１×１０１７ｃｍ−３であり、ｐ型半導体領域１１５の不純物濃度は、約５×１０１６ｃｍ−３である。このｐ型半導体領域１１５の不純物濃度は、電荷蓄積部１０５の不純物濃度よりも低く、かつｎ型半導体領域１０４の不純物濃度よりも高く設定される。そして、電荷を転送する際に完全空乏化しない濃度にされている。つまり、電荷の転送の際に、空乏層の広がりを抑制することが可能となる。この電荷の転送の際とは、転送用トランジスタがオンした時である。転送用トランジスタがオンした時は、最も空乏層が広がりやすい。この転送用トランジスタがオンする時には、例えば、電荷蓄積部１０５をリセットする場合も含まれる。なお、この濃度は、その転送時の駆動電圧や、電荷蓄積部１０５とｎ型ウエル領域１０４などとの位置や濃度関係によって変化するため、それらに応じて設定すればよい。 Here, the relationship among the impurity concentrations of the p-type semiconductor region 115, the charge storage portion 105, and the n-type semiconductor region 104 that suppress the spread of the depletion layer will be specifically described. For example, the impurity concentration of the n-type semiconductor region 104 is about 1 × 10 15 cm −3, the impurity concentration of the charge storage unit 105 is about 1 × 10 17 cm −3, and the impurity concentration of the p-type semiconductor region 115 is The concentration is about 5 × 10 16 cm −3. The impurity concentration of the p-type semiconductor region 115 is set lower than the impurity concentration of the charge storage portion 105 and higher than the impurity concentration of the n-type semiconductor region 104. The concentration is such that the charge is not fully depleted when transferred. That is, the spread of the depletion layer can be suppressed during charge transfer. This charge transfer is when the transfer transistor is turned on. When the transfer transistor is turned on, the depletion layer is most likely to spread. When the transfer transistor is turned on, for example, the case where the charge storage unit 105 is reset is included. Note that this concentration changes depending on the driving voltage at the time of transfer, the position between the charge storage portion 105 and the n-type well region 104, and the concentration relationship, and may be set accordingly.

図１Ｂは、この濃度関係の時のときの図１のＡ−Ｂ線におけるポテンシャルを模式的に示したものである。ｐ型半導体領域１１５に対応するｐ−の部分には、ポテンシャルのピークがあり、ｐ型半導体領域１１５が完全には空乏化していないことが分かる。また、ｐ型半導体領域１０２が配されていることによって、ｐ型半導体領域１０２に対応するＰ＋のピークから電荷蓄積部１０５に対応するｎの部分へと、ポテンシャルはなだらかな傾斜を有している。よって、光電変換にて生じた電荷、すなわち電子は移動が容易となっており、電荷蓄積部１０５にて蓄積される。つまり、ｐ型半導体領域１０２が配されていることによって、光電変換にて生じた電荷が基板１０１へ移動しないようにすることが可能となる。それと共に、ｎ型半導体領域１０４を通じて電荷蓄積部１０５へと電荷を効率よく集めることが可能となる。ｎ型半導体領域１０５が基板１０１の深部まで形成されることに加えて、ｐ型半導体領域１０２が配されている構造を有している。この構造によって、ｐ型半導体領域１１５のポテンシャルピークがあった場合においても、更なる感度の向上が可能となる。   FIG. 1B schematically shows the potential along the line AB in FIG. 1 when this concentration relationship is concerned. The p- portion corresponding to the p-type semiconductor region 115 has a potential peak, indicating that the p-type semiconductor region 115 is not completely depleted. Further, since the p-type semiconductor region 102 is disposed, the potential has a gentle slope from the P + peak corresponding to the p-type semiconductor region 102 to the n portion corresponding to the charge storage portion 105. . Therefore, charges generated by photoelectric conversion, that is, electrons are easily moved and accumulated in the charge accumulation unit 105. In other words, by providing the p-type semiconductor region 102, it is possible to prevent charges generated by photoelectric conversion from moving to the substrate 101. At the same time, charges can be efficiently collected in the charge storage portion 105 through the n-type semiconductor region 104. In addition to the formation of the n-type semiconductor region 105 to the deep part of the substrate 101, the p-type semiconductor region 102 is disposed. With this structure, even when the potential peak of the p-type semiconductor region 115 is present, the sensitivity can be further improved.

また、本実施形態においては、ｐ型半導体領域１１５とｐ型半導体領域１１０との間にｎ型半導体領域１０４が配されている。つまり、電荷蓄積部１０５とｎ型半導体領域１０４との間で電荷の移動が容易となっており、感度の向上が望める。より感度の向上を望む場合には、ｎ半導体領域１０４から電荷蓄積部１０５へ電荷の移動が可能になるようなｐ型半導体領域１１５の不純物濃度を設定すればよい。   In the present embodiment, the n-type semiconductor region 104 is disposed between the p-type semiconductor region 115 and the p-type semiconductor region 110. That is, the movement of charges between the charge storage portion 105 and the n-type semiconductor region 104 is facilitated, and an improvement in sensitivity can be expected. If it is desired to further improve the sensitivity, the impurity concentration of the p-type semiconductor region 115 may be set so that charge can be transferred from the n semiconductor region 104 to the charge storage portion 105.

また、本実施形態におけるｐ型半導体領域１１５の平面パターンを電荷蓄積部１０５と同一にすることで、同一のマスクを用いることが可能となる。具体的には、まず、マスクを用いて電荷蓄積部１０５となるｎ型半導体領域を、例えば、砒素をイオン注入することにて形成する。続いて、電荷蓄積部１０５の下部に形成されるｐ型半導体領域１１５を同一のマスクを用い、例えば、ボロンをイオン注入することで形成する。これによって、工程の簡略化が可能となる。   Further, by making the planar pattern of the p-type semiconductor region 115 in this embodiment the same as that of the charge storage unit 105, the same mask can be used. Specifically, first, an n-type semiconductor region to be the charge storage portion 105 is formed by using, for example, arsenic ion implantation using a mask. Subsequently, the p-type semiconductor region 115 formed below the charge storage portion 105 is formed by ion implantation of boron, for example, using the same mask. As a result, the process can be simplified.

また、ｐ型半導体領域１１５は、光電変換部である電荷蓄積部１０５に近接する構造であるため、空乏層の広がりなどに影響を与えやすい。製造工程での条件等がばらつきを有すると、その光電変換部の機能にばらつきを生じてしまうことがある。しかし、この製造方法によれば、正確な位置制御が可能となり、空乏層の広がりを制御することが可能となる。よって、印加電圧と転送効率との可能となる。   Further, since the p-type semiconductor region 115 has a structure close to the charge storage portion 105 that is a photoelectric conversion portion, it easily affects the spread of the depletion layer. If the conditions in the manufacturing process vary, the function of the photoelectric conversion unit may vary. However, according to this manufacturing method, accurate position control is possible, and the spread of the depletion layer can be controlled. Therefore, the applied voltage and the transfer efficiency are possible.

以上、本実施形態においては、半導体基板深部で生じた電荷を電荷蓄積部１０５にて収集することが可能となり、感度の向上が可能となる。そして、電荷蓄積部１０５から電荷を転送する際など転送用トランジスタがオンした場合には、半導体基板の深さ方向に伸びる空乏層を電荷蓄積部１０５の下部に配されたｐ型半導体領域１１５によって抑制することが可能となる。これにより、電荷蓄積部を完全空乏化するために必要な印加電圧を低くすることが可能となる。   As described above, in the present embodiment, charges generated in the deep part of the semiconductor substrate can be collected by the charge storage unit 105, and sensitivity can be improved. When the transfer transistor is turned on, such as when transferring charge from the charge storage unit 105, a depletion layer extending in the depth direction of the semiconductor substrate is formed by the p-type semiconductor region 115 disposed below the charge storage unit 105. It becomes possible to suppress. This makes it possible to reduce the applied voltage required to completely deplete the charge storage unit.

（第２の実施形態）
第２の実施形態の撮像装置における１画素の断面図を図２に示す。第１の実施形態と同様の機能を有する部分には、同一の番号を与えている。 (Second Embodiment)
FIG. 2 shows a cross-sectional view of one pixel in the imaging apparatus of the second embodiment. Parts having the same functions as those in the first embodiment are given the same numbers.

本実施形態においては、ｎ型半導体領域１０８とｎ型半導体領域１０４との間に、ｐ型半導体領域２０９および２１０が配されている。これらはトランジスタの閾値制御やパンチスルーストッパとして機能する。そして、ｎ型半導体領域１０４からｎ型半導体領域１０８への電荷の流入を低減することが可能である。   In the present embodiment, p-type semiconductor regions 209 and 210 are arranged between the n-type semiconductor region 108 and the n-type semiconductor region 104. These function as transistor threshold control and punch-through stopper. Then, inflow of charges from the n-type semiconductor region 104 to the n-type semiconductor region 108 can be reduced.

更に、第１の実施形態と同様に、電荷蓄積領域１０５はｎ型半導体領域１０８に比べて基板深部まで形成されている。そして、ｐ型半導体領域２１５は、ｐ型半導体領域２１０に比べて基板深部に配されており、基板深部まで電荷蓄積部１０５を広げて形成することが可能となり、感度の向上が望める。   Further, as in the first embodiment, the charge storage region 105 is formed deeper than the n-type semiconductor region 108. The p-type semiconductor region 215 is disposed deeper in the substrate than the p-type semiconductor region 210, and the charge storage portion 105 can be formed extending to the deep portion of the substrate, so that improvement in sensitivity can be expected.

（第３の実施形態）
図３は第３の実施形態の撮像装置における１画素の断面図を示す。第２の実施形態と同様の機能を有する部分には、同一の番号を与えている。 (Third embodiment)
FIG. 3 is a cross-sectional view of one pixel in the imaging apparatus according to the third embodiment. Parts having the same functions as those in the second embodiment are given the same numbers.

第２の実施形態との違いは、電荷蓄積部１０５の下方に配されるｐ型半導体領域３１５の平面パターンと電荷蓄積部１０５の平面パターンとが異なる点である。つまり、それらの平面レイアウトが異なる。   The difference from the second embodiment is that the plane pattern of the p-type semiconductor region 315 arranged below the charge storage unit 105 is different from the plane pattern of the charge storage unit 105. That is, their planar layouts are different.

電荷蓄積部１０５から基板１０１の深さ方向に伸びる空乏層が最も生じやすい部分は、電荷蓄積部１０５の水平方向での中央付近であり、本実施形態の構造によれば、その空乏層の伸びを抑制することが可能となる。また、平面レイアウトにおいて、電荷蓄積部１０５とｐ型半導体領域３１５との位置がずれているため、第１の実施形態に比べて、電荷がより電荷蓄積部１０５へ集まりやすく、より感度を向上させることが可能となる。   The portion where the depletion layer extending from the charge storage unit 105 in the depth direction of the substrate 101 is most likely to occur is near the center of the charge storage unit 105 in the horizontal direction. According to the structure of this embodiment, the depletion layer extends. Can be suppressed. In addition, since the positions of the charge storage unit 105 and the p-type semiconductor region 315 are shifted in the planar layout, charges are more likely to collect in the charge storage unit 105 than in the first embodiment, thereby improving sensitivity. It becomes possible.

本実施形態の製造方法については、フォトリソグラフィー工程にて形成されたマスクに対して、電荷蓄積部１０５となる半導体領域をイオン注入にて形成した後、電荷蓄積部１０５の下部に配されるｐ型半導体領域３１５のイオン注入を行う。この際、第１の実施形態と同様に、１回のフォトリソグラフィー工程によって形成されたマスクを用いて、電荷蓄積部１０５とｐ型半導体領域３１５とを形成することも可能である。この際、本実施形態においては、電荷蓄積部１０５とｐ型半導体領域３１５とで、イオン注入の際の注入角度を変えることによって形成することが可能となる。この方法によれば、工程の簡略化によるコストの削減が可能となる。   In the manufacturing method of the present embodiment, a semiconductor region to be the charge storage unit 105 is formed by ion implantation with respect to the mask formed in the photolithography process, and then the p is disposed below the charge storage unit 105. Ion implantation of the type semiconductor region 315 is performed. At this time, similarly to the first embodiment, it is also possible to form the charge storage portion 105 and the p-type semiconductor region 315 using a mask formed by one photolithography process. At this time, in the present embodiment, the charge storage portion 105 and the p-type semiconductor region 315 can be formed by changing the implantation angle at the time of ion implantation. According to this method, it is possible to reduce costs by simplifying the process.

本実施形態においては、ｐ型半導体領域３１５と電荷蓄積領域１０５との平面位置が異なるため、ｐ型半導体領域３０９あるいは３１０とｐ型半導体領域３１５との間にｎ型ウェル領域１０４が配される。よって、更なる感度の向上が望める。   In the present embodiment, since the planar position of the p-type semiconductor region 315 and the charge storage region 105 is different, the n-type well region 104 is disposed between the p-type semiconductor region 309 or 310 and the p-type semiconductor region 315. . Therefore, further improvement in sensitivity can be expected.

（第４の実施形態）
図４Ａおよび図４Ｂは、第４の実施形態を示している。上述の実施形態と同等の機能を有する部分には、同じ符号を与えている。 (Fourth embodiment)
4A and 4B show a fourth embodiment. Portions having functions equivalent to those of the above-described embodiment are given the same reference numerals.

第４の実施形態では、電荷蓄積部１０５とその下方に配されるｐ型半導体領域４１５Ａあるいは４１５Ｂとの間に、間隔を有している。つまり、ｎ型半導体領域１０４を間にはさんでいる。   In the fourth embodiment, there is a gap between the charge storage unit 105 and the p-type semiconductor region 415A or 415B disposed below the charge storage unit 105. That is, the n-type semiconductor region 104 is interposed therebetween.

このような構造においても、上述の実施形態と同様の効果が得られる。また、電荷蓄積部１０５の空乏化に必要なゲート電極への印加電圧のばらつきを低減することが可能となる。つまり、各画素における電荷蓄積部１０５からの電荷転送のばらつきが低減され、ムラのない画像信号を得ることが可能となる。   Even in such a structure, the same effect as the above-described embodiment can be obtained. In addition, it is possible to reduce variations in the voltage applied to the gate electrode necessary for depletion of the charge storage unit 105. That is, variation in charge transfer from the charge storage unit 105 in each pixel is reduced, and an image signal without unevenness can be obtained.

（デジタルカメラへの応用）
図６は、上述の実施形態にて説明した撮像装置を、撮像システムに用いた例としてデジタルスチルカメラへ適用した場合のブロック図である。 (Application to digital cameras)
FIG. 6 is a block diagram when the image pickup apparatus described in the above-described embodiment is applied to a digital still camera as an example of use in an image pickup system.

撮像装置６０４へ光を取り込むための構成として、シャッタ６０１、撮像レンズ６０２、絞り６０３がある。シャッタ６０１は撮像装置６０４への露出を制御し、入射した光は、撮像レンズ６０２によって撮像装置６０４に結像される。このとき、絞り６０３によって光量が制御される。   Configurations for taking light into the imaging device 604 include a shutter 601, an imaging lens 602, and a diaphragm 603. The shutter 601 controls exposure to the imaging device 604, and incident light is imaged on the imaging device 604 by the imaging lens 602. At this time, the amount of light is controlled by the diaphragm 603.

取り込まれた光に応じて撮像装置６０４から出力された信号は、撮像信号処理回路６０５にて処理され、Ａ／Ｄ変換器６０６によってアナログ信号からデジタル信号へ変換される。出力されたデジタル信号は、更に信号処理部６０７にて演算処理され撮像画像データが生成される。撮像画像データは、撮影者の動作モードの設定に応じ、デジタルスチルカメラに搭載されたメモリ６１０への蓄積や、外部Ｉ／Ｆ部６１３を通してコンピュータやプリンタなどの外部の機器への送信ができる。また、記録媒体制御Ｉ／Ｆ部６１１を通して、デジタルスチルカメラに着脱可能な記録媒体６１２に撮像画像データを記録することも可能である。   A signal output from the imaging device 604 according to the captured light is processed by the imaging signal processing circuit 605 and converted from an analog signal to a digital signal by the A / D converter 606. The output digital signal is further processed by the signal processing unit 607 to generate captured image data. The captured image data can be stored in the memory 610 mounted on the digital still camera or transmitted to an external device such as a computer or a printer through the external I / F unit 613 according to the operation mode setting of the photographer. Further, the captured image data can be recorded on a recording medium 612 that can be attached to and detached from the digital still camera through the recording medium control I / F unit 611.

撮像装置６０４、撮像信号処理回路６０５、Ａ／Ｄ変換器６０６、信号処理部６０７はタイミング発生部６０８により制御されるほか、システム全体は制御部、演算部６０９にて制御される。また、これらのシステムは、撮像装置６０４と同一の半導体基板上に、同一工程によって形成することも可能である。   The imaging apparatus 604, the imaging signal processing circuit 605, the A / D converter 606, and the signal processing unit 607 are controlled by a timing generation unit 608, and the entire system is controlled by a control unit and a calculation unit 609. These systems can also be formed on the same semiconductor substrate as the imaging device 604 by the same process.

（ビデオカメラへの応用）
図７は、上述の実施形態にて説明した撮像装置を、撮像システムの別の一例であるビデオカメラへ適用した場合のブロック図である。以下、図７を元に詳細に説明する。 (Application to video camera)
FIG. 7 is a block diagram when the imaging device described in the above-described embodiment is applied to a video camera which is another example of the imaging system. Hereinafter, a detailed description will be given based on FIG.

７０１は撮影レンズで焦点調節を行うためのフォーカスレンズ７０１Ａ、ズーム動作を行うズームレンズ７０１Ｂ、結像用のレンズ７０１Ｃを備えている。７０２は絞り及びシャッタ、７０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する撮像装置である。７０４は撮像装置７０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。   Reference numeral 701 includes a focus lens 701A for performing focus adjustment with a photographing lens, a zoom lens 701B for performing a zoom operation, and an imaging lens 701C. Reference numeral 702 denotes an aperture and a shutter, and reference numeral 703 denotes an image pickup apparatus that photoelectrically converts a subject image formed on the image pickup surface to convert it into an electric image pickup signal. Reference numeral 704 denotes a sample hold circuit (S / H circuit) that samples and holds the image pickup signal output from the image pickup apparatus 703 and further amplifies the level, and outputs a video signal.

７０５は、サンプルホールド回路７０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路７０５から出力されたクロマ信号Ｃは、色信号補正回路５２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。また、プロセス回路７０５から出力された輝度信号Ｙと、色信号補正回路７２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）７２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいはモニタ電子ビューファインダ（ＥＶＦ）等の電子ビューファインダへと供給される。   A process circuit 705 performs predetermined processing such as gamma correction, color separation, and blanking processing on the video signal output from the sample hold circuit 704, and outputs a luminance signal Y and a chroma signal C. The chroma signal C output from the process circuit 705 is subjected to white balance and color balance correction by a color signal correction circuit 521, and is output as color difference signals RY and BY. The luminance signal Y output from the process circuit 705 and the color difference signals RY and BY output from the color signal correction circuit 721 are modulated by an encoder circuit (ENC circuit) 724 and used as a standard television signal. Is output. Then, it is supplied to a video recorder (not shown) or an electronic viewfinder such as a monitor electronic viewfinder (EVF).

次いで、７０６はアイリス制御回路で有り、サンプルホールド回路７０４から供給される映像信号に基づいてアイリス駆動回路７０７を制御する。そしてし、映像信号のレベルが所定レベルの一定値となるように、絞り７０２の開口量を制御すべくｉｇメータ７０８を自動制御するものである。   Next, an iris control circuit 706 controls the iris driving circuit 707 based on the video signal supplied from the sample hold circuit 704. Then, the ig meter 708 is automatically controlled so as to control the opening amount of the diaphragm 702 so that the level of the video signal becomes a constant value of a predetermined level.

７１３及び７１４は、サンプルホールド回路７０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出するバンドパスフィルタ（ＢＰＦ）である。それぞれ異なる帯域制限である第１のバンドパスフィルタ７１３（ＢＰＦ１）及び第２のバンドパスフィルタ７１４（ＢＰＦ２）から出力された信号は、ゲート回路７１５及びフォーカスゲート枠で各々でゲートされる。ピーク検出回路７１６でピーク値が検出されてホールドされる。それと共に、論理制御回路７１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。   Reference numerals 713 and 714 denote band pass filters (BPF) that extract high-frequency components necessary for performing focus detection from the video signal output from the sample hold circuit 704. Signals output from the first band-pass filter 713 (BPF1) and the second band-pass filter 714 (BPF2), which have different band limits, are gated by the gate circuit 715 and the focus gate frame, respectively. The peak value is detected and held by the peak detection circuit 716. At the same time, it is input to the logic control circuit 717. This signal is called a focus voltage, and the focus is adjusted by this focus voltage.

また、７１８はフォーカスレンズ１Ａの移動位置を検出するフォーカスエンコーダ、７１９はズームレンズ１Ｂの合焦を検出するズームエンコーダ、７２０は絞り７０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路７１７へと供給される。   Reference numeral 718 denotes a focus encoder that detects the moving position of the focus lens 1A, 719 denotes a zoom encoder that detects the in-focus state of the zoom lens 1B, and 720 denotes an iris encoder that detects the opening amount of the diaphragm 702. The detection values of these encoders are supplied to a logic control circuit 717 that performs system control.

その論理制御回路７１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い、焦点調節を行う。即ち、各々のバンドパスフィルタ７１３、７１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ７０１Ａを駆動する。そのために、フォーカス駆動回路７０９にフォーカスモーター７１０の回転方向、回転速度、回転もしくは停止等の制御信号を供給し、これを制御する。   The logic control circuit 717 performs focus detection on the subject based on a video signal corresponding to the set focus detection area, and performs focus adjustment. That is, the peak value information of the high frequency component supplied from each of the bandpass filters 713 and 714 is taken in, and the focus lens 701A is driven to a position where the peak value of the high frequency component becomes maximum. For this purpose, control signals such as the rotation direction, rotation speed, rotation or stop of the focus motor 710 are supplied to the focus drive circuit 709 and controlled.

ズーム駆動回路７１１は、ズームが指示されると、ズームモーター７１２を回転させる。ズームモーター７１２が回転すると、ズームレンズ７０１Ｂが移動し、ズームが行われる。   The zoom driving circuit 711 rotates the zoom motor 712 when zooming is instructed. When the zoom motor 712 rotates, the zoom lens 701B moves and zooming is performed.

このように、本発明の撮像装置を撮像システムに用いることによって、感度が高く、低消費電力の撮像システムを提供することが可能となる。また、感度の低下を抑制しながらも、より小型な撮像システムを提供することが可能となる。   Thus, by using the imaging apparatus of the present invention for an imaging system, it is possible to provide an imaging system with high sensitivity and low power consumption. In addition, it is possible to provide a smaller imaging system while suppressing a decrease in sensitivity.

以上、本発明の撮像装置によれば、感度が向上し、低消費電力の撮像装置を得ることが可能となる。また、より画素サイズの小さい小型の撮像装置において、感度が向上させた撮像装置を提供することが可能となる。   As described above, according to the imaging apparatus of the present invention, it is possible to obtain an imaging apparatus with improved sensitivity and low power consumption. In addition, it is possible to provide an imaging device with improved sensitivity in a small imaging device having a smaller pixel size.

また、本発明の形態は、半導体の導電型や製造方法は、各実施形態に限られるものではない。例えば、画素の構成は記載の構成に限られるものではなく、また例えば、各半導体領域に関しては、その製造工程によって複数の半導体領域によってなるものでもよく、同様の機能を有していればよい。   In the embodiment of the present invention, the semiconductor conductivity type and the manufacturing method are not limited to the respective embodiments. For example, the configuration of the pixel is not limited to the described configuration. For example, each semiconductor region may be formed by a plurality of semiconductor regions depending on the manufacturing process, and may have a similar function.

Ａは本発明の第１の実施形態における撮像装置の画素断面図、Ｂは図１Ａの撮像装置におけるポテンシャルの模式図A is a pixel cross-sectional view of the imaging device according to the first embodiment of the present invention, and B is a schematic diagram of potential in the imaging device of FIG. 1A. 本発明の第２の実施形態における撮像装置の画素断面図Pixel sectional drawing of the imaging device in the 2nd Embodiment of this invention 本発明の第３の実施形態における撮像装置の画素断面図Pixel sectional drawing of the imaging device in the 3rd Embodiment of this invention ＡおよびＢは本発明の第４の実施形態における撮像装置の画素断面図A and B are pixel cross-sectional views of an imaging device according to the fourth embodiment of the present invention. 撮像装置の画素の回路の一例Example of pixel circuit of imaging device 撮像システムの一例Example of imaging system 撮像システムの一例Example of imaging system 従来の撮像装置の画素断面図Cross-sectional view of a pixel of a conventional imaging device 従来の撮像装置の画素断面図Cross-sectional view of a pixel of a conventional imaging device

符号の説明Explanation of symbols

１０１ 半導体基板
１０２ 第２導電型半導体領域
１０３ 第２導電型半導体領域
１０４ 第１導電型ウェル領域
１０５ 電荷蓄積部
１０６ 第２導電型の半導体領域の表面層
１０７ 転送用トランジスタのゲート電極
１０８ 第１導電型半導体領域のドレイン領域
１０９ 第２導電型半導体領域
１１１ 素子分離領域
１１２ 第二導電型半導体領域のチャネルストップ層
１１３ ゲート酸化膜
１１４ 反射防止膜用の絶縁層 DESCRIPTION OF SYMBOLS 101 Semiconductor substrate 102 2nd conductivity type semiconductor region 103 2nd conductivity type semiconductor region 104 1st conductivity type well region 105 Charge storage part 106 Surface layer of 2nd conductivity type semiconductor region 107 Gate electrode of transfer transistor 108 1st conductivity Type semiconductor region drain region 109 second conductive type semiconductor region 111 element isolation region 112 channel stop layer of second conductive type semiconductor region 113 gate oxide film 114 insulating layer for antireflection film

Claims (9)

光電変換素子を形成する第１導電型の第１の半導体領域と、
前記第１の半導体領域に配される、前記第１の半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の電荷蓄積部と、
前記第１の半導体領域に配される第１導電型の第２の半導体領域と、
前記電荷蓄積部と前記第２の半導体領域との間に配されたゲート電極と、
前記ゲート電極の下部に配される第２導電型の第３の半導体領域と、を有する複数の画素が、半導体基板の主表面に配列された撮像装置において、
前記電荷蓄積部は、前記第２の半導体領域に比べ前記半導体基板の深くまで配されており、
前記電荷蓄積部の下部に第２導電型の第４の半導体領域が配されていることを特徴とする撮像装置。 A first semiconductor region of a first conductivity type forming a photoelectric conversion element;
A charge storage portion of a first conductivity type that is disposed in the first semiconductor region and has an impurity concentration higher than that of the first semiconductor region;
A second semiconductor region of a first conductivity type disposed in the first semiconductor region;
A gate electrode disposed between the charge storage portion and the second semiconductor region;
A plurality of pixels having a second conductivity type third semiconductor region disposed under the gate electrode, wherein the plurality of pixels are arranged on a main surface of the semiconductor substrate;
The charge storage portion is disposed deeper in the semiconductor substrate than in the second semiconductor region,
An image pickup apparatus, wherein a fourth semiconductor region of a second conductivity type is disposed below the charge storage portion. 前記第４の半導体領域の不純物濃度は、前記電荷蓄積部の不純物濃度に比べて低く、前記第１の半導体領域の不純物濃度に比べて高いことを特徴とする請求項１に記載の撮像装置。   2. The imaging device according to claim 1, wherein an impurity concentration of the fourth semiconductor region is lower than an impurity concentration of the charge storage portion and higher than an impurity concentration of the first semiconductor region. 前記第３の半導体領域は、前記第２の半導体領域に接して配されており、
前記第２の半導体領域の下部に第２導電型の第５の半導体領域が配され、
前記第４の半導体領域は、前記第５の半導体領域に比べ前記半導体基板の深くに配されていることを特徴とする請求項１あるいは２に記載の撮像装置。 The third semiconductor region is disposed in contact with the second semiconductor region;
A second semiconductor region of a second conductivity type is disposed under the second semiconductor region;
The imaging device according to claim 1, wherein the fourth semiconductor region is disposed deeper in the semiconductor substrate than the fifth semiconductor region. 前記複数の画素の間に素子分離領域が配され、
前記第１の半導体領域の下部に第２導電型の第６の半導体領域が配され、
前記素子分離領域と前記第６の半導体領域との間に第２導電型の第７の半導体領域が配されていることを特徴とする請求項１から３のいずれか１項に記載の撮像装置。 An element isolation region is disposed between the plurality of pixels,
A sixth semiconductor region of the second conductivity type is disposed under the first semiconductor region,
4. The imaging device according to claim 1, wherein a seventh semiconductor region of a second conductivity type is disposed between the element isolation region and the sixth semiconductor region. 5. . 前記第７の半導体領域は、複数の半導体領域からなることを特徴とする請求項４に記載の撮像装置。   The imaging device according to claim 4, wherein the seventh semiconductor region includes a plurality of semiconductor regions. 前記第４の半導体領域は、前記電荷蓄積部から電荷を転送する際に完全空乏化しないことを特徴とする請求項１から５のいずれか１項に記載の撮像装置。   6. The imaging device according to claim 1, wherein the fourth semiconductor region is not completely depleted when a charge is transferred from the charge accumulation unit. 前記電荷蓄積部上には、第２導電型の第８の半導体領域が配されていることを特徴とする請求項１から６のいずれか１項に記載の撮像装置。   The imaging device according to claim 1, wherein an eighth semiconductor region of a second conductivity type is disposed on the charge storage unit. 前記電荷蓄積部と前記第４の半導体領域とは、同一のマスクによって形成されることを特徴とする請求項１から７のいずれか１項に記載の撮像装置。   The image pickup apparatus according to claim 1, wherein the charge storage portion and the fourth semiconductor region are formed using the same mask. 請求項１から８のいずれか１項に記載の撮像装置と、前記撮像装置へ光を結像する光学系と、前記撮像装置からの出力信号を処理する信号処理回路と、を有することを特徴とする撮像システム。   The image pickup apparatus according to claim 1, an optical system that forms an image of light on the image pickup apparatus, and a signal processing circuit that processes an output signal from the image pickup apparatus. An imaging system.
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