JP5247829B2 - Solid-state imaging device, manufacturing method thereof, and camera - Google Patents

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Description

本発明は、光電変換により電荷を生成して蓄積する光電変換部を有する固体撮像装置及びその製造方法、並びに、当該固体撮像装置を有するカメラに関する。 The present invention relates to a solid-state imaging device having a photoelectric conversion unit that generates and accumulates charges by photoelectric conversion, a manufacturing method thereof, and a camera having the solid-state imaging device.

近年、ＭＯＳ型センサが固体撮像装置として用いられている。このＭＯＳ型センサは、ＣＣＤと比較して、消費電力が小さくなる、駆動電力が低くなる、高速化が可能になるなどの利点を有している。したがって、今後は、このＭＯＳ型センサの需要が拡大することが予想される。   In recent years, MOS type sensors have been used as solid-state imaging devices. This MOS sensor has advantages such as lower power consumption, lower driving power, and higher speed compared with a CCD. Therefore, it is expected that the demand for this MOS sensor will increase in the future.

そして、このようなＭＯＳ型センサを利用して、固体撮像装置のダイナミックレンジを拡大するという提案がなされている（特許文献１を参照）。かかる提案におけるＭＯＳ型センサは、各画素が、フォトダイオードと、フローティングディフュージョン（floating diffusion；浮遊拡散、以下では必要に応じてＦＤと略称する）領域と、前記フォトダイオードから前記ＦＤ領域に電荷を転送するための転送トランジスタと、前記ＦＤ領域を所定の電位にリセットするためのリセットトランジスタとを有する複数の画素を、マトリックス（行列）状に形成して構成される。   A proposal has been made to expand the dynamic range of a solid-state imaging device using such a MOS sensor (see Patent Document 1). In the MOS type sensor in this proposal, each pixel transfers a charge from a photodiode, a floating diffusion (floating diffusion, hereinafter abbreviated as FD if necessary), and the photodiode to the FD region. A plurality of pixels each having a transfer transistor for resetting and a reset transistor for resetting the FD region to a predetermined potential are formed in a matrix shape.

このＭＯＳ型センサでは、まず、前記フォトダイオードに蓄積された電荷に基づく信号を読み出した後に、前記フォトダイオードからあふれて前記ＦＤ領域に蓄積された電荷に基づく信号を読み出す。そして、読み出した信号をアナログアンプを通して出力するようにしている。   In this MOS type sensor, first, after reading a signal based on the charge accumulated in the photodiode, a signal based on the charge overflowing from the photodiode and accumulated in the FD region is read. The read signal is output through an analog amplifier.

特開２００１−１８６４１４号公報JP 2001-186414 A

しかしながら、前述した従来の技術では、光電変換部（フォトダイオード）、及び、光電変換部から電荷があふれ出る場合に当該電荷を蓄積する電荷保持部（ＦＤ領域）を備えた固体撮像装置において、その製造プロセスを煩雑化することなく作製するという観点について、全く考慮されていなかった。このため、当該固体撮像装置における生産性の向上を実現できなかった。   However, in the conventional technique described above, in a solid-state imaging device including a photoelectric conversion unit (photodiode) and a charge holding unit (FD region) that accumulates the charge when the photoelectric conversion unit overflows, The viewpoint of manufacturing without complicating the manufacturing process has not been considered at all. For this reason, productivity improvement in the solid-state imaging device cannot be realized.

本発明は上述の問題点にかんがみてなされたものであり、光電変換部及び電荷保持部を備えた固体撮像装置の製造プロセスを簡素なものにして、当該固体撮像装置の生産性の向上を実現する固体撮像装置及びその製造方法、並びに、カメラを提供することを目的とする。 The present invention has been made in view of the above-described problems, simplifying the manufacturing process of a solid-state imaging device including a photoelectric conversion unit and a charge holding unit, and improving the productivity of the solid-state imaging device. An object of the present invention is to provide a solid-state imaging device, a manufacturing method thereof, and a camera.

本発明の固体撮像装置は、電荷を蓄積する第１導電型の電荷蓄積領域を有する光電変換部と、前記光電変換部から前記電荷があふれ出る場合に前記電荷を蓄積する第１導電型の半導体領域を有する電荷保持部と、ゲート電極とゲート絶縁膜とを有するＭＯＳトランジスタと、を含む固体撮像装置において、前記電荷保持部は、前記半導体領域上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成された第１の導電膜と、前記第１の導電膜上に形成された第２の誘電体膜と、前記第２の誘電体膜上に形成された第２の導電膜とを有し、前記半導体領域と前記第１の導電膜とは容量を構成し、前記ゲート絶縁膜は、前記第１の誘電体膜と同一の膜からなり、前記ゲート電極は、前記第１の導電膜と同一の膜からなり、前記第２の誘電体膜は、シリコン窒化膜からなり、前記光電変換部の上部にまで延在していることを特徴とする。
また、本発明は、上述した固体撮像装置の製造方法、及び、上述した固体撮像装置と当該固体撮像装置からの信号を処理する信号処理部とを有するカメラを含む。 A solid-state imaging device according to the present invention includes a photoelectric conversion unit having a charge accumulation region of a first conductivity type for accumulating charge, and a first conductivity type semiconductor for accumulating the charge when the charge overflows from the photoelectric conversion unit. In a solid-state imaging device including a charge holding portion having a region, and a MOS transistor having a gate electrode and a gate insulating film , the charge holding portion includes a first dielectric film formed on the semiconductor region , A first conductive film formed on the first dielectric film; a second dielectric film formed on the first conductive film; and formed on the second dielectric film . A second conductive film, wherein the semiconductor region and the first conductive film constitute a capacitor, and the gate insulating film is formed of the same film as the first dielectric film, and the gate electrode consists of the first conductive film identical to the film, the second dielectric Is made of a silicon nitride film, characterized in that it extends to the upper portion of the photoelectric conversion unit.
The present invention also includes a method for manufacturing the above-described solid-state imaging device, and a camera having the above-described solid-state imaging device and a signal processing unit that processes a signal from the solid-state imaging device.

本発明によれば、光電変換部及び電荷保持部を備えた固体撮像装置の製造プロセスを簡素なものにして、当該固体撮像装置の生産性の向上を実現することができる。   According to the present invention, it is possible to simplify the manufacturing process of the solid-state imaging device including the photoelectric conversion unit and the charge holding unit, and to improve the productivity of the solid-state imaging device.

本発明の第１の実施形態による固体撮像装置の構成例を示す図である。It is a figure which shows the structural example of the solid-state imaging device by the 1st Embodiment of this invention. 光電変換部の光量と信号電荷との関係を示す特性図である。It is a characteristic view which shows the relationship between the light quantity of a photoelectric conversion part, and a signal charge. 本発明の第１の実施形態による固体撮像装置の等価回路図である。1 is an equivalent circuit diagram of a solid-state imaging device according to a first embodiment of the present invention. 図３に示した固体撮像装置の等価回路図の動作例を示すタイミングチャートである。4 is a timing chart illustrating an operation example of an equivalent circuit diagram of the solid-state imaging device illustrated in FIG. 3. 本発明の第１の実施形態における固体撮像装置の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the solid-state imaging device in the 1st Embodiment of this invention. 図５に引き続き、本発明の第１の実施形態における固体撮像装置の製造方法を示す概略断面図である。FIG. 6 is a schematic cross-sectional view illustrating the method for manufacturing the solid-state imaging device according to the first embodiment of the present invention following FIG. 第１の実施形態における電荷保持部の概略断面図である。It is a schematic sectional drawing of the electric charge holding part in 1st Embodiment. 本発明の第２の実施形態における固体撮像装置の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the solid-state imaging device in the 2nd Embodiment of this invention. 図８に引き続き、本発明の第２の実施形態における固体撮像装置の製造方法を示す概略断面図である。FIG. 9 is a schematic cross-sectional view illustrating the method for manufacturing the solid-state imaging device according to the second embodiment of the present invention, following FIG. 8. 第２の実施形態における電荷保持部の概略断面図である。It is a schematic sectional drawing of the electric charge holding part in 2nd Embodiment. 本発明の第３の実施形態における固体撮像装置の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the solid-state imaging device in the 3rd Embodiment of this invention. 図１１に引き続き、本発明の第３の実施形態における固体撮像装置の製造方法を示す概略断面図である。FIG. 12 is a schematic cross-sectional view illustrating the method for manufacturing the solid-state imaging device according to the third embodiment of the present invention, following FIG. 11. 第３の実施形態における電荷保持部の概略断面図である。It is a schematic sectional drawing of the electric charge holding part in 3rd Embodiment. 本発明の第４の実施形態によるスチルビデオカメラの構成例を示すブロック図である。It is a block diagram which shows the structural example of the still video camera by the 4th Embodiment of this invention. 本発明の第５の実施形態によるビデオカメラの構成例を示すブロック図である。It is a block diagram which shows the structural example of the video camera by the 5th Embodiment of this invention.

（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像装置の構成例を示す図である。
固体撮像装置は、図１に示す画素１００が２次元配列されて構成されている。また、これらの画素１００は、信号出力線４０１を介して画素信号生成部４００に接続されている。以下、ｎチャネルＭＯＳ電界効果トランジスタを単にＭＯＳトランジスタという。１つの画素１００は、転送ＭＯＳトランジスタＴｘ−ＭＯＳ，Ｔｙ−ＭＯＳ、リセットＭＯＳトランジスタＲＥＳ−ＭＯＳ、ソースフォロアＭＯＳトランジスタＳＦ−ＭＯＳ及びセレクトＭＯＳトランジスタＳＥＬ−ＭＯＳを有する。 (First embodiment)
FIG. 1 is a diagram illustrating a configuration example of a solid-state imaging device according to the first embodiment of the present invention.
The solid-state imaging device is configured by two-dimensionally arranging the pixels 100 shown in FIG. In addition, these pixels 100 are connected to a pixel signal generation unit 400 via a signal output line 401. Hereinafter, the n-channel MOS field effect transistor is simply referred to as a MOS transistor. One pixel 100 includes transfer MOS transistors Tx-MOS and Ty-MOS, a reset MOS transistor RES-MOS, a source follower MOS transistor SF-MOS, and a select MOS transistor SEL-MOS.

転送ＭＯＳトランジスタＴｘ−ＭＯＳのソース及びドレインは、それぞれ光電変換部（フォトダイオード）１０１及び浮遊拡散部（フローティングディフュージョン）ＦＤに接続する。転送ＭＯＳトランジスタＴｙ−ＭＯＳのソース及びドレインは、それぞれ電荷保持部１０２及び浮遊拡散部ＦＤに接続する。   The source and drain of the transfer MOS transistor Tx-MOS are connected to the photoelectric conversion unit (photodiode) 101 and the floating diffusion unit (floating diffusion) FD, respectively. The source and drain of the transfer MOS transistor Ty-MOS are connected to the charge holding unit 102 and the floating diffusion unit FD, respectively.

光電変換部１０１は、その周囲を素子分離部１０３により囲まれている。素子分離部１０３は、光電変換部１０１に蓄積される電荷から見て、光電変換部１０１よりもポテンシャル障壁が高いので、光電変換部１０１は所定量の電荷を蓄積することができる。光電変換部１０１は、素子分離部１０３を介して、図１でいうと、下方に電荷保持部１０２が設けられる。光電変換部１０１は開口され、電荷保持部１０２は遮光されている。また、光電変換部１０１及び電荷保持部１０２の周囲には、素子分離部１０５が設けられている。素子分離部１０５は、自己の画素から隣接画素への電荷の漏れを防止する。   The periphery of the photoelectric conversion unit 101 is surrounded by the element isolation unit 103. Since the element isolation unit 103 has a higher potential barrier than the photoelectric conversion unit 101 when viewed from the charge stored in the photoelectric conversion unit 101, the photoelectric conversion unit 101 can store a predetermined amount of charge. In FIG. 1, the photoelectric conversion unit 101 is provided with a charge holding unit 102 via the element isolation unit 103. The photoelectric conversion unit 101 is opened, and the charge holding unit 102 is shielded from light. In addition, an element isolation unit 105 is provided around the photoelectric conversion unit 101 and the charge holding unit 102. The element isolation unit 105 prevents charge leakage from its own pixel to an adjacent pixel.

光電変換部１０１は、光電変換により電荷を生成して蓄積する。浮遊拡散部ＦＤは、電荷を蓄積し、電圧に変換するための拡散領域である。転送ＭＯＳトランジスタＴｘ−ＭＯＳのゲートは、光電変換部１０１により生成された電荷を浮遊拡散部ＦＤに転送するためのゲートである。その転送ゲートを閉じることにより、光電変換部１０１は光電変換により電荷を生成して蓄積することができる。その蓄積時間が終了すると、転送ゲートを開けることにより、光電変換部１０１に蓄積された電荷を浮遊拡散部ＦＤに転送する（読み出す）ことができる。   The photoelectric conversion unit 101 generates and accumulates charges by photoelectric conversion. The floating diffusion portion FD is a diffusion region for accumulating charges and converting them into a voltage. The gate of the transfer MOS transistor Tx-MOS is a gate for transferring the charge generated by the photoelectric conversion unit 101 to the floating diffusion unit FD. By closing the transfer gate, the photoelectric conversion unit 101 can generate and accumulate charges by photoelectric conversion. When the accumulation time ends, the charge accumulated in the photoelectric conversion unit 101 can be transferred (read out) to the floating diffusion unit FD by opening the transfer gate.

画素信号生成部４００は、光電変換部１０１に蓄積された電荷及び電荷保持部１０２に蓄積された電荷に応じて画素信号を生成する。   The pixel signal generation unit 400 generates a pixel signal according to the charge accumulated in the photoelectric conversion unit 101 and the charge accumulated in the charge holding unit 102.

図２は、光電変換部１０１の光量と信号電荷との関係を示す特性図である。
光電変換部１０１は、蓄積できる信号電荷量Ａ１が決まっている。したがって、光電変換部１０１に強い光が照射されると、光電変換部１０１から電荷があふれ出て、光量ｔ１で光電変換部１０１は飽和する。光電変換部１０１からあふれ出た電荷は、電荷保持部１０２に流入する。 FIG. 2 is a characteristic diagram showing the relationship between the light amount of the photoelectric conversion unit 101 and the signal charge.
The photoelectric conversion unit 101 has a signal charge amount A1 that can be accumulated. Accordingly, when the photoelectric conversion unit 101 is irradiated with strong light, charges overflow from the photoelectric conversion unit 101, and the photoelectric conversion unit 101 is saturated with the light amount t1. The charge overflowing from the photoelectric conversion unit 101 flows into the charge holding unit 102.

光電変換部１０１に光が照射されると、光量ｔ１までは光電変換部１０１に電荷が蓄積され、電荷保持部１０２には電荷が蓄積されない。光量ｔ１になると、光電変換部１０１は飽和し、光電変換部１０１からあふれ出た電荷が電荷保持部１０２に流入し、電荷保持部１０２は電荷を蓄積し始める。ここで、電荷保持部１０２は、トレンチ構造で形成されているため、小さな占有面積で大きな容量が得られるようになっている。   When the photoelectric conversion unit 101 is irradiated with light, charges are accumulated in the photoelectric conversion unit 101 until the light amount t1, and no charges are accumulated in the charge holding unit 102. When the amount of light reaches t1, the photoelectric conversion unit 101 is saturated, the charges overflowing from the photoelectric conversion unit 101 flow into the charge holding unit 102, and the charge holding unit 102 starts to accumulate charges. Here, since the charge holding portion 102 has a trench structure, a large capacity can be obtained with a small occupied area.

光電変換部１０１で光電変換された負電荷は、光電変換部１０１の第１導電型（ｎ型）の電荷蓄積領域に蓄積される。光電変換部１０１は、第１の転送部（転送ＭＯＳトランジスタＴｘ−ＭＯＳ）を介し、ソースフォロアアンプを構成するソースフォロアＭＯＳトランジスタＳＦ−ＭＯＳに接続されている。電荷保持部１０２は、第２の転送部（転送ＭＯＳトランジスタＴｙ−ＭＯＳ）を介し、ソースフォロアアンプを構成するソースフォロアＭＯＳトランジスタＳＦ−ＭＯＳに接続されている。ソースフォロアアンプは、光電変換部１０１及び電荷保持部１０２の信号電荷を増幅する。   The negative charges photoelectrically converted by the photoelectric conversion unit 101 are accumulated in the first conductivity type (n-type) charge accumulation region of the photoelectric conversion unit 101. The photoelectric conversion unit 101 is connected to a source follower MOS transistor SF-MOS constituting a source follower amplifier via a first transfer unit (transfer MOS transistor Tx-MOS). The charge holding unit 102 is connected to a source follower MOS transistor SF-MOS constituting a source follower amplifier via a second transfer unit (transfer MOS transistor Ty-MOS). The source follower amplifier amplifies the signal charges of the photoelectric conversion unit 101 and the charge holding unit 102.

図３は、本発明の第１の実施形態による固体撮像装置の等価回路図である。
ここで、図３には、図１で示した画素１００と、光電変換部１０１に蓄積された電荷及び電荷保持部１０２に蓄積された電荷に応じて画素信号を生成する画素信号生成部４００が示されている。具体的に、本実施形態では、画素信号生成部４００は、以下に示す４１１〜４１３、４２１〜４２６及び容量ＣｔｓＦＤ、ＣｔｓＰＤ、Ｃｔｎを備えて構成されている。また、図４は、図３に示した固体撮像装置の等価回路図の動作例を示すタイミングチャートである。 FIG. 3 is an equivalent circuit diagram of the solid-state imaging device according to the first embodiment of the present invention.
Here, FIG. 3 includes the pixel 100 shown in FIG. 1 and a pixel signal generation unit 400 that generates a pixel signal according to the charge accumulated in the photoelectric conversion unit 101 and the charge accumulated in the charge holding unit 102. It is shown. Specifically, in the present embodiment, the pixel signal generation unit 400 includes 411 to 413 and 421 to 426 and capacitors CtsFD, CtsPD, and Ctn described below. FIG. 4 is a timing chart showing an operation example of an equivalent circuit diagram of the solid-state imaging device shown in FIG.

電位φｒｅｓはリセットＭＯＳトランジスタＲＥＳ−ＭＯＳのゲート電位、電位φｔｘは転送ＭＯＳトランジスタＴｘ−ＭＯＳのゲート電位、電位φｔｙは転送ＭＯＳトランジスタＴｙ−ＭＯＳのゲート電位、電位φｓｅｌはセレクトＭＯＳトランジスタＳＥＬ−ＭＯＳのゲート電位、電位φＣｔｓＦＤはＭＯＳトランジスタ４１１のゲート電位、電位φＣｔｓＰＤはＭＯＳトランジスタ４１２のゲート電位、電位φＣｔｎはＭＯＳトランジスタ４１３のゲート電位を示す。   The potential φres is the gate potential of the reset MOS transistor RES-MOS, the potential φtx is the gate potential of the transfer MOS transistor Tx-MOS, the potential φty is the gate potential of the transfer MOS transistor Ty-MOS, and the potential φsel is the gate of the select MOS transistor SEL-MOS. The potential, potential φCtsFD indicates the gate potential of the MOS transistor 411, potential φCtsPD indicates the gate potential of the MOS transistor 412, and potential φCtn indicates the gate potential of the MOS transistor 413.

図４において、タイミングＴ１より前では、電位φｒｅｓは正電位であり、電位φｔｘ，φｔｙ，φｓｅｌ，φＣｔｓＦＤ，φＣｔｎ，φＣｔｓＰＤは０Ｖである。リセットＭＯＳトランジスタＲＥＳ−ＭＯＳがオンし、浮遊拡散部ＦＤに電源電位ＶＤＤが供給される。   In FIG. 4, before the timing T1, the potential φres is a positive potential, and the potentials φtx, φty, φsel, φCtsFD, φCtn, and φCtsPD are 0V. The reset MOS transistor RES-MOS is turned on, and the power supply potential VDD is supplied to the floating diffusion portion FD.

次に、タイミングＴ１では、電位φｔｘ及びφｔｙとして正パルスを印加する。転送ＭＯＳトランジスタＴｘ−ＭＯＳ及びＴｙ−ＭＯＳはオンし、浮遊拡散部ＦＤ、光電変換部１０１及び電荷保持部１０２に電源電位ＶＤＤが印加されてリセットされる。リセット後、電位φｒｅｓを０Ｖに下げ、リセットＭＯＳトランジスタＲＥＳ−ＭＯＳをオフにする。そして、電位φｔｘ及びφｔｙを例えば−１．３Ｖにし、光電変換部１０１、電荷保持部１０２及び浮遊拡散部ＦＤをフローティング状態にする。ただし、このとき外部の機械的なシャッタはまだ開いておらず、光電変換部１０１において光電荷の蓄積は始まっていない。   Next, at timing T1, positive pulses are applied as potentials φtx and φty. The transfer MOS transistors Tx-MOS and Ty-MOS are turned on, and the power supply potential VDD is applied to the floating diffusion unit FD, the photoelectric conversion unit 101, and the charge holding unit 102 to be reset. After the reset, the potential φres is lowered to 0 V, and the reset MOS transistor RES-MOS is turned off. Then, the potentials φtx and φty are set to −1.3 V, for example, and the photoelectric conversion unit 101, the charge holding unit 102, and the floating diffusion unit FD are brought into a floating state. However, at this time, the external mechanical shutter has not been opened yet, and photoelectric charge accumulation in the photoelectric conversion unit 101 has not started.

次に、タイミングＴ２では、機械的なシャッタ５３（図１４）が開き、光電変換部１０１に光が照射され、光電変換部１０１は光電荷の生成及び蓄積を開始する。光電変換部１０１に弱い光が照射されたときには、光電変換部１０１は飽和せず、光電変換部１０１から電荷保持部１０２に電荷が流入しない。これに対し、光電変換部１０１に強い光が照射されたときには、光電変換部１０１は飽和し、光電変換部１０１から電荷保持部１０２に電荷が流入する。   Next, at timing T2, the mechanical shutter 53 (FIG. 14) is opened, the light is irradiated to the photoelectric conversion unit 101, and the photoelectric conversion unit 101 starts generating and accumulating photoelectric charges. When the photoelectric conversion unit 101 is irradiated with weak light, the photoelectric conversion unit 101 is not saturated, and no charge flows from the photoelectric conversion unit 101 into the charge holding unit 102. In contrast, when the photoelectric conversion unit 101 is irradiated with strong light, the photoelectric conversion unit 101 is saturated, and charge flows from the photoelectric conversion unit 101 into the charge holding unit 102.

次に、タイミングＴ３では、シャッタ５３が閉じ、光電変換部１０１は遮光され、光電変換部１０１の光電荷の生成が終了する。   Next, at timing T <b> 3, the shutter 53 is closed, the photoelectric conversion unit 101 is shielded from light, and the generation of photoelectric charges in the photoelectric conversion unit 101 ends.

次に、タイミングＴ４では、電位φｔｙとして正パルスを印加する。転送ＭＯＳトランジスタＴｙ−ＭＯＳはオンし、電荷保持部１０２に蓄積された負電荷が浮遊拡散部ＦＤに読み出される。浮遊拡散部ＦＤの電位の実線は、弱い光が照射され、光電変換部１０１から電荷保持部１０２に電荷があふれ出なかった場合を示す。浮遊拡散部ＦＤの電位の点線は、強い光が照射され、光電変換部１０１から電荷保持部１０２に電荷があふれ出た場合を示す。電荷保持部１０２から浮遊拡散部ＦＤに負電荷が読み出されると、浮遊拡散部ＦＤの電位が下がる。   Next, at timing T4, a positive pulse is applied as the potential φty. The transfer MOS transistor Ty-MOS is turned on, and the negative charge accumulated in the charge holding unit 102 is read out to the floating diffusion unit FD. A solid line of the potential of the floating diffusion portion FD indicates a case where weak light is irradiated and no charge overflows from the photoelectric conversion portion 101 to the charge holding portion 102. A dotted line of the potential of the floating diffusion portion FD indicates a case where intense light is irradiated and charges overflow from the photoelectric conversion portion 101 to the charge holding portion 102. When negative charges are read from the charge holding unit 102 to the floating diffusion unit FD, the potential of the floating diffusion unit FD decreases.

次に、タイミングＴ５では、電位φｓｅｌを０Ｖから正電位にする。セレクトＭＯＳトランジスタＳＥＬ−ＭＯＳはオンし、図３の信号出力線４０１をアクティブ状態にする。ソースフォロアＭＯＳトランジスタＳＦ−ＭＯＳは、ソースフォロアアンプを構成し、浮遊拡散部ＦＤの電位に応じて、信号出力線４０１に出力電圧を出力する。   Next, at the timing T5, the potential φsel is changed from 0V to a positive potential. The select MOS transistor SEL-MOS is turned on, and the signal output line 401 in FIG. 3 is activated. The source follower MOS transistor SF-MOS constitutes a source follower amplifier and outputs an output voltage to the signal output line 401 according to the potential of the floating diffusion portion FD.

次に、タイミングＴ６では、電位φＣｔｓＦＤとして正パルスが印加される。トランジスタ４１１がオンし、容量ＣｔｓＦＤに浮遊拡散部ＦＤの電位に応じた信号出力線４０１の電位が蓄積される。光電変換部１０１が飽和していない画素には、電荷保持部１０２に電荷があふれ出ないので、浮遊拡散部ＦＤのリセット電圧ＶＤＤに応じた出力が容量ＣｔｓＦＤに蓄積される。また、光電変換部１０１に強い光が照射され、光電変換部１０１が飽和した場合は、浮遊拡散部ＦＤのリセット電圧ＶＤＤより低い出力が容量ＣｔｓＦＤに蓄積される。   Next, at timing T6, a positive pulse is applied as the potential φCtsFD. The transistor 411 is turned on, and the potential of the signal output line 401 corresponding to the potential of the floating diffusion portion FD is accumulated in the capacitor CtsFD. In the pixel in which the photoelectric conversion unit 101 is not saturated, the charge does not overflow into the charge holding unit 102, and thus an output corresponding to the reset voltage VDD of the floating diffusion unit FD is accumulated in the capacitor CtsFD. When the photoelectric conversion unit 101 is irradiated with strong light and the photoelectric conversion unit 101 is saturated, an output lower than the reset voltage VDD of the floating diffusion unit FD is accumulated in the capacitor CtsFD.

次に、タイミングＴ７では、電位φｒｅｓとして正パルスを印加する。リセットＭＯＳトランジスタＲＥＳ−ＭＯＳはオンし、浮遊拡散部ＦＤは再度電源電位ＶＤＤにリセットされる。   Next, at timing T7, a positive pulse is applied as the potential φres. The reset MOS transistor RES-MOS is turned on, and the floating diffusion FD is reset to the power supply potential VDD again.

次に、タイミングＴ８では、電位φＣｔｎとして正パルスを印加する。ＭＯＳトランジスタ４１３はオンし、浮遊拡散部ＦＤがリセットされた状態での信号出力線４０１のオフセットノイズ電圧が容量Ｃｔｎに蓄積される。   Next, at timing T8, a positive pulse is applied as the potential φCtn. The MOS transistor 413 is turned on, and the offset noise voltage of the signal output line 401 in a state where the floating diffusion portion FD is reset is accumulated in the capacitor Ctn.

次に、タイミングＴ９では、電位φｔｘとして正パルスを印加する。転送ＭＯＳトランジスタＴｘ−ＭＯＳはオンし、光電変換部１０１に蓄積された電荷が浮遊拡散部ＦＤに読み出される。   Next, at timing T9, a positive pulse is applied as the potential φtx. The transfer MOS transistor Tx-MOS is turned on, and the charge accumulated in the photoelectric conversion unit 101 is read out to the floating diffusion unit FD.

次に、タイミングＴ１０では、電位φＣｔｓＰＤとして正パルスを印加する。ＭＯＳトランジスタ４１２はオンし、光電変換部１０１から浮遊拡散部ＦＤに読み出された電荷に応じた信号出力線４０１の電圧が容量ＣｔｓＰＤに蓄積される。   Next, at timing T10, a positive pulse is applied as the potential φCtsPD. The MOS transistor 412 is turned on, and the voltage of the signal output line 401 corresponding to the charge read from the photoelectric conversion unit 101 to the floating diffusion unit FD is accumulated in the capacitor CtsPD.

次に、タイミングＴ１１では、電位φｓｅｌを０Ｖにする。セレクトＭＯＳトランジスタＳＥＬ−ＭＯＳはオフし、信号出力線４０１は非アクティブ状態になる。   Next, at the timing T11, the potential φsel is set to 0V. The select MOS transistor SEL-MOS is turned off and the signal output line 401 becomes inactive.

次に、タイミングＴ１２では、電位φｒｅｓを正電位にする。リセットＭＯＳトランジスタＲＥＳ−ＭＯＳはオンし、浮遊拡散部ＦＤの電位を電源電位ＶＤＤに固定する。   Next, at timing T12, the potential φres is set to a positive potential. The reset MOS transistor RES-MOS is turned on, and the potential of the floating diffusion portion FD is fixed to the power supply potential VDD.

以上の処理により、容量Ｃｔｎにはオフセットノイズに対応する電圧が蓄積され、容量ＣｔｓＦＤには光電変換部１０１から電荷保持部１０２にあふれ出た電荷に対応する電圧が蓄積され、容量ＣｔｓＰＤには光電変換部１０１の蓄積電荷に対応する電圧が蓄積される。   As a result of the above processing, a voltage corresponding to the offset noise is accumulated in the capacitor Ctn, a voltage corresponding to the charge overflowing from the photoelectric conversion unit 101 to the charge holding unit 102 is accumulated in the capacitor CtsFD, and a photoelectrical current is accumulated in the capacitor CtsPD. A voltage corresponding to the accumulated charge of the conversion unit 101 is accumulated.

図３において、差動アンプ４２１は、容量ＣｔｓＦＤの信号電圧から容量Ｃｔｎのノイズ電圧を引いた電圧を出力する。差動アンプ４２２は、容量ＣｔｓＰＤの信号電圧から容量Ｃｔｎのノイズ電圧を引いた電圧を出力する。アンプ４２３は、差動アンプ４２１の出力信号を増幅する。アンプ４２４は、差動アンプ４２２の出力信号を増幅する。   In FIG. 3, the differential amplifier 421 outputs a voltage obtained by subtracting the noise voltage of the capacitor Ctn from the signal voltage of the capacitor CtsFD. The differential amplifier 422 outputs a voltage obtained by subtracting the noise voltage of the capacitor Ctn from the signal voltage of the capacitor CtsPD. The amplifier 423 amplifies the output signal of the differential amplifier 421. The amplifier 424 amplifies the output signal of the differential amplifier 422.

電荷保持部１０２の信号と光電変換部１０１の信号を読み出す画素内の増幅回路を共通にする、即ち読み出し経路を同一にすることで、経路の違いによるわずかな感度のズレ、オフセットズレを抑制することができる。この結果、後段アンプでの増幅も可能となる。特に、ダイナミックレンジを拡大するためには、この後段アンプでの増幅を大きくする必要があり、経路を同一にすることで増幅が可能となる。   By making the amplifier circuit in the pixel that reads the signal of the charge holding unit 102 and the signal of the photoelectric conversion unit 101 common, that is, by using the same readout path, slight sensitivity deviation and offset deviation due to different paths are suppressed. be able to. As a result, amplification by a post-stage amplifier is also possible. In particular, in order to expand the dynamic range, it is necessary to increase the amplification in the latter-stage amplifier, and the amplification can be performed by using the same path.

加算器４２５は、アンプ４２３及び４２４の出力信号を加算して画素信号を出力する。画素信号は、光電変換部１０１の蓄積電荷及び電荷保持部１０２にあふれ出た電荷を基に生成されるので、光電変換部１０１の蓄積電荷のみを用いる場合に比べ、画素信号のダイナミックレンジを拡大することができる。   The adder 425 adds the output signals of the amplifiers 423 and 424 and outputs a pixel signal. Since the pixel signal is generated based on the accumulated charge of the photoelectric conversion unit 101 and the charge overflowing the charge holding unit 102, the dynamic range of the pixel signal is expanded as compared with the case where only the accumulated charge of the photoelectric conversion unit 101 is used. can do.

アンプ４２６は、ＩＳＯ感度に応じて、加算器４２５の出力信号を増幅して出力する。ＩＳＯ感度値が小さいときには増幅度が小さく、ＩＳＯ感度値が大きいときには増幅度が大きい。   The amplifier 426 amplifies and outputs the output signal of the adder 425 according to the ISO sensitivity. When the ISO sensitivity value is small, the amplification degree is small, and when the ISO sensitivity value is large, the amplification degree is large.

次に、固体撮像装置の製造方法について説明する。   Next, a method for manufacturing the solid-state imaging device will be described.

図５及び図６は、本発明の第１の実施形態における固体撮像装置の製造方法を示す概略断面図である。ここで、図５及び図６には、図１に示したＩ−Ｉにおける断面図示す。また、図５及び図６において、画素信号生成部４００の形成領域に形成されるｐチャネルＭＯＳ電界効果トランジスタ（ＰＭＯＳトランジスタ）は、例えば、図３に示す４２１〜４２６を構成するものに対応する。   5 and 6 are schematic cross-sectional views illustrating the method for manufacturing the solid-state imaging device according to the first embodiment of the present invention. 5 and 6 are cross-sectional views taken along the line II shown in FIG. 5 and FIG. 6, p-channel MOS field effect transistors (PMOS transistors) formed in the formation region of the pixel signal generation unit 400 correspond to, for example, those constituting 421 to 426 shown in FIG.

図５（ａ）の工程について、以下に説明する。
まず、半導体基板１１０の画素１００の形成領域にＰ-領域からなるＰウエル層１１１を形成するとともに、半導体基板１１０の画素信号生成部４００の形成領域にｎ-領域からなるＮウエル層１１２を形成する。そして、電荷保持部１０２の形成領域、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域、画素信号生成部４００の形成領域を画定するための素子分離部形成領域にトレンチを形成する。そして、画素１００の形成領域のトレンチの内壁面に不純物を導入し、Ｐ+層１１３を形成する。このｐ+層１１３は、チャネルストップ領域として機能する。 The process of FIG. 5A will be described below.
First, a P well layer 111 made of a P − region is formed in the formation region of the pixel 100 of the semiconductor substrate 110, and an N well layer 112 made of an n − region is formed in the formation region of the pixel signal generation unit 400 of the semiconductor substrate 110. To do. Then, a trench is formed in the formation region of the charge holding unit 102, the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, and the element isolation unit formation region for defining the formation region of the pixel signal generation unit 400. Then, impurities are introduced into the inner wall surface of the trench in the formation region of the pixel 100 to form the P + layer 113. This p + layer 113 functions as a channel stop region.

続いて、各形成領域を画定するために、前記トレンチを埋める例えばシリコン酸化膜からなる素子分離部１１４を形成する。ここで、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域と画素信号生成部４００の形成領域とを画定する素子分離部１１４は、図１の素子分離部１０５に相当する。また、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域と電荷保持部１０２の形成領域とを画定する素子分離部１１４は、図１の素子分離部１０３に相当する。   Subsequently, in order to demarcate each formation region, an element isolation portion 114 made of, for example, a silicon oxide film filling the trench is formed. Here, the element isolation unit 114 that defines the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the pixel signal generation unit 400 corresponds to the element isolation unit 105 of FIG. Further, the element isolation unit 114 that defines the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the charge holding unit 102 corresponds to the element isolation unit 103 of FIG.

続いて、電荷保持部１０２の形成領域の半導体基板１１０表面に不純物を導入し、ｎ+層１１５を形成する。このｎ+層１１５は、下部電極として機能する。続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域における半導体基板１１０表面の所定の領域（埋め込み型の光電変換部１０１の形成領域）にｎ-層１１６を形成する。 Subsequently, impurities are introduced into the surface of the semiconductor substrate 110 in the formation region of the charge holding portion 102 to form the n + layer 115. This n + layer 115 functions as a lower electrode. Subsequently, an n − layer 116 is formed in a predetermined region (formation region of the embedded photoelectric conversion unit 101) on the surface of the semiconductor substrate 110 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS.

続いて、半導体基板１１０上にシリコン酸化膜１１７、ポリシリコン膜１１８を順次形成し、各形成領域において、これらを所定形状にパターニングする。これにより、電荷保持部１０２の形成領域には電極となるポリシリコン膜１１８が形成され、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域、画素信号生成部４００の形成領域には、ゲート電極となるポリシリコン膜１１８が形成される。   Subsequently, a silicon oxide film 117 and a polysilicon film 118 are sequentially formed on the semiconductor substrate 110, and these are patterned into a predetermined shape in each formation region. As a result, a polysilicon film 118 serving as an electrode is formed in the formation region of the charge holding unit 102, and the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the pixel signal generation unit 400 are gated. A polysilicon film 118 to be an electrode is formed.

続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域におけるポリシリコン膜１１８の画素信号生成部４００の形成領域側の半導体基板１１０表面に不純物を導入し、ｎ-層１１９を形成する。続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域におけるポリシリコン膜１１８の電荷保持部１０２の形成領域側の半導体基板１１０表面に不純物を導入し、ｐ+層１２０を形成する。このｐ+層１２０は、埋め込み型構造の光電変換部（フォトダイオード）１０１における暗電流の発生を防止するために機能する。 Subsequently, an impurity is introduced into the surface of the semiconductor substrate 110 on the formation region side of the pixel signal generation unit 400 of the polysilicon film 118 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, thereby forming the n − layer 119. . Subsequently, impurities are introduced into the surface of the semiconductor substrate 110 on the formation region side of the charge holding portion 102 of the polysilicon film 118 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, thereby forming the p + layer 120. The p + layer 120 functions to prevent the occurrence of dark current in the embedded type photoelectric conversion unit (photodiode) 101.

次に、図５（ｂ）では、基板１１０の全面にシリコン窒化膜１２１、シリコン酸化膜１２２を順次形成する。   Next, in FIG. 5B, a silicon nitride film 121 and a silicon oxide film 122 are sequentially formed on the entire surface of the substrate 110.

次に、図５（ｃ）では、ｎ-層１１６の上方を覆うレジストパターン（不図示）を形成した後、シリコン酸化膜１２２に対してエッチングを行う。これにより、各形成領域のポリシリコン膜１１８の側壁にのみシリコン酸化膜１２２が残る。続いて、レジストパターン（不図示）及びシリコン酸化膜１２２をマスクとして、シリコン窒化膜１２１に対してエッチングを行う。その後、レジストパターン（不図示）を除去する。 Next, in FIG. 5C, after forming a resist pattern (not shown) that covers the n − layer 116, the silicon oxide film 122 is etched. As a result, the silicon oxide film 122 remains only on the sidewall of the polysilicon film 118 in each formation region. Subsequently, the silicon nitride film 121 is etched using the resist pattern (not shown) and the silicon oxide film 122 as a mask. Thereafter, the resist pattern (not shown) is removed.

この結果、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域には、ｎ-層１１６の上方を覆うようにシリコン窒化膜１２１及びシリコン酸化膜１２２が形成され、ポリシリコン膜１１８における画素信号生成部４００の形成領域側の側壁には、シリコン窒化膜１２１及びシリコン酸化膜１２２が残る。ここで、ｎ-層１１６の上方を覆うように形成されたシリコン窒化膜１２１は、埋め込み型構造の光電変換部（フォトダイオード）１０１の受光面を覆うものである。そして、このシリコン窒化膜１２１は、外部から入射した入射光の半導体基板１１０の界面での反射を低減し、入射光を半導体基板１１０内部の埋め込み型構造の光電変換部（フォトダイオード）１０１へ効率良く入射させるための反射防止膜として機能するものである。また、電荷保持部１０２の形成領域及び画素信号生成部４００の形成領域には、ポリシリコン膜１１８の側壁にのみシリコン窒化膜１２１及びシリコン酸化膜１２２が残る。 As a result, a silicon nitride film 121 and a silicon oxide film 122 are formed so as to cover the upper part of the n − layer 116 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, and the pixel signal in the polysilicon film 118 is formed. The silicon nitride film 121 and the silicon oxide film 122 remain on the side wall on the formation region side of the generation unit 400. Here, the silicon nitride film 121 formed so as to cover the upper portion of the n − layer 116 covers the light receiving surface of the photoelectric conversion unit (photodiode) 101 having a buried structure. The silicon nitride film 121 reduces reflection of incident light incident from the outside at the interface of the semiconductor substrate 110 and efficiently transmits the incident light to the embedded type photoelectric conversion portion (photodiode) 101 inside the semiconductor substrate 110. It functions as an anti-reflective film for good incidence. Further, the silicon nitride film 121 and the silicon oxide film 122 remain only on the side wall of the polysilicon film 118 in the formation region of the charge holding unit 102 and the formation region of the pixel signal generation unit 400.

次に、図６（ａ）では、画素信号生成部４００の形成領域におけるＰＭＯＳトランジスタ形成領域に不純物を導入し、ｐ+層１２３を形成する。このｐ+層１２３は、ＰＭＯＳトランジスタにおけるソース／ドレインとして機能する。また、他のＮＭＯＳトランジスタ形成領域に対しても不純物を導入してｎ+層を形成し、ＮＭＯＳトランジスタにおけるソース／ドレインを形成する。 Next, in FIG. 6A, impurities are introduced into the PMOS transistor formation region in the formation region of the pixel signal generation unit 400 to form the p + layer 123. The p + layer 123 functions as a source / drain in the PMOS transistor. Impurities are also introduced into other NMOS transistor formation regions to form n + layers to form source / drains in the NMOS transistors.

次に、図６（ｂ）では、基板１１０の全面にシリコン窒化膜１２４、ポリシリコン膜１２５を順次形成する。   Next, in FIG. 6B, a silicon nitride film 124 and a polysilicon film 125 are sequentially formed on the entire surface of the substrate 110.

次に、図６（ｃ）では、電荷保持部１０２の形成領域のみを覆うレジストパターン（不図示）を形成した後、ポリシリコン膜１２５に対してエッチングを行う。これにより、電荷保持部１０２の形成領域のみにポリシリコン膜１２５が残る。続いて、シリコン窒化膜１２４に対してエッチングを行う。その後、レジストパターン（不図示）を除去する。しかる後に、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第１の実施形態における固体撮像装置が形成される。   Next, in FIG. 6C, after forming a resist pattern (not shown) that covers only the formation region of the charge holding portion 102, the polysilicon film 125 is etched. As a result, the polysilicon film 125 remains only in the region where the charge holding portion 102 is formed. Subsequently, the silicon nitride film 124 is etched. Thereafter, the resist pattern (not shown) is removed. Thereafter, the solid-state imaging device according to the first embodiment is formed through steps for forming an interlayer insulating film, contact holes, various wiring layers, and the like.

図７は、第１の実施形態における電荷保持部１０２の概略断面図である。
第１の実施形態における電荷保持部１０２において、シリコン酸化膜１１７は、下部電極であるｎ+層１１５と、第１の導電膜であるポリシリコン膜１１８との間で第１の誘電体膜として機能する。シリコン窒化膜１２４は、第１の導電膜であるポリシリコン膜１１８と、第２の導電膜であるポリシリコン膜１２５との間で第２の誘電体膜として機能する。また、各構成部の主な膜厚としては、例えば、シリコン酸化膜１１７は１５．５ｎｍ程度、シリコン窒化膜１２１は５０．０ｎｍ程度、シリコン窒化膜１２４は１０ｎｍ程度である。また、製造プロセスによっては、シリコン窒化膜１２１とシリコン窒化膜１２４との間にシリコン酸化膜が形成される場合もある。このシリコン酸化膜は、例えば、膜厚２．０ｎｍ程度である。なお、本実施形態では、電荷保持部１０２の上部電極を２層構造（ポリシリコン膜１１８及び１２５）で形成しているため、接続によって容量を増加させることが可能である。 FIG. 7 is a schematic cross-sectional view of the charge holding unit 102 in the first embodiment.
In the charge holding unit 102 in the first embodiment, the silicon oxide film 117 is used as a first dielectric film between the n + layer 115 that is the lower electrode and the polysilicon film 118 that is the first conductive film. Function. The silicon nitride film 124 functions as a second dielectric film between the polysilicon film 118 that is the first conductive film and the polysilicon film 125 that is the second conductive film. The main film thickness of each component is, for example, about 15.5 nm for the silicon oxide film 117, about 50.0 nm for the silicon nitride film 121, and about 10 nm for the silicon nitride film 124. Further, depending on the manufacturing process, a silicon oxide film may be formed between the silicon nitride film 121 and the silicon nitride film 124. This silicon oxide film has a thickness of about 2.0 nm, for example. In this embodiment, since the upper electrode of the charge holding portion 102 is formed with a two-layer structure (polysilicon films 118 and 125), the capacitance can be increased by connection.

第１の実施形態における固体撮像装置の製造方法では、図６（ｃ）に示すように、転送ＭＯＳトランジスタＴｘ−ＭＯＳのゲート電極は、ポリシリコン膜１１８で形成されており、電荷保持部１０２の電極を形成するポリシリコン膜１１８（第１の導電膜）と同一の工程（図５（ａ））で形成される。   In the method of manufacturing the solid-state imaging device according to the first embodiment, as shown in FIG. 6C, the gate electrode of the transfer MOS transistor Tx-MOS is formed of the polysilicon film 118, and the charge holding unit 102 It is formed in the same process (FIG. 5A) as the polysilicon film 118 (first conductive film) for forming the electrode.

第１の実施形態によれば、転送ＭＯＳトランジスタＴｘ−ＭＯＳのゲート電極を、電荷保持部１０２の第１の導電膜であるポリシリコン膜１１８と同一の工程で形成するようにしたので、ＭＯＳ型トランジスタを有する画素を備えた固体撮像装置の製造プロセスを簡素なものにして、当該固体撮像装置の生産性の向上を実現することができる。   According to the first embodiment, since the gate electrode of the transfer MOS transistor Tx-MOS is formed in the same process as the polysilicon film 118 which is the first conductive film of the charge holding unit 102, the MOS type It is possible to simplify the manufacturing process of a solid-state imaging device including a pixel having a transistor and to improve the productivity of the solid-state imaging device.

（第２の実施形態）
図８及び図９は、本発明の第２の実施形態における固体撮像装置の製造方法を示す概略断面図である。ここで、図８及び図９には、図１に示したＩ−Ｉにおける断面図示す。また、図８及び図９において、画素信号生成部４００の形成領域に形成されるｐチャネルＭＯＳ電界効果トランジスタ（ＰＭＯＳトランジスタ）は、例えば、図３に示す４２１〜４２６を構成するものに対応する。 (Second Embodiment)
8 and 9 are schematic cross-sectional views illustrating a method for manufacturing a solid-state imaging device according to the second embodiment of the present invention. 8 and 9 are cross-sectional views taken along the line II shown in FIG. 8 and 9, the p-channel MOS field effect transistors (PMOS transistors) formed in the formation region of the pixel signal generator 400 correspond to, for example, those constituting 421 to 426 shown in FIG.

図８（ａ）の工程について、以下に説明する。
まず、半導体基板２１０の画素１００の形成領域にＰ-領域からなるＰウエル層２１１を形成するとともに、半導体基板２１０の画素信号生成部４００の形成領域にｎ-領域からなるＮウエル層２１２を形成する。そして、電荷保持部１０２の形成領域、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域、画素信号生成部４００の形成領域を画定するための素子分離部形成領域にトレンチを形成する。そして、画素１００の形成領域のトレンチの内壁面に不純物を導入し、Ｐ+層２１３を形成する。このｐ+層２１３は、チャネルストップ領域として機能する。 The process of FIG. 8A will be described below.
First, a P well layer 211 made of a P − region is formed in the formation region of the pixel 100 of the semiconductor substrate 210, and an N well layer 212 made of an n − region is formed in the formation region of the pixel signal generation unit 400 of the semiconductor substrate 210. To do. Then, a trench is formed in the formation region of the charge holding unit 102, the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, and the element isolation unit formation region for defining the formation region of the pixel signal generation unit 400. Then, impurities are introduced into the inner wall surface of the trench in the formation region of the pixel 100 to form the P + layer 213. This p + layer 213 functions as a channel stop region.

続いて、各形成領域を画定するために、前記トレンチを埋める例えばシリコン酸化膜からなる素子分離部２１４を形成する。ここで、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域と画素信号生成部４００の形成領域とを画定する素子分離部２１４は、図１の素子分離部１０５に相当する。また、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域と電荷保持部１０２の形成領域とを画定する素子分離部２１４は、図１の素子分離部１０３に相当する。   Subsequently, in order to define each formation region, an element isolation portion 214 made of, for example, a silicon oxide film filling the trench is formed. Here, the element isolation unit 214 that defines the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the pixel signal generation unit 400 corresponds to the element isolation unit 105 of FIG. The element isolation unit 214 that defines the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the charge holding unit 102 corresponds to the element isolation unit 103 in FIG.

続いて、電荷保持部１０２の形成領域の半導体基板２１０表面に不純物を導入し、ｎ+層２１５を形成する。このｎ+層２１５は、下部電極として機能する。続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域における半導体基板２１０表面の所定の領域（埋め込み型の光電変換部１０１の形成領域）にｎ-層２１６を形成する。続いて、半導体基板２１０上にシリコン酸化膜２１７、シリコン窒化膜２１８及びポリシリコン膜２１９を順次形成する。 Subsequently, impurities are introduced into the surface of the semiconductor substrate 210 in the formation region of the charge holding portion 102 to form an n + layer 215. This n + layer 215 functions as a lower electrode. Subsequently, an n − layer 216 is formed in a predetermined region (formation region of the embedded photoelectric conversion unit 101) on the surface of the semiconductor substrate 210 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS. Subsequently, a silicon oxide film 217, a silicon nitride film 218, and a polysilicon film 219 are sequentially formed on the semiconductor substrate 210.

次に、図８（ｂ）では、電荷保持部１０２の形成領域を覆うレジストパターン（不図示）を形成した後、ポリシリコン膜２１９及びシリコン窒化膜２１８に対してエッチングを行う。これにより、電荷保持部１０２の形成領域にのみポリシリコン膜２１９及びシリコン窒化膜２１８が残る。その後、レジストパターン（不図示）を除去する。   Next, in FIG. 8B, after forming a resist pattern (not shown) that covers the formation region of the charge holding portion 102, the polysilicon film 219 and the silicon nitride film 218 are etched. As a result, the polysilicon film 219 and the silicon nitride film 218 remain only in the formation region of the charge holding portion 102. Thereafter, the resist pattern (not shown) is removed.

次に、図８（ｃ）では、基板２１０の全面にシリコン窒化膜２２０を形成する。   Next, in FIG. 8C, a silicon nitride film 220 is formed on the entire surface of the substrate 210.

次に、図９（ａ）では、電荷保持部１０２の形成領域を覆うレジストパターン（不図示）を形成した後、シリコン窒化膜２２０及びシリコン酸化膜２１７に対してエッチングを行う。その後、レジストパターン（不図示）を除去する。   Next, in FIG. 9A, after forming a resist pattern (not shown) covering the formation region of the charge holding portion 102, the silicon nitride film 220 and the silicon oxide film 217 are etched. Thereafter, the resist pattern (not shown) is removed.

次に、図９（ｂ）では、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域及び画素信号生成部４００の形成領域にシリコン酸化膜２２１を形成する。続いて、基板２１０の全面にポリシリコン膜２２２を形成する。   Next, in FIG. 9B, a silicon oxide film 221 is formed in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the pixel signal generation unit 400. Subsequently, a polysilicon film 222 is formed on the entire surface of the substrate 210.

次に、図９（ｃ）では、転送ＭＯＳトランジスタＴｘ−ＭＯＳ及び画素信号生成部４００におけるＭＯＳトランジスタのゲート電極の形成領域、並びに電荷保持部１０２の形成領域を覆うレジストパターン（不図示）を形成した後、ポリシリコン膜２２２及びシリコン酸化膜２１７に対してエッチングを行って、転送ＭＯＳトランジスタＴｘ−ＭＯＳ及び画素信号生成部４００におけるＭＯＳトランジスタのゲート電極となるポリシリコン膜２２２を作成する。その後、レジストパターン（不図示）を除去する。   Next, in FIG. 9C, a resist pattern (not shown) that covers the transfer MOS transistor Tx-MOS and the gate electrode formation region of the MOS transistor in the pixel signal generation unit 400 and the formation region of the charge holding unit 102 is formed. After that, the polysilicon film 222 and the silicon oxide film 217 are etched to form the polysilicon film 222 that becomes the gate electrode of the MOS transistor in the transfer MOS transistor Tx-MOS and the pixel signal generation unit 400. Thereafter, the resist pattern (not shown) is removed.

続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域におけるポリシリコン膜２２２の画素信号生成部４００の形成領域側の半導体基板２１０表面に不純物を導入し、ｎ-層２２３を形成する。続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域におけるポリシリコン膜２２２の電荷保持部１０２の形成領域側の半導体基板２１０表面に不純物を導入し、ｐ+層２２４を形成する。このｐ+層２２４は、埋め込み型構造の光電変換部（フォトダイオード）１０１における暗電流の発生を防止するために機能する。 Subsequently, an impurity is introduced into the surface of the semiconductor substrate 210 on the formation region side of the pixel signal generation unit 400 of the polysilicon film 222 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, thereby forming the n − layer 223. . Subsequently, impurities are introduced into the surface of the semiconductor substrate 210 on the formation region side of the charge holding portion 102 of the polysilicon film 222 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, thereby forming the p + layer 224. The p + layer 224 functions to prevent the occurrence of dark current in the embedded type photoelectric conversion unit (photodiode) 101.

続いて、画素信号生成部４００の形成領域におけるＰＭＯＳトランジスタ形成領域に不純物を導入し、ｐ+層２２５を形成する。このｐ+層２２５は、ＰＭＯＳトランジスタにおけるソース／ドレインとして機能する。また、他のＮＭＯＳトランジスタ形成領域に対しても不純物を導入してｎ+層を形成し、ＮＭＯＳトランジスタにおけるソース／ドレインを形成する。しかる後に、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第２の実施形態における固体撮像装置が形成される。 Subsequently, impurities are introduced into the PMOS transistor formation region in the formation region of the pixel signal generation unit 400 to form the p + layer 225. This p + layer 225 functions as a source / drain in the PMOS transistor. Impurities are also introduced into other NMOS transistor formation regions to form n + layers to form source / drains in the NMOS transistors. Thereafter, the solid-state imaging device according to the second embodiment is formed through steps for forming an interlayer insulating film, contact holes, various wiring layers, and the like.

図１０は、第２の実施形態における電荷保持部１０２の概略断面図である。
第２の実施形態における電荷保持部１０２において、シリコン酸化膜２１７及びシリコン窒化膜２１８は、下部電極であるｎ+層２１５と、第１の導電膜であるポリシリコン膜２１９との間で第１の誘電体膜として機能する。シリコン窒化膜２２０は、第１の導電膜であるポリシリコン膜２１９と、第２の導電膜であるポリシリコン膜２２２との間で第２の誘電体膜として機能する。また、各構成部の主な膜厚としては、例えば、シリコン酸化膜２１７は２．０ｎｍ程度、シリコン窒化膜２１８は１０．０ｎｍ程度、シリコン窒化膜２２０は１０．０ｎｍ程度である。なお、本実施形態では、電荷保持部１０２の上部電極を２層構造（ポリシリコン膜２１９及び２２２）で形成しているため、接続によって容量を増加させることが可能である。 FIG. 10 is a schematic cross-sectional view of the charge holding unit 102 in the second embodiment.
In the charge holding unit 102 in the second embodiment, the silicon oxide film 217 and the silicon nitride film 218 are first between the n + layer 215 that is the lower electrode and the polysilicon film 219 that is the first conductive film. It functions as a dielectric film. The silicon nitride film 220 functions as a second dielectric film between the polysilicon film 219 that is the first conductive film and the polysilicon film 222 that is the second conductive film. The main film thickness of each component is, for example, about 2.0 nm for the silicon oxide film 217, about 10.0 nm for the silicon nitride film 218, and about 10.0 nm for the silicon nitride film 220. In this embodiment, since the upper electrode of the charge holding portion 102 is formed with a two-layer structure (polysilicon films 219 and 222), the capacitance can be increased by connection.

第２の実施形態における固体撮像装置の製造方法では、図９（ｃ）に示すように、転送ＭＯＳトランジスタＴｘ−ＭＯＳのゲート電極は、ポリシリコン膜２２２で形成されており、電荷保持部１０２の電極を形成するポリシリコン膜２２２（第２の導電膜）と同一の工程（図９（ｂ））で形成される。   In the method of manufacturing the solid-state imaging device according to the second embodiment, as shown in FIG. 9C, the gate electrode of the transfer MOS transistor Tx-MOS is formed of the polysilicon film 222, and the charge holding unit 102 It is formed in the same process (FIG. 9B) as the polysilicon film 222 (second conductive film) for forming the electrode.

第２の実施形態によれば、転送ＭＯＳトランジスタＴｘ−ＭＯＳのゲート電極を、電荷保持部１０２の第２の導電膜であるポリシリコン膜２２２と同一の工程で形成するようにしたので、ＭＯＳ型トランジスタを有する画素を備えた固体撮像装置の製造プロセスを簡素なものにして、当該固体撮像装置の生産性の向上を実現することができる。   According to the second embodiment, since the gate electrode of the transfer MOS transistor Tx-MOS is formed in the same process as the polysilicon film 222 which is the second conductive film of the charge holding unit 102, the MOS type It is possible to simplify the manufacturing process of a solid-state imaging device including a pixel having a transistor and to improve the productivity of the solid-state imaging device.

（第３の実施形態）
図１１及び図１２は、本発明の第２の実施形態における固体撮像装置の製造方法を示す概略断面図である。ここで、図１１及び図１２には、図１に示したＩ−Ｉにおける断面図示す。また、図１１及び図１２において、画素信号生成部４００の形成領域に形成されるｐチャネルＭＯＳ電界効果トランジスタ（ＰＭＯＳトランジスタ）は、例えば、図３に示す４２１〜４２６を構成するものに対応する。 (Third embodiment)
11 and 12 are schematic cross-sectional views illustrating a method for manufacturing a solid-state imaging device according to the second embodiment of the present invention. Here, in FIG.11 and FIG.12, sectional drawing in II shown in FIG. 1 is shown. 11 and 12, the p-channel MOS field effect transistors (PMOS transistors) formed in the formation region of the pixel signal generation unit 400 correspond to, for example, those constituting 421 to 426 shown in FIG.

図１１（ａ）の工程について、以下に説明する。
まず、半導体基板３１０の画素１００の形成領域にＰ-領域からなるＰウエル層３１１を形成するとともに、半導体基板３１０の画素信号生成部４００の形成領域にｎ-領域からなるＮウエル層３１２を形成する。そして、電荷保持部１０２の形成領域、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域、画素信号生成部４００の形成領域を画定するための素子分離部形成領域にトレンチを形成する。そして、画素１００の形成領域のトレンチの内壁面に不純物を導入し、Ｐ+層３１３を形成する。このｐ+層３１３は、チャネルストップ領域として機能する。 The process of FIG. 11A will be described below.
First, a P well layer 311 made of a P − region is formed in the formation region of the pixel 100 of the semiconductor substrate 310, and an N well layer 312 made of an n − region is formed in the formation region of the pixel signal generation unit 400 of the semiconductor substrate 310. To do. Then, a trench is formed in the formation region of the charge holding unit 102, the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, and the element isolation unit formation region for defining the formation region of the pixel signal generation unit 400. Then, impurities are introduced into the inner wall surface of the trench in the formation region of the pixel 100 to form a P + layer 313. This p + layer 313 functions as a channel stop region.

続いて、各形成領域を画定するために、前記トレンチを埋める例えばシリコン酸化膜からなる素子分離部３１４を形成する。ここで、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域と画素信号生成部４００の形成領域とを画定する素子分離部３１４は、図１の素子分離部１０５に相当する。また、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域と電荷保持部１０２の形成領域とを画定する素子分離部３１４は、図１の素子分離部１０３に相当する。   Subsequently, in order to demarcate each formation region, an element isolation portion 314 made of, for example, a silicon oxide film filling the trench is formed. Here, the element isolation unit 314 that defines the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the pixel signal generation unit 400 corresponds to the element isolation unit 105 of FIG. The element isolation unit 314 that defines the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the charge holding unit 102 corresponds to the element isolation unit 103 in FIG.

続いて、電荷保持部１０２の形成領域の半導体基板３１０表面に不純物を導入し、ｎ+層３１５を形成する。このｎ+層３１５は、下部電極として機能する。続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域における半導体基板３１０表面の所定の領域（埋め込み型の光電変換部１０１の形成領域）にｎ-層３１６を形成する。 Subsequently, impurities are introduced into the surface of the semiconductor substrate 310 in the formation region of the charge holding portion 102 to form an n + layer 315. This n + layer 315 functions as a lower electrode. Subsequently, an n − layer 316 is formed in a predetermined region (formation region of the embedded photoelectric conversion unit 101) on the surface of the semiconductor substrate 310 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS.

続いて、半導体基板３１０上にシリコン酸化膜３１７、ポリシリコン膜３１８を順次形成し、各形成領域において、これらを所定形状にパターニングする。これにより、電荷保持部１０２の形成領域には電極となるポリシリコン膜３１８が形成され、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域、画素信号生成部４００の形成領域には、ゲート電極となるポリシリコン膜３１８が形成される。   Subsequently, a silicon oxide film 317 and a polysilicon film 318 are sequentially formed on the semiconductor substrate 310, and these are patterned into a predetermined shape in each formation region. As a result, a polysilicon film 318 serving as an electrode is formed in the formation region of the charge holding unit 102, and the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS and the formation region of the pixel signal generation unit 400 are gated. A polysilicon film 318 to be an electrode is formed.

続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域におけるポリシリコン膜３１８の画素信号生成部４００の形成領域側の半導体基板３１０表面に不純物を導入し、ｎ-層３１９を形成する。続いて、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域におけるポリシリコン膜３１８の電荷保持部１０２の形成領域側の半導体基板３１０表面に不純物を導入し、ｐ+層３２０を形成する。このｐ+層３２０は、埋め込み型構造の光電変換部（フォトダイオード）１０１における暗電流の発生を防止するために機能する。 Subsequently, impurities are introduced into the surface of the semiconductor substrate 310 on the formation region side of the pixel signal generation unit 400 of the polysilicon film 318 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, thereby forming an n − layer 319. . Subsequently, an impurity is introduced into the surface of the semiconductor substrate 310 on the formation region side of the charge holding portion 102 of the polysilicon film 318 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, thereby forming the p + layer 320. The p + layer 320 functions to prevent the occurrence of dark current in the buried type photoelectric conversion unit (photodiode) 101.

次に、図１１（ｂ）では、基板３１０の全面にシリコン窒化膜３２１、シリコン酸化膜３２２を順次形成する。   Next, in FIG. 11B, a silicon nitride film 321 and a silicon oxide film 322 are sequentially formed on the entire surface of the substrate 310.

次に、図１１（ｃ）では、シリコン酸化膜３２２に対してエッチングを行う。これにより、各形成領域のポリシリコン膜３１８の側壁にのみシリコン酸化膜３２２が残る。続いて、電荷保持部１０２の形成領域及びｎ-層３１６の上方を覆うレジストパターン（不図示）を形成した後、シリコン窒化膜３２１に対してエッチングを行う。その後、レジストパターン（不図示）を除去する。 Next, in FIG. 11C, the silicon oxide film 322 is etched. As a result, the silicon oxide film 322 remains only on the side wall of the polysilicon film 318 in each formation region. Subsequently, after forming a resist pattern (not shown) covering the formation region of the charge holding portion 102 and the n − layer 316, the silicon nitride film 321 is etched. Thereafter, the resist pattern (not shown) is removed.

この結果、光電変換部１０１及び転送ＭＯＳトランジスタＴｘ−ＭＯＳの形成領域には、ｎ-層３１６の上方を覆うようにシリコン窒化膜３２１が形成され、ポリシリコン膜３１８の両方の側壁には、シリコン窒化膜３２１及びシリコン酸化膜３２２が残る。ここで、ｎ-層３１６の上方を覆うように形成されたシリコン窒化膜３２１は、埋め込み型構造の光電変換部（フォトダイオード）１０１の受光面を覆うものである。そして、このシリコン窒化膜３２１は、外部から入射した入射光の半導体基板３１０の界面での反射を低減し、入射光を半導体基板３１０内部の埋め込み型構造の光電変換部（フォトダイオード）１０１へ効率良く入射させるための反射防止膜として機能するものである。また、電荷保持部１０２の形成領域には、ポリシリコン膜３１８の両方の側壁にのみシリコン窒化膜３２１を介してシリコン酸化膜３２２が残る。また、画素信号生成部４００の形成領域には、ポリシリコン膜３１８の側壁にのみシリコン窒化膜３２１及びシリコン酸化膜３２２が残る。 As a result, the silicon nitride film 321 is formed so as to cover the upper part of the n − layer 316 in the formation region of the photoelectric conversion unit 101 and the transfer MOS transistor Tx-MOS, and silicon is formed on both sidewalls of the polysilicon film 318. The nitride film 321 and the silicon oxide film 322 remain. Here, the silicon nitride film 321 formed so as to cover the upper portion of the n − layer 316 covers the light receiving surface of the photoelectric conversion unit (photodiode) 101 having a buried structure. The silicon nitride film 321 reduces reflection of incident light incident from the outside at the interface of the semiconductor substrate 310, and efficiently transmits the incident light to the embedded type photoelectric conversion portion (photodiode) 101 inside the semiconductor substrate 310. It functions as an anti-reflective film for good incidence. Further, the silicon oxide film 322 remains only on both sidewalls of the polysilicon film 318 via the silicon nitride film 321 in the formation region of the charge holding portion 102. Further, the silicon nitride film 321 and the silicon oxide film 322 remain only on the side wall of the polysilicon film 318 in the formation region of the pixel signal generation unit 400.

次に、図１２（ａ）では、基板３１０の全面にポリシリコン膜３２３を形成する。   Next, in FIG. 12A, a polysilicon film 323 is formed on the entire surface of the substrate 310.

次に、図１２（ｂ）では、電荷保持部１０２の形成領域のみを覆うレジストパターン（不図示）を形成した後、ポリシリコン膜３２３に対してエッチングを行う。これにより、電荷保持部１０２の形成領域のみにポリシリコン膜３２３が残る。その後、レジストパターン（不図示）を除去する。続いて、画素信号生成部４００の形成領域におけるＰＭＯＳトランジスタ形成領域に不純物を導入し、ｐ+層３２４を形成する。このｐ+層３２４は、ＰＭＯＳトランジスタにおけるソース／ドレインとして機能する。また、他のＮＭＯＳトランジスタ形成領域に対しても不純物を導入してｎ+層を形成し、ＮＭＯＳトランジスタにおけるソース／ドレインを形成する。しかる後に、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第３の実施形態における固体撮像装置が形成される。 Next, in FIG. 12B, after forming a resist pattern (not shown) that covers only the formation region of the charge holding portion 102, the polysilicon film 323 is etched. As a result, the polysilicon film 323 remains only in the formation region of the charge holding portion 102. Thereafter, the resist pattern (not shown) is removed. Subsequently, impurities are introduced into the PMOS transistor formation region in the formation region of the pixel signal generation unit 400 to form the p + layer 324. The p + layer 324 functions as a source / drain in the PMOS transistor. Impurities are also introduced into other NMOS transistor formation regions to form n + layers to form source / drains in the NMOS transistors. Thereafter, the solid-state imaging device according to the third embodiment is formed through steps for forming an interlayer insulating film, contact holes, various wiring layers, and the like.

図１３は、第３の実施形態における電荷保持部１０２の概略断面図である。
第３の実施形態における電荷保持部１０２において、シリコン酸化膜３１７は、下部電極であるｎ+層３１５と、第１の導電膜であるポリシリコン膜３１８との間で第１の誘電体膜として機能する。シリコン窒化膜３２１は、第１の導電膜であるポリシリコン膜３１８と、第２の導電膜であるポリシリコン膜３２３との間で第２の誘電体膜として機能する。また、各構成部の主な膜厚としては、例えば、シリコン酸化膜３１７は１５．５ｎｍ程度、シリコン窒化膜３２１は４０．０ｎｍ程度である。なお、本実施形態では、電荷保持部１０２の上部電極を２層構造（ポリシリコン膜３１５及び３２１）で形成しているため、接続によって容量を増加させることが可能である。 FIG. 13 is a schematic cross-sectional view of the charge holding unit 102 in the third embodiment.
In the charge holding unit 102 in the third embodiment, the silicon oxide film 317 is used as a first dielectric film between the n + layer 315 that is the lower electrode and the polysilicon film 318 that is the first conductive film. Function. The silicon nitride film 321 functions as a second dielectric film between the polysilicon film 318 as the first conductive film and the polysilicon film 323 as the second conductive film. The main film thickness of each component is, for example, about 15.5 nm for the silicon oxide film 317 and about 40.0 nm for the silicon nitride film 321. In the present embodiment, since the upper electrode of the charge holding portion 102 is formed with a two-layer structure (polysilicon films 315 and 321), the capacitance can be increased by connection.

第３の実施形態における固体撮像装置の製造方法では、図１２（ｂ）に示すように、埋め込み型構造の光電変換部（フォトダイオード）１０１の受光面を覆うように形成され、外部から入射した入射光の半導体基板３１０の界面での反射を防止する反射防止膜は、シリコン窒化膜３２１で形成されており、電荷保持部１０２において第２の誘電体膜として機能するシリコン窒化膜３２１と同一の工程（図１１（ｃ））で形成される。なお、前記反射防止膜は、電荷保持部１０２において第１の誘電体膜と同一の工程で形成される形態も本発明に含まれる。   In the method of manufacturing the solid-state imaging device according to the third embodiment, as shown in FIG. 12B, the solid-state imaging device is formed so as to cover the light receiving surface of the embedded type photoelectric conversion unit (photodiode) 101 and is incident from the outside. The antireflection film that prevents reflection of incident light at the interface of the semiconductor substrate 310 is formed of a silicon nitride film 321, which is the same as the silicon nitride film 321 that functions as the second dielectric film in the charge holding portion 102. It is formed in the process (FIG. 11C). The present invention includes a form in which the antireflection film is formed in the same process as the first dielectric film in the charge holding portion 102.

第３の実施形態によれば、転送ＭＯＳトランジスタＴｘ−ＭＯＳのゲート電極を、電荷保持部１０２の第１の導電膜であるポリシリコン膜３１８と同一の工程で形成するとともに、光電変換部１０１の上方を覆い、半導体基板３１０の界面での入射光の反射を防止する反射防止膜を、電荷保持部１０２において第２の誘電体膜として機能するシリコン窒化膜３２１と同一の工程で形成するようにしたので、第１の実施形態における効果に加え、埋め込み型構造で形成された光電変換部（フォトダイオード）１０１へ入射光を効率良く入射させることができる。また、ＭＯＳトランジスタをＬＤＤ構造とするために、ゲート電極に形成されるサイドウォールを形成するシリコン窒化膜を、付加容量を形成するための誘電体膜として用いることも可能である。更に、反射防止膜とサイドウォールを形成するシリコン窒化膜を同一工程で形成しても良い。   According to the third embodiment, the gate electrode of the transfer MOS transistor Tx-MOS is formed in the same process as the polysilicon film 318 which is the first conductive film of the charge holding unit 102 and the photoelectric conversion unit 101 An antireflection film that covers the upper portion and prevents reflection of incident light at the interface of the semiconductor substrate 310 is formed in the same process as the silicon nitride film 321 that functions as the second dielectric film in the charge holding portion 102. Therefore, in addition to the effects of the first embodiment, incident light can be efficiently incident on the photoelectric conversion unit (photodiode) 101 formed with a buried structure. Further, in order to make the MOS transistor have an LDD structure, a silicon nitride film forming a sidewall formed on the gate electrode can be used as a dielectric film for forming an additional capacitor. Furthermore, the antireflection film and the silicon nitride film forming the sidewall may be formed in the same process.

（第４の実施形態）
図１４は、本発明の第４の実施形態によるスチルビデオカメラの構成例を示すブロック図である。図１４に基づいて、第１及び第２の実施形態の固体撮像装置をスチルビデオカメラに適用した場合の一例について詳述する。ここで、第１及び第２の実施形態の固体撮像装置は、固体撮像素子５４及び撮像信号処理回路５５に対応する。 (Fourth embodiment)
FIG. 14 is a block diagram showing a configuration example of a still video camera according to the fourth embodiment of the present invention. Based on FIG. 14, an example when the solid-state imaging devices of the first and second embodiments are applied to a still video camera will be described in detail. Here, the solid-state imaging devices of the first and second embodiments correspond to the solid-state imaging device 54 and the imaging signal processing circuit 55.

図１４において、５１はレンズのプロテクトとメインスイッチを兼ねるバリア、５２は被写体の光学像を固体撮像素子５４に結像させるレンズ、５３はレンズ５２を通った光量を可変するための絞り及びシャッタ、５４はレンズ５２で結像された被写体を画像信号として取り込むための固体撮像素子、５５は固体撮像素子５４より出力される撮像信号（画像信号）をアナログ信号処理する撮像信号処理回路、５６は撮像信号処理回路５５より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換部、５７はＡ／Ｄ変換部５６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、５８は固体撮像素子５４、撮像信号処理回路５５、Ａ／Ｄ変換部５６、信号処理部５７に、各種タイミング信号を出力するタイミング発生部、５９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、６０は画像データを一時的に記憶する為のメモリ部、６１は記録媒体６２に記録又は読み出しを行うためのインタフェース部、６２は画像データの記録又は読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、６３は外部コンピュータ等と通信する為のインタフェース部である。   In FIG. 14, 51 is a barrier that serves as a lens switch and a main switch, 52 is a lens that forms an optical image of a subject on the solid-state image sensor 54, 53 is a diaphragm and shutter for changing the amount of light that has passed through the lens 52, Reference numeral 54 denotes a solid-state imaging device for capturing the subject imaged by the lens 52 as an image signal, 55 denotes an imaging signal processing circuit that performs analog signal processing on an imaging signal (image signal) output from the solid-state imaging device 54, and 56 denotes imaging. An A / D converter that performs analog-digital conversion of the image signal output from the signal processing circuit 55, and 57 is a signal process that performs various corrections on the image data output from the A / D converter 56 and compresses the data. And 58 output various timing signals to the solid-state imaging device 54, the imaging signal processing circuit 55, the A / D conversion unit 56, and the signal processing unit 57. An imming generator 59 is an overall control / arithmetic unit for controlling various operations and the entire still video camera, 60 is a memory unit for temporarily storing image data, and 61 is for recording or reading on a recording medium 62 An interface unit 62 is a detachable recording medium such as a semiconductor memory for recording or reading image data, and 63 is an interface unit for communicating with an external computer or the like.

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア５１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換部５６などの撮像系回路の電源がオンされる。それから、露光量を制御する為に、全体制御・演算部５９は絞り５３を開放にし、固体撮像素子５４から出力された信号は撮像信号処理回路５５を介してＡ／Ｄ変換部５６で変換された後、信号処理部５７に入力される。そのデータを基に露出の演算を全体制御・演算部５９で行う。この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部５９は絞り５３を制御する。 Next, the operation of the still video camera at the time of shooting in the above configuration will be described.
When the barrier 51 is opened, the main power supply is turned on, then the control system power supply is turned on, and the power supply of the imaging system circuit such as the A / D converter 56 is turned on. Then, in order to control the exposure amount, the overall control / calculation unit 59 opens the diaphragm 53, and the signal output from the solid-state imaging device 54 is converted by the A / D conversion unit 56 via the imaging signal processing circuit 55. After that, the signal is input to the signal processing unit 57. Based on the data, the exposure calculation is performed by the overall control / calculation unit 59. The brightness is determined based on the result of the photometry, and the overall control / calculation unit 59 controls the diaphragm 53 according to the result.

次に、固体撮像素子５４から出力された信号を基に、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部５９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に、シャッタ５３を開いて本露光が始まる。露光が終了すると、固体撮像素子５４から出力された画像信号は撮像信号処理回路５５を介してＡ／Ｄ変換部５６でＡ／Ｄ変換され、信号処理部５７を通り全体制御・演算部５９によりメモリ部６０に書き込まれる。その後、メモリ部６０に蓄積されたデータは、全体制御・演算部５９の制御により記録媒体制御Ｉ／Ｆ部６１を通り半導体メモリ等の着脱可能な記録媒体６２に記録される。また、外部Ｉ／Ｆ部６３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。   Next, based on the signal output from the solid-state image sensor 54, the high frequency component is extracted and the distance to the subject is calculated by the overall control / calculation unit 59. Thereafter, the lens is driven to determine whether or not it is in focus. When it is determined that the lens is not in focus, the lens is driven again to perform distance measurement. Then, after the in-focus state is confirmed, the shutter 53 is opened and the main exposure is started. When the exposure ends, the image signal output from the solid-state image sensor 54 is A / D converted by the A / D converter 56 via the imaging signal processing circuit 55, passes through the signal processor 57, and is controlled by the overall control / arithmetic unit 59. It is written in the memory unit 60. Thereafter, the data stored in the memory unit 60 is recorded on a removable recording medium 62 such as a semiconductor memory through the recording medium control I / F unit 61 under the control of the overall control / arithmetic unit 59. Further, the image may be processed by directly entering the computer or the like through the external I / F unit 63.

タイミング発生部５８は、図４の電位φｒｅｓ、φｔｘ、φｔｙ、φｓｅｌ、φＣｔｓＦＤ、φＣｔｎ、φＣｔｓＰＤ等の信号を制御する。   The timing generator 58 controls signals such as the potentials φres, φtx, φty, φsel, φCtsFD, φCtn, and φCtsPD in FIG.

（第５の実施形態）
図１５は、本発明の第５の実施形態によるビデオカメラの構成例を示すブロック図である。図１５に基づいて、第１及び第２の実施形態の固体撮像装置をビデオカメラに適用した場合の一実施例について詳述する。ここで、第１及び第２の実施形態の固体撮像装置は、固体撮像素子３に対応する。 (Fifth embodiment)
FIG. 15 is a block diagram showing a configuration example of a video camera according to the fifth embodiment of the present invention. Based on FIG. 15, an example when the solid-state imaging device of the first and second embodiments is applied to a video camera will be described in detail. Here, the solid-state imaging devices of the first and second embodiments correspond to the solid-state imaging device 3.

１は撮影レンズで焦点調節を行うためのフォーカスレンズ１Ａ、ズーム動作を行うズームレンズ１Ｂ、結像用のレンズ１Ｃを備えている。２は絞り及びシャッタ、３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子、４は固体撮像素子３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。   Reference numeral 1 includes a focus lens 1A for performing focus adjustment using a photographing lens, a zoom lens 1B for performing a zoom operation, and an imaging lens 1C. 2 is a diaphragm and shutter, 3 is a solid-state image sensor that photoelectrically converts an object image formed on the imaging surface to convert it into an electrical image signal, and 4 is a sample-and-hold image signal output from the solid-state image sensor 3. Further, it is a sample hold circuit (S / H circuit) that amplifies the level, and outputs a video signal.

５はサンプルホールド回路４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路５から出力されたクロマ信号Ｃは、色信号補正回路２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。   A process circuit 5 performs predetermined processing such as gamma correction, color separation, and blanking processing on the video signal output from the sample hold circuit 4, and outputs a luminance signal Y and a chroma signal C. The chroma signal C output from the process circuit 5 is subjected to white balance and color balance correction by the color signal correction circuit 21 and output as color difference signals RY and BY.

また、プロセス回路５から出力された輝度信号Ｙと、色信号補正回路２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいはモニタ電子ビューファインダ（ＥＶＦ）等の電子ビューファインダへと供給される。   Also, the luminance signal Y output from the process circuit 5 and the color difference signals RY and BY output from the color signal correction circuit 21 are modulated by an encoder circuit (ENC circuit) 24, and are used as standard television signals. Is output. Then, it is supplied to a video recorder (not shown) or an electronic viewfinder such as a monitor electronic viewfinder (EVF).

次いで、６はアイリス制御回路で有り、サンプルホールド回路４から供給される映像信号に基づいてアイリス駆動回路７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り２の開口量を制御すべくｉｇメータ８を自動制御するものである。   Next, reference numeral 6 denotes an iris control circuit, which controls the iris driving circuit 7 based on the video signal supplied from the sample and hold circuit 4 and opens the aperture 2 so that the level of the video signal becomes a predetermined value. The ig meter 8 is automatically controlled to control the amount.

１３及び１４は、サンプルホールド回路４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第１のバンドパスフィルタ１３（ＢＰＦ１）、及び第２のバンドパスフィルタ１４（ＢＰＦ２）から出力された信号は、ゲート回路１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路１６でピーク値が検出されてホールドされると共に、論理制御回路１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。   Reference numerals 13 and 14 denote different band-limited band pass filters (BPFs) for extracting high-frequency components necessary for performing focus detection from the video signal output from the sample hold circuit 4. The signals output from the first bandpass filter 13 (BPF1) and the second bandpass filter 14 (BPF2) are gated by the gate circuit 15 and the focus gate frame signal, respectively, and the peak value is detected by the peak detection circuit 16. Is detected and held, and input to the logic control circuit 17. This signal is called a focus voltage, and the focus is adjusted by this focus voltage.

また、１８はフォーカスレンズ１Ａの移動位置を検出するフォーカスエンコーダ、１９はズームレンズ１Ｂの焦点距離を検出するズームエンコーダ、２０は絞り２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路１７へと供給される。   Reference numeral 18 denotes a focus encoder that detects the moving position of the focus lens 1A, 19 denotes a zoom encoder that detects the focal length of the zoom lens 1B, and 20 denotes an iris encoder that detects the opening amount of the diaphragm 2. The detection values of these encoders are supplied to a logic control circuit 17 that performs system control.

論理制御回路１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ１３、１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ１Ａを駆動すべくフォーカス駆動回路９にフォーカスモーター１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。   The logic control circuit 17 performs focus detection by performing focus detection on the subject based on a video signal corresponding to the set focus detection area. That is, the peak value information of the high frequency components supplied from the respective band pass filters 13 and 14 is taken in, and the focus motor 10 is supplied to the focus driving circuit 9 to drive the focus lens 1A to a position where the peak value of the high frequency components is maximized. Control signals such as a rotation direction, a rotation speed, and rotation / stop are supplied and controlled.

ズーム駆動回路１１は、ズームが指示されると、ズームモーター１２を回転させる。ズームモーター１２が回転すると、ズームレンズ１Ｂが移動し、ズームが行われる。   The zoom drive circuit 11 rotates the zoom motor 12 when zooming is instructed. When the zoom motor 12 rotates, the zoom lens 1B moves and zooming is performed.

以上のように、第１〜第５の実施形態によれば、光電変換部１０１は、光電変換により電荷を生成して蓄積する。電荷保持部１０２は、トレンチ構造で形成されており、光電変換部１０１が電荷を生成して蓄積している期間において、光電変換部１０１からあふれ出る電荷を蓄積する。転送ＭＯＳトランジスタＴｘ−ＭＯＳは、光電変換部１０１に蓄積された電荷をソースフォロアアンプＳＦ−ＭＯＳに転送する第１の転送部である。転送ＭＯＳトランジスタＴｙ−ＭＯＳは、電荷保持部１０２に蓄積された電荷をソースフォロアアンプＳＦ−ＭＯＳに転送する第２の転送部である。   As described above, according to the first to fifth embodiments, the photoelectric conversion unit 101 generates and accumulates charges by photoelectric conversion. The charge holding unit 102 is formed in a trench structure, and accumulates charges overflowing from the photoelectric conversion unit 101 during a period in which the photoelectric conversion unit 101 generates and accumulates charges. The transfer MOS transistor Tx-MOS is a first transfer unit that transfers charges accumulated in the photoelectric conversion unit 101 to the source follower amplifier SF-MOS. The transfer MOS transistor Ty-MOS is a second transfer unit that transfers the charge accumulated in the charge holding unit 102 to the source follower amplifier SF-MOS.

なお、前述した実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。   The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１００ 画素、１０１ 光電変換部、１０２ 電荷保持部、１０３、１０５ 素子分離部、１１０ 半導体基板、１１１ Ｐウエル層、１１２ Ｎウエル層、１１３ Ｐ+層、１１４ 素子分離部、１１５ ｎ+層、１１６ ｎ-層、１１７ シリコン酸化膜、１１８ ポリシリコン膜、１１９ ｎ-層、１２０ ｐ+層、１２１ シリコン窒化膜、１２２ シリコン酸化膜、１２３ ｐ+層、１２４ シリコン窒化膜、１２５ ポリシリコン膜、Ｔｘ−ＭＯＳ 転送ＭＯＳトランジスタ、Ｔｙ−ＭＯＳ 転送ＭＯＳトランジスタ、ＲＥＳ−ＭＯＳ リセットＭＯＳトランジスタ、ＳＦ−ＭＯＳ ソースフォロアＭＯＳトランジスタ、ＳＥＬ−ＭＯＳ セレクトＭＯＳトランジスタ、４００ 画素信号生成部、４０１ 信号出力線、４１１〜４１３ ＭＯＳトランジスタ、４２１、４２２ 差動アンプ、４２３、４２４、４２６ アンプ、４２５ 加算器 100 pixels, 101 photoelectric conversion unit, 102 charge holding unit, 103, 105 element isolation unit, 110 semiconductor substrate, 111 P well layer, 112 N well layer, 113 P + layer, 114 element isolation unit, 115 n + layer, 116 n − layer, 117 silicon oxide film, 118 polysilicon film, 119 n − layer, 120 p + layer, 121 silicon nitride film, 122 silicon oxide film, 123 p + layer, 124 silicon nitride film, 125 polysilicon film, Tx -MOS transfer MOS transistor, Ty-MOS transfer MOS transistor, RES-MOS reset MOS transistor, SF-MOS source follower MOS transistor, SEL-MOS select MOS transistor, 400 pixel signal generation unit, 401 signal output line, 411-413 MOS Transistor, 421, 422 Differential amplifier, 423, 424, 426 amplifier, 425 adder

Claims (9)

電荷を蓄積する第１導電型の電荷蓄積領域を有する光電変換部と、
前記光電変換部から前記電荷があふれ出る場合に前記電荷を蓄積する第１導電型の半導体領域を有する電荷保持部と、
ゲート電極とゲート絶縁膜とを有するＭＯＳトランジスタと、
を含む固体撮像装置において、
前記電荷保持部は、前記半導体領域上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成された第１の導電膜と、前記第１の導電膜上に形成された第２の誘電体膜と、前記第２の誘電体膜上に形成された第２の導電膜とを有し、前記半導体領域と前記第１の導電膜とは容量を構成し、
前記ゲート絶縁膜は、前記第１の誘電体膜と同一の膜からなり、
前記ゲート電極は、前記第１の導電膜と同一の膜からなり、
前記第２の誘電体膜は、シリコン窒化膜からなり、前記光電変換部の上部にまで延在していることを特徴とする固体撮像装置。 A photoelectric conversion unit having a charge accumulation region of a first conductivity type for accumulating charges ;
A charge holding unit having a first conductivity type semiconductor region for storing the charge when the charge overflows from the photoelectric conversion unit;
A MOS transistor having a gate electrode and a gate insulating film;
In a solid-state imaging device including:
The charge holding portion includes: a first dielectric film formed on said semiconductor region, a first conductive film formed on the first dielectric film, formed on the first conductive film a second dielectric film, and a second conductive film formed over the second dielectric layer, said semiconductor region and said first conductive film forming the capacitor,
The gate insulating film is made of the same film as the first dielectric film,
The gate electrode is made of the same film as the first conductive film,
The solid-state imaging device, wherein the second dielectric film is made of a silicon nitride film and extends to an upper part of the photoelectric conversion unit. 前記ＭＯＳトランジスタは、サイドウォールを有し、
前記第２の誘電体膜は、前記サイドウォールと同一の膜からなることを特徴とする請求項１に記載の固体撮像装置。 The MOS transistor has a sidewall,
The solid-state imaging device according to claim 1 , wherein the second dielectric film is made of the same film as the sidewall. 前記サイドウォールは、更にシリコン酸化膜を含むことを特徴とする請求項２に記載の固体撮像装置。 The solid-state imaging device according to claim 2 , wherein the sidewall further includes a silicon oxide film. 前記ＭＯＳトランジスタは、前記光電変換部の電荷を転送するための転送ＭＯＳトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。 The MOS transistor is, the solid-state imaging device according to any one of claims 1 to 3, characterized in that a transfer MOS transistor for transferring charge of the photoelectric conversion unit. 前記ＭＯＳトランジスタは、前記光電変換部からの信号を処理するためのＭＯＳトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。 The MOS transistor is, the solid-state imaging device according to any one of claims 1 to 3, characterized in that the MOS transistors for processing signals from the photoelectric conversion unit. 請求項１乃至５のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置からの信号を処理する信号処理部と、
を有することを特徴とするカメラ。 A solid-state imaging device according to any one of claims 1 to 5 ,
A signal processing unit for processing a signal from the solid-state imaging device;
A camera characterized by comprising: 電荷を蓄積する第１導電型の電荷蓄積領域を有する光電変換部と、A photoelectric conversion unit having a charge accumulation region of a first conductivity type for accumulating charges;
前記光電変換部から前記電荷があふれ出る場合に前記電荷を蓄積する第１導電型の半導体領域を有する電荷保持部と、A charge holding unit having a first conductivity type semiconductor region for storing the charge when the charge overflows from the photoelectric conversion unit;
ゲート電極とゲート絶縁膜とを有するＭＯＳトランジスタと、A MOS transistor having a gate electrode and a gate insulating film;
を含む固体撮像装置の製造方法において、In a manufacturing method of a solid-state imaging device including:
前記半導体領域上に、第１の誘電体膜と、第１の導電膜と、第２の誘電体膜と、第２の導電膜とを、この順に形成し、前記電荷保持部を形成する工程と、Forming a first dielectric film, a first conductive film, a second dielectric film, and a second conductive film in this order on the semiconductor region to form the charge holding portion; When,
前記ゲート絶縁膜と、前記ゲート電極とを形成し、前記ＭＯＳトランジスタを形成する工程とForming the gate insulating film and the gate electrode, and forming the MOS transistor;
を有し、Have
前記第１の誘電体膜と前記ゲート絶縁膜は、同時に形成され、The first dielectric film and the gate insulating film are formed simultaneously,
前記第１の導電膜と前記ゲート電極は、同時に形成され、The first conductive film and the gate electrode are formed simultaneously,
前記第２の誘電体膜は、シリコン窒化膜からなり、前記光電変換部の上部にまで延在して形成されることを特徴とする固体撮像装置の製造方法。The method of manufacturing a solid-state imaging device, wherein the second dielectric film is formed of a silicon nitride film and extends to an upper portion of the photoelectric conversion unit. 前記ＭＯＳトランジスタは、サイドウォールを有し、The MOS transistor has a sidewall,
前記第２の誘電体膜は、前記サイドウォールと同時に形成されることを特徴とする請求項７に記載の固体撮像装置の製造方法。8. The method of manufacturing a solid-state imaging device according to claim 7, wherein the second dielectric film is formed simultaneously with the sidewall. 前記サイドウォールは、シリコン酸化膜を含むことを特徴とする請求項８に記載の固体撮像装置の製造方法。9. The method of manufacturing a solid-state imaging device according to claim 8, wherein the sidewall includes a silicon oxide film.
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