JP2008077782A - 記憶データ処理装置、記憶装置、記憶データ処理プログラム - Google Patents
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Abstract
【解決手段】所定のデータ長の第1ブロックを単位としてデータが配置され、且つ複数の第1ブロックで構成される第2ブロックを単位として第1ブロックが配置され、且つ第2ブロックに対応して第1ブロック長を持つ第3ブロックが配置される記憶媒体に対して少なくとも書き込み処理を行う記憶装置において、更新対象として指定された第2ブロック中の全ての第1ブロックのデータについてビット位置毎の演算を行い、該演算の結果を演算データとして出力する演算部と、演算部により出力された演算データを、更新対象に対応付けられた第3ブロックへ書き込む書き込み部とを備えた。
【選択図】図1
Description
本実施の形態においては、本発明の記憶データ処理装置及び記憶装置をハードディスク装置に適用した例について説明する。
本実施の形態においては、複数の冗長セクタデータをまとめて書き込むハードディスク装置について説明する。
本実施の形態においては、1つの区分にエラーセクタが2セクタ連続した場合であってもエラーセクタのデータを復元することができるハードディスク装置について説明する。
本実施の形態においては、1つの区分にエラーセクタが2セクタ連続した場合であってもエラーセクタのデータを復元することができ、かつ処理時間を短縮することができるハードディスク装置について説明する。
本実施の形態においては、データバッファやMPUの負荷を軽減するハードディスク装置について説明する。
本実施の形態においては、ユーザ領域の一部の範囲に冗長セクタを付加するハードディスク装置について説明する。
本実施の形態においては、区分毎にそのサイズを変えることができるハードディスク装置について説明する。
更新対象として指定された第2ブロック中の全ての第1ブロックのデータについてビット位置毎の演算を行い、該演算の結果を演算データとして出力する演算部と、
前記演算部により出力された演算データを、前記更新対象に対応付けられた第3ブロックへ書き込む書き込み部と
を備える記憶データ処理装置。
(付記2) 付記1に記載の記憶データ処理装置において、
前記演算部は、前記演算データを初期化し、前記更新対象中の各々の第1ブロックのデータを順次、前記演算の入力データとし、該入力データと前記演算データについてビット位置毎の演算を行い、該演算の結果を新たな演算データとして記憶し、該演算と該記憶を全ての前記入力データについて繰り返し、前記演算データを出力することを特徴とする記憶データ処理装置。
(付記3) 付記1または付記2に記載の記憶データ処理装置において、
更に、読み出し対象として指定された第1ブロックからデータを読み出し、該データの読み出しに失敗した場合、前記読み出しに失敗した第1ブロックをエラーブロックとし、前記読み出し対象を含む第2ブロック中の該エラーブロック以外の全ての第1ブロックのデータである正常データを読み出し、該第2ブロックに対応する第3ブロックのデータである冗長データを読み出す読み出し部を備え、
前記演算部は更に、前記正常データと前記冗長データについてビット位置毎の演算を行い、該演算の結果を前記エラーブロックのデータとすることを特徴とする記憶データ処理装置。
(付記4) 付記3に記載の記憶データ処理装置において、
前記演算部は、前記演算データを初期化し、各々の前記正常データと前記冗長データを順次、前記演算の入力データとし、該入力データと前記演算データについてビット位置毎の演算を行い、該演算の結果を新たな演算データとして記憶し、該演算と該記憶を全ての前記入力データについて繰り返し、前記演算データを出力することを特徴とする記憶データ処理装置。
(付記5) 付記1乃至付記4のいずれかに記載の記憶データ処理装置において、
前記演算部による演算は、順次演算を行う順序を変えても演算結果が変わらない演算であることを特徴とする記憶データ処理装置。
(付記6) 付記5に記載の記憶データ処理装置において、
前記演算部による演算は、排他的論理和であることを特徴とする記憶データ処理装置。
(付記7) 付記1乃至付記6のいずれかに記載の記憶データ処理装置において、
前記第1ブロックは、少なくとも1つのセクタであり、前記第3ブロックは、前記第1ブロック長を持ち、前記演算データは、前記第1ブロック長を持つことを特徴とする記憶データ処理装置。
(付記8) 付記7に記載の記憶データ処理装置において、
前記記憶媒体において、第2ブロックは、連続したアドレスを持つセクタで構成されることを特徴とする記憶データ処理装置。
(付記9) 付記7に記載の記憶データ処理装置において、
前記記憶媒体において、連続したアドレスを持つセクタは、所定の規則に基づいて複数の前記第2ブロックに配置されることを特徴とする記憶データ処理装置。
(付記10) 付記1乃至付記9のいずれかに記載の記憶データ処理装置において、
前記演算部は、外部装置からのデータ読み出し指示またはデータ書き込み指示による処理を行っていないときに、前記更新対象に対する前記演算を行うことを特徴とする記憶データ処理装置。
(付記11) 付記3乃至付記10のいずれかに記載の記憶データ処理装置において、
前記読み出し部は更に、前記エラーブロックの交代処理を行うことを特徴とする記憶データ処理装置。
(付記12) 付記3乃至付記11のいずれかに記載の記憶データ処理装置において、
前記読み出し部は、外部装置からデータ読み出し指示を受けた場合、該データ読み出し指示の対象を前記読み出し対象として指定し、前記正常データと前記演算部により得られた前記エラーブロックのデータとを前記外部装置へ出力することを特徴とする記憶データ処理装置。
(付記13) 付記3乃至付記12のいずれかに記載の記憶データ処理装置において、
前記読み出し部は、外部装置から検査指示を受けた場合、前記記録媒体における所定の範囲を読み出し対象として指定することを特徴とする記憶データ処理装置。
(付記14) 付記3乃至付記12のいずれかに記載の記憶データ処理装置において、
前記読み出し部は、所定の期間が経過した場合、前記記録媒体における所定の範囲を読み出し対象として指定することを特徴とする記憶データ処理装置。
(付記15) 記憶装置における記憶データ処理をコンピュータに実行させる記憶データ処理プログラムであって、
所定のデータ長の第1ブロックを単位としてデータが配置され、且つ複数の前記第1ブロックで構成される第2ブロックを単位として前記第1ブロックが配置され、且つ前記第2ブロックに対応して前記第1ブロック長を持つ第3ブロックが配置される記憶媒体において、更新対象として指定された第2ブロック中の全ての第1ブロックのデータを用いてビット位置毎の演算を行い、該演算の結果を演算データとして出力する演算ステップと、
前記演算ステップにより出力された演算データを、前記更新対象に対応付けられた第3ブロックへ書き込む書き込みステップと
をコンピュータに実行させる記憶データ処理プログラム。
(付記16) 所定のデータ長の第1ブロックを単位としてデータが配置され、且つ複数の前記第1ブロックで構成される第2ブロックを単位として前記第1ブロックが配置され、且つ前記第2ブロックに対応して前記第1ブロック長を持つ第3ブロックが配置される記憶媒体に対して少なくとも書き込み処理を行う記憶装置において、
更新対象として指定された第2ブロック中の全ての第1ブロックのデータについてビット位置毎の演算を行い、該演算の結果を演算データとして出力する演算部と、
前記演算部により出力された演算データを、前記更新対象に対応付けられた第3ブロックへ書き込む書き込み部と
を備える記憶装置。
(付記17) 付記16に記載の記憶装置において、
前記演算部は、前記演算データを初期化し、前記更新対象中の各々の第1ブロックのデータを順次、前記演算の入力データとし、該入力データと前記演算データについてビット位置毎の演算を行い、該演算の結果を新たな演算データとして記憶し、該演算と該記憶を全ての前記入力データについて繰り返し、前記演算データを出力することを特徴とする記憶装置。
(付記18) 付記16または付記17に記載の記憶装置において、
更に、読み出し対象として指定された第1ブロックからデータを読み出し、該データの読み出しに失敗した場合、前記読み出しに失敗した第1ブロックをエラーブロックとし、前記読み出し対象を含む第2ブロック中の該エラーブロック以外の全ての第1ブロックのデータである正常データを読み出し、該第2ブロックに対応する第3ブロックのデータである冗長データを読み出す読み出し部を備え、
前記演算部は更に、前記正常データと前記冗長データについてビット位置毎の演算を行い、該演算の結果を前記エラーブロックのデータとすることを特徴とする記憶装置。
(付記19) 付記18に記載の記憶装置において、
前記演算部は、前記演算データを初期化し、各々の前記正常データと前記冗長データを順次、前記演算の入力データとし、該入力データと前記演算データについてビット位置毎の演算を行い、該演算の結果を新たな演算データとして記憶し、該演算と該記憶を全ての前記入力データについて繰り返し、前記演算データを出力することを特徴とする記憶装置。
(付記20) 付記16乃至付記19のいずれかに記載の記憶装置において、
前記演算部による演算は、順次演算を行う順序を変えても演算結果が変わらない演算であることを特徴とする記憶装置。
Claims (6)
- 所定のデータ長の第1ブロックを単位としてデータが配置され、且つ複数の前記第1ブロックで構成される第2ブロックを単位として前記第1ブロックが配置され、且つ前記第2ブロックに対応して前記第1ブロック長を持つ第3ブロックが配置される記憶媒体に対して少なくとも書き込み処理を行う記憶装置に用いられる記憶データ処理装置において、
更新対象として指定された第2ブロック中の全ての第1ブロックのデータについてビット位置毎の演算を行い、該演算の結果を演算データとして出力する演算部と、
前記演算部により出力された演算データを、前記更新対象に対応付けられた第3ブロックへ書き込む書き込み部と
を備える記憶データ処理装置。 - 請求項1に記載の記憶データ処理装置において、
前記演算部は、前記演算データを初期化し、前記更新対象中の各々の第1ブロックのデータを順次、前記演算の入力データとし、該入力データと前記演算データについてビット位置毎の演算を行い、該演算の結果を新たな演算データとして記憶し、該演算と該記憶を全ての前記入力データについて繰り返し、前記演算データを出力することを特徴とする記憶データ処理装置。 - 請求項1または請求項2に記載の記憶データ処理装置において、
更に、読み出し対象として指定された第1ブロックからデータを読み出し、該データの読み出しに失敗した場合、前記読み出しに失敗した第1ブロックをエラーブロックとし、前記読み出し対象を含む第2ブロック中の該エラーブロック以外の全ての第1ブロックのデータである正常データを読み出し、該第2ブロックに対応する第3ブロックのデータである冗長データを読み出す読み出し部を備え、
前記演算部は更に、前記正常データと前記冗長データについてビット位置毎の演算を行い、該演算の結果を前記エラーブロックのデータとすることを特徴とする記憶データ処理装置。 - 請求項3に記載の記憶データ処理装置において、
前記演算部は、前記演算データを初期化し、各々の前記正常データと前記冗長データを順次、前記演算の入力データとし、該入力データと前記演算データについてビット位置毎の演算を行い、該演算の結果を新たな演算データとして記憶し、該演算と該記憶を全ての前記入力データについて繰り返し、前記演算データを出力することを特徴とする記憶データ処理装置。 - 記憶装置における記憶データ処理をコンピュータに実行させる記憶データ処理プログラムにおいて、
所定のデータ長の第1ブロックを単位としてデータが配置され、且つ複数の前記第1ブロックで構成される第2ブロックを単位として前記第1ブロックが配置され、且つ前記第2ブロックに対応して前記第1ブロック長を持つ第3ブロックが配置される記憶媒体において、更新対象として指定された第2ブロック中の全ての第1ブロックのデータを用いてビット位置毎の演算を行い、該演算の結果を演算データとして出力する演算ステップと、
前記演算ステップにより出力された演算データを、前記更新対象に対応付けられた第3ブロックへ書き込む書き込みステップと
をコンピュータに実行させる記憶データ処理プログラム。 - 所定のデータ長の第1ブロックを単位としてデータが配置され、且つ複数の前記第1ブロックで構成される第2ブロックを単位として前記第1ブロックが配置され、且つ前記第2ブロックに対応して前記第1ブロック長を持つ第3ブロックが配置される記憶媒体に対して少なくとも書き込み処理を行う記憶装置において、
更新対象として指定された第2ブロック中の全ての第1ブロックのデータについてビット位置毎の演算を行い、該演算の結果を演算データとして出力する演算部と、
前記演算部により出力された演算データを、前記更新対象に対応付けられた第3ブロックへ書き込む書き込み部と
を備える記憶装置。
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