JP2008048411A

JP2008048411A - ランダム信号を発生する回路及び方法

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Publication number: JP2008048411A
Application number: JP2007210863A
Authority: JP
Inventors: Soon-Kyun Shin; 順均申
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-08-14
Filing date: 2007-08-13
Publication date: 2008-02-28

Abstract

【課題】低い電圧にて動作可能であり、ランダム性が優れるランダム信号八背回路を提供する。
【解決手段】ランダム信号発生回路は、熱ノイズ発生回路及びセルフバイアスインバータ回路を含む。セルフバイアスインバータ回路は、
入力ノードが前記熱ノイズ発生回路に接続され、フィードバック抵抗を通じて前記入力ノードが出力ノードに接続される。セルフバイアスインバータ回路は、熱ノイズ発生回路によって発生した熱ノイズに応答して前記出力ノードを通じて感知ノイズ信号を発生する。増幅器回路は、セルフバイアスインバータの出力ノードに接続され、感知ノイズ信号を増幅して飽和ランダム信号を発生する。飽和ランダム信号をフリップフロップなどを用いてサンプリングし、乱数発生に用いうるランダム二進信号を発生することができる。
【選択図】図２

Description

本発明は乱数を発生させるために用いられるランダム信号を発生する回路及び方法に関する。

乱数または仮想乱数の発生は、コンピュータ、通信装置などのような多様な電気電子装置に用いられる。一部の装置においては、ランダムビットストリーム、即ち、識別可能なパターンまたは反復性の欠けた二進信号のシーケンスが、自然的にランダム性または仮想ランダム性の特徴を有する源泉から発生することが可能である。

ランダム信号を発生する多様な回路が提案されつつある。Ｍｉｌｌｅｒの特許文献１には、相補性金属酸化膜半導体（ＣＭＯＳ）装置の熱ノイズに基づいてランダム信号を発生する方法及び回路が開示されている。この開示された技術によると、一対の同一の熱ノイズ発生器からの出力を差動増幅器に印加し、差動増幅器は、前記出力間の差を測定し増幅する。増幅された差を基準電圧と比較してランダムビットストリームを発生する。特許文献２には類似のアクセス方式が開示されており、差動増幅器によって感知された熱ノイズを用い、差動増幅器は、フリップフロップをクロックする電圧制御発振器（ＶＣＯ）を駆動し、フリップフロップは、他の電圧制御発信器からデータ信号を受信する。

これらの従来技術によると、出力インピーダンスが非常に小さい増幅器が要求され、したがって、トランジスタのサイズが大きくなり、消費電力が増加し、ＣＭＯＳ工程に適していない。また、増幅器の電圧オフセットがある場合、演算増幅器の動作が飽和領域から外れて十分な利得を得にくいという短所がある。
米国特許第７，００７，０６０号大韓民国公開特許２００４−９３８７２号

前記のような問題点を解決するために、本発明の目的は、低い電圧にて動作可能であり、ランダム性が優れるランダム信号発生回路を提供することにある。
また、本発明の一目的は、前記ランダム信号発生器を含む乱数発生回路を提供することにある。
また、本発明の一目的は、低い電圧を用いてランダム性が優れるランダム信号を発生する方法を提供することにある。

前記目的を達成するために、本発明の一実施例によるランダム信号発生回路は、熱ノイズ発生回路と、入力回路が前記熱ノイズ発生回路に接続され、フィードバック抵抗を通じて入力ノードが出力ノードに接続され、前記熱ノイズ発生回路によって発生した熱ノイズに応答して前記出力ノードを通じて感知ノイズ信号を発生するセルフバイアスインバータ回路と、前記セルフバイアスインバータの出力ノードに接続され、前記感知ノイズ信号を増幅して飽和ランダム信号を発生する増幅器回路と、を含む。

一実施例で、前記増幅器回路は、前記セルフバイアスインバータ回路の出力ノードに接続され、前記感知ノイズ信号を増幅して増幅ノイズ信号を発生する第１増幅器回路と、前記第１増幅器回路に交流結合され、前記増幅ノイズ信号に応答して前記飽和ランダム信号を発生する第２増幅器回路と、を含む。

一実施例で、前記第１増幅器回路は、インバータ回路を含むことができ、前記第１増幅器回路は、複数のカスケードインバータ回路を含むことができる。

一実施例で、前記第２増幅器回路は、セルフバイアスされたインバータ回路と一つ以上のインバータ回路のカスケード結合を含むことができる。
一実施例で、前記第２増幅器回路は、複数の交流結合された増幅器回路を含むことができる。前記交流結合された増幅器回路のそれぞれは、セルフバイアスされたインバータ回路と１つ以上のインバータ回路のカスケード結合を含むことができる。

一実施例で、前記第１増幅器回路の利得は、前記セルフバイアスインバータ回路の利得より大きく、前記第２増幅器回路の利得は、前記第１増幅器回路の利得より大きい。

前記セルフバイアスインバータ回路は、セルフバイアスされたＣＭＯＳインバータ回路を含み、前記第１増幅器回路は、一つのＣＭＯＳインバータ回路または複数のＣＭＯＳインバータ回路を含み、前記第２増幅器回路は、セルフバイアスされたインバータ回路と一つ以上のインバータ回路のカスケード結合を含むことができる。

前記熱ノイズ発生回路は、前記セルフバイアスインバータ回路の入力ノードに接続された熱ノイズ発生抵抗を含むことができる。前記熱ノイズ発生回路は、接地端子と前記セルフバイアスインバータ回路の入力ノードとの間に接続された抵抗とキャパシタの直列結合を含むことができる。

一実施例で、前記ランダム信号発生回路は、前記増幅器回路に接続され、クロック信号に応答して前記飽和ランダム信号からランダムデジタル信号を発生するサンプラを更に含む。前記サンプラは、フリップフロップを含む。

本発明の一実施例による乱数発生回路は、前記ランダム信号発生回路を含むことができる。
本発明の一実施例によるランダム信号発生回路は、熱ノイズ発生回路と、前記熱ノイズ発生回路に接続され、前記熱ノイズ発生回路からのノイズ信号を感知及び増幅して増幅ノイズ信号を発生する第１シングルエンド増幅器回路と、前記第１シングルエンド増幅器回路に交流結合され、前記増幅ノイズ信号に応答して飽和ランダム信号を発生する第２シングルエンド増幅器回路を、を含む。

一実施例で、前記第１シングルエンド増幅器回路は、入力ノードが前記熱ノイズ発生回路に接続され、フィードバック抵抗を通じて前記入力ノードが出力ノードと接続され、前記熱ノイズ発生回路によって発生した熱ノイズに応答して前記出力ノードを通じて感知ノイズ信号を発生するセルフバイアスインバータ回路と、前記セルフバイアスインバータの出力ノードに接続され、前記感知ノイズ信号を増幅して前記増幅ノイズ信号を発生する一つ以上のインバータ回路を含む。

一実施例で、前記第２シングルエンド増幅器回路は、セルフバイアスされたインバータ回路と１つ以上のインバータ回路のカスケード結合を含むことができる。

一実施例で、前記第２シングルエンド増幅器回路は、複数の交流結合された増幅器回路を含むことができる。前記交流結合された増幅器回路のそれぞれは、セルフバイアスされたインバータ回路と１つ以上のインバータ回路のカスケード結合を含むことができる。

前記熱ノイズ発生回路は抵抗を含み、前記第１シングルエンド増幅器回路は、前記抵抗によって発生された熱ノイズ電圧に応答して前記増幅ノイズ信号を発生することができる。

前記熱ノイズ発生回路は、接地端子と前記第１シングルエンド増幅器回路の入力ノードとの間に接続されたキャパシタの直列結合を含むことができる。
一実施例で、前記ランダム信号発生回路は、前記飽和ランダム信号からランダムデジタル信号を発生するサンプラを更に含むことができる。

本発明の一実施例による乱数発生回路は、前記ランダム信号発生回路を含むことができる。
本発明の一実施例による方法は、セルフバイアスインバータ回路の出力ノードを通じて感知ノイズ信号を発生するために、セルフバイアスインバータ回路の入力ノードに熱ノイズ発生回路を接続する段階と、不飽和された増幅ノイズ信号を発生させるために、前記感知ノイズ信号を第１増幅器回路に印加する段階と、飽和ランダム信号を発生するために、前記不飽和された増幅ノイズ信号を第２増幅器回路に交流結合させる段階と、を含む。

前記第１増幅器回路は、インバータ回路を含むことができ、前記第１増幅器回路は、複数のカスケードインバータ回路を含むことができる。
一実施例で、前記第２増幅器回路は、セルフバイアスされたインバータ回路と一つ以上のインバータ回路のカスケード結合を含むことができる。

一実施例で、前記第２増幅器回路は、複数の交流結合された増幅器回路を含むことができる。前記交流結合された増幅器回路のそれぞれは、セルフバイアスされたインバータ回路と一つ以上のインバータ回路のカスケード結合を含むことができる。

前記セルフバイアスインバータ回路の入力ノードに熱ノイズ発生回路を接続する段階は、前記熱ノイズ発生回路の抵抗によって発生された熱ノイズ電圧に応答して前記感知電圧信号を発生させる段階、を含むことができる。

前記熱ノイズ発生回路は、接地端子と前記第１シングルエンド増幅器回路の入力ノードとの間に接続された抵抗とキャパシタ直列結合を含むことができる。

前記第１増幅器回路の利得は、前記セルフバイアスインバータ回路の利得より大きく、前記第２増幅器回路の利得は、前記第１増幅器回路の利得より大きい。

本発明の一実施例による前記方法は、前記飽和ランダム信号からランダムデジタル信号を発生する段階を更に含む。
前記飽和ランダム信号からランダムデジタル信号を発生する段階は、前記ランダムデジタル信号を発生するために、クロック信号に応答して前記飽和ランダム信号をサンプリングする段階を含むことができる。

前記クロック信号に応答して前記飽和ランダム信号をサンプリングする段階は、フリップフロップを用いて前記飽和ランダム信号をサンプリングする段階を含むことができる。

本発明の一実施例による前記方法は、前記ランダムデジタル信号から乱数を発生する段階を更に含むことができる。
したがって、本発明の実施例によるランダム信号発生回路及び乱数発生回路は、低電圧で動作可能であるので、消費電力を減少させることができる。また、本発明の実施例によるランダム信号発生回路及び乱数発生回路は、ランダム性の有数なランダム信号及び乱数を発生することができ、ＣＭＯＳ工程にて適合であって製造コストを低減することができる。

前記のような本発明の実施例によるランダム信号発生回路及び乱数発生回路は、低電圧で動作が可能であるので、消費電力を減少させることができる。
なお、本実施例によるランダム信号発生回路及び乱数発生回路は、予測の困難な物理現象によるノイズ源を用い、セルフバイアスされたインバータを用いてノイズ源を精密に感知して、ランダム性の優秀なランダム信号及び乱数を発生することができる。
一方、本発明の実施例によるランダム信号発生回路及び乱数発生回路は、ＣＭＯＳ工程に適して製造コストを低減することができる。

以下、添付する図面を参照して、本発明の望ましい実施例をより詳細に説明する。図面上の同一の構成要素に対しては同一の参照符号を付与し、同一の構成要素について重複された説明は省略する。

図１は、本発明の一実施例による乱数発生回路を示すブロック図である。
図１には、ランダム信号（ＲＳ）を発生するランダム信号発生回路１００が示されている。ランダム信号発生回路１００の出力は、サンプラ回路３００の入力に接続される。サンプラ回路３００は、ランダム信号（ＲＳ）をサンプリングしてランダム二進信号（ＲＢＳ）を発生する。ランダム二進信号（ＲＢＳ）は、第１論理状態と第２論理状態の間でランダムに遷移するデジタル信号である。ランダム二進信号（ＲＢＳ）は、例えば、プロセッサ５００または他の回路に提供することができる。プロセッサ５００は、ランダム二進信号（ＲＢＳ）から乱数を発生する。例えば、プロセッサ５００は、ランダム二進信号（ＲＢＳ）をシフトレジスタにロードして多重ビットのワードを発生する。実施例によっては、このようなプロセッサ以外の他の回路を乱数を発生させるために採用することができることを理解できるだろう。

図２は、本発明の一実施例によるランダム信号発生回路１００’を示すブロック図である。
図２を参照すると、ランダム信号発生回路１００’は、ノイズ信号（ＮＳ）を発生する熱ノイズ発生回路１１０を含む。また、ランダム信号発生回路１００’は、ノイズ信号（ＮＳ）を感知し、これに応答して感知ノイズ信号（ＳＮＳ）を発生するセルフバイアスインバータ回路１３０を含む。感知ノイズ信号（ＳＮＳ）は、増幅器回路１５０に提供され、増幅器回路１５０は、ランダム信号（ＲＳ）を発生する。

図３は、本発明の一実施例によるランダム信号発生回路に含まれた熱ノイズ発生回路１１０’及びセルフバイアスインバータ回路１３０’を示す図である。

熱ノイズ発生回路１１０’は、直列接続されたノイズキャパシタ（ＣＮ）及びノイズ抵抗（ＲＮ）を含む。ノイズ抵抗（ＲＮ）は、セルフバイアスインバータ回路１３０’の入力ノード（Ｎ１）に接続される。セルフバイアスインバータ回路１３０’は、ＰＭＯＳトランジスタ（ＰＭ）及びＮＭＯＳトランジスタ（ＮＭ）を含む。ＰＭＯＳトランジスタ（ＰＭ）は、ゲートが入力ノード（Ｎ１）に接続され、ソースが電源電圧（ＶＤＤ）に接続され、ドレインが出力ノード（Ｎ２）に接続される。ＮＭＯＳトランジスタ（ＮＭ）は、ゲートが入力ノード（Ｎ１）に接続され、ドレインが出力ノード（Ｎ２）に接続され、ソースが接地（ＶＳＳ）に接続される。また、セルフバイアスインバータ回路１３０’は、入力ノード（Ｎ１）と出力ノード（Ｎ２）との間に接続されたバイアス抵抗（ＲＢ）を含む。

図４は、本発明の一実施例によるランダム信号発生回路を示す回路図であり、図５、図６、及び図７は、図４のランダム信号発生回路の動作の一例を示す波形図である。

図４は、セルフバイアスインバータ回路１３０’の出力に接続されている増幅器回路１５０’の一例を示す。増幅器回路１５０’は、第１増幅器回路１５３及び第２増幅器回路１５７を含む。第１増幅器回路１５３は、相補性ＰＭＯＳ及びＮＭＯＳトランジスタの対（ＰＭ１１／ＮＭ１１，ＰＭ１２／ＮＭ１２）をそれぞれ含み、直列に接続された二つのインバータ回路を含む。第１増幅器回路１５３の出力ノード（Ｎ１１）は、カップリングキャパシタ（ＣＣ）を通じて第２増幅器回路１５７の出力ノード（Ｎ１２）と接続される。第２増幅器回路１５７は、相補性トランジスタ（ＰＭ１３、ＮＭ１３）とバイアス抵抗（ＲＢ２）を含むセルフバイアスインバータ回路及び直列接続された二つのインバータ回路を含む。これら二つのインバータ回路は、相補性トランジスタ対（ＰＭ１４／ＮＭ１４，ＰＭ１５／ＮＭ１５）をそれぞれ含む。

図４、図５、図６、及び図７を参照すると、セルフバイアス回路１３０’によって発生した感知ノイズ信号（ＳＮＳ）は、第１増幅器回路１５３に入力され、第１増幅器回路１５３は、感知ノイズ信号（ＳＮＳ）に応答して増幅信号（ＡＳ）を発生する。第２増幅器回路１５３は、増幅信号（ＡＳ）を更に増幅し、出力ノード（Ｎ１３）を通じてランダム信号（ＲＳ）を発生する。図６及び図７に示したように、不飽和された増幅信号（ＡＳ）とは違ってランダム信号（ＲＳ）は飽和される。即ち、不飽和された増幅信号（ＡＳ）が増幅され、ランダム信号（ＲＳ）の遷移の多くが電源電圧（ＶＤＤ）と接地電圧（ＶＳＳ）との間で延長され、したがって電源電圧（ＶＤＤ）または接地電圧（ＶＳＳ）に速く遷移してクリップされた波形のランダム信号（ＲＳ）が発生する。後述するように、このように飽和された信号は、フリップフロップのようなデジタル回路によってサンプリングすることができる。カップリングキャパシタ（ＣＣ）は、第２増幅器回路１５７による増幅の前に、増幅信号（ＡＳ）のＤＣ成分を遮断する役割を果たす。

図８は、本発明の一実施例によるランダム信号発生回路を示す回路である。
図８には、セルフバイアスインバータ回路１３０’の出力に接続可能な増幅器回路１５０”の一例を示した。増幅器回路１５０’は、第１ステージ２５３、第２ステージ２５８、及び第３ステージ２５９を含む。第１ステージ２５３は、相補性トランジスタ対（ＰＭ２１／ＮＭ２１）を含む一つのインバータを含む。第１ステージ２５３の出力ノード（Ｎ２１）は、カップリングキャパシタ（ＣＣ１）を通じて第２ステージ２５８の入力ノード（Ｎ２２）と接続される。第２ステージ２５８は、相補性トランジスタ（ＰＭ２２、ＮＭ２２）とバイアス抵抗（ＲＢ２）とを含むセルフバイアスインバータ回路と、相補性トランジスタ対（ＰＭ２３、ＮＭ２３）を含むインバータの直列結合を含む。第２ステージ２５８の出力ノード（ＮＭ２３）は、カップリングキャパシタ（ＣＣ２）を通じて第３ステージ２５９の入力ノード（Ｎ２４）と接続される。第３ステージ２５９は、相補性トランジスタ（ＰＭ２４、ＮＭ２４）とバイアス抵抗（ＲＢ３）を含むセルフバイアスインバータ回路と、相補性トランジスタ対（ＰＭ２５、ＮＭ２５）を含むインバータ回路を含む。

セルフバイアス回路１３０’によって発生した感知ノイズ信号（ＳＮＳ）は第１ステージ２５３に入力され、第１ステージ２５３は感知ノイズ信号（ＳＮＳ）に応答して出力ノード（Ｎ２１）を通じて第１増幅信号（ＡＳ１）を発生する。第２ステージ２５８は、第１増幅信号（ＡＳ１）を更に増幅し、出力ノード（Ｎ２３）を通じて第２増幅信号（ＡＳ２）を発生する。第３ステージ２５９は、第２増幅信号（ＡＳ２）を更に増幅し、出力ノード（Ｎ２５）を通じてランダム信号（ＲＳ）を発生する。カップリングキャパシタ（ＣＣ１、ＣＣ２）は、後ステージによる増幅の前、増幅信号（ＡＳ１、ＡＳ２）のＤＣ成分をそれぞれ遮断する役割を果たす。

図９は、図１の乱数発生回路に含まれたサンプラ回路の一例を示す図であり、図１０は、図９のサンプラ回路の動作の一例を示す波形図である。

図１を再び参照すると、ランダム信号（ＲＳ）をサンプリングしてランダム二進信号（ＲＢＳ）を発生するサンプラ回路３００は、多様な形態の回路で構成することができる。例えば、図９にはフリップフロップ３００’を含むサンプラ回路が示されている。フリップフロップ３００’は、データ入力端子（Ｄ）を通じてランダム信号（ＲＳ）を受信する。フリップフロップ３００’は、クロック入力端子（ＣＫ）に印加されるクロック信号（ＣＬＫ）に同期してランダム信号（ＲＳ）をサンプリングし、データ出力端子（Ｑ）を通じてクロック信号（ＣＬＫ）に同期されたランダム二進信号（ＲＢＳ）を出力する。例えば、図１０には、クロック信号（ＣＬＫ）の上昇エッジにてランダム信号（ＲＳ）の論理ハイ（Ｈ）及び論理ロー（Ｌ）レベルをサンプリングして発生したランダム二進信号（ＲＢＳ）の「１」及び「０」の値が示されている。クロック信号に同期したランダム二進信号（ＲＢＳ）は、例えば、ランダム多重ビットワードの発生のためのレジスタのクロッキングに特に適している。

本発明のランダム信号発生回路及び乱数発生回路は、前述した実施例と同一または類似な構成で実現することができる。例えば、インバータ回路はＣＭＯＳインバータ回路にのみ限定されるものではなく、これと同様の機能を果たしうる構成に代替することもできる。

なお、ノイズ源は、必ずしも熱ノイズ源にのみ限定されるものではなく、予測の困難な物理現象を用いて不規則的なノイズ信号（ＮＳ）が提供できるものであれば足りる。

一方、信号のＤＣ成分を遮断するためのカップリングキャパシタ及びそれの出力をそれぞれ増幅するための増幅器回路の数、そして各増幅器に含まれたＣＭＯＳインバータの数などは、実現しようとする装置の特性によって適切に変更することができる。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

本発明の一実施例による乱数発生回路を示すブロック図である。本発明の一実施例によるランダム信号発生回路を示すブロック図である。本発明の一実施例によるランダム信号発生回路に含まれた熱ノイズ及びセルフバイアスインバータ回路を示す図である。本発明の一実施例によるランダム信号発生回路を示す回路図である。図４のランダム信号発生回路の動作の一例を示す波形図である。図４のランダム信号発生回路の動作の一例を示す波形図である。図４のランダム信号発生回路の動作の一例を示す波形図である。本発明の一実施例によるランダム信号発生回路を示す回路図である。図１の乱数発生回路に含まれたサンプラ回路の一例を示す図である。図７のサンプラ回路の動作の一例を示す波形図である。

符号の説明

１０乱数発生回路
１００ランダム信号発生回路
１１０熱ノイズ発生回路
１３０セルフバイアスインバータ回路
１５０増幅器回路
１５３第１増幅器回路
１５７第２増幅器回路
３００サンプラ回路

Claims

熱ノイズ発生回路と、
入力回路が前記熱ノイズ発生回路に接続され、フィードバック抵抗を通じて入力ノードが出力ノードに接続され、前記熱ノイズ発生回路によって発生した熱ノイズに応答して前記出力ノードを通じて感知ノイズ信号を発生するセルフバイアスインバータ回路と、
前記セルフバイアスインバータの出力ノードに接続され、前記感知ノイズ信号を増幅して飽和ランダム信号を発生する増幅器回路と、を含むことを特徴とするランダム信号発生回路。
前記増幅器回路は、
前記セルフバイアスインバータ回路の出力ノードに接続され、前記感知ノイズ信号を増幅して増幅ノイズ信号を発生する第１増幅器回路と、
前記第１増幅器回路に交流結合され、前記増幅ノイズ信号に応答して前記飽和ランダム信号を発生する第２増幅器回路と、を含むことを特徴とする請求項１に記載のランダム信号発生回路。
前記第１増幅器回路は、インバータ回路を含むことを特徴とする請求項２に記載のランダム信号発生回路。
前記第１増幅器回路は、複数のカスケードインバータ回路を含むことを特徴とする請求項３に記載のランダム信号発生回路。
前記第２増幅器回路は、セルフバイアスされたインバータ回路とカスケード結合された一つ以上のインバータ回路とを含むことを特徴とする請求項２に記載のランダム信号発生回路。
前記第２増幅器回路は、複数の交流結合された増幅器回路を含むことを特徴とする請求項２に記載のランダム信号発生回路。
前記交流結合された増幅器回路のそれぞれは、セルフバイアスされたインバータ回路とカスケード結合された１つ以上のインバータ回路とを含むことを特徴とする請求項６に記載のランダム信号発生回路。
前記第１増幅器回路の利得は、前記セルフバイアスインバータ回路の利得より大きく、
前記第２増幅器回路の利得は、前記第１増幅器回路の利得より大きいことを特徴とする請求項２に記載のランダム信号発生回路。
前記セルフバイアスインバータ回路は、セルフバイアスされたＣＭＯＳインバータ回路を含み、
前記第１増幅器回路は、一つのＣＭＯＳインバータ回路または複数のＣＭＯＳインバータ回路を含み、
前記第２増幅器回路は、セルフバイアスされたインバータ回路とカスケード結合された一つ以上のインバータ回路とを含むことを特徴とする請求項２に記載のランダム信号発生回路。
前記熱ノイズ発生回路は、前記セルフバイアスインバータ回路の入力ノードに接続された熱ノイズ発生抵抗を含むことを特徴とする請求項１に記載の発生回路。
前記熱ノイズ発生回路は、接地端子と前記セルフバイアスインバータ回路の入力ノードとの間に接続された抵抗とキャパシタの直列結合を含むことを特徴とする請求項１０に記載のランダム信号発生回路。
前記増幅器回路に接続され、クロック信号に応答して前記飽和ランダム信号からランダムデジタル信号を発生するサンプラを更に含むことを特徴とする請求項１に記載のランダム信号発生回路。
前記サンプラは、フリップフロップを含むことを特徴とする請求項１２に記載のランダム信号発生回路。
請求項１のランダム発生回路を含む乱数発生回路。
熱ノイズ発生回路と、
前記熱ノイズ発生回路に接続され、前記熱ノイズ発生回路からのノイズ信号を感知及び増幅して増幅ノイズ信号を発生する第１シングルエンド増幅器回路と、
前記第１シングルエンド増幅器回路に交流結合され、前記増幅ノイズ信号に応答して飽和ランダム信号を発生する第２シングルエンド増幅器回路とを含むことを特徴とするランダム信号発生回路。
前記第１シングルエンド増幅器回路は、
入力ノードが前記熱ノイズ発生回路に接続され、フィードバック抵抗を通じて前記入力ノードが出力ノードと接続され、前記熱ノイズ発生回路によって発生した熱ノイズに応答して前記出力ノードを通じて感知ノイズ信号を発生するセルフバイアスインバータ回路と、
前記セルフバイアスインバータの出力ノードに接続され、前記感知ノイズ信号を増幅して前記増幅ノイズ信号を発生する一つ以上のインバータ回路とを含むことを特徴とする請求項１５に記載のランダム信号発生回路。
前記第２シングルエンド増幅器回路は、セルフバイアスされたインバータ回路とカスケード結合された１つ以上のインバータ回路とを含むことを特徴とする請求項１５に記載のランダム信号発生回路。
前記第２シングルエンド増幅器回路は、複数の交流結合された増幅器回路を含むことを特徴とする請求項１５に記載のランダム信号発生回路。
前記交流結合された増幅器回路のそれぞれは、セルフバイアスされたインバータ回路とカスケード結合された１つ以上のインバータ回路とを含むこと特徴とする請求項１８に記載のランダム信号発生回路。
前記熱ノイズ発生回路は抵抗を含み、
前記第１シングルエンド増幅器回路は、前記抵抗によって発生された熱ノイズ電圧に応答して前記増幅ノイズ信号を発生することを特徴とする請求項１５に記載のランダム信号発生回路。
前記熱ノイズ発生回路は、接地端子と前記第１シングルエンド増幅器回路の入力ノードとの間に接続されたキャパシタの直列結合を含むことを特徴とする請求項１５に記載のランダム信号発生回路。
前記飽和ランダム信号からランダムデジタル信号を発生するサンプラを更に含むことを特徴とする請求項１５に記載のランダム信号発生回路。
請求項１５の前記ランダム信号発生回路を含む乱数発生回路。
セルフバイアスインバータ回路の出力ノードを通じて感知ノイズ信号を発生するために、セルフバイアスインバータ回路の入力ノードに熱ノイズ発生回路を接続する段階と、
不飽和された増幅ノイズ信号を発生させるために、前記感知ノイズ信号を第１増幅器回路に印加する段階と、
飽和ランダム信号を発生するために、前記不飽和された増幅ノイズ信号を第２増幅器回路に交流結合させる段階と、を含むことを特徴とする方法。
前記第１増幅器回路は、インバータ回路を含むことを特徴とする請求項２４に記載の方法。
前記第１増幅器回路は、複数のカスケードインバータ回路を含むことを特徴とする請求項２５に記載の方法。
前記第２増幅器回路は、セルフバイアスされたインバータ回路とカスケード結合された一つ以上のインバータ回路とを含むことを特徴とする請求項２４に記載の方法。
前記第２増幅器回路は、複数の交流結合された増幅器回路を含むことを特徴とする請求項２４に記載の方法。
前記交流結合された増幅器回路のそれぞれは、セルフバイアスされたインバータ回路とカスケード結合された一つ以上のインバータ回路とを含むことを特徴とする請求項２８に記載の方法。
前記セルフバイアスインバータ回路の入力ノードに熱ノイズ発生回路を接続する段階は、
前記熱ノイズ発生回路の抵抗によって発生された熱ノイズ電圧に応答して前記感知電圧信号を発生する段階、を含むことを特徴とする請求項２４に記載の方法。
前記熱ノイズ発生回路は、接地端子と前記第１シングルエンド増幅器回路の入力ノードとの間に接続された抵抗とキャパシタ直列結合を含むことを特徴とする請求項３０に記載の方法。
前記第１増幅器回路の利得は、前記セルフバイアスインバータ回路の利得より大きく、
前記第２増幅器回路の利得は、前記第１増幅器回路の利得より大きいことを特徴とする請求項２４に記載の方法。
前記セルフバイアスインバータ回路は、セルフバイアスされたＣＭＯＳインバータ回路を含み、
前記第１増幅器回路は、一つのＣＭＯＳインバータ回路または複数のＣＭＯＳインバータ回路を含み、
前記第２増幅器回路は、セルフバイアスされたインバータ回路とカスケード結合された一つ以上のインバータ回路とを含むことを特徴とする請求項２４に記載の方法。
前記飽和ランダム信号からランダムデジタル信号を発生する段階を更に含むことを特徴とする請求項２４に記載の方法。
前記飽和ランダム信号からランダムデジタル信号を発生する段階は、
前記ランダムデジタル信号を発生するために、クロック信号に応答して前記飽和ランダム信号をサンプリングする段階を含むことを特徴とする請求項３４に記載の方法。
前記クロック信号に応答して前記飽和ランダム信号をサンプリングする段階は、
フリップフロップを用いて前記飽和ランダム信号をサンプリングする段階を含むことを特徴とする請求項３５に記載の方法。
前記ランダムデジタル信号から乱数を発生する段階を更に含むことを特徴とする請求項３４に記載の方法。