JP2008032543A - 半導体集積回路試験装置及び方法 - Google Patents
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Abstract
【課題】アナログ信号を出力する被試験対象デバイスを試験する場合において、時間軸上の位置が正確なデジタル波形データを得ることのできる半導体集積回路試験装置及び方法を提供する。
【解決手段】印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換する機能を備える半導体集積回路試験装置であって、前記試験パターンの出力開始時点を示す試験開始信号を出力する信号出力手段と、前記試験開始信号が示す前記出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定する時間測定手段と、前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正するデータ補正手段とを具備することを特徴とする。
【選択図】図1
【解決手段】印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換する機能を備える半導体集積回路試験装置であって、前記試験パターンの出力開始時点を示す試験開始信号を出力する信号出力手段と、前記試験開始信号が示す前記出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定する時間測定手段と、前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正するデータ補正手段とを具備することを特徴とする。
【選択図】図1
Description
本発明は、半導体集積回路試験装置及び方法に関し、特に、試験パターンを被試験対象デバイスに印加して得られるアナログ信号を、前記試験パターンと非同期のサンプリングクロック信号に同期してサンプリングすることでデジタル波形データに変換し、当該デジタル波形データに基づいて被試験対象デバイスの良否判定試験を行う場合に好適な半導体集積回路試験装置及び方法に関する。
図3に、アナログ信号を出力する被試験対象デバイス(以下DUTと称す)20の試験を行う従来の半導体集積回路試験装置10の構成概略図を示す。なお、このDUT20は、例えばD/Aコンバータである。図3に示すように、従来の半導体集積回路試験装置10は、デジタルファンクションモジュール(以下DFCと称す)1、レートクロック発生器2、デジタイザモジュール(以下DIGと称す)3、サンプリングクロック発生器4、及び良否判定部5から概略構成されている。
DFC1は、レートクロック発生器2から入力されるレートクロック信号S1に基づいて、DUT20に印加するためのテストパターン(試験パターン)S2を発生し、DUT20に出力する。レートクロック発生器2は、上記レートクロック信号S1を発生し、DFC1に出力する。DUT20は、上記テストパターンS2をアナログ変換し、テストパターンS2に応じたアナログ信号S3をDIG3に出力する。
DIG3は、サンプリングクロック発生器4から入力されるサンプリングクロック信号S4に同期して、DUT20から入力されるアナログ信号S3の電圧波形をサンプリングし、当該サンプリングによって得られたアナログ信号S3を示すデジタル波形データを良否判定部5に出力する。サンプリングクロック発生器4は、上記サンプリングクロック信号S4を発生し、DIG3に出力する。良否判定部5は、DIG3から取得したデジタル波形データと所定の期待値データとを比較することで、DUT20の良否判定を行う。
次に、このように構成された従来の半導体集積回路試験装置10の動作について、図4のタイミングチャートを用いて説明する。なお、図4に示すように、テストパターンS2の周期(パターン出力周期)をTB、サンプリングクロック信号S4の周期(サンプリング周期)をTCとする。
実際のDUT20の試験において、サンプリング周期TCは用途に応じて大きく異なり、パターン出力周期TBに対して短い場合や数倍以上の長さの場合がある。また、テストパターンS2とサンプリングクロック信号S4とは必ずしも同期していない。以下では、DUT20の出力であるアナログ信号S3を高い時間分解能でサンプリングする、いわゆるアンダサンプリングの場合について説明する。
アンダサンプリングの効果として、アナログ信号S3のサンプリングの時間分解能をΔTとするために、通常、サンプリング周期TCとパターン出力周期TBとの関係を下記(1)式で示すように予め設定しておく。
TC=TB+ΔT ・・・・・(1)
TC=TB+ΔT ・・・・・(1)
つまり、サンプリング周期TCとパターン出力周期TBとをわずかにΔTだけずらすことで、時間分解能の高いサンプリングを実現することができる。例えば、パターン出力周期TBの1/5周期でアナログ信号S3のサンプリングを行う場合は下記(2)式で示すように、時間分解能ΔTを設定すれば良い。
ΔT=TB/5 ・・・・・(2)
ΔT=TB/5 ・・・・・(2)
図4は、上記のようなパターン出力周期TBの1/5周期でアナログ信号S3の波形を取得する場合の各信号のタイミングチャートである。この図に示すように、パターン出力周期TB毎にDUT20からアナログ信号S3が出力され、また、サンプリングクロック信号S4の立ち上がりに同期して、つまりサンプリング周期TC毎にアナログ信号S3のサンプリングが行われる。なお、アナログ信号S3の各サンプリング点を「○」印で示す。
図4に示すように、パターン出力周期TB毎に1回だけのサンプリングを行うが、繰り返しDUT20にテストパターンS2を入力することにより、各パターン出力周期TB毎にサンプリング点を少しずつ移動しながらアナログ信号S3の波形取得を行う。この場合、パターン出力周期TBの1/5周期でアナログ信号S3の波形取得を行うため、DUT20を5回動作させることにより、アナログ信号S3の波形の内、5点のサンプリングを行っている。このように、アナログ信号S3のサンプリングが終了した後、図4に示すように、サンプリングデータを時系列的に並べ替えることにより、等価的に高い時間分解能を有するアナログ信号S3を示すデジタル波形データD0を取得することができる。DIG3は、上記のように得たデジタル波形データD0を良否判定部5に出力する。そして、良否判定部5は、DIG3から取得したデジタル波形データD0と所定の期待値データとを比較することで、DUT20の良否判定を行う。
特開平5−232187号公報
ところで、通常、サンプリングクロック発生器4は、レートクロック発生器2と無関係に常に継続的に発振しているため、テストパターンS2の出力開始時点においてサンプリングクロック信号S4の初期位相はランダムに変化する。つまり、テストパターンS2の出力開始時点において、必ずしもテストパターンS2の立ち上がりとサンプリングクロック信号S4の立ち上がりとが一致するとは限らない。
図5は、テストパターンS2の出力開始時点において、サンプリングクロック信号S4の立ち上がりが、テストパターンS2の立ち上がりに対して時間Tdだけ遅れた場合を示すタイミングチャートである。図5の場合でも、上記と同様に、アンダサンプリング効果により等価的に高い時間分解能でアナログ信号S3のサンプリングは行われる。しかしながら、テストパターンS2の立ち上がりに対して時間Tdだけ遅れた点からサンプリングが開始されるため、このような状態で取得されたサンプリングデータを時系列的に並べ替えたもの、つまりデジタル波形データD0’において、図5に示すように、テストパターンS2の立ち上がりから時間Tdまでの区間のサンプリングデータが欠落することになる。一方、欠落した部分として、「△」印で示すサンプリング点のサンプリングデータがデジタル波形データD0’の後半部分に追加される。
上記のように、テストパターンS2の出力開始時点において、テストパターンS2の立ち上がりとサンプリングクロック信号S4の立ち上がりとが一致しない場合、図5に示すように、デジタル波形データの時間軸上における位置が不正確になってしまうという問題があった。
本発明は、このような事情に鑑みてなされたものであり、アナログ信号を出力する被試験対象デバイスを試験する場合において、時間軸上の位置が正確なデジタル波形データを得ることのできる半導体集積回路試験装置及び方法を提供することを目的とする。
上記課題を解決するために、本発明では、半導体集積回路試験装置に係る第1の解決手段として、印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換する機能を備える半導体集積回路試験装置であって、前記試験パターンの出力開始時点を示す試験開始信号を出力する信号出力手段と、前記試験開始信号が示す前記出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定する時間測定手段と、前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正するデータ補正手段とを具備することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第2の解決手段として、上記第1の解決手段において、前記データ補正手段は、前記デジタル波形データを構成する各サンプリングデータの時間軸上の位置を前記時間ずれ量分だけ移動させることにより、前記デジタル波形データの時間軸上の位置を補正することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第3の解決手段として、上記第2の解決手段において、前記データ補正手段は、前記デジタル波形データを構成する各サンプリングデータの時間軸上の位置を前記時間ずれ量分だけ移動させた後、デジタル波形データの後半部分において時間ずれ量に相当する範囲に含まれるサンプリングデータの時間軸上の位置を、デジタル波形データの一周期分だけ前に移動させることを特徴とする。
一方、本発明では、半導体集積回路試験方法に係る第1の解決手段として、印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換するプロセスを有する半導体集積回路試験方法であって、前記試験パターンの出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定し、前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正することを特徴とする。
本発明によれば、試験パターンの出力開始時点を示す試験開始信号を出力し、当該試験開始信号が示す前記出力開始時点とサンプリングクロック信号の変化点との時間ずれ量を測定し、前記時間ずれ量に基づいてデジタル波形データの時間軸上の位置を補正するので、時間軸上の位置が正確なデジタル波形データを得ることが可能である。
以下、図面を参照して、本発明の一実施形態について説明する。図1は本実施形態における半導体集積回路試験装置10aの構成概略図である。なお、図1において、図3に示す従来の半導体集積回路試験装置10と同様な構成要素には同一符号を付し、説明を省略する。
図1に示すように、従来の半導体集積回路試験装置10と異なる点、つまり本実施形態における半導体集積回路試験装置10aの特徴点は、タイムメジャーモジュール(時間測定手段;以下TIMと称す)6を備えていることである。このTIM6は、スタート信号入力端子P1とストップ信号入力端子P2とを有し、スタート信号入力端子P1に入力される信号の立ち上がりから、ストップ信号入力端子P2に入力される信号の立ち上がりまでの時間ずれ量を測定して記録する機能を備えるものである。このようなモジュールは一般的に知られており、様々な原理を応用して実現することができる。
また、本実施形態におけるDFC1a(信号出力手段)は、従来のDFC1と同様の機能の他、テストパターンS2における出力開始時点の立ち上がりと同期してスタートパルス信号(試験開始信号)S5を出力する機能を有している。TIM6のスタート信号入力端子P1には上記スタートパルス信号S5が入力され、ストップ信号入力端子P2にはサンプリングクロック信号S4が入力されている。つまり、TIM6は、スタートパルス信号S5の立ち上がりから、サンプリングクロック信号S4の最初の立ち上がりまでの時間ずれ量Tdを測定して記録する。また、このTIM6は、時間ずれ量Tdを示す測定結果信号をDIG3aに出力する。DIG3a(データ補正手段)は、従来のDIG3と同様の機能の他、アナログ信号S3のサンプリングによって得られたデジタル波形データの時間軸上の位置を、上記TIM6から入力される測定結果信号に基づいて補正する機能を有する。
次に、このように構成された本実施形態における半導体集積回路試験装置10aの動作を図2のタイミングチャートを用いて説明する。
図2に示すように、DFC1aは、テストパターンS2を出力すると共に、当該テストパターンS2における出力開始時点の立ち上がりに同期してスタートパルス信号S5を、TIM6のスタート信号入力端子P1に出力する。TIM6は、スタートパルス信号S5の立ち上がりから、サンプリングクロック信号S4の最初の立ち上がりまでの時間ずれ量Tdを測定して記録する。
一方、DIG3aは、従来と同様に、パターン出力周期TB毎にDUT20から出力されるアナログ信号S3を、サンプリングクロック信号S4の立ち上がりに同期してサンプリングする。そして、DIG3aは、アナログ信号S3のサンプリングが終了した後、TIM6に対して時間ずれ量Tdを示す測定結果信号を出力するように要求し、このようにして得た時間ずれ量Tdに基づいて、サンプリングデータの並べ替えを補正することにより、時間軸上の位置が補正されたデジタル波形データを取得する。以下、このようなDIG3aの補正動作について詳細に説明する。
図2のタイミングチャートにおいて、例えば、時間ずれ量Tdが下記(3)式で表される値であった場合、上記(2)式及び下記(3)式に基づいて、補正すべきサンプリングデータ数nは下記(4)式で表される。
Td=(2/5)・TB ・・・・・(3)
n=Td/ΔT=2 ・・・・・(4)
Td=(2/5)・TB ・・・・・(3)
n=Td/ΔT=2 ・・・・・(4)
すなわち、上記(4)式から、サンプリングデータの並べ替えを行う際に、時間軸に対して2個分ずつ移動させることにより、図2に示すような時間軸上の位置が時間ずれ量Td分補正されたデジタル波形データD1を得ることができる。なお、図2では、リファレンスとして従来のように補正を行わなかった場合のデジタル波形データD0を示している。
このように、本実施形態における半導体集積回路試験装置10aによれば、スタートパルス信号S5の立ち上がり(つまりテストパターンS2の出力開始時点)から、サンプリングクロック信号S4の最初の立ち上がりまでの時間ずれ量Tdを測定し、この時間ずれ量Tdに基づいてデジタル波形データD1の時間軸上の位置を補正するので、時間軸上の位置が正確なデジタル波形データD1を得ることができる。
また、図2に示すように、デジタル波形データD1において、スタートパルス信号S5の立ち上がりから時間ずれ量Tdの区間のサンプリングデータが欠落しているので、この欠落した部分をサンプリングデータの並べ替えによって補正することが好ましい。具体的には、図2に示すように、デジタル波形データD1の一周期はTBであるので、デジタル波形データD1の後半部分の内、時間ずれ量Tdに相当する区間のサンプリングデータの時間軸上の位置を、デジタル波形データD1の一周期分だけ前に移動させる。つまり、上記(4)式より、デジタル波形データD1の後半部分の内、2個分のサンプリングデータを欠落した部分に並び替えることにより、アナログ信号S2の波形を正確に再現したデジタル波形データD2を得ることができる。このように、欠落した部分を補正して整形処理することにより、時間ずれ量Tdがテスト毎に異なる場合であっても、毎回再現性良く同じデジタル波形データD2を得ることができる。
なお、上記実施形態では、DIG3aにデジタル波形データを補正する機能を設けたが、このデータ補正機能を有する信号処理部などを別途備えるような構成を採用しても良い。
また、上記実施形態では、テストパターンS2の出力開始時点を示すスタートパルス信号S5をTIM6のスタート信号入力端子P1に入力し、このスタートパルス信号S5の立ち上がりとサンプリングクロック信号S4の最初の立ち上がりまでの時間ずれ量Tdを測定する構成としたが、例えばテストパターンS2がクロック信号であれば、このテストパターンS2をTIM6のスタート信号入力端子P1に入力し、テストパターンS2の最初の立ち上がり(出力開始時点)とサンプリングクロック信号S4の最初の立ち上がりまでの時間ずれ量Tdを直接測定しても良い。一方、テストパターンS2がデータ信号である場合、上記のようにテストパターンS2を直接TIM6のスタート信号入力端子P1に入力して時間ずれ量Tdを測定するには各種条件が必要となり、信号処理が複雑になるため、この場合には本実施形態のように、テストパターンS2の出力開始時点を示すスタートパルス信号S5をTIM6のスタート信号入力端子P1に入力することが好ましい。
10a、10…半導体集積回路試験装置、1a、1…デジタルファンクションモジュール(DFC)、2…レートクロック発生器、3a、3…デジタイザモジュール(DIG)、4…サンプリングクロック発生器、5…良否判定部、6…タイムメジャーモジュール(TIM)
Claims (4)
- 印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換する機能を備える半導体集積回路試験装置であって、
前記試験パターンの出力開始時点を示す試験開始信号を出力する信号出力手段と、
前記試験開始信号が示す前記出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定する時間測定手段と、
前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正するデータ補正手段と
を具備することを特徴とする半導体集積回路試験装置。 - 前記データ補正手段は、前記デジタル波形データを構成する各サンプリングデータの時間軸上の位置を前記時間ずれ量分だけ移動させることにより、前記デジタル波形データの時間軸上の位置を補正することを特徴とする請求項1記載の半導体集積回路試験装置。
- 前記データ補正手段は、前記デジタル波形データを構成する各サンプリングデータの時間軸上の位置を前記時間ずれ量分だけ移動させた後、デジタル波形データの後半部分において時間ずれ量に相当する区間に含まれるサンプリングデータの時間軸上の位置を、デジタル波形データの一周期分だけ前に移動させることを特徴とする請求項2記載の半導体集積回路試験装置。
- 印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換するプロセスを有する半導体集積回路試験方法であって、
前記試験パターンの出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定し、
前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正する
ことを特徴とする半導体集積回路試験方法。
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JP2006206484A JP2008032543A (ja) | 2006-07-28 | 2006-07-28 | 半導体集積回路試験装置及び方法 |
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CN103576079A (zh) * | 2013-11-15 | 2014-02-12 | 上海华岭集成电路技术股份有限公司 | 芯片测试系统及芯片测试方法 |
-
2006
- 2006-07-28 JP JP2006206484A patent/JP2008032543A/ja not_active Withdrawn
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CN103576079A (zh) * | 2013-11-15 | 2014-02-12 | 上海华岭集成电路技术股份有限公司 | 芯片测试系统及芯片测试方法 |
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