JP2008009375A - Display device - Google Patents
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Abstract
Description
本発明は、表示装置に関し、特に、液晶表示装置に適用して有効な技術に関するものである。 The present invention relates to a display device, and more particularly to a technique effective when applied to a liquid crystal display device.
従来、液晶表示装置には、スイッチング素子としてＴＦＴ素子を用いたアクティブマトリクス型の液晶表示装置がある。アクティブマトリクス型の液晶表示装置は、たとえば、液晶表示パネルを構成する一対の基板のうちの一方の基板に、複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれる画素領域に対して配置されるＴＦＴ素子および画素電極とが設けられている。このとき、各画素領域に対して配置されるＴＦＴ素子は、ゲートが走査信号線に接続され、ドレインが映像信号線に接続され、ソース電極が画素電極に接続されている。以下、アクティブマトリクス型の液晶表示装置のことを、単に液晶表示装置と呼ぶ。 Conventionally, there is an active matrix type liquid crystal display device using a TFT element as a switching element. An active matrix liquid crystal display device includes, for example, a plurality of scanning signal lines on one of a pair of substrates constituting a liquid crystal display panel, and a plurality of three-dimensional scanning signal lines via an insulating layer. A plurality of video signal lines intersecting each other, and a TFT element and a pixel electrode arranged for a pixel region surrounded by two adjacent scanning signal lines and two adjacent video signal lines. Yes. At this time, in the TFT element arranged for each pixel region, the gate is connected to the scanning signal line, the drain is connected to the video signal line, and the source electrode is connected to the pixel electrode. Hereinafter, the active matrix liquid crystal display device is simply referred to as a liquid crystal display device.
前記液晶表示装置では、前記ＴＦＴ素子に不良があると、たとえば、そのＴＦＴ素子のソース電極に接続された画素電極に対して階調電圧（映像信号）を加えることができなくなり、ドット抜けと呼ばれる点欠陥が生じる。そのため、近年の液晶表示装置では、各画素領域に対して予備のＴＦＴ素子（フローティングＴＦＴと呼ぶこともある）を配置することがある（たとえば、特許文献１を参照。）。 In the liquid crystal display device, if the TFT element is defective, for example, it is impossible to apply a gradation voltage (video signal) to the pixel electrode connected to the source electrode of the TFT element, which is called dot omission. Point defects occur. Therefore, in a recent liquid crystal display device, a spare TFT element (sometimes referred to as a floating TFT) may be disposed for each pixel region (see, for example, Patent Document 1).
前記予備のＴＦＴ素子を設けておくと、初期状態で使用されるＴＦＴ素子に問題が発生した場合に、たとえば、問題が発生したＴＦＴ素子のドレイン電極を映像信号線から切り離し、前記予備のＴＦＴ素子のドレイン電極を映像信号線に接続し、前記予備のＴＦＴ素子のソース電極を画素電極に接続することで点欠陥を回避することができる。
ところで、従来の液晶表示装置において、前記予備のＴＦＴ素子を設ける場合、前記予備のＴＦＴ素子は、たとえば、初期状態で使用されるＴＦＴ素子と同じ形状で同じ大きさであることが多い。 By the way, in the conventional liquid crystal display device, when the spare TFT element is provided, the spare TFT element often has the same shape and the same size as, for example, the TFT element used in the initial state.
しかしながら、近年の液晶表示装置は、高精細化や高開口率化などにより、１つの画素領域に対して、初期状態で使用されるＴＦＴ素子と同じ形状、同じ大きさである予備のＴＦＴ素子を配置することが難しくなってきている。 However, in recent liquid crystal display devices, due to high definition and high aperture ratio, a spare TFT element having the same shape and size as the TFT element used in the initial state is provided for one pixel region. It is getting harder to place.
また、液晶表示装置がＩＰＳ方式などの横電界駆動方式の場合、前記ＴＦＴ素子や前記画素電極が設けられる基板に、前記画素電極と対向する対向電極（共通電極と呼ぶこともある）が設けられている。横電界駆動方式の液晶表示装置には、たとえば、対向電極が、絶縁層を介して画素電極と平面でみて重なるように配置されており、かつ、走査信号線の両側に配置された２つの対向電極が、走査信号線と立体的に交差するブリッジ配線で接続されているものがある。このような液晶表示装置の場合、予備のＴＦＴ素子は、平面でみて前記ブリッジ配線と重ならないように配置する必要がある。そのため、予備のＴＦＴ素子を配置することが、さらに難しくなっている。 In the case where the liquid crystal display device is a lateral electric field drive method such as an IPS method, a counter electrode (sometimes referred to as a common electrode) facing the pixel electrode is provided on a substrate on which the TFT element and the pixel electrode are provided. ing. In a horizontal electric field drive type liquid crystal display device, for example, a counter electrode is arranged so as to overlap with a pixel electrode in a plan view through an insulating layer, and two counter electrodes arranged on both sides of a scanning signal line are arranged. Some electrodes are connected by a bridge wiring that three-dimensionally intersects the scanning signal line. In the case of such a liquid crystal display device, it is necessary to arrange the spare TFT element so as not to overlap with the bridge wiring in a plan view. Therefore, it becomes more difficult to arrange a spare TFT element.
本発明の目的は、たとえば、液晶表示装置の画素領域に対して予備のＴＦＴ素子を効率よく配置することが可能な技術を提供することにある。 An object of the present invention is to provide a technique capable of efficiently arranging spare TFT elements in a pixel region of a liquid crystal display device, for example.
本発明の目的は、たとえば、液晶表示装置の表示領域の点欠陥を防ぐことが可能な技術を提供することにある。 An object of the present invention is to provide a technique capable of preventing point defects in a display area of a liquid crystal display device, for example.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。 The outline of typical inventions among the inventions disclosed in the present application will be described as follows.
（１）複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれる画素領域に対して配置されるＴＦＴ素子および画素電極とを有する基板を備える表示装置であって、前記基板は、１つの画素領域に対して、チャネル層およびドレイン電極ならびにソース電極がそれぞれ独立した第１のＴＦＴ素子と第２のＴＦＴ素子が配置されており、各画素領域の第１のＴＦＴ素子と第２のＴＦＴ素子は、前記映像信号線に映像信号が加わり、前記走査信号線に走査信号が加わったときに、いずれか一方のＴＦＴ素子のみが動作し、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なる表示装置。 (1) A plurality of scanning signal lines, a plurality of video signal lines sterically intersecting with the plurality of scanning signal lines via an insulating layer, two adjacent scanning signal lines, and two adjacent lines A display device comprising a substrate having a TFT element and a pixel electrode arranged for a pixel region surrounded by a video signal line, wherein the substrate includes a channel layer, a drain electrode, and A first TFT element and a second TFT element having independent source electrodes are arranged, and the first TFT element and the second TFT element in each pixel region add a video signal to the video signal line, When a scanning signal is applied to the scanning signal line, only one of the TFT elements operates, and the first TFT element and the second TFT element are each TFT elements when the substrate is viewed in a plane. Occupies Size or shape or channel width and channel length of the area is different display device.
（２）前記（１）の表示装置において、前記第２のＴＦＴ素子のドレイン電極およびソース電極は、前記基板を平面でみたときに走査信号線と重なる領域および重ならない領域を有する表示装置。 (2) The display device according to (1), wherein the drain electrode and the source electrode of the second TFT element have a region that overlaps a scanning signal line and a region that does not overlap when the substrate is viewed in a plane.
（３）前記（１）または（２）の表示装置において、前記第２のＴＦＴ素子のドレイン電極およびソース電極は、前記基板を平面で見たときに画素電極と重ならない表示装置。 (3) The display device according to (1) or (2), wherein a drain electrode and a source electrode of the second TFT element do not overlap with a pixel electrode when the substrate is viewed in a plane.
（４）前記（１）乃至（３）のいずれかの表示装置において、前記走査信号線は、前記基板を平面でみたときに該走査信号線の幅が細くなる切り欠き部を有し、前記第２のＴＦＴ素子のドレイン電極およびソース電極のそれぞれの端部は、前記基板を平面でみたときに前記切り欠き部の上に位置している表示装置。 (4) In the display device according to any one of (1) to (3), the scanning signal line has a cutout portion that reduces a width of the scanning signal line when the substrate is viewed in a plane. The display device in which the end portions of the drain electrode and the source electrode of the second TFT element are positioned on the notch when the substrate is viewed in a plane.
（５）前記（１）乃至（４）のいずれかの表示装置において、前記画素電極は、前記基板を平面でみたときに前記走査信号線と対向する辺に、切り欠き部を有し、前記第２のＴＦＴ素子のドレイン電極およびソース電極のそれぞれの端部は、前記基板を平面でみたときに前記切り欠き部の上に位置している表示装置。 (5) In the display device according to any one of (1) to (4), the pixel electrode includes a cutout portion on a side facing the scanning signal line when the substrate is viewed in a plane. The display device in which the end portions of the drain electrode and the source electrode of the second TFT element are positioned on the notch when the substrate is viewed in a plane.
（６）前記（５）の表示装置において、前記画素電極の前記切り欠き部のうちの、前記第２のＴＦＴ素子のドレイン電極と、前記第１のＴＦＴ素子のドレイン電極または前記第２のＴＦＴ素子のドレイン電極が接続している映像信号線との間にある部分は、前記第２のＴＦＴ素子のゲートが接続している走査信号線に近づくにつれて、前記第１のＴＦＴ素子のドレイン電極または前記第２のＴＦＴ素子のドレイン電極が接続している前記映像信号線側に広がっている表示装置。 (6) In the display device according to (5), the drain electrode of the second TFT element, the drain electrode of the first TFT element, or the second TFT among the notches of the pixel electrode. The portion between the element and the video signal line to which the drain electrode of the element is connected is closer to the scanning signal line to which the gate of the second TFT element is connected, or the drain electrode of the first TFT element or A display device extending toward the video signal line to which a drain electrode of the second TFT element is connected.
（７）前記（１）乃至（６）のいずれかの表示装置において、前記基板は、前記各画素領域に対して配置される共通電極と、走査信号線と立体的に交差し、かつ、該走査信号線の両側に配置された共通電極に接続されるブリッジ配線を有し、前記基板は、前記共通電極がブリッジ配線で他の画素領域の共通電極と電気的に接続されている第１の画素領域と、接続されていない第２の画素領域とを有し、前記第１の画素領域に対して配置される前記第２のＴＦＴ素子と、前記第２の画素領域に対して配置される前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なる表示装置。 (7) In the display device according to any one of (1) to (6), the substrate three-dimensionally intersects with the common electrode arranged for each pixel region and the scanning signal line, and The substrate has a bridge wiring connected to a common electrode arranged on both sides of the scanning signal line, and the substrate has a first electrode in which the common electrode is electrically connected to a common electrode in another pixel region by the bridge wiring. A second TFT element that has a pixel area and a second pixel area that is not connected, and that is arranged with respect to the first pixel area, and is arranged with respect to the second pixel area; The second TFT element is a display device having a different area width or shape or channel width and channel length occupied by each TFT element when the substrate is viewed in a plane.
（８）前記（７）の表示装置において、前記第１の画素領域に対して配置される前記第２のＴＦＴ素子は、前記第１の画素領域に対して配置される前記第１のＴＦＴ素子と、前記ブリッジ配線の間に配置されている表示装置。 (8) In the display device according to (7), the second TFT element disposed with respect to the first pixel region is the first TFT element disposed with respect to the first pixel region. And a display device disposed between the bridge wires.
（９）前記（７）の表示装置において、前記第１の画素領域に対して配置される前記第２のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子であり、前記第２の画素領域に対して配置される前記第２のＴＦＴ素子は、ドレイン電極およびソース電極が平行に配置されたトランジスタ素子である表示装置。 (9) In the display device according to (7), the second TFT element arranged with respect to the first pixel region is a transistor element having a U-shaped drain electrode, and the second pixel region The second TFT element arranged with respect to the display device is a transistor element in which a drain electrode and a source electrode are arranged in parallel.
（１０）前記（１）乃至（７）のいずれかの表示装置において、前記第１のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子であり、前記第２のＴＦＴ素子は、ドレイン電極およびソース電極が平行に配置されたトランジスタ素子である表示装置。 (10) In the display device of any one of (1) to (7), the first TFT element is a transistor element having a U-shaped drain electrode, and the second TFT element includes a drain electrode and A display device which is a transistor element in which source electrodes are arranged in parallel.
（１１）前記（１）乃至（８）のいずれかの表示装置において、前記第２のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子である表示装置。 (11) The display device according to any one of (1) to (8), wherein the second TFT element is a transistor element having a U-shaped drain electrode.
（１２）前記（１）乃至（８）のいずれかの表示装置において、前記第２のＴＦＴ素子は、ドレイン電極およびソース電極がともにＵ字型のトランジスタ素子であり、かつ、前記ドレイン電極の２つの概略平行な部分と、前記ソース電極の２つの概略平行な部分とが、交互に配置されている表示装置。 (12) In the display device according to any one of (1) to (8), the second TFT element is a U-shaped transistor element having a drain electrode and a source electrode, and 2 A display device in which two substantially parallel portions and two substantially parallel portions of the source electrode are alternately arranged.
（１３）前記（１）乃至（８）のいずれかの表示装置において、前記ドレイン電極の前記２つの概略平行な部分のうちの、前記ソース電極の２つの概略平行な部分の間にあるほうの部分の幅は、もう一方の部分の幅よりも広く、前記ソース電極の前記２つの概略平行な部分のうちの、前記ドレイン電極の２つの概略平行な部分の間にあるほうの部分の幅は、もう一方の部分の幅よりも広い表示装置。 (13) In the display device of any one of (1) to (8), of the two substantially parallel parts of the drain electrode, the one between the two substantially parallel parts of the source electrode The width of the part is wider than the width of the other part, and the width of the part of the two substantially parallel parts of the source electrode between the two substantially parallel parts of the drain electrode is A display device wider than the width of the other part.
（１４）前記（１）乃至（１３）のいずれかの表示装置において、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子は、チャネル幅をチャネル長で除した値が等しい表示装置。 (14) The display device according to any one of (1) to (13), wherein the first TFT element and the second TFT element have the same value obtained by dividing a channel width by a channel length.
（１５）前記（１）乃至（１４）のいずれかの表示装置において、前記基板は、一対の基板の間に液晶を封入した液晶表示パネルにおける、前記一対の基板のうちの一方の基板である表示装置。 (15) In the display device according to any one of (1) to (14), the substrate is one of the pair of substrates in a liquid crystal display panel in which liquid crystal is sealed between the pair of substrates. Display device.
本発明の表示装置によれば、１つの画素領域に対して第１のＴＦＴ素子と第２のＴＦＴ素子とを配置するときに、これら２つのＴＦＴ素子を効率よく配置することができる。すなわち、各画素領域に対して予備のＴＦＴ素子を効率よく配置することができる。そのため、液晶表示装置の表示領域の点欠陥を防ぐことができる。 According to the display device of the present invention, when arranging the first TFT element and the second TFT element for one pixel region, these two TFT elements can be efficiently arranged. That is, a spare TFT element can be efficiently arranged for each pixel region. Therefore, point defects in the display area of the liquid crystal display device can be prevented.
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
Hereinafter, the present invention will be described in detail together with embodiments (examples) with reference to the drawings.
Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
図１乃至図５は、本発明が適用される表示パネルの一構成例を示す模式図である。
図１は、液晶表示パネルを観察者側からみた模式平面図である。図２は、図１のＡ−Ａ'線における模式断面図である。図３は、液晶表示パネルのＴＦＴ基板における表示領域の１画素の構成例を示す模式平面図である。図４は、図３のＢ−Ｂ'線における模式断面図である。図５は、図３のＣ−Ｃ'線における模式断面図である。
FIG. 1 to FIG. 5 are schematic views showing a structural example of a display panel to which the present invention is applied.
FIG. 1 is a schematic plan view of a liquid crystal display panel as viewed from the observer side. FIG. 2 is a schematic cross-sectional view taken along line AA ′ of FIG. FIG. 3 is a schematic plan view showing a configuration example of one pixel in the display region on the TFT substrate of the liquid crystal display panel. 4 is a schematic cross-sectional view taken along line BB ′ of FIG. FIG. 5 is a schematic cross-sectional view taken along the line CC ′ of FIG.
本発明は、数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれる画素領域に対して配置されるＴＦＴ素子および画素電極とを有する基板を備える表示装置に関するものである。このような基板は、たとえば、液晶表示パネルを構成する一対の基板のうちの一方の基板（ＴＦＴ基板）に用いられる。 The present invention includes several scanning signal lines, a plurality of video signal lines sterically intersecting with the plurality of scanning signal lines through an insulating layer, two adjacent scanning signal lines, and two The present invention relates to a display device including a substrate having a TFT element and a pixel electrode arranged with respect to a pixel region surrounded by adjacent video signal lines. Such a substrate is used, for example, as one substrate (TFT substrate) of a pair of substrates constituting a liquid crystal display panel.
液晶表示パネルは、たとえば、図１および図２に示すように、一対の基板１，２の間に液晶材料３を封入した表示パネルである。このとき、一対の基板１，２は、表示領域ＤＡの外側に環状に配置されたシール材４で接着されており、液晶材料３は、一対の基板１，２およびシール材４で囲まれた空間に封入されている。また、一対の基板１，２の外側を向いた面には、たとえば、一対の偏光板５Ａ，５Ｂが設けられている。またこのとき、基板１と偏光板５Ａの間、基板２と偏光板５Ｂの間に、１層または複数層の位相差板が設けられていることもある。
For example, as shown in FIGS. 1 and 2, the liquid crystal display panel is a display panel in which a
一対の基板１，２のうち、観察者側からみた外形寸法が大きい方の基板１は、一般に、ＴＦＴ基板と呼ばれる。図１および図２では省略しているが、ＴＦＴ基板１は、ガラス基板などの透明な基板の表面の上に、複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線が形成されている。そして、２本の隣接する走査信号線と２本の隣接する映像信号線で囲まれた領域が１つの画素領域に相当し、各画素領域に対してＴＦＴ素子や画素電極などが配置されている。また、ＴＦＴ基板１と対をなす他方の基板２は、一般に、対向基板と呼ばれる。
Of the pair of
前記液晶表示パネルが、たとえば、ＴＮ方式やＶＡ方式のような縦電界方式と呼ばれる駆動方式の場合、ＴＦＴ基板１の画素電極と対向する対向電極（共通電極とも呼ばれる）は、対向基板２側に設けられる。また、前記液晶表示パネルが、たとえば、ＩＰＳ方式のような横電界方式と呼ばれる駆動方式の場合、前記対向電極は、ＴＦＴ基板１側に設けられる。
When the liquid crystal display panel is a driving method called a vertical electric field method such as a TN method or a VA method, a counter electrode (also referred to as a common electrode) facing the pixel electrode of the
次に、液晶表示パネルの表示領域ＤＡの１画素の構成例について、図３乃至図５を参照して簡単に説明する。 Next, a configuration example of one pixel in the display area DA of the liquid crystal display panel will be briefly described with reference to FIGS.
本発明は、液晶表示パネルの中でも、特に、ＴＦＴ基板１の１画素の構成が、図３乃至図５に示すような構成の横電界方式の液晶表示パネルに適用することが望ましい。このとき、ＴＦＴ基板１は、たとえば、図３乃至図５に示すように、ガラス基板ＳＵＢの表面に、ｘ方向に延在する複数本の走査信号線ＧＬが設けられており、走査信号線ＧＬの上には、第１の絶縁層ＰＡＳ１を介してｙ方向に延在し、複数本の走査信号線ＧＬと立体的に交差する複数本の映像信号線ＤＬが設けられている。そして、２本の隣接する走査信号線ＧＬと２本の隣接する映像信号線ＤＬによって囲まれた領域が１つの画素領域に相当する。
Among the liquid crystal display panels, the present invention is particularly preferably applied to a horizontal electric field type liquid crystal display panel in which the configuration of one pixel of the
また、ガラス基板ＳＵＢの表面には、たとえば、画素領域毎に、平板状の対向電極ＣＴが設けられている。このとき、ｘ方向に並んだ各画素領域の対向電極ＣＴは、走査信号線ＧＬと並行した共通信号線ＣＬによって電気的に接続されている。また、走査信号線ＧＬからみて、共通信号線ＣＬが設けられている方向と反対側には、対向電極ＣＴと電気的に接続されている共通接続パッドＣＰが設けられている。またこのとき、たとえば、対向電極ＣＴと、走査信号線ＧＬや共通信号線ＣＬなどを形成するときに、ＩＴＯ膜とアルミニウムなどの金属膜を一括してパターニングすることがある。その場合、走査信号線ＧＬと基板ＳＵＢの間には、ＩＴＯ膜が介在する（残る）。 Further, on the surface of the glass substrate SUB, for example, a flat counter electrode CT is provided for each pixel region. At this time, the counter electrodes CT of the pixel regions arranged in the x direction are electrically connected by a common signal line CL parallel to the scanning signal line GL. A common connection pad CP electrically connected to the counter electrode CT is provided on the side opposite to the direction in which the common signal line CL is provided when viewed from the scanning signal line GL. At this time, for example, when the counter electrode CT, the scanning signal line GL, the common signal line CL, and the like are formed, the ITO film and a metal film such as aluminum may be patterned in a lump. In that case, an ITO film is interposed (remains) between the scanning signal line GL and the substrate SUB.
また、第１の絶縁層ＰＡＳ１の上には、映像信号線ＤＬの他に、半導体層、ドレイン電極ＳＤ１、およびソース電極ＳＤ２が設けられている。このとき、半導体層は、たとえば、アモルファスシリコン（ａ−Ｓｉ）を用いて形成されており、各画素領域に対して配置されるＴＦＴ素子のチャネル層ＳＣとしての機能を持つものの他に、たとえば、走査信号線ＧＬと映像信号線ＤＬが立体的に交差する領域における走査信号線ＧＬと映像信号線ＤＬの短絡を防ぐもの（図示しない）がある。このとき、ＴＦＴ素子のチャネル層ＳＣとしての機能を持つ半導体層は、映像信号線ＤＬに接続しているドレイン電極ＳＤ１とソース電極ＳＤ２の両方が接続されている。 In addition to the video signal line DL, a semiconductor layer, a drain electrode SD1, and a source electrode SD2 are provided on the first insulating layer PAS1. At this time, the semiconductor layer is formed using, for example, amorphous silicon (a-Si), and has a function as the channel layer SC of the TFT element disposed for each pixel region. There is one (not shown) that prevents a short circuit between the scanning signal line GL and the video signal line DL in a region where the scanning signal line GL and the video signal line DL intersect three-dimensionally. At this time, in the semiconductor layer having a function as the channel layer SC of the TFT element, both the drain electrode SD1 and the source electrode SD2 connected to the video signal line DL are connected.
また、映像信号線ＤＬなどが形成された面（層）の上には、第２の絶縁層ＰＡＳ２を介して画素電極ＰＸが設けられている。画素電極ＰＸは、画素領域毎に独立した電極であり、第２の絶縁層ＰＡＳに設けられた開口部（スルーホール）ＴＨ１においてソース電極ＳＤ２と電気的に接続されている。また、対向電極ＣＴと画素電極ＰＸが、図３乃至図５に示したように、第１の絶縁層ＰＡＳ１および第２の絶縁層ＰＡＳ２を介して積層配置されている場合、画素電極ＰＸは、スリットＳＬが設けられたくし歯形状の電極になっている。 On the surface (layer) on which the video signal line DL and the like are formed, the pixel electrode PX is provided via the second insulating layer PAS2. The pixel electrode PX is an independent electrode for each pixel region, and is electrically connected to the source electrode SD2 in an opening (through hole) TH1 provided in the second insulating layer PAS. Further, when the counter electrode CT and the pixel electrode PX are stacked via the first insulating layer PAS1 and the second insulating layer PAS2 as shown in FIGS. 3 to 5, the pixel electrode PX It is a comb-shaped electrode provided with a slit SL.
また、第２の絶縁層ＰＡＳ２の上には、画素電極ＰＸの他に、たとえば、走査信号線ＧＬを挟んで上下に配置された２つの対向電極ＣＴを電気的に接続するためのブリッジ配線ＢＲが設けられている。このとき、ブリッジ配線ＢＲは、走査信号線ＧＬを挟んで配置された共通信号線ＣＬおよび共通接続パッドＣＰとスルーホールＴＨ２，ＴＨ３によって接続される。 Further, on the second insulating layer PAS2, in addition to the pixel electrode PX, for example, a bridge wiring BR for electrically connecting two counter electrodes CT arranged above and below the scanning signal line GL. Is provided. At this time, the bridge wiring BR is connected to the common signal line CL and the common connection pad CP arranged across the scanning signal line GL by the through holes TH2 and TH3.
また、第２の絶縁層ＰＡＳ２の上には、画素電極ＰＸおよびブリッジ配線ＢＲを覆うように配向膜ＯＲＩが設けられている。なお、図示は省略するが、対向基板２は、ＴＦＴ基板１の配向膜ＯＲＩが設けられた面に対向するように配置される。
An alignment film ORI is provided on the second insulating layer PAS2 so as to cover the pixel electrode PX and the bridge wiring BR. Although not shown, the
以下、１画素の構成が、図３乃至図５に示したような構成のＴＦＴ基板１に、本発明を適用した場合の構成例および作用効果について説明する。
In the following, a configuration example and effects when the present invention is applied to the
図６は、本発明による実施例１のＴＦＴ基板におけるＴＦＴ素子の構成例を示す模式平面図である。図７は、図６のＤ−Ｄ’線における模式断面図である。なお、図６では、画素電極ＰＸのスリットＳＬを省略している。 FIG. 6 is a schematic plan view showing a configuration example of TFT elements on the TFT substrate of Example 1 according to the present invention. FIG. 7 is a schematic cross-sectional view taken along the line D-D ′ of FIG. 6. In FIG. 6, the slit SL of the pixel electrode PX is omitted.
実施例１のＴＦＴ基板１は、１画素の構成が図３乃至図５に示したような横電界駆動方式の液晶表示パネルで用いられるＴＦＴ基板である。また、実施例１のＴＦＴ基板１では、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた１つの画素領域に対して、初期状態で使用される第１のＴＦＴ素子と、前記第１のＴＦＴ素子が故障しているときに使用される第２のＴＦＴ素子（予備のＴＦＴ素子）とが配置されている。
The
このとき、１つの画素領域に対して配置される前記第１のＴＦＴ素子および前記第２のＴＦＴ素子は、たとえば、図６に示すような配置になっている。なお、図６において、第１のＴＦＴ素子は、半導体層ＭＳＣ、ドレイン電極ＭＳＤ１、およびソース電極ＭＳＤ２を有するＴＦＴ素子であり、第２のＴＦＴ素子は、半導体層ＦＳＣ、ドレイン電極ＦＳＤ１、およびソース電極ＦＳＤ２を有するＴＦＴ素子である。また、第１のＴＦＴ素子のドレイン電極ＭＳＤ１は、たとえば、２本の隣接する映像信号線ＤＬｎ−１，ＤＬｎのうちの映像信号線ＤＬｎ−１のほうと一体的に形成されている。 At this time, the first TFT element and the second TFT element arranged with respect to one pixel region are arranged as shown in FIG. 6, for example. In FIG. 6, the first TFT element is a TFT element having a semiconductor layer MSC, a drain electrode MSD1, and a source electrode MSD2, and the second TFT element is a semiconductor layer FSC, a drain electrode FSD1, and a source electrode. This is a TFT element having FSD2. The drain electrode MSD1 of the first TFT element, for example, are more of the video signal line DL n-1 integrally formed in the video signal line DL n-1, DL n that two adjacent .
また、１本の走査信号線ＧＬを挟んで隣接する対向電極ＣＴを接続するブリッジ配線ＢＲは、通常、図６に示すように、２本の隣接する映像信号線ＤＬｎ−１，ＤＬｎのうちの、第１のＴＦＴ素子のドレイン電極ＭＳＤ１が接続していないほうの映像信号線ＤＬｎの近傍に配置（形成）される。そのため、第２のＴＦＴ素子の半導体層ＦＳＣ、ドレイン電極ＦＳＤ１、およびソース電極ＦＳＤ２は、第１のＴＦＴ素子とブリッジ配線ＢＲとの間に配置（形成）する。 In addition, as shown in FIG. 6, the bridge wiring BR that connects the adjacent counter electrodes CT with the one scanning signal line GL interposed therebetween is normally connected to two adjacent video signal lines DL n−1 and DL n . of out, it is disposed in the vicinity of the video signal lines DL n of better drain electrode MSD1 is not connected to the first TFT element (formation). Therefore, the semiconductor layer FSC, the drain electrode FSD1, and the source electrode FSD2 of the second TFT element are arranged (formed) between the first TFT element and the bridge wiring BR.
前記第２のＴＦＴ素子は、初期状態で使用される第１のＴＦＴ素子に不良（故障）が有り、そのままでは点欠陥、たとえば、常時最低階調表示または常時最大階調表示になる場合に備えて設けられた予備のＴＦＴ素子である。そのため、前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さや形状が、前記第１のＴＦＴ素子と同じであることが望ましい。 The second TFT element has a defect (failure) in the first TFT element used in the initial state, and is prepared for a point defect, for example, always the lowest gradation display or always the highest gradation display. This is a spare TFT element provided. Therefore, it is desirable that the second TFT element has the same area and shape as each of the first TFT elements when the TFT element is viewed in plan.
しかしながら、本発明は、たとえば、常時最低階調表示または常時最大階調表示になるのを回避することを主な目的としている。そのため、前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さや形状が、前記第１のＴＦＴ素子と異なっていてもよいし、前記第１のＴＦＴ素子よりも小さくてもよい。 However, the main object of the present invention is to avoid, for example, always the lowest gradation display or always the maximum gradation display. Therefore, the second TFT element may be different in area and shape from each TFT element when the substrate is viewed in plan, and the first TFT element may be different from the first TFT element. It may be smaller than the element.
ただし、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子とは、たとえば、それぞれのＴＦＴ素子におけるチャネル幅Ｗをチャネル長Ｌで除した値（Ｗ／Ｌ）が等しくなるようにすることが望ましい。 However, it is desirable that the first TFT element and the second TFT element have the same value (W / L) obtained by dividing the channel width W of each TFT element by the channel length L, for example. .
また、実施例１のＴＦＴ基板１では、たとえば、図６および図７に示すように、走査信号線ＧＬのうちの、前記第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部と平面で見て重なる位置に切り欠き部ＵＣ１を設け、ソース電極ＦＳＤ２の端部と平面でみて重なる位置に切り欠き部ＵＣ２を設ける。すなわち、実施例１のＴＦＴ基板１において、前記第２のＴＦＴ素子のドレイン電極ＭＳＤ１およびソース電極ＭＳＤ２は、それぞれ、走査信号線ＧＬと重なる領域および重ならない領域を有する。また、前記第２のＴＦＴ素子のドレイン電極ＭＳＤ１およびソース電極ＭＳＤ２のうちの、走査信号線ＧＬと重ならない領域は、画素電極ＰＸとも重ならない。
Further, in the
またこのとき、前記第２のＴＦＴ素子のソース電極ＦＳＤ２の端部と平面でみて重なる位置に設ける切り欠き部ＵＣ２は、たとえば、図６に示すように、ブリッジ配線ＢＲの近傍に設けることが望ましい。ブリッジ配線ＢＲの近傍は、ブリッジ配線ＢＲと画素電極ＰＸとの間が広くなっているので、そこにソース電極ＦＳＤ２の端部を設ければ、切り欠き部ＵＣ２の切り欠き寸法を小さくすることができる。 At this time, the notch UC2 provided at a position overlapping with the end of the source electrode FSD2 of the second TFT element in plan view is preferably provided in the vicinity of the bridge wiring BR as shown in FIG. 6, for example. . Since the vicinity of the bridge wiring BR is wide between the bridge wiring BR and the pixel electrode PX, if the end of the source electrode FSD2 is provided there, the notch size of the notch UC2 can be reduced. it can.
図８および図９は、実施例１のＴＦＴ基板の修正方法を説明するための模式図である。
図８は、修正方法の一例を説明するための模式平面図である。図９は、図８のＥ−Ｅ’線における模式断面図である。なお、図８では、画素電極ＰＸのスリットＳＬを省略している。
FIG. 8 and FIG. 9 are schematic diagrams for explaining a method for correcting the TFT substrate of the first embodiment.
FIG. 8 is a schematic plan view for explaining an example of the correction method. FIG. 9 is a schematic cross-sectional view taken along the line EE ′ of FIG. In FIG. 8, the slit SL of the pixel electrode PX is omitted.
実施例１のＴＦＴ基板１は、従来のものと同じ手順で製造され、ＴＦＴ素子の半導体層（チャネル層）を形成する工程において、初期状態で使用される第１のＴＦＴ素子のチャネル層ＭＳＣに加え、第２のＴＦＴ素子のチャネル層ＦＳＣを形成する。また、映像信号線ＤＬなどを形成する工程で、初期状態で使用される第１のＴＦＴ素子のドレイン電極ＭＳＤ１およびソース電極ＭＳＤ２に加え、第２のＴＦＴ素子のドレイン電極ＦＳＤ１およびソース電極ＦＳＤ２を形成する。
The
そして、従来の手順に沿って画素電極ＰＸおよびブリッジ配線ＢＲまでを製造した後、たとえば、各画素領域に配置された第１のＴＦＴ素子が正常に動作するかの検査を行う。 Then, after manufacturing up to the pixel electrode PX and the bridge wiring BR according to the conventional procedure, for example, it is inspected whether the first TFT element disposed in each pixel region operates normally.
この検査において、たとえば、図６に示した第１のＴＦＴ素子のチャネル層ＭＳＣ、ドレイン電極ＭＳＤ１、およびソース電極ＭＳＤ２のいずれかに不良があり、点欠陥が発生する場合、当該画素領域のＴＦＴ素子（スイッチング素子）を、第１のＴＦＴ素子から第２のＴＦＴ素子に切り替える修正が行われる。 In this inspection, for example, when any of the channel layer MSC, the drain electrode MSD1, and the source electrode MSD2 of the first TFT element shown in FIG. 6 is defective and a point defect occurs, the TFT element in the pixel region Modification is performed to switch the (switching element) from the first TFT element to the second TFT element.
このときの修正は、たとえば、まず、図８に示すように、第１のＴＦＴ素子のドレイン電極ＭＳＤ１を映像信号線ＤＬｎ−１から切り離し、ソース電極ＭＳＤ２を画素電極ＰＸから切り離す。この切り離しは、たとえば、レーザを照射して行う。また、ドレイン電極ＭＳＤ１とソース電極ＭＳＤ２の切り離し位置は任意であるが、それぞれ、半導体層ＭＳＣ上、走査信号線ＧＬと映像信号線ＤＬｎ−１との間に介在するスペーサー層ＳＳＣ上で行うことが望ましい。なお、スペーサー層ＳＳＣは、走査信号線ＧＬおよび共通信号線ＣＬと映像信号線ＤＬとが立体的に交差する領域において、たとえば、走査信号線ＧＬと映像信号線ＤＬ、共通信号線ＣＬと映像信号線ＤＬが短絡するのを防ぐための層であり、たとえば、ＴＦＴ素子の半導体層ＳＣを形成する工程で形成される。 In this modification, for example, as shown in FIG. 8, first, the drain electrode MSD1 of the first TFT element is separated from the video signal line DL n-1 , and the source electrode MSD2 is separated from the pixel electrode PX. This separation is performed, for example, by irradiating a laser. Further, the separation position of the drain electrode MSD1 and the source electrode MSD2 is arbitrary, but each is performed on the semiconductor layer MSC and the spacer layer SSC interposed between the scanning signal line GL and the video signal line DL n−1. Is desirable. The spacer layer SSC is, for example, in the region where the scanning signal line GL and the common signal line CL and the video signal line DL intersect three-dimensionally, for example, the scanning signal line GL and the video signal line DL, the common signal line CL and the video signal. It is a layer for preventing the line DL from being short-circuited, and is formed, for example, in a step of forming the semiconductor layer SC of the TFT element.
次に、たとえば、図８および図９に示すように、第２の絶縁層ＰＡＳ２のうちの、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部およびソース電極ＦＳＤ２の端部の上を開口してスルーホールＴＨ４，ＴＨ５を形成するとともに、映像信号線ＤＬｎ−１の上を開口してスルーホールＴＨ６を形成する。このとき、各スルーホールＴＨ４，ＴＨ５，ＴＨ６は、たとえば、レーザを照射して形成する。 Next, for example, as shown in FIGS. 8 and 9, the second insulating layer PAS2 is opened above the end of the drain electrode FSD1 and the end of the source electrode FSD2 of the second TFT element. The through holes TH4 and TH5 are formed, and the through hole TH6 is formed by opening the video signal line DL n-1 . At this time, the through holes TH4, TH5, TH6 are formed by, for example, laser irradiation.
次に、たとえば、図８および図９に示すように、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部と映像信号線ＤＬｎ−１、ソース電極ＦＳＤ２と画素電極ＰＸを、それぞれ、導電膜６で電気的に接続する。導電膜６は、たとえば、レーザＣＶＤ膜で形成する。なお、導電膜６を形成する面は、画素電極ＰＸが形成されている面であるため、第２のＴＦＴ素子のソース電極ＭＳＤ２と画素電極ＰＸを接続する導電膜６は、スルーホールＴＨ１が形成された位置まで延ばさなくてもよいことはもちろんである。
Next, for example, as shown in FIGS. 8 and 9, the end of the drain electrode FSD1 of the second TFT element, the video signal line DL n−1 , the source electrode FSD2 and the pixel electrode PX are connected to the
このような修正を行うときに、走査信号線ＧＬに切り欠き部ＵＣ１，ＵＣ２を設けておき、平面でみて走査信号線ＧＬと重ならない位置にスルーホールＴＨ４，ＴＨ５を形成すれば、仮に、各スルーホールがドレイン電極ＦＳＤ１またはソース電極ＦＳＤ２を貫通してしまった場合でも、走査信号線ＧＬと導電膜６とが接続（短絡）することを防げる。そのため、各画素領域の不良（点欠陥）を容易に修正できる。
When performing such correction, if the cut-out portions UC1 and UC2 are provided in the scanning signal line GL and the through holes TH4 and TH5 are formed at positions that do not overlap the scanning signal line GL in a plan view, Even when the through hole penetrates the drain electrode FSD1 or the source electrode FSD2, it is possible to prevent the scanning signal line GL and the
なお、図６に示した平面図では、第２のＴＦＴ素子のチャネル領域の平面形状がクランク状になるようにドレイン電極ＦＳＤ１およびソース電極ＦＳＤ２が配置（形成）されている。しかしながら、第２のＴＦＴ素子のチャネル領域の平面形状は、第１のＴＦＴ素子と同様のＵ字型になっていてもよいし、単純な矩形になっていてもよいことはもちろんである。 In the plan view shown in FIG. 6, the drain electrode FSD1 and the source electrode FSD2 are arranged (formed) so that the planar shape of the channel region of the second TFT element is a crank shape. However, it goes without saying that the planar shape of the channel region of the second TFT element may be a U-shape similar to that of the first TFT element or may be a simple rectangle.
図１０は、実施例１のＴＦＴ基板の第１の変形例を説明するための模式平面図である。なお、図１０では、画素電極ＰＸのスリットＳＬを省略している。 FIG. 10 is a schematic plan view for explaining a first modification of the TFT substrate of Example 1. FIG. In FIG. 10, the slit SL of the pixel electrode PX is omitted.
図３乃至図５に示したようなＴＦＴ基板１において、１本の走査信号線ＧＬの両側に配置される対向電極ＣＴは、一般に、表示領域ＤＡの外側に配置されたコモンバスライン（図示しない）により電気的に接続されている。そのため、１本の走査信号線ＧＬの両側に配置される対向電極ＣＴを接続するブリッジ配線ＢＲは、走査信号線ＧＬの延在方向に並んだ画素領域のすべてに対して配置する必要はなく、たとえば、図１０に示すように、ブリッジ配線ＢＲが設けられた第１の画素領域と、設けられていない第２の画素領域の２種類の画素領域があってもよい。
In the
このとき、２本の隣接する映像信号線ＤＬｎ−１，ＤＬｎの間にブリッジ配線ＢＲが設けられている第１の画素領域と、２本の隣接する映像信号線ＤＬｎ，ＤＬｎ＋１の間にブリッジ配線ＢＲが設けられていない第２の画素領域のそれぞれに配置された、初期状態で使用される第１のＴＦＴ素子は、図１０に示すように、走査信号線ＧＬ、半導体層（チャネル層）ＭＳＣ、ドレイン電極ＭＳＤ１、およびソース電極ＭＳＤ２で構成されている。またこのとき、第１のＴＦＴ素子のドレイン電極ＭＳＤ１は映像信号線ＤＬに接続され、ソース電極ＳＤ２は画素電極ＰＸに接続されている。 At this time, the first pixel region in which the bridge wiring BR is provided between the two adjacent video signal lines DL n−1 and DL n and the two adjacent video signal lines DL n and DL n + 1 are connected. As shown in FIG. 10, the first TFT element used in the initial state, which is disposed in each of the second pixel regions where the bridge wiring BR is not provided, includes the scanning signal line GL, the semiconductor layer ( Channel layer) MSC, drain electrode MSD1, and source electrode MSD2. At this time, the drain electrode MSD1 of the first TFT element is connected to the video signal line DL, and the source electrode SD2 is connected to the pixel electrode PX.
また、第１の画素領域に対して配置される第２のＴＦＴ素子は、走査信号線ＧＬ、半導体層ＦＳＣ１、ドレイン電極ＦＳＤ１、およびソース電極ＦＳＤ２で構成されており、半導体層ＦＳＣ１、ドレイン電極ＦＳＤ１、およびソース電極ＦＳＤ２は、それぞれ、第１のＴＦＴ素子の半導体層（チャネル層）ＭＳＣ、ドレイン電極ＭＳＤ１、ソース電極ＭＳＤ２と独立している。 The second TFT element arranged for the first pixel region includes a scanning signal line GL, a semiconductor layer FSC1, a drain electrode FSD1, and a source electrode FSD2, and the semiconductor layer FSC1 and the drain electrode FSD1. , And the source electrode FSD2 are independent of the semiconductor layer (channel layer) MSC, the drain electrode MSD1, and the source electrode MSD2 of the first TFT element, respectively.
同様に、第２の画素領域に対して配置される第２のＴＦＴ素子は、走査信号線ＧＬ、半導体層ＦＳＣ２、ドレイン電極ＦＳＤ３、およびソース電極ＦＳＤ４で構成されており、半導体層ＦＳＣ２、ドレイン電極ＦＳＤ３、およびソース電極ＦＳＤ４は、それぞれ、第１のＴＦＴ素子の半導体層（チャネル層）ＭＳＣ、ドレイン電極ＭＳＤ１、ソース電極ＭＳＤ２と独立している。
Similarly, the second TFT element disposed with respect to the second pixel region includes the scanning signal line GL, the semiconductor layer FSC2, the drain electrode FSD3, and the source electrode FSD4. The semiconductor layer FSC2, the drain electrode The
またさらに、第１の画素領域と第２の画素領域のように、第２のＴＦＴ素子を配置することが可能な領域が異なる場合、第１の画素領域に配置する第２のＴＦＴ素子と、第２の画素領域に配置する第２のＴＦＴ素子とは、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長を変えることができ、たとえば、図１０に示すように、平面形状の異なるＴＦＴ素子を配置することができる。 Furthermore, when the region where the second TFT element can be arranged is different, such as the first pixel region and the second pixel region, the second TFT element arranged in the first pixel region; The second TFT element arranged in the second pixel region can be changed in area size or shape or channel width and channel length occupied by each TFT element when the substrate is viewed in a plane. As shown in FIG. 10, TFT elements having different planar shapes can be arranged.
このように、ブリッジ配線ＢＲの有無により第２のＴＦＴ素子の平面形状を変える場合も、走査信号線ＧＬの、ドレイン電極ＦＳＤ１の端部と平面で見て重なる位置に切り欠き部ＵＣ１、ソース電極ＦＳＤ２の端部と平面でみて重なる位置に切り欠き部ＵＣ２、ドレイン電極ＦＳＤ３の端部と平面で見て重なる位置に切り欠き部ＵＣ３、ソース電極ＦＳＤ４と平面で見て重なる位置に切り欠き部ＵＣ４を設ければ、各画素領域の不良（点欠陥）を容易に修正できる。 As described above, even when the planar shape of the second TFT element is changed depending on the presence or absence of the bridge wiring BR, the cutout portion UC1 and the source electrode are located at a position overlapping the end portion of the drain electrode FSD1 of the scanning signal line GL in the plan view. The notch UC2 overlaps with the end of the FSD2 in plan view, the notch UC3 overlaps with the end of the drain electrode FSD3 in plan view, and the notch UC4 overlaps with the source electrode FSD4 in plan view. Thus, it is possible to easily correct a defect (point defect) in each pixel region.
図１１は、実施例１のＴＦＴ基板の第２の変形例を説明するための模式平面図である。図１２は、実施例１のＴＦＴ基板の第３の変形例を説明するための模式平面図である。図１３は、実施例１のＴＦＴ基板の第４の変形例を説明するための模式平面図である。なお、図１１および図１２では、画素電極ＰＸのスリットＳＬを省略している。 FIG. 11 is a schematic plan view for explaining a second modification of the TFT substrate of Example 1. FIG. FIG. 12 is a schematic plan view for explaining a third modification of the TFT substrate of Example 1. FIG. FIG. 13 is a schematic plan view for explaining a fourth modification of the TFT substrate of Example 1. FIG. 11 and 12, the slit SL of the pixel electrode PX is omitted.
実施例１のＴＦＴ基板１は、たとえば、１つの画素領域に対して、初期状態で使用される第１のＴＦＴ素子の他に、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なる予備のＴＦＴ素子（第２のＴＦＴ素子）を設けることで、第１のＴＦＴ素子の不良による点欠陥を容易に修正できるようにしている。
The
また、実施例１のＴＦＴ基板１では、点欠陥、たとえば、常時最低階調表示または常時最大階調表示になるのを回避することができればよいので、第２のＴＦＴ素子の形状には種々の形状が適用できることはもちろんである。
In addition, in the
たとえば、図１０に示した例において、ブリッジ配線ＢＲが設けられていない第２の画素領域に配置した第２のＴＦＴ素子は、ドレイン電極ＦＳＤ３が、ｙ方向を上下方向とするＵ字型、すなわち２つの平行な部分（直線部分）がｙ方向に延びているＵ字型である。しかしながら、ドレイン電極ＦＳＤ３をＵ字型にする場合、たとえば、図１１に示すように、ｘ方向を上下方向とする配置、すなわちドレイン電極ＦＳＤ３の２つの直線部分がｘ方向に延びるようにしてもよい。 For example, in the example shown in FIG. 10, the second TFT element disposed in the second pixel region where the bridge wiring BR is not provided has a drain electrode FSD3 having a U-shape in which the y direction is the vertical direction, Two parallel parts (straight line parts) are U-shaped extending in the y direction. However, when the drain electrode FSD3 is U-shaped, for example, as shown in FIG. 11, the x-direction may be arranged in the vertical direction, that is, the two linear portions of the drain electrode FSD3 may extend in the x-direction. .
また、ブリッジ配線ＢＲが設けられていない第２の画素領域は、ブリッジ配線ＢＲが設けられている第１の画素領域に比べて、第２のＴＦＴ素子を配置することが可能な領域が広い。そのため、第２の画素領域に配置する第２のＴＦＴ素子を、たとえば、図１２に示すように、チャネル領域（キャリアが移動する領域）が矩形になる平行トランジスタにすることも可能である。 In addition, the second pixel region in which the bridge wiring BR is not provided has a wider region in which the second TFT element can be disposed than the first pixel region in which the bridge wiring BR is provided. Therefore, the second TFT element arranged in the second pixel region can be a parallel transistor in which the channel region (region in which carriers move) is rectangular as shown in FIG. 12, for example.
またさらに、図１１および図１２に示した例は、ブリッジ配線ＢＲが設けられていない第２の画素領域に対して配置する第２のＴＦＴ素子の平面形状を挙げている。しかしながら、これに限らず、ブリッジ配線ＢＲが設けられている第１の画素領域に対して配置する第２のＴＦＴ素子についても、図１１または図１２に示したような平面形状にしてもよいことはもちろんである。 Furthermore, the examples shown in FIGS. 11 and 12 illustrate the planar shape of the second TFT element disposed with respect to the second pixel region where the bridge wiring BR is not provided. However, the present invention is not limited to this, and the second TFT element arranged for the first pixel region provided with the bridge wiring BR may also have a planar shape as shown in FIG. 11 or FIG. Of course.
また、ブリッジ配線ＢＲが設けられている第１の画素領域は、ブリッジ配線ＢＲが設けられている分、第２のＴＦＴ素子を配置することが可能な領域が狭い。そのため、第１の画素領域に対して配置する第２のＴＦＴ素子は、半導体層ＦＳＣと走査信号線ＧＬとが平面で見て重なる領域の面積が狭くても、チャネル幅は大きくなる平面形状にすることが望ましい。そのような平面形状としては、たとえば、図１３に示すように、ドレイン電極ＦＳＤ１およびソース電極ＦＳＤ２をともにＵ字型にした形状が挙げられる。 In addition, the first pixel region where the bridge wiring BR is provided has a narrow area where the second TFT element can be disposed by the amount of the bridge wiring BR. Therefore, the second TFT element arranged with respect to the first pixel region has a planar shape in which the channel width is increased even when the area of the region where the semiconductor layer FSC and the scanning signal line GL overlap with each other is small in plan view. It is desirable to do. As such a planar shape, for example, as shown in FIG. 13, the drain electrode FSD1 and the source electrode FSD2 are both U-shaped.
また、図１３に示したような平面形状にする場合、たとえば、ドレイン電極ＦＳＤ１の２つの平行な部分（直線部分）ＦＳＤ１１，ＦＳＤ１２のうちの、ソース電極ＦＳＤ２の２つの平行な部分（直線部分）ＦＳＤ２１，ＦＳＤ２２に挟まれているほうの部分ＦＳＤ１２の幅Ｌ１２を、もう一方の部分のＦＳＤ１１の幅Ｌ１１よりも太くすることが望ましい。同様に、ソース電極ＦＳＤ２の２つの平行な部分（直線部分）ＦＳＤ２１，ＦＳＤ２２のうちの、ドレイン電極ＦＳＤ１の２つの平行な部分（直線部分）ＦＳＤ１１，ＦＳＤ１２に挟まれているほうの部分ＦＳＤ２１の幅Ｌ２１を、もう一方の部分のＦＳＤ２２の幅Ｌ２２よりも太くすることが望ましい。このように、ドレイン電極ＳＤ１およびソース電極ＦＳＤ２をともにＵ字型にする場合、電流が集中する部分ＦＳＤ１２，ＦＳＤ２１の幅を広くすることで、キャリアの移動をスムーズに行うことができる。 In the case of a planar shape as shown in FIG. 13, for example, two parallel portions (straight portions) of the source electrode FSD2 out of two parallel portions (straight portions) FSD11 and FSD12 of the drain electrode FSD1. It is desirable that the width L12 of the portion FSD12 sandwiched between the FSD21 and the FSD22 is larger than the width L11 of the FSD11 of the other portion. Similarly, the width of the portion FSD21 sandwiched between the two parallel portions (straight portions) FSD11, FSD12 of the drain electrode FSD1 of the two parallel portions (straight portions) FSD21, FSD22 of the source electrode FSD2 It is desirable to make L21 thicker than the width L22 of the FSD 22 in the other part. Thus, when both the drain electrode SD1 and the source electrode FSD2 are U-shaped, carriers can be moved smoothly by widening the widths of the portions FSD12 and FSD21 where current concentrates.
なお、図１１乃至図１３は、第２のＴＦＴ素子の平面形状の変形例の一例であり、第２のＴＦＴ素子は、図６、図１０乃至図１３に示した平面形状に限らず、その他の平面形状であってもよいことはもちろんである。 11 to 13 are examples of modifications of the planar shape of the second TFT element. The second TFT element is not limited to the planar shape shown in FIGS. Of course, it may be a planar shape.
また、実施例１において、第１のＴＦＴ素子は、ドレイン電極ＳＤ１（ＭＳＤ）がＵ字型のトランジスタ素子を例に挙げており、さらにドレイン電極ＳＤ１の直線部分がｙ方向に延びている場合（縦置き）を例に挙げている。しかしながら、第１のＴＦＴ素子に関しても、図６などに挙げた平面形状に限らず、その他の平面形状であってもよいことはもちろんである。 In Example 1, the first TFT element is exemplified by a transistor element having a U-shaped drain electrode SD1 (MSD), and the linear portion of the drain electrode SD1 extends in the y direction ( (Vertical placement) is given as an example. However, it is needless to say that the first TFT element is not limited to the planar shape shown in FIG.
また、実施例１では、ＴＦＴ基板１の１画素の構成が、図３乃至図５に示したような構成である横電界駆動方式の液晶表示パネルを例に挙げているが、これに限らず、１画素の構成が他の構成である液晶表示パネルにも適用可能であることはもちろんである。
Further, in the first embodiment, a horizontal electric field driving type liquid crystal display panel in which the configuration of one pixel of the
図１４は、本発明による実施例２のＴＦＴ基板におけるＴＦＴ素子の構成例を示す模式平面図である。なお、図１４では、画素電極ＰＸのスリットＳＬを省略している。 FIG. 14 is a schematic plan view showing a configuration example of a TFT element on the TFT substrate of Example 2 according to the present invention. In FIG. 14, the slit SL of the pixel electrode PX is omitted.
実施例１では、たとえば、図６に示したように、走査信号線ＧＬに切り欠き部ＵＣ１，ＵＣ２を形成し、予備のＴＦＴ素子である第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部およびソース電極ＦＳＤ２の端部を、当該切り欠き部ＵＣ１，ＵＣ２に配置している。 In the first embodiment, for example, as shown in FIG. 6, notches UC1 and UC2 are formed in the scanning signal line GL, and the end and source of the drain electrode FSD1 of the second TFT element which is a spare TFT element An end portion of the electrode FSD2 is disposed in the cutout portions UC1 and UC2.
しかしながら、近年の液晶表示装置では、たとえば、各画素領域の開口率を高くするために、たとえば、図１０に示すように、走査信号線ＧＬのうちの、第１のＴＦＴ素子が配置される領域のみの幅を広くし、その他の領域の幅を狭くすることがある。このような場合、たとえば、走査信号線ＧＬの切り欠き部ＵＣ１，ＵＣ２を大きくすると、第２のＴＦＴ素子を配置することが可能な領域が狭くなり、第２のＴＦＴ素子のチャネル幅およびチャネル長が小さくなってしまう。 However, in recent liquid crystal display devices, for example, as shown in FIG. 10, in order to increase the aperture ratio of each pixel region, the region where the first TFT element is arranged in the scanning signal line GL. In some cases, only the width of the other region is widened, and the width of other regions is narrowed. In such a case, for example, when the cutout portions UC1 and UC2 of the scanning signal line GL are increased, the region where the second TFT element can be disposed becomes narrower, and the channel width and channel length of the second TFT element are reduced. Will become smaller.
そのため、実施例２のＴＦＴ基板１では、第２のＴＦＴ素子のドレイン電極の端部およびソース電極の端部が、平面でみて走査信号線ＧＬおよび画素電極ＰＸと重ならないようにするために、たとえば、図１４に示すように、走査信号線ＧＬだけでなく、画素電極ＰＸにも切り欠き部ＵＣｐ１，ＵＣｐ２を設ける。このようにすれば、走査信号線ＧＬの切り欠き寸法を小さくすることができる。
Therefore, in the
図１５乃至図１７は、実施例２のＴＦＴ基板の変形例を説明するための模式平面図である。
図１５は、実施例２のＴＦＴ基板の変形例の一例を示す模式平面図である。図１６は、画素電極に切り欠き部を設けたときに生じる問題の一例を説明するための模式平面図である。図１７は、図１５に示したＴＦＴ基板の作用効果を説明するための模式平面図である。なお、図１５乃至図１７では、画素電極ＰＸのスリットＳＬを省略している。
15 to 17 are schematic plan views for explaining modifications of the TFT substrate of the second embodiment.
FIG. 15 is a schematic plan view illustrating an example of a modification of the TFT substrate of Example 2. FIG. FIG. 16 is a schematic plan view for explaining an example of a problem that occurs when a notch is provided in the pixel electrode. FIG. 17 is a schematic plan view for explaining the function and effect of the TFT substrate shown in FIG. 15 to 17, the slit SL of the pixel electrode PX is omitted.
実施例２のＴＦＴ基板１は、画素電極ＰＸに切り欠き部ＵＣを設けることで、走査信号線ＧＬの切り欠き部ＵＣ１，ＵＣ２の切り欠き寸法を小さくし、走査信号線ＧＬ上における第２のＴＦＴ素子を配置することが可能な領域が狭くなることを防ぐ。
In the
すなわち、実施例２のＴＦＴ基板１では、たとえば、図１５に示すように、画素電極ＰＸの切り欠き部ＵＣｐ１，ＵＣｐ２の切り欠き寸法を大きくすれば、走査信号線ＧＬには切り欠き部を設けないようにすることも可能である。またこのとき、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部側にある画素電極ＰＸの切り欠き部ＵＣｐ１は、たとえば、第１のＴＦＴ素子のドレイン電極ＭＳＤ１または第２のＴＦＴ素子のドレイン電極ＦＳＤ１が接続する映像信号線ＤＬｎ−１側の辺ＵＣｐ１１をｙ方向から角度θだけ傾けて、当該第２のＴＦＴ素子のゲートが接続している走査信号線ＧＬに近づくにつれて、広くなるように形成することが望ましい。
That is, in the
実施例２のＴＦＴ基板１において、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部側にある画素電極ＰＸの切り欠き部ＵＣｐ１が、たとえば、図１６に示すように、矩形である場合、第２のＴＦＴ素子のドレイン電極ＦＳＤ１と映像信号線ＤＬｎ−１とを導電膜６で接続すると、導電膜６と画素電極ＰＸとが接触し、短絡してしまう可能性が高い。
In the
一方、画素電極ＰＸの切り欠き部ＵＣｐ１の辺ＵＣｐ１１をｙ方向から角度θだけ傾けて、走査信号線ＧＬに近づくにつれて広くなるようにしておくと、たとえば、図１７に示すように、第２のＴＦＴ素子のドレイン電極ＦＳＤ１と映像信号線ＤＬｎ−１とを導電膜６で接続したときに、導電膜６と画素電極ＰＸとの間に十分なスペースがあり、導電膜６と画素電極ＰＸとが短絡する可能性を低くできる。
On the other hand, if the side UCp11 of the notch UCp1 of the pixel electrode PX is inclined by the angle θ from the y direction so as to increase as it approaches the scanning signal line GL, for example, as shown in FIG. When the drain electrode FSD1 of the TFT element and the video signal line DL n-1 are connected by the
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。 The present invention has been specifically described above based on the above-described embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention. is there.
たとえば、前記実施例では、液晶表示装置（液晶表示パネル）に本発明を適用した例を示しているが、これに限らず、他の表示装置であってもよいことはもちろんである。すなわち、本発明は、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた１つの画素領域に対して、初期状態で使用される第１のＴＦＴ素子と、第１のＴＦＴ素子に不良が発生した場合に使用される第２のＴＦＴ素子が配置された基板を有する表示装置であれば、どのような表示装置にも適用することが可能である。 For example, in the above-described embodiment, an example in which the present invention is applied to a liquid crystal display device (liquid crystal display panel) is shown. However, the present invention is not limited to this, and other display devices may be used. That is, the present invention relates to a first TFT element used in an initial state for one pixel region surrounded by two adjacent scanning signal lines and two adjacent video signal lines, The display device can be applied to any display device as long as the display device has a substrate on which a second TFT element used when a defect occurs in the TFT element.
図１８は、実施例１および実施例２のＴＦＴ基板の第１の応用例を説明するための模式平面図である。図１９は、実施例１および実施例２のＴＦＴ基板の第２の応用例を説明するための模式平面図である。なお、図１８および図１９では、画素電極ＰＸのスリットＳＬを省略している。 FIG. 18 is a schematic plan view for explaining a first application example of the TFT substrates of Example 1 and Example 2. FIG. FIG. 19 is a schematic plan view for explaining a second application example of the TFT substrates of Example 1 and Example 2. FIG. 18 and 19, the slit SL of the pixel electrode PX is omitted.
前記実施例１および実施例２では、第２のＴＦＴ素子のドレイン電極ＦＳＤ１およびソース電極ＦＳＤ２の端部、言い換えると、修正するときに導電膜６が接続する部分が、平面でみて走査信号線ＧＬおよび画素電極ＰＸとは重ならないようにしている。
In the first embodiment and the second embodiment, the end portions of the drain electrode FSD1 and the source electrode FSD2 of the second TFT element, in other words, the portion where the
これは、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部上、およびソース電極ＦＳＤ２の端部上にスルーホールＴＨ４，ＴＨ５を形成するときに、たとえば、スルーホールＴＨ４，ＴＨ５がドレイン電極ＦＳＤ１またはソース電極ＦＳＤ２を貫通してしまっても、導電層６と走査信号線ＧＬとが短絡しないようにするためである。
This is because when the through holes TH4 and TH5 are formed on the end of the drain electrode FSD1 and the end of the source electrode FSD2 of the second TFT element, for example, the through holes TH4 and TH5 are connected to the drain electrode FSD1 or the source. This is to prevent the
このことを考慮すると、たとえば、図１８に示すように、走査信号線ＧＬのうちの、映像信号線ＤＬ（ＤＬｎ−１，ＤＬｎ）と立体的に交差する領域の幅を狭くし、走査信号線ＧＬと共通信号線ＣＬとの間隙を広くしてもよい。このようにすると、たとえば、映像信号線ＤＬｎ−１にスルーホールＴＨ６を形成するときに、平面でみて走査信号線ＧＬとは重ならない領域にスルーホールＴＨ６を形成することができる。そのため、たとえば、スルーホールＴＨ６が映像信号線ＤＬｎ−１やスペーサー層ＳＳＣを貫通してしまっても、導電層６と走査信号線ＧＬとが短絡しないようにすることができる。
In consideration of this, for example, as shown in FIG. 18, the width of a region that three-dimensionally intersects with the video signal line DL (DL n−1 , DL n ) in the scanning signal line GL is narrowed to perform scanning. The gap between the signal line GL and the common signal line CL may be widened. In this way, for example, when the through hole TH6 is formed in the video signal line DL n-1 , the through hole TH6 can be formed in a region that does not overlap with the scanning signal line GL in a plan view. Therefore, for example, even if the through hole TH6 penetrates the video signal line DL n-1 and the spacer layer SSC, the
また、このように、走査信号線ＧＬのうちの、映像信号線ＤＬと立体的に交差する領域の幅を狭くすると、たとえば、図１９に示すように、第１のＴＦＴ素子のドレイン電極ＭＳＤ１のうちの、半導体層ＭＳＣのドレイン領域に接している部分と映像信号線ＤＬｎ−１とを接続する部分を、平面でみて走査信号線ＧＬとは重ならない領域に出すことができる。そのため、たとえば、ドレイン電極ＭＳＤ１と走査信号線ＧＬとの間の配線容量を小さくできる。 Further, when the width of the region of the scanning signal line GL that intersects the video signal line DL is reduced in this way, for example, as shown in FIG. 19, the drain electrode MSD1 of the first TFT element Of these, a portion connecting the drain region of the semiconductor layer MSC and the video signal line DL n-1 can be exposed to a region that does not overlap with the scanning signal line GL when seen in a plan view. Therefore, for example, the wiring capacitance between the drain electrode MSD1 and the scanning signal line GL can be reduced.
１…ＴＦＴ基板
ＳＵＢ…ガラス基板
ＧＬ…走査信号線
ＣＬ…共通信号線
ＣＰ…共通接続パッド
ＣＴ…対向電極
ＰＡＳ１…第１の絶縁層
ＤＬ，ＤＬｎ−１，ＤＬｎ，ＤＬｎ＋１…映像信号線
ＳＣ…ＴＦＴ素子のチャネル層（半導体層）
ＳＤ１…ドレイン電極
ＳＤ２…ソース電極
ＰＡＳ２…第２の絶縁層
ＰＸ…画素電極
ＳＬ…スリット
ＢＲ…ブリッジ配線
ＭＳＣ…第１のＴＦＴ素子のチャネル層（半導体層）
ＭＳＤ１…第１のＴＦＴ素子のドレイン電極
ＭＳＤ２…第１のＴＦＴ素子のソース電極
ＦＳＣ１，ＦＳＣ２…第２のＴＦＴ素子のチャネル層（半導体層）
ＦＳＤ１，ＦＳＤ３…第２のＴＦＴ素子のドレイン電極
ＦＳＤ２，ＦＳＤ４…第２のＴＦＴ素子のソース電極
ＴＨ１，ＴＨ２，ＴＨ３，ＴＨ４，ＴＨ５，ＴＨ６…スルーホール
ＯＲＩ…配向膜
ＵＣ１，ＵＣ２，ＵＣ３，ＵＣ４…走査信号線の切り欠き部
ＵＣｐ１，ＵＣｐ２…画素電極の切り欠き部
２…対向基板
３…液晶材料
４…シール材
５Ａ，５Ｂ…偏光板
６…導電膜
1 ... TFT substrate SUB ... glass substrate GL ... scanning signal lines CL ... common signal line CP ... common connection pads CT ... counter electrode PAS1 ... first insulating layer DL, DL n-1, DL n, DL n + 1 ... video signal lines SC ... Channel layer (semiconductor layer) of TFT element
SD1 ... Drain electrode SD2 ... Source electrode PAS2 ... Second insulating layer PX ... Pixel electrode SL ... Slit BR ... Bridge wiring MSC ... Channel layer (semiconductor layer) of the first TFT element
MSD1 ... drain electrode of the first TFT element MSD2 ... source electrode of the first TFT element FSC1, FSC2 ... channel layer (semiconductor layer) of the second TFT element
FSD1, FSD3 ... Drain electrode of the second TFT element FSD2, FSD4 ... Source electrode of the second TFT element TH1, TH2, TH3, TH4, TH5, TH6 ... Through hole ORI ... Alignment film UC1, UC2, UC3, UC4 ... Scan signal line cutout portion UCp1, UCp2 ... pixel
Claims (15)
前記基板は、１つの画素領域に対して、チャネル層およびドレイン電極ならびにソース電極がそれぞれ独立した第１のＴＦＴ素子と第２のＴＦＴ素子が配置されており、
各画素領域の第１のＴＦＴ素子と第２のＴＦＴ素子は、前記映像信号線に映像信号が加わり、前記走査信号線に走査信号が加わったときに、いずれか一方のＴＦＴ素子のみが動作し、
前記第１のＴＦＴ素子と前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なることを特徴とする表示装置。 A plurality of scanning signal lines, a plurality of video signal lines sterically intersecting with the plurality of scanning signal lines via an insulating layer, two adjacent scanning signal lines, and two adjacent video signals A display device comprising a substrate having a TFT element and a pixel electrode arranged with respect to a pixel region surrounded by a line,
The substrate is provided with a first TFT element and a second TFT element, each of which has independent channel layers, drain electrodes, and source electrodes, for one pixel region,
In the first TFT element and the second TFT element in each pixel region, only one TFT element operates when a video signal is applied to the video signal line and a scanning signal is applied to the scanning signal line. ,
The display device characterized in that the first TFT element and the second TFT element are different in area size or shape or channel width and channel length occupied by each TFT element when the substrate is viewed in a plane. .
前記第２のＴＦＴ素子のドレイン電極およびソース電極のそれぞれの端部は、前記基板を平面でみたときに前記切り欠き部の上に位置していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示装置。 The scanning signal line has a cutout portion that reduces the width of the scanning signal line when the substrate is viewed in a plane.
4. The respective ends of the drain electrode and the source electrode of the second TFT element are located on the notch when the substrate is viewed in a plane. The display device according to any one of the above.
前記第２のＴＦＴ素子のドレイン電極およびソース電極のそれぞれの端部は、前記基板を平面でみたときに前記切り欠き部の上に位置していることを特徴とする請求項１乃至請求項４のいずれか１項に記載の表示装置。 The pixel electrode has a notch on a side facing the scanning signal line when the substrate is viewed in a plane.
5. The respective end portions of the drain electrode and the source electrode of the second TFT element are located on the cutout portion when the substrate is viewed in a plane. The display device according to any one of the above.
前記基板は、前記共通電極がブリッジ配線で他の画素領域の共通電極と電気的に接続されている第１の画素領域と、接続されていない第２の画素領域とを有し、
前記第１の画素領域に対して配置される前記第２のＴＦＴ素子と、前記第２の画素領域に対して配置される前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なることを特徴とする請求項１乃至請求項６のいずれか１項に記載の表示装置。 The substrate has a common electrode disposed for each pixel region and a bridge wiring that three-dimensionally intersects the scanning signal line and is connected to the common electrode disposed on both sides of the scanning signal line. And
The substrate includes a first pixel region in which the common electrode is electrically connected to a common electrode in another pixel region by a bridge wiring, and a second pixel region that is not connected,
The second TFT element disposed with respect to the first pixel region and the second TFT element disposed with respect to the second pixel region are each TFT when the substrate is viewed in a plane. The display device according to any one of claims 1 to 6, wherein the area occupied by the element is different in width or shape, or channel width and channel length.
前記ソース電極の前記２つの概略平行な部分のうちの、前記ドレイン電極の２つの概略平行な部分の間にあるほうの部分の幅は、もう一方の部分の幅よりも広いことを特徴とする請求項１２に記載の表示装置。 Of the two generally parallel portions of the drain electrode, the width of the portion between the two generally parallel portions of the source electrode is wider than the width of the other portion,
Of the two substantially parallel portions of the source electrode, the width of the portion between the two substantially parallel portions of the drain electrode is wider than the width of the other portion. The display device according to claim 12.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007026754A JP5004606B2 (en) | 2006-05-31 | 2007-02-06 | Display device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006151269 | 2006-05-31 | ||
| JP2006151269 | 2006-05-31 | ||
| JP2007026754A JP5004606B2 (en) | 2006-05-31 | 2007-02-06 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008009375A true JP2008009375A (en) | 2008-01-17 |
| JP5004606B2 JP5004606B2 (en) | 2012-08-22 |
Family
ID=39067597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007026754A Active JP5004606B2 (en) | 2006-05-31 | 2007-02-06 | Display device |
Country Status (1)
| Country | Link |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081107 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110218 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110218 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120203 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120330 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120412 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120508 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120522 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150601 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5004606 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |