JP2008005217A - 演算増幅器を用いたアナログ回路 - Google Patents

Abstract

【課題】演算増幅器の出力信号のオフセット及びゲインを調整するための抵抗値を、回路素子の信頼性が低下することなく、精度良く、製造コストを下げることなく容易に調整すること。
【解決手段】オペアンプ７３の＋入力端子の電位を半分に設定し、オペアンプ７３の−入力端子と電源との間、並びに同−入力端子とアースとの間に、それぞれ同数のオフセット調整用抵抗器Ｒ１３、Ｒ１３Ａ〜Ｒ１３Ｃ及びＲ１６Ａ〜Ｒ１６Ｃを並列接続する。また、オペアンプ７３の−入力端子と出力端子との間に、増幅率の分子を決定するための抵抗器として複数の抵抗器Ｒ１５Ａ〜Ｒ１５Ｃを並列接続し、−入力端子とこの端子に接続されるバッファ回路７１の出力端子との間に、同増幅率の分母を決定するための抵抗器として複数の抵抗器Ｒ１４Ａ〜Ｒ１４Ｃを並列接続する。それら抵抗器のうち調整で不要となった抵抗器を並列接続から切り離す。
【選択図】 図１

Description

本発明は、車両用の電圧コンバータ装置等に組み込まれる演算増幅器を用いたアナログ回路に関し、特に、回路素子のバラツキによる出力信号へのオフセット及びゲインに対する影響を容易に補正することが可能な演算増幅器を用いたアナログ回路に関する。

近年、車両機器においては、高効率化、省エネルギー対策として、図４に示す駆動力を生む電動機１１を有する車両駆動システム１０では、大別して電源１２と、昇降圧コンバータ１３と、インバータ１４とが含まれている。但し、電動機１１は、車両の駆動時には３相のモータであるが、車両の制動時には発電機となる。また、矢印Ｙ１で車両駆動時に流れるエネルギーの方向を示し、矢印Ｙ２で車両制動時に流れるエネルギーの方向を示す。

電源１２は、架線からの給電電圧又は直列接続されたバッテリーから構成される。
昇降圧コンバータ１３は、車両駆動時には電源１２の電圧Ｖ_L（例：２８０Ｖ）を、モータ１１の駆動に適した電圧Ｖ_H（例：７５０Ｖ）に昇圧し、車両の制動時には発電機となるモータ１１から生じる電圧Ｖ_H（例：７５０Ｖ）を電源回路の電圧Ｖ_L（例：２８０Ｖ）に降圧して電力の回生動作を行う。

インバータ１４は、車両駆動時には昇降圧コンバータ１３により昇圧された電圧Ｖ_Hから、３相モータ１１の各相に電流を流すように、インバータ１４内部のスイッチング素子をＯＮ／ＯＦＦ制御し、このスイッチングの周波数により車両の速度を変化させる。また、車両制動時には、モータ１１の各相に生じる電圧に同期してスイッチング素子をＯＮ／ＯＦＦ制御し、いわゆる整流動作を行い、直流電圧に変換して回生を行う。

次に、昇降圧コンバータ１３の詳細構成を図５に示し、その説明を行う。昇降圧コンバータ１３は、大別してリアクトル１６と、コンデンサ１７と、２つのスイッチング素子２１，２２と、これらスイッチング素子２１，２２を制御する制御回路２３ａ，２３ｂとを備えて構成されている。最近の車両機器の駆動系のスイッチング素子２１，２２は、図５に示すように、ＩＧＢＴ２５（又は２６）と、このＩＧＢＴ２５（又は２６）のエミッタ・コレクタ間に、並列にダイオード２７（又は２８）を接続して構成されている。つまり、ダイオード２７（又は２８）は、ＩＧＢＴ２５（又は２６）に流れる電流とは逆方向で電流を流すように接続されている。

この昇降圧コンバータ１３の昇降圧動作の原理を説明する。また、昇圧時にリアクトル１６に流れる電流波形を図６に示す。
最初に、昇圧動作を説明する。図６の時刻ｔ０〜ｔ１間、時刻ｔ２〜ｔ３間、時刻ｔ４〜ｔ５間に示すように、スイッチング素子２１のＩＧＢＴ２５がＯＮ（導通）すると、リアクトル１６に電流Ｉが流れ、リアクトル１６（インダクタンスＬ）にＬＩ²／２のエネルギーが蓄積される。

一方、時刻ｔ１〜ｔ２間、時刻ｔ３〜ｔ４間、時刻ｔ５以降に示すように、スイッチング素子２１のＩＧＢＴ２５がＯＦＦ（非導通）すると、スイッチング素子２２のダイオード２８に電流Ｉが流れて、リアクトル１６に蓄えられたエネルギーがコンデンサ１７に送られる。
次に、降圧動作を説明する。スイッチング素子２２のＩＧＢＴ２６がＯＮ（導通）すると、リアクトル１６に電流Ｉが流れ、リアクトル１６にＬＩ²／２のエネルギーが蓄積される。

一方、スイッチング素子２２のＩＧＢＴ２６がＯＦＦ（非導通）すると、スイッチング素子２１のダイオード２７に電流が流れて、リアクトル１６に蓄えられたエネルギーが電源１２へ回生される。
このようにスイッチング素子２１又は２２のＯＮ時間（ＯＮデューティ）を変更する事で、昇降圧の電圧を調整する事が可能であり、概略の値は次式にて求める事が出来る。
Ｖ_L／Ｖ_H＝ＯＮデューティ （％）
Ｖ_L：電源電圧
Ｖ_H：昇圧後の電圧
ＯＮデューティ：スイッチイング素子２１又は２２のスイッチング周期に対する導通期間の割合。
しかし、実際には負荷の変動、電源電圧の変動などがあるので、昇降圧後の電圧Ｖ_Hを監視し、目標値となるように、スイッチング素子２１，２２のＯＮ時間（ＯＮデューティ）の制御を行う。

図７は、昇降圧コンバータ用ＩＰＭ３０のブロック図である。ＩＰＭ３０は、大きく分けて、上アームのスイッチング部３１と、下アームのスイッチング部３２と、制御部２３とを備えて構成され、高電圧回路側の各スイッチング部３１，３２と、低電圧回路側の制御部２３とは電気的に絶縁が必要であり、このためフォトカプラ３４，３５，３６，３７，３８や図示せぬパルストランスなどを用いて、信号の授受を行うようになっている。

上アームのスイッチング部３１は、上述したスイッチング素子２２と同一チップ内に埋め込まれた温度検出用ダイオード４０と、ＩＧＢＴ２６のエミッタとアース間に直列接続された２つの抵抗器４１，４２の間と温度検出用ダイオード４０のアノード側とに接続されたＩＧＢＴ保護回路４３と、このＩＧＢＴ保護回路４３の出力側とＩＧＢＴ２６のゲート側との間に接続されたゲートドライバ４４と、温度検出用ダイオード４０のアノード側に接続されたＩＧＢＴチップ温度検出部４５とを備えて構成されている。

下アームのスイッチング部３２は、上述したスイッチング素子２１と同一チップ内に埋め込まれた温度検出用ダイオード５０と、ＩＧＢＴ２５のエミッタとアース間に直列接続された２つの抵抗器５１，５２同士の間と温度検出用ダイオード５０のアノード側とに接続されたＩＧＢＴ保護回路５３と、このＩＧＢＴ保護回路５３の出力側とＩＧＢＴ２５のゲート側との間に接続されたゲートドライバ５４と、温度検出用ダイオード５０のアノード側に接続されたＩＧＢＴチップ温度検出部５５と、昇圧後の電圧Ｖ_Hを検出するＶＨ検出回路５６とを備えて構成されている。

ＶＨ検出回路５６は、入力される電圧Ｖ_Hを分圧する分圧回路５７と、この分圧回路５７で分圧された電圧のレベルを調整するレベル調整回路５８と、三角波を生成する三角波生成器５９と、その三角波とレベル調整後の電圧を比較し、この比較結果得られる「Ｌ」又は「Ｈ」レベルの電圧をフォトカプラ３８へ出力する比較器６０とを備えて構成されている。

制御部２３は、フォトカプラ３８からの「Ｌ」に対応する「０」又は「Ｈ」に対応する「１」の信号を平滑化して直流レベルに変換するＬＰＦ(Low Pass Filter)６２と、このＬＰＦ６２からの直流レベルと昇降圧指令値とを比較するＶＨ比較器６３と、このＶＨ比較器６３の比較結果に応じて、昇圧後の電圧Ｖ_Hが昇降圧指令値に応じた所定電圧値となるようにゲート信号をフォトカプラ３４，３６へ出力するゲート信号発生器６４とを備えて構成されている。

このような構成のＩＰＭ３０において、本発明の対象となる部分は、システムとしてＩＰＭ３０の稼動状態を制御するために、スイッチング素子２２，２１と同一チップ内に埋め込まれた温度検出用ダイオード４０，５０のＶＦ電圧により、ＩＧＢＴ２６，２５のチップ温度を測定するＩＧＢＴチップ温度検出部４５，５５である。
これらＩＧＢＴチップ温度検出部４５，５５を、上アームのスイッチング部３１のＩＧＢＴチップ温度検出部４５を代表して図８に内部ブロック図を示し、その説明を行う。

ＩＧＢＴチップ温度検出部４５は、高電圧回路側に、温度検出用ダイオード４０のアノード側に接続された定電流源７０と、定電流源７０と温度検出用ダイオード４０との間に＋入力が接続されたオペアンプによるバッファ回路７１と、レベル変換器７７と、三角波発生器７８と、三角波発生器７８及びレベル変換器７７の出力側に接続されたオペアンプによるコンパレータ７９と、このコンパレータ７９の出力側に抵抗器８０を介してゲートが接続され、ソースが抵抗器８２を介してデジタル・アナログ変換器９０のフォトカプラ３５に接続されたＦＥＴ(Field Effect Transistor)８１とを備えて構成されている。

レベル変換器７７は、バッファ回路７１の出力に抵抗器７２を介して−入力が接続されたオペアンプ７３及び、当該オペアンプ７３の入出力の間に接続された抵抗器７４、第１の電源Ｖｃｃ１及びアース間並びにオペアンプ７３の＋，−入力の間に接続された抵抗器７５，７６とを備えて構成されている。
デジタル・アナログ変換器９０は、フォトカプラ３５と、２値化回路９１と、バッファ回路９２と、ＬＰＦ回路（低域通過フィルタ）９３とを備えて構成されている。

フォトカプラ３５は、第１の電源Ｖｃｃ１とＦＥＴ８１との間に接続されると共に抵抗８４が並列接続された発光ダイオード８５と、この発光ダイオード８５からの発光光を受光する受光ダイオード８７とを備え、受光ダイオード８７が、トランジスタ８８のベースと第２の電源Ｖｃｃ２との間に接続され、また、受光ダイオード８７のカソードとトランジスタ８８のコレクタとの間に抵抗器８９が接続されて構成されている。

このフォトカプラ３５のトランジスタ８８のエミッタに２値化回路９１が接続され、この２値化回路９１の出力側に＋入力が接続されると共に−入力と出力とが接続されたオペアンプによるバッファ回路９２が接続され、このバッファ回路９２の出力にＬＰＦ回路９３が接続されている。
このようなＩＧＢＴチップ温度検出部４５によってＩＧＢＴ２６の温度を測定する場合、定電流源７０からＩＧＢＴ２６と同一チップ内に埋め込まれた温度検出用ダイオード４０に定電流を供給する。これによって、温度検出用ダイオード４０の両電圧ＶＦ（ＶＦ電圧信号とも称す）が、図９に示すように温度に比例した電圧値となる。即ち、温度検出用ダイオード４０のチップ温度が１６５℃ではＶＦ＝１．５Ｖ、２５℃ではＶＦ＝２．０Ｖとして得られ、実際にはＶＦの変化量５００ｍＶが温度信号のフルスパンとなる。

図１０は、上記のバッファ回路７１と、レベル変換器７７と、三角波発生器７８と、コンパレータ７９とを有して成るＶＦ／ＰＷＭ変換回路１００の詳細を示す。
三角波発生器７８は、コンパレータ１０１及びオペアンプ１０２と、これら１０１，１０２の−，＋入力端子と出力端子並びに電源Ｖｃｃ１及びアースとの間に図示のように接続された抵抗器Ｒ２１，Ｒ２２、Ｒ２３，Ｒ２４，Ｒ２５，Ｒ２６と、コンデンサＣ１１とを備えて構成されている。図８と同じ構成については同じ符号を用いて説明する。

三角波発生器７８からは三角波信号が所定の上限値と下限値との間で発生されている。
温度検出用ダイオード４０の両電圧ＶＦは、バッファ回路７１でインピーダンス変換された後、レベル変換器７７にて、三角波信号の上限値と高温（例：１６５℃）側ＶＦとが合致、三角波信号の下限値と低温（例：２５℃）側ＶＦとが合致するように、増幅及びレベルの加減算が行われる。

つまり、レベル変換器７７は、三角波信号の上限と下限との幅のレベル（振幅）に、ＶＦ電圧信号の幅のレベルが一致するようにＶＦ電圧信号の幅を拡大する（ゲインの調整）と共に、この拡大したＶＦ電圧信号のレベルの上下が三角波の上限と下限の位置に一致させる（オフセットの調整）。ゲインとオフセットの調整は次のように行う。
図１０において、抵抗Ｒ１１，Ｒ１２にて電源Ｖｃｃ１の電圧を分圧してオペアンプ７３の＋入力とし、電源Ｖｃｃ１とオペアンプ７３の−入力との間に接続した抵抗Ｒ１３によってオフセット量を決定する。また、バッファ回路７１の出力とオペアンプ７３の−入力との間に接続された抵抗Ｒ１４とオペアンプ７３の−入力と出力との間に接続された抵抗Ｒ１５とによってオペアンプ７３のゲインを決定する。

このレベル合わせを行った後、後段のコンパレータ７９にてレベル変換器７７の出力電圧Ｖｌｅｖと、三角波発生器の出力電圧Ｖｔｒｉとを比較し、Ｖｌｅｖ＞Ｖｔｒｉの場合はコンパレータ７９の出力を「Ｌ」、Ｖｌｅｖ＜Ｖｔｒｉの場合は「Ｈ」とする。
この動作によって生成されるコンパレータ７９の出力パルスのデューティは、ＶＦ電圧信号に比例する。例えばデューティ０％は低温（例：２５℃）側ＶＦ、１００％は高温（例：１６５℃）側ＶＦとして、次段のフォトカプラ３５によるＰＷＭ信号の絶縁伝送回路を介して、上及び下アームのスイッチング部３１，３２から制御部２３の２値化回路９１へＰＷＭ信号として伝送される。

このＰＷＭ信号は、２値化回路９１において、当該ＰＷＭ信号のデューティが０％ではＶ１、１００％ではＶ２なる電圧（２値化信号Ｖ１／Ｖ２）が形成されて出力される。この２値化信号Ｖ１／Ｖ２をバッファ回路９２でインピーダンス変換した後、ＬＰＦ回路９３にて平滑化して直流レベルに変換すると、温度検出用ダイオード４０の両端電圧ＶＦに相当する各アームと絶縁された出力電圧（ＩＧＢＴチップ温度電圧信号）Ｖｏｕｔを得る事が出来る。

このようにして得られたＩＧＢＴチップ温度に比例した電圧信号Ｖｏｕｔは、昇降圧コンバータ１３の上位のシステム（図示せず）に伝達され、そのシステムが常にＩＧＢＴ２５，２６の温度を検出しながら、例えばＩＧＢＴチップ温度が所定の温度Ｔ１を超過すると、スイッチング周波数を１／２にし、更に所定の温度Ｔ２を超過するとスイッチング（昇降圧動作）を停止する保護機能を働かせる。

この保護機能の作動は車両の駆動に影響を与えるので、ＩＧＢＴ２５，２６のチップ温度は正確に測定されなければならなず、概ね±５％の精度が要求される。チップ温度の測定の際の誤差要因は大別すると、ＩＧＢＴチップに埋め込まれた温度検出用ダイオード４０，５０の両電圧ＶＦ値及び温度係数のバラツキと、バッファ回路７１、レベル変換器７７、三角波発生器７８、フォトカプラ（ＰＷＭ信号の絶縁伝送回路）３５、２値化回路９１、バッファ回路９２及びＬＰＦ回路９３から成る回路系のバラツキとの２種類となる。

温度検出用ダイオード４０，５０のＶＦ値のバラツキは、半導体プロセスに起因する要因が主で有るので、全体の許容誤差±５％のうち、例えばその６割である±３％をＶＦ値のバラツキとして見込むと、回路系では±２％の誤差に抑制する必要がある。このため各々の回路では±０．５％の誤差に抑えた性能が求められる。
このため、抵抗素子、定電圧素子、オペアンプ等の回路素子は高精度品を用いる必要があるが、車両の環境温度は−４０〜＋１０５℃と広範囲での動作保証、車両用としての高信頼性及びクレームを生じた場合の敏速な対応が求められる点から、国内の大手半導体メーカー等の車載対応ＩＣから選択せざるをえない。

図１０に示すＶＦ／ＰＷＭ変換回路１００において、定電流源７０（図１０には不図示、図８参照）から供給される定電流ＩＦにより、温度検出用ダイオード４０に生ずる温度に比例した順方向降下電圧（チップ温度が１６５℃ではＶＦ＝１．５Ｖ、２５℃ではＶＦ＝２．０Ｖ）がバッファ回路７１でインピーダンス変換され、レベル変換器７７に供給される。
レベル変換器７７のオペアンプ７３の＋入力端子には、電源Ｖｃｃ１の電位を抵抗器Ｒ１１とＲ１２で分圧した電位Ｖｃｃ１１に固定されているので、オペアンプ７３の出力電圧は下式（１）で表される。

一方、三角波発生器７８からの三角波信号の上限値Ｖｓｕと下限値Ｖｓｄは下式（２）及び（３）で表される。なお、コンパレータ１０１の−入力端子には電源Ｖｃｃ１を抵抗器Ｒ２１とＲ２２で分圧された電位Ｖｃｃ１２に固定されている。

但し、Ｖ_723LOWは、コンパレータ１０１の「Ｌ」レベル出力である。また、「／／」はその前後に示す抵抗等を並列接続した際の合成値を簡易表記したものであり、例えば（３）式の「Ｒ₂₄／／Ｒ₂₅」はＲ₂₄とＲ₂₅とを並列接続した時の合成抵抗値を示す。以下においても同様である。
このような三角波発生器７８の出力信号の上限値Ｖｓｕと下限値Ｖｓｄの三角波と、レベル変換器７７の出力とを、コンパレータ７９で比較して、下式（４）〜（６）で表される温度に比例したパルス幅のＰＷＭ信号を生成する。

このＰＷＭ信号は、図１１に詳細構成を示すデジタル・アナログ変換器９０のフォトカプラ３５で絶縁された後、２値化回路９１、バッファ回路９２、ＬＰＦ回路９３へ伝送される。このＰＷＭ信号のデューティ（Ｄｕｔｙ）とＬＰＦ回路９３の出力（ＩＧＢＴチップ温度電圧信号Ｖｏｕｔ）との関係は下式（７）で表される。

但し、Ｖ_ceは、ＴＲ６１の飽和状態におけるコレクタ・エミッター間の電圧であり、概ね０．１５Ｖである。また、Ｖ_LPFは、ＬＰＦ回路９３の出力である。
これらの式（１）〜（７）において、±０．１％の高精度抵抗器を用いれば、ＬＰＦ回路９３の出力の誤差は電源Ｖｃｃ１，Ｖｃｃ２のバラツキに依存することになる。

特に、Ｖｃｃ１はフルスパンが５００ｍＶの信号を取り扱う回路に用いられるので高安定、高精度な電圧源が必要とされ、高精度なシャントレギュレータを用いる必要がある。また、Ｖｃｃ２はフルスパンが４Ｖの信号を取り扱うので、Ｖｃｃ１よりも高い精度は要求されない。
電源Ｖｃｃ１にシャントレギュレータを用いた場合の電位Ｖｃｃ１と、電源Ｖｃｃ２にシャントレギュレータを用いた場合の電位Ｖｃｃ２のバラツキは、正規分布として扱うことができる。

これらの基準電圧源の電圧バラツキは上式（１）〜（７）において、Ｖ_cc1，Ｖ_cc2の値が変わるので、温度に比例したＬＰＦ回路９３の出力において、温度幅が１３０℃で出力電圧幅が４Ｖに割り当てているスパン、及び温度２５℃で出力が４．５Ｖに割り当てているオフセットが影響を受ける事になる。
上記のＶ_cc1を変動させた場合のＬＰＦ回路９３の出力への影響を図１２及び図１３に、Ｖ_cc2を変動させた場合のＬＰＦ回路９３の出力への影響を図１４及び図１５に示す。

Ｖ_cc1，Ｖ_cc2の出力電圧のバラツキの分布が正規分布とした場合、分布の中心値から３σまでの範囲において、ＩＧＢＴチップ温度電圧信号（ＬＰＦ出力）Ｖｏｕｔに生じる誤差及び区間内累積分布割合を統計計算した。この結果、１．２σ以下（母集団の７７％）では、回路による温度計測は、最大±２．８８％以下に抑制出来るが、残りの２３％は±２．８８％を超過してしまうので、図１０に示したレベル変換器７７における抵抗器Ｒ１３をオフセット調整用、Ｒ１５をゲイン調整用として抵抗値を変更しなければならない。

このため、抵抗器Ｒ１３，Ｒ１５に関しては、±５σ以内であれば調整出来るように、予め抵抗値の低い素子を実装しておき、これをレーザートリミング装置で抵抗パターンを部分的に切断することによって目標とする調整値に合致させる。
この目標値を得るために、例えば回路基板にＩＧＢＴに内蔵された温度検出用ダイオード４０，５０が接続される端子に、チップ温度が１３５℃相当の電圧１．６０７Ｖ、４０℃相当の１．９４６Ｖを模擬ＶＦ信号として入力し、その時に得られる２つのＬＰＦ出力信号レベルから計算により求める手法、または抵抗値をレーザートリミング装置でトリミングしながら、ＬＰＦ出力信号の目標値に対する誤差をフィードバックする手法がある。これとは別に、抵抗器Ｒ１３，Ｒ１５に関しては未実装としておき、試験によって調整抵抗値が定まった時点で、後実装を行う手法もある。

この種の従来の演算増幅器を用いたアナログ回路（レベル変換器７７）として、例えば特許文献１に記載のものがある。
特開２００５−２９０９号公報

ところで、従来の演算増幅器を用いたアナログ回路に該当するレベル変換器７７においては、前述したように、抵抗器Ｒ１３，Ｒ１５に関しては、±５σ以内であれば調整出来るように、予め抵抗値の低い素子を実装しておき、これをレーザートリミング装置で抵抗パターンを部分的に切断することによって目標とする調整値に合致させるようにしたが、このトリミング工程では下記の問題がある。

まず、調整抵抗値を本来の値よりも低くしているため、製品の全数について抵抗値のトリミングを行う必要が有り、１．２σ以下（母集団の７７％）に関しては、抵抗値の調整が不要であるにも関わらずトリミング工数が必ず発生し、その分、回路製造コストが高くなる。
また、細いレーザービームによる切断では、抵抗パターンを部分的に切断し、このトリミング後に抵抗素子に対して保護膜をコーティングするが、これが使用中の熱サイクルによって劣化して空気中の水分が付着し、抵抗値が変化することがあるので、その分、信頼性が低い。

更に、調整抵抗値が定まった時点で、後実装を行う手法もある。しかし、後実装のため、回路基板及び初期実装回路素子に２度にわたる高温加熱が実施され、このため回路素子の信頼性が低下する。
本発明は、このような課題に鑑みてなされたものであり、演算増幅器の出力信号のオフセット及びゲインを調整するための抵抗値を、回路素子の信頼性が低下することなく、精度良く、製造コストを下げることなく容易に調整することができる演算増幅器を用いたアナログ回路を提供することを目的としている。

上記目的を達成するために、本発明の請求項１による演算増幅器を用いたアナログ回路は、演算増幅器を用いたアナログ回路において、前記演算増幅器の正入力端子の電位を電源電圧の半分に設定し、該演算増幅器の負入力端子と電源との間に複数の抵抗器を並列接続してなる第１並列回路を接続し、前記演算増幅器の負入力端子とアースとの間に、前記第１並列回路と同数であって、第１並列回路を構成する抵抗器と抵抗値がほぼ等しい抵抗器を並列接続してなる第２並列回路を接続し、前記演算増幅器のオフセット量が所望値となるように第１，第２並列回路の所定の抵抗器を並列回路から切り離すことを特徴とする。

この構成によれば、本来調整が不要な１．２σ以下（母集団の７７％）に関しては、調整工程が不要となる。また、調整が必要な場合であっても、並列回路を構成する抵抗器を切り離すことで並列回路の抵抗値を変化させている。従来の抵抗パターンの部分的な除去と異なり、不要となった抵抗器を並列回路から完全に切り離してしまうため、使用時の雰囲気により抵抗値が変化することがない。また、電源電圧は変動が小さいものが望ましい。更に、演算増幅器の出力信号のオフセットを所定値に調整することができる。この手法によれば従来のような、１．２σ以下（母集団の７７％）に関して調整不要であるにも関わらず、調整抵抗値が本来の値よりも低いために１００％の抵抗値のトリミングを行う必要が無くなる。このトリミング工程が不要となるので、アナログ回路の回路素子の信頼性が低下することなく、精度良く、製造コストを下げることなく容易に調整することができる。

また、本発明の請求項２による演算増幅器を用いたアナログ回路は、請求項１において、前記第１並列回路を構成する複数の抵抗器の抵抗値は、相互に異なり基準となる抵抗器の抵抗値に対して２のべき乗となる抵抗値であることを特徴とする。
この構成によれば、２のべき乗とする重み付けによってオフセット電流の値を有効に変化させることができる。
また、本発明の請求項３による演算増幅器を用いたアナログ回路は、請求項１または２において、前記負入力端子と前記電源との間に、前記演算増幅器のオフセット量を設定する設定用抵抗器を更に接続したことを特徴とする。
この構成によれば、設定用抵抗器によって演算増幅器の出力信号のオフセットを所定値に調整することができる。

また、本発明の請求項４による演算増幅器を用いたアナログ回路は、演算増幅器を用いたアナログ回路において、前記演算増幅器の負入力端子と出力端子との間に、増幅率の分子を決定するための抵抗器として複数の抵抗器を並列接続してなる第３並列回路を接続し、前記演算増幅器の負入力端子と当該負入力端子に接続される前段回路の出力端子との間に、同増幅率の分母を決定するための抵抗器として複数の抵抗器を並列接続してなる第４並列回路を接続し、前記演算増幅器の増幅率が所望値となるように、第３，第４並列回路の抵抗器のうちの一部を並列回路から切り離すことを特徴とする。

この構成によれば、抵抗器を切り離す前の、分子を決定する抵抗器の並列回路の抵抗値と分母を決定する抵抗器の並列回路の抵抗値は、それぞれ、演算増幅器の増幅率が所定値となるように設定されている。しかしながら、実際には抵抗値の誤差等の要因で増幅率が狙った値とならないため、分子を決定する抵抗器の並列回路，分母を決定する抵抗器の並列回路のいずれかもしくは双方について、一部の抵抗器を切り離すことで増幅率を微調整し、所望の増幅率を得る。

この場合、分子を決定する抵抗器ならびに分母を決定する抵抗器は必ず必要となるため、並列回路を構成する抵抗器のうち分子側、分母側それぞれ１つは、粗調整用として切り離さないものとし、残りの抵抗器を微調整用として切り離し可能に実装するとよい。
この場合も本来調整が不要な１．２σ以下（母集団の７７％）に関しては、調整工程が不要となる。

また、調整が必要な場合であっても、並列回路を構成する抵抗器を切り離すことで並列回路の抵抗値を変化させている。従来の抵抗パターンの部分的な除去と異なり、不要となった抵抗器を並列回路から完全に切り離してしまうため、使用時の雰囲気により抵抗値が変化することがない。
この手法によれば従来のような、１．２σ以下（母集団の７７％）に関して調整不要であるにも関わらず、調整抵抗値が本来の値よりも低いために１００％の抵抗値のトリミングを行う必要が無くなる。このトリミング工程が不要となるので、アナログ回路の回路素子の信頼性が低下することなく、精度良く、製造コストを下げることなく容易に調整することができる。

また、本発明の請求項５による演算増幅器を用いたアナログ回路は、請求項１または４において、前記抵抗器は、厚膜抵抗体を抵抗実装用パッドに実装したものであり、前記オフセット量の調整のために切り離す抵抗器について、前記厚膜抵抗体を実装したまま前記厚膜抵抗体を所定の幅で切断除去することを特徴とする。
この構成によれば、演算増幅器のゲインは、増幅率の分子を決定するための複数の抵抗器の並列抵抗値と、同増幅率の分母を決定するための複数の抵抗器の並列抵抗値との比で決定される。このため、ゲインを調整する際に、それら抵抗器のうち必要数の抵抗器の抵抗皮膜をレーザービームなどで必要領域除去して抵抗値を必要な値に変化させればよい。

また、本発明の請求項６による演算増幅器を用いたアナログ回路は、請求項１または４において、前記抵抗器は、チップ抵抗部を抵抗実装用パッドに実装したものであり、前記オフセット量の調整のために切り離す抵抗器について、前記チップ抵抗部を前記抵抗実装用パッドから取り外すことを特徴とする。
この構成によれば、演算増幅器のゲインは、増幅率の分子を決定するための複数の抵抗器の並列抵抗値と、同増幅率の分母を決定するための複数の抵抗器の並列抵抗値との比で決定される。このため、ゲインを調整する際に、それら抵抗器のうち必要数の抵抗器をレーザービームなどで除去して合成抵抗値を必要な値に変化させればよい。この手法においても上記請求項５と同様な作用効果が得られる。

また、本発明の請求項７による演算増幅器を用いたアナログ回路は、請求項１に記載の演算増幅器を用いたアナログ回路と、請求項４に記載の演算増幅器を用いたアナログ回路とを組合せたことを特徴とする。
この構成によれば、オフセット及びゲインの調整を上記請求項１または４に記載したように行うことができる。

また、本発明の請求項８による演算増幅器を用いたアナログ回路は、演算増幅器を用いたアナログ回路において、該演算増幅器の負入力端子と電源との間に複数の抵抗器を並列接続し、該抵抗器を介して前記演算増幅器へ流入する第１の電流と、前記演算増幅器の負入力端子とアースとの間複数の抵抗器を並列接続し、該抵抗器を介して前記演算増幅器から流出する第２の電流とが等しくなるように前記複数の抵抗器の抵抗値を選定し、前記演算増幅器のオフセット量が所望値となるように前記の抵抗器を並列回路から切り離すことを特徴とする。

この構成によれば、上記請求項１に記載したと略同様の作用効果を得ることが可能となる。
また、本発明の請求項９による演算増幅器を用いたアナログ回路は、請求項８において、前記各並列回路において、並列回路を構成する複数の抵抗器の抵抗値は、相互に異なり基準となる抵抗器の抵抗値に対して２のべき乗となる抵抗値であることを特徴とする。
この構成によれば、上記請求項２に記載したと略同様の作用効果を得ることが可能となる。

以上説明したように本発明によれば、演算増幅器の出力信号のオフセット及びゲインを調整するための抵抗値を、回路素子の信頼性が低下することなく、精度良く、製造コストを下げることなく容易に調整することができるという効果がある。

以下、本発明の実施の形態を、図面を参照して説明する。但し、本明細書中の全図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適時省略する。
図１は、本発明の実施の形態に係る演算増幅器を用いたアナログ回路であるレベル変換器を適用したＶＦ／ＰＷＭ変換回路の構成を示す回路図である。

図１に示すＶＦ／ＰＷＭ変換回路１１０が、従来のＶＦ／ＰＷＭ変換回路１００と異なる点は、レベル変換器１２０に、１つのオフセット設定用抵抗器Ｒ１３と、第１並列回路として３個一組のオフセット微調整用抵抗器Ｒ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃと第２並列回路として同じく３個一組のオフセット微調整用抵抗器Ｒ１６Ａ，Ｒ１６Ｂ，Ｒ１６Ｃと、第３並列回路として３個一組のゲイン調整用抵抗器Ｒ１４Ａ，Ｒ１４Ｂ，Ｒ１４Ｃと第４並列回路として３個一組のゲイン調整用抵抗器Ｒ１５Ａ，Ｒ１５Ｂ，Ｒ１５Ｃとを備え、所望の抵抗器Ｒを並列回路から切り離すことによって、オペアンプ７３の出力信号のオフセット及びゲインを調整するようにしたことにある。

なお、オフセット設定用抵抗器Ｒ１３は、従来から存在する抵抗器Ｒ１３をオフセット設定用としたものである。
更に説明すると、オペアンプ７３の＋入力端子の電位を、抵抗器Ｒ１１の抵抗値＝抵抗器Ｒ１２の抵抗値とする事によって電源Ｖｃｃ１の電圧の１／２に設定を行い、電源Ｖｃｃ１とオペアンプ７３の−入力端子との間に１組のオフセット微調整用抵抗器Ｒ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃを、アースとオペアンプ７３の負入力端子との間にもう１組のオフセット微調整用抵抗器Ｒ１６Ａ，Ｒ１６Ｂ，Ｒ１６Ｃを並列接続する。

この回路構成では、一方のオフセット微調整用抵抗器Ｒ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃは７１の出力電位を負方向に変化させ、他方のオフセット微調整用抵抗器Ｒ１６Ａ，Ｒ１６Ｂ，Ｒ１６Ｃは７３の出力電位を正方向に変化させ、オフセットの微調整の役割を担う。
ここで、第１並列回路（抵抗器Ｒ１３Ａ，１３Ｂ，１３Ｃ）の合成抵抗値と第２並列回路（抵抗器１６Ａ，１６Ｂ，１６Ｃ）の合成抵抗地を同じにしておく、即ち抵抗器Ｒ１３Ａ＝Ｒ１６Ａ，Ｒ１３Ｂ＝Ｒ１６Ｂ，Ｒ１３Ｃ＝Ｒ１６Ｃとすれば、抵抗器Ｒ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃ，Ｒ１６Ａ，Ｒ１６Ｂ，Ｒ１６Ｃの全てが実装されている状態では、互いにオフセット調整は相殺される。従って、本来調整が不要な１．２σ以下（母集団の７７％）については調整工程が不要となり、オフセット設定用抵抗器Ｒ１３のみによって初期のレベル合わせを行うことができる。

また、Ｒ１３Ｂ＝１／２×Ｒ１３Ａ、Ｒ１３Ｃ＝１／４×Ｒ１３Ａなる抵抗値とすれば、Ｒ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃ及びＲ１６Ａ，Ｒ１６Ｂ，Ｒ１６Ｃから、片側の抵抗器Ｒを削除して１〜３個の抵抗器Ｒの組合せで、正負合計の１４段階、等間隔のオフセット調整が出来る事になる。
一方、ゲイン調整としては、オペアンプ７３の−入力端子と出力端子との間に接続されて増幅率の分子を決定する抵抗器として、複数の抵抗器Ｒ１５Ａ，Ｒ１５Ｂ，Ｒ１５Ｃを並列接続した第４並列回路を用い、これを１組のゲイン調整用抵抗器とする。また、オペアンプ７３の−入力端子とその前段のバッファ回路７１の出力端子との間に接続されて増幅率の分母を決定する抵抗器として、複数の抵抗器Ｒ１４Ａ，Ｒ１４Ｂ，Ｒ１４Ｃを並列接続した第３並列回路を用い、これを他の１組のゲイン調整用抵抗器とする。

これらゲイン調整用抵抗器Ｒ１４Ａ，Ｒ１４Ｂ，Ｒ１４Ｃの合成抵抗値及びＲ１５Ａ，Ｒ１５Ｂ，Ｒ１５Ｃの合成抵抗値は、所望のゲインを得るための初期値となるように各抵抗器の抵抗値を選択する。なお、演算増幅器の増幅率（ゲイン）の設定には、オペアンプ７３の−入力端子と出力端子との間、及びオペアンプ７３の−入力端子とバッファ回路７１の出力端子との間にそれぞれ抵抗器を接続することが必須となる。このため、第３並列回路および第４並列回路を構成する抵抗器のうちそれぞれ１つ（たとえばＲ１５ＡとＲ１６Ａ）は切り離されることがない。

実際には、ゲインはオペアンプ７３の−入力端子と出力端子との間に並列接続されている抵抗器Ｒ１５Ａ，Ｒ１５Ｂ，Ｒ１５の組合せによる増幅率の分子を定める並列抵抗値と、オペアンプ７３の−入力端子とバッファ回路７１の出力端子との間に並列接続されている抵抗器Ｒ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃの組合せによる増幅率の分母を定める並列抵抗値との比で決定されるため、９６系列の抵抗値の組合せにより概ね等間隔に調整ができるように各並列回路の抵抗値を選定すればよい。
これらのオフセット調整用抵抗器Ｒ１３、Ｒ１３Ａ〜Ｒ１３Ｃ及びＲ１６Ａ〜Ｒ１６Ｃ、ゲイン調整用抵抗器Ｒ１４Ａ〜Ｒ１４Ｃ及びＲ１５Ａ〜Ｒ１５Ｃを備えたオペアンプ７３の出力は、下式（８）で表される。

この式（１）において、オフセット及びゲイン調整を行うため、取外し又は抵抗膜を除去する対象の抵抗器Ｒには、抵抗値に∞を代入すると、オペアンプ７３の出力電圧Ｖ_levが求まる。
但し、ゲイン調整によってオフセット量も変化するので、オフセット変化量によっては、オフセット量も調整により補正を行う必要がある。

次に、図２を参照してオフセット及びゲインの調整方法について説明する。図２は、各オフセット調整用抵抗器Ｒ１３、Ｒ１３Ａ〜Ｒ１３Ｃ及びＲ１６Ａ〜Ｒ１６Ｃと、ゲイン調整用抵抗器Ｒ１４Ａ〜Ｒ１４Ｃ及びＲ１５Ａ〜Ｒ１５Ｃとの構成を示し、（ａ）は抵抗値調整前の構成、（ｂ）は抵抗値調整後の構成を示す図である。
抵抗器Ｒは、図２（ａ）に示すように、ランド部２０１に銅配線パターン２０２が溶着固定された抵抗実装用パッドに、チップ抵抗部２０３が図示せぬ表面実装手段により半田２０４で固着されている。チップ抵抗部２０３の表面には、セラミック基板に厚膜抵抗体を塗布や焼成するか、又は金属箔膜をスパッタなどで形成した後に、保護膜がコーティングされている。

このような抵抗器Ｒに対してオフセット又はゲイン調整のため、不要となって並列回路から切り離される抵抗器Ｒに対して、図２（ｂ）に示すように、チップ抵抗部２０３における保護膜及び厚膜抵抗体又は金属箔膜の所望範囲の抵抗皮膜除去領域２０３ａを、図示せぬレーザービームなどで切断・除去する。この調整によって、並列回路から不要となった抵抗器が切り離され、並列回路の抵抗値を変化させてオフセット又はゲインを所定値とすることができる。

この他、図３（ｂ）に示すように、不要となった抵抗器Ｒを並列回路から切り離す際、チップ抵抗部２０３の半田付け領域をレーザービームで加熱し、半田２０４を溶解させた状態でチップ抵抗部２０３を取り外しても良い。これは、チップ抵抗部２０３の両端に半田鏝を押し当て、半田２０４を溶解させた状態でチップ抵抗部２０３を取り外しても良い。このようにしても、並列回路から不要となった抵抗器を切り離すことができ、並列回路の抵抗値を変化させてオフセット又はゲインを所定値とすることができる。
なお、本実施の形態では、電源Ｖｃｃ１，Ｖｃｃ２の電圧のバラツキに限定して述べたが、例えば温度検出用ダイオード４０，５０のＶＦの温度特性によるバラツキ、及び温度検出用ダイオード４０，５０に印加する定電流ＩＦのバラツキに対しても補償する事が可能である。

以上説明したように本実施の形態のレベル変換器１２０によれば、オペアンプ７３の＋入力端子の電位を半分に設定し、同オペアンプ７３の−入力端子と電源との間、並びに同−入力端子とアースとの間に、それぞれ同数のオフセット調整用抵抗器Ｒ１３Ａ〜Ｒ１３Ｃ及びＲ１６Ａ〜Ｒ１６Ｃを並列接続し、これら抵抗器のうちオフセット調整で不要となった抵抗器を並列回路から切り離すようにした。

オフセット調整で不要となった抵抗器を並列回路から切り離すことによって、並列回路の合成抵抗値を必要な値に変化させることができ、オペアンプ７３の出力信号のオフセットを所定値に調整することができる。これによって、全製品のうち、回路素子のバラツキの１．２σ以下（母集団の７７％）の製品に関しては、抵抗器のトリミング工程が不要になり、製品コストを削減する事が可能となる。また、調整が必要な場合には対象となる値の抵抗素子を並列回路から切り離すこと、具体的には抵抗器を回路基板から取り外すか、または抵抗器の抵抗被膜を広い幅でレーザービームなどで完全に切断・除去出来る。また、不要となった抵抗器を並列回路から切り離してしまうため、製品の使用環境に対する耐劣化の面で優れ、車載用として用いた場合でも高信頼性を保有する事が可能となる。

また、オペアンプ７３の−入力端子と電源Ｖｃｃ１との間に、同−入力端子とアースとの間よりも１つ多い抵抗器Ｒ１３を並列接続し、この多く接続された１つの抵抗器Ｒ１３を除く−入力端子と電源Ｖｃｃ１との間の複数の抵抗器Ｒ１３Ａ〜Ｒ１３Ｃと、同−入力端子とアースとの間の複数の抵抗器Ｒ１６Ａ〜Ｒ１６Ｃとの並列抵抗値を等しくした。
このように正負互いに同数の抵抗器の抵抗値を等しくしたので、互いにオフセット調整が相殺される。この場合に、−入力端子と電源Ｖｃｃ１との間に余分に１つ並列接続された抵抗器Ｒ１３のみによってオペアンプ７３の初期の出力レベル（オフセット量）を設定することができる。

また、−入力端子と電源Ｖｃｃ１との間に１つ多く並列接続された抵抗器Ｒ１３を除く複数の抵抗器Ｒ１３Ａ〜Ｒ１３Ｃの抵抗値と、同−入力端子とアースとの間に並列接続された複数の抵抗器Ｒ１６Ａ〜Ｒ１６Ｃの抵抗値との比が、２のべき乗となる値をとるようにした。このような２のべき乗とする重み付けによって、オフセット電流の値を有効に変化させることができる。

また、オペアンプ７３の−入力端子と出力端子との間に、増幅率の分子を決定するための抵抗器として複数の抵抗器Ｒ１５Ａ〜Ｒ１５Ｃを並列接続し、同−入力端子と当該−入力端子に接続される前段の回路であるバッファ回路７１の出力端子との間に、同増幅率の分母を決定するための抵抗器として複数の抵抗器Ｒ１４Ａ〜Ｒ１４Ｃを並列接続し、これら抵抗器Ｒ１４Ａ〜Ｒ１４Ｃ及びＲ１５Ａ〜Ｒ１５Ｃのうち、ゲイン調整により不要となった抵抗器を並列回路から切り離す。並列回路からの切り離しは、抵抗器の抵抗皮膜を切断・除去してもよいし、抵抗器自体を取り外してもよい。これによって容易にゲイン調整を行うことができる。

また、増幅率の分子を決定するための複数の抵抗器Ｒ１５Ａ〜Ｒ１５Ｃの並列抵抗値と、同増幅率の分母を決定するための複数の抵抗器Ｒ１４Ａ〜Ｒ１４Ｃの並列抵抗値とを等しくした。これによって、抵抗器の並列回路からの切り離しによるゲイン調整が容易となる。
なお、上記の例においては、抵抗Ｒ１１とＲ１２で電源Ｖｃｃ１の電圧を半分に分圧したが、これに限らない。

即ち、オペアンプ７３の−入力端子と電源Ｖｃｃ１との間に抵抗Ｒ１３のほかに複数の抵抗器を並列接続し、該抵抗器を介してオペアンプ７３へ流入する第１の電流と、オペアンプ７３の−入力端子とアースとの間に複数の抵抗器を並列接続し、該抵抗器を介してオペアンプ７３から流出する第２の電流とが等しくなるように、電源電圧の分圧比、複数の抵抗器の抵抗値を選定しておけば、互いにオフセット調整は相殺され、本来調整が不要な１．２σ以下（母集団の７７％）については調整工程が不要となり、オフセット設定用抵抗器Ｒ１３のみによって初期のレベル合わせを行うことができる。
更に、前記各並列回路において、並列回路を構成する複数の抵抗器の抵抗値は、相互に異なり基準となる抵抗器の抵抗値に対して２のべき乗となる抵抗値を選定しておけば調整が容易である。並列回路の抵抗値に調整を上記の例のように抵抗器を切り離すことで行えることはいうまでもない。

本発明の実施の形態に係る演算増幅器を用いたアナログ回路であるレベル変換器を適用したＶＦ／ＰＷＭ変換回路の構成を示す回路図である。 上記レベル変換器における各オフセット調整用抵抗器とゲイン調整用抵抗器との構成を示し、（ａ）は抵抗値調整前の構成、（ｂ）は抵抗値調整後の構成を示す図である。 上記レベル変換器における各オフセット調整用抵抗器とゲイン調整用抵抗器との他の構成を示し、（ａ）は抵抗値調整前の構成、（ｂ）は抵抗値調整後の構成を示す図である。 車両駆動システムの構成を示すブロック図である。 車両駆動システムにおける昇降圧コンバータの構成を示すブロック図である。 昇降圧コンバータの昇圧動作時にリアクトルに流れる電流波形図である。 昇降圧コンバ−タ用ＩＰＭの構成を示すブロック図である。 昇降圧コンバ−タ用ＩＰＭにおけるＩＧＢＴチップ温度検出部の構成を示すブロック図である。 ＩＧＢＴチップ温度検出部における定電流回路によるＩＧＢＴチップ温度検出ダイオードの順方向電圧の温度特性図である。 従来のレベル変換器を用いたＶＦ／ＰＷＭ変換回路の構成を示す回路図である。 昇降圧コンバ−タ用ＩＰＭにおけるデジタル・アナログ変換器の構成を示す回路図である。 上記の第１の電源の電圧を変動させた場合のＩＧＢＴチップ温度電圧信号のスパン変化を示す図である。 上記の第１の電源の電圧を変動させた場合のＩＧＢＴチップ温度電圧信号のオフセット変化を示す図である。 上記の第２の電源の電圧を変動させた場合のＩＧＢＴチップ温度電圧信号のスパン変化を示す図である。 上記の第２の電源の電圧を変動させた場合のＩＧＢＴチップ温度電圧信号のオフセット変化を示す図である。

符号の説明

１０ 車両駆動システム
１１ 電動機
１２ 電源
１３ 昇降圧コンバータ
１４ インバータ
１６ リアクトル
１７，Ｃ４２ コンデンサ
２１，２２ スイッチング素子
２３ａ，２３ｂ 制御回路
２５，２６ ＩＧＢＴ
２７，２８，８４ ダイオード
３０ 昇降圧コンバータ用ＩＰＭ
３１ 上アームのスイッチング部
３２ 下アームのスイッチング部
３４，３５，３６，３７，３８ フォトカプラ
４０，５０ 温度検出用ダイオード
４１，４２，５１，５２，８０，８２，８９、Ｒ１１，Ｒ１２，Ｒ１４，Ｒ１５，Ｒ５１，Ｒ５２ 抵抗器
４３，５３ ＩＧＢＴ保護回路
４４ ゲートドライバ
４５，５５ ＩＧＢＴチップ温度検出部
４０，５０ 温度検出用ダイオード
５６ ＶＨ検出回路
５７ 分圧回路
５８ レベル調整回路
５９ 三角波生成器
６０ 比較器
６２ ＬＰＦ
６３ ＶＨ比較器
６４ ゲート信号発生器
７０ 定電流源
７７ レベル変換器
７８ 三角波発生器
８５ 発光ダイオード
８７ 受光ダイオード
８８，ＴＲ６１ トランジスタ
９０ デジタル・アナログ変換器
９１ ２値化回路
９２ バッファ回路
９３ ＬＰＦ回路
７１，９２ バッファ回路
７３，１０２ オペアンプ
７９，１０１ コンパレータ
Ｒ１３ オフセット設定用抵抗器
Ｒ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃ，Ｒ１６Ａ，Ｒ１６Ｂ，Ｒ１６Ｃ オフセット微調整用抵抗器
Ｒ１４Ａ，Ｒ１４Ｂ，Ｒ１４Ｃ，Ｒ１５Ａ，Ｒ１５Ｂ，Ｒ１５Ｃ ゲイン調整用抵抗器
Ｖｃｃ１ 第１の電源（又は電源電圧）
Ｖｃｃ２ 第２の電源（又は電源電圧）
Ｖｏｕｔ ＩＧＢＴチップ温度電圧信号（ＬＰＦ出力）

Claims (9)

1. 演算増幅器を用いたアナログ回路において、
   前記演算増幅器の正入力端子の電位を電源電圧の半分に設定し、該演算増幅器の負入力端子と電源との間に複数の抵抗器を並列接続してなる第１並列回路を接続し、前記演算増幅器の負入力端子とアースとの間に、前記第１並列回路と同数であって、第１並列回路を構成する抵抗器と抵抗値がほぼ等しい抵抗器を並列接続してなる第２並列回路を接続し、前記演算増幅器のオフセット量が所望値となるように第１，第２並列回路の所定の抵抗器を並列回路から切り離すことを特徴とする演算増幅器を用いたアナログ回路。
2. 前記第１並列回路を構成する複数の抵抗器の抵抗値は、相互に異なり基準となる抵抗器の抵抗値に対して２のべき乗となる抵抗値であることを特徴とする請求項１に記載の演算増幅器を用いたアナログ回路。
3. 前記負入力端子と前記電源との間に、前記演算増幅器のオフセット量を設定する設定用抵抗器を更に接続したことを特徴とする請求項１または請求項２に記載の演算増幅器を用いたアナログ回路。
4. 演算増幅器を用いたアナログ回路において、
   前記演算増幅器の負入力端子と出力端子との間に、増幅率の分子を決定するための抵抗器として複数の抵抗器を並列接続してなる第３並列回路を接続し、前記演算増幅器の負入力端子と当該負入力端子に接続される前段回路の出力端子との間に、同増幅率の分母を決定するための抵抗器として複数の抵抗器を並列接続してなる第４並列回路を接続し、前記演算増幅器の増幅率が所望値となるように、第３，第４並列回路の抵抗器のうちの一部を並列回路から切り離すことを特徴とする演算増幅器を用いたアナログ回路。
5. 前記抵抗器は、厚膜抵抗体を抵抗実装用パッドに実装したものであり、
   前記オフセット量の調整のために切り離す抵抗器について、前記厚膜抵抗体を実装したまま前記厚膜抵抗体を所定の幅で切断除去することを特徴とする請求項１または請求項４に記載の演算増幅器を用いたアナログ回路。
6. 前記抵抗器は、チップ抵抗部を抵抗実装用パッドに実装したものであり、
   前記オフセット量の調整のために切り離す抵抗器について、前記チップ抵抗部を前記抵抗実装用パッドから取り外すことを特徴とする請求項１または請求項４に記載の演算増幅器を用いたアナログ回路。
7. 請求項１に記載の演算増幅器を用いたアナログ回路と、請求項４に記載の演算増幅器を用いたアナログ回路とを組合せたことを特徴とする演算増幅器を用いたアナログ回路。
8. 演算増幅器を用いたアナログ回路において、
   該演算増幅器の負入力端子と電源との間に複数の抵抗器を並列接続し、該抵抗器を介して前記演算増幅器へ流入する第１の電流と、前記演算増幅器の負入力端子とアースとの間複数の抵抗器を並列接続し、該抵抗器を介して前記演算増幅器から流出する第２の電流とが等しくなるように前記複数の抵抗器の抵抗値を選定し、前記演算増幅器のオフセット量が所望値となるように前記の抵抗器を並列回路から切り離すことを特徴とする演算増幅器を用いたアナログ回路。
9. 前記各並列回路において、並列回路を構成する複数の抵抗器の抵抗値は、相互に異なり基準となる抵抗器の抵抗値に対して２のべき乗となる抵抗値であることを特徴とする請求項８に記載の演算増幅器を用いたアナログ回路。

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