JP2008004230A - 基板電位発生回路及びそれを備えた半導体記憶装置 - Google Patents

Abstract

【課題】 基板電位発生回路を備えた半導体記憶装置において、高速動作からリフレッシュ動作に移行した場合に、高温で、基板電位が大きい時間帯がある。この時間帯では、高温で、接合バイアス電圧が高いことから接合リーク電流は大きくなる。そのためデータ保持時間の短いメモリセルはリフレッシュ不良が発生するという問題がある。
【解決手段】 本発明の基板電位発生回路は、温度依存性を有する基準電位と基板電位とを比較した発振制御信号により基板電位を出力する。基準電位を正の温度依存性を有する基準電位とすることで、高温では基準電位を高くし、基板電位を小さくする。高温では、基板電位を小さくし、メモリセルの接合リークを抑制することでＤＲＡＭのリフレッシュ不良の発生を防止できる。
【選択図】 図１

Description

本発明は、半導体チップ温度を検出し、出力する基板電位を制御する基板電位発生回路及びその基板電位発生回路を備えた半導体記憶装置に関する。

近年の半導体記憶装置は大容量、且つ高速化が要求されている。これらの半導体記憶装置としては、大容量化、高速化に適することからＤＲＡＭ（Dynamic Random Access memory）がもっとも一般的に利用されている。しかしＤＲＡＭは、記憶されたデータが時間とともに減衰することから一定時間ごとにデータをリストアすることが必要となる。このリストア動作はリフレッシュ動作と呼ばれている。これらのデータの減衰は高温になるほど大きく、そのデータ保持時間は短くなる。そのためリフレッシュする間隔は温度が高くなるほど短くする必要がある。従ってＤＲＡＭは、動作時の消費電力を小さくし温度上昇を抑え、リフレッシュ間隔を短くすることが重要となる。

一般的なＤＲＡＭメモリセルとしては、１つのトランジスタと、１つの容量から構成された１トランジスタ型が用いられている。１トランジスタ型メモリセルは、容量に電荷を蓄積させることで保持データとする。しかし、容量に蓄積された電荷は、時間とともにトランジスタのサブスレショールド電流等により失われていく。このトランジスタからのサブスレショールド電流を抑制するために基板電位発生回路が使用されている。基板電位発生回路は供給される外部電源から、負電位を発生させ、基板電位として供給する回路である。基板電位発生回路からの負電位によりセルトランジスタの閾値電圧を大きくし、サブスレショールド電流を抑制することでデータ保持時間を確保している。

基板電位発生回路は基準電位発生回路と、基板電位検出回路と、発振回路と、ポンプ回路から構成されている。基板電位検出回路により基板電位を検出し発振回路の動作を制御することで、一定の基板電位を発生させている。基板電位発生回路により基板電位を供給することで、セルトランジスタの閾値電圧を大きくしリーク電流を抑制している。さらに閾値電圧の基板電位依存性が小さくなり、閾値電圧の変動を小さくする効果も得られる。これらの基板電位発生回路は公知であり、その詳細説明は省略する。しかし、従来の基板電位発生回路では、大容量化、高速化された半導体記憶装置の高温における動作に追随できずデータ保持時間の確保が困難であるという問題がある。そこで高温で安定動作するために温度変化に応じて適切な基板電位を供給する基板電位発生回路及びこの基板電位発生回路を備えた半導体記憶装置が期待されている。

これらの基板電位発生回路に関する先行文献として特許文献１（特開２０００−１６３９７０）がある。特許文献１には、基準電位としてトランジスタの閾値電圧を用いた基板電位検出回路が示されている。この基板電位発生回路は、半導体装置の温度が高くなり閾値電圧が低下すると、基板電位としてより大きな負電位を発生させ供給する。温度が高い場合には基板電位を大きくし、トランジスタの閾値電圧を高くする。閾値電圧を高くすることで、サブスレショールド電流を抑制し、データ保持時間を確保している。

特開２０００−１６３９７０号公報

上記したように半導体記憶装置の大容量化、高速化にともない、半導体記憶装置の動作温度が高くなり、データ保持時間の確保が困難という問題がある。そこで本願発明者は基板電位の最適化を図るため、高速動作における半導体記憶装置の温度と基板電位の変化を調査した結果を図１０に示す。半導体記憶装置（ＤＲＡＭ）は入力されるコマンドに従って通常の読み出し書き込み動作は高速動作で行われ、使用されない場合にはリフレッシュ動作が行われる。これらの動作が繰り返されて一連のシステム動作となる。従ってＤＲＡＭとしては、高速動作とリフレッシュ動作の繰り返し状態を考慮すればよいことになる。

図１０において、ＤＲＡＭはコマンドにより高速動作を開始する。時刻Ｔａにおいて高速動作が始まると内部回路の充放電による消費電力が大きいことから、ＤＲＡＭの温度は定常温度（Ｔｅｍｐ１）から急上昇していく。さらに高速動作が繰り返され、一定期間後（時刻Ｔｃ）にはＤＲＡＭの発熱と放熱とが均衡した一定の温度（Ｔｅｍｐ３）まで上昇する。この温度は動作周波数、動作モード、システムの放熱能力により異なるが、８０℃〜１００℃になる。このときＤＲＡＭチップ内部は、さらに１０℃程度高い温度となる。

次に時刻Ｔｄで高速動作が終了し、リフレッシュ動作となる。リフレッシュ動作の消費電力は小さく、温度は下がることになる。しかし内部の熱容量があるためにＤＲＡＭの温度は急には下がらず、放熱に時間を要し、比較的にゆっくり下がっていく。時刻Ｔｆで、もとの定常温度（Ｔｅｍｐ１）まで低下する。この温度上昇、低下はＤＲＡＭが搭載されたシステムの冷却方法により異なる。システムの冷却方法としては一般にパソコン等の小型システムは自然空冷、ファンによる強制空冷が使用される。サーバー等の大型システムはファンによる強制空冷、水冷方式が使用される。しかしどの冷却方式においても絶対値は異なるが、これらの温度変化の様子は同じである。

このときのＤＲＡＭの基板電位の変化を説明する。高速動作が始まると内部回路の充放電によりトランジスタのインパクトイオン化電流が発生する。また温度上昇により基板への接合リーク電流も増加する。これらの電流に対し基板電位発生回路が追随し、一定の基板設定電位（Ｖ1）を維持しようとする。しかし、高速動作が繰り返されることでインパクトイオン化電流が優勢であり、基板電位発生回路からの電流供給が基板電位の復旧に間に合わず基板電位は小さくなる。時刻Ｔｂで基板電位発生回路からの供給とリーク電流が均衡する基板電位（Ｖｉｏｎ）となる。

基板電位発生回路の能力を非常に大きな能力とすればこの低下は発生しない。しかし、基板電位発生回路の能力として、基板電位は低下することが一般的である。また以下の説明においては、基板電位は負電位であることから、基板電位の大小を絶対値としては表記する。例えば、−０．２Ｖは−０．５Ｖよりも小さいとして表記するものとする。

次に高速動作が終了し、リフレッシュ動作となる。リフレッシュ動作ではインパクトイオン化電流は急激に減少し、基板電位発生回路からの電流供給が優勢となる。そのために基板電位は急速に回復し、ついにはオーバーシュ―ト状態となり、基板設定電位（Ｖ１）より大きくなる（時刻Ｔｅ）。基板電位が設定電位よりも大きくなることで、基板電位検出回路からの信号でポンプ回路の動作は停止される。基板電位発生回路は、基板電位を初期値である基板設定電位（Ｖ１）を保持する。

この温度と基板電位の変化において、高温領域（図の斜線部）で、しかも基板電位が大きい領域が発生している。この領域は、高温、接合バイアス電圧が大きいことから接合リーク電流が大きい。接合リーク電流は印加される逆バイアス電圧に比例し、温度依存性は温度の指数関数となる。例えば１０℃温度が上昇すると約２倍のリーク電流となる。そのためメモリセルのデータ保持時間は半分に小さくなる。このように高温で、しかも基板電位が大きい領域では、接合リーク電流が大きくなる。そのためデータ保持時間の短いメモリセルはリフレッシュ不良となる。特に大容量、高速のメモリシステムではこの問題が顕著になり、不具合が多発する虞があるという問題がある。

本発明の目的は、これらの問題に鑑み、リーク電流を抑制するために高温における基板電位を制御する基板電位発生回路と、その基板電位発生回路を備えることでリフレッシュ不良を防止する半導体記憶装置を提供することにある。

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の基板電位発生回路は、基板電位検出回路と、比較回路と、発振回路と、ポンプ回路とを備え、前記比較回路は基準電位と前記基板電位検出回路の出力電位とを比較することで高温における基板電位を低温における基板電位よりも、小さな電位とすることを特徴とする。

本発明の基板電位発生回路における前記基準電位は、ＰＮ接合の温度特性を利用し正の温度依存性を有することを特徴とする。

本発明の基板電位発生回路における前記基板電位検出回路は、基板電位が大きい場合に低い電位を出力することを特徴とする。

本発明の基板電位発生回路における前記比較回路は、前記基板電位検出回路の出力電位が前記基準電位よりも高い場合に活性化信号を送信し、前記発信回路及びポンプ回路により基板電位を発生させることを特徴とする。

本発明の基板電位発生回路は、第２の基準電位と前記基板電位検出回路の出力とを比較する第２の比較回路をさらに備えたことを特徴とする。

本発明の基板電位発生回路における前記第２の基準電位は、温度依存性を有しない定電位であることを特徴とする。

本発明の基板電位発生回路における前記第２の比較回路は、前記第２の基準電位が前記基板電位検出回路の出力電位よりも高い場合に活性化信号を送信し、前記発信回路及びポンプ回路により最小の基板電位を発生させることを特徴とする。

本発明の基板電位発生回路においては、前記比較回路と前記第２の比較回路からの出力信号のいずれかの信号が活性化されることで基板電位を供給することを特徴とする。

本発明の基板電位発生回路における前記基板電位検出回路は、基板電位を入力され、正の温度依存性を有する電位を出力することを特徴とする。

本発明の半導体記憶装置は、上記したいずれかの基板電位発生回路を備えたことを特徴とする。

本発明の基板電位発生回路は、温度を検出し、高温においては基板電位を小さくする。高温において基板電位を小さくすることで、接合リーク電流を小さくできる効果が得られる。さらに、接合リーク電流を小さくできることからリフレッシュ不良の発生を防止できる半導体記憶装置が得られる。

本発明の基板電位発生回路とその基板電位発生回路を備えた半導体記憶装置について、図を参照して説明する。

実施例１の基板電位発生回路とその基板電位発生回路を備えた半導体記憶装置について、図１〜３を参照して説明する。図１は基板電位発生回路の回路ブロック図、図２は高速動作、リフレッシュ動作における温度と基板電位の変化を示すチャート図、図３は温度と基板電位との変化を示す説明図である。

基板電位発生回路は、基板電位検出回路（ＤＥＴ）０１、比較回路（ＣＭＰ）０２、発振回路（ＯＳＣ）０３、ポンプ回路（ＰＭＰ）０４及び基準電位発生回路（ＶＲＥ）０５から構成される。基板電位検出回路（ＤＥＴ）０１は基板電位ＶＢＢを入力としその出力を比較回路（ＣＭＰ）０２に入力する。比較回路（ＣＭＰ）０２は、基板電位検出回路（ＤＥＴ）０１からの出力と基準電位発生回路（ＶＲＥ）０５からの出力とを比較判定し、発信制御信号（ＯＥＢＬ）を発振回路（ＯＳＣ）０３に出力する。発振回路（ＯＳＣ）０３は発信制御信号（ＯＥＢＬ）により発振、もしくは非発振としその出力をポンプ回路（ＰＭＰ）０４に送る。ポンプ回路（ＰＭＰ）０４は発振回路（ＯＳＣ）０３からの出力により基板電位ＶＢＢを発生させる。基準電位発生回路（ＶＲＥ）０５は温度依存性を有する基準電位発生回路であり、温度に対し正の依存性を有する基準電位Ｖｒｅｆを発生する。

基板電位検出回路（ＤＥＴ）０１は、電源と接地間に直列に接続されたＰチャンネルトランジスタＱＰ０１，ＱＰ０２から構成される。電源側トランジスタＱＰ０１のゲートには接地電位が入力され、接地側トランジスタＱＰ０２のゲートには基板電位ＶＢＢが入力される。トランジスタＱＰ０１のゲートは接地電位であるため一定のインピ−ダンスを示す抵抗素子として動作する。トランジスタＱＰ０２のゲートは基板電位ＶＢＢであるためそのインピ−ダンスはＶＢＢの電位により変わる。例えば基板電位ＶＢＢが大きい（負レベルの絶対値が大きい）とインピーダンスは小さく、基板電位ＶＢＢが小さい（負レベルの絶対値が小さい）とインピーダンスは大きくなる。基板電位検出回路（ＤＥＴ）０１の出力節点Ｎ０１は、基板電位ＶＢＢが大きいと低いレベルを、基板電位ＶＢＢが小さいと高いレベルを出力する。節点Ｎ０１から基板電位ＶＢＢに対応した出力を比較回路（ＣＭＰ）０２に出力する。

比較回路（ＣＭＰ）０２は、基板電位検出回路（ＤＥＴ）０１の出力と基準電位Ｖrefとを比較判定する。基板電位検出回路（ＤＥＴ）０１の出力が基準電位Ｖrefより高いとハイレベルを出力し、基準電位Ｖrefより低いとローレベルを出力するように設定する。本発明の基準電位Ｖｒｅｆは温度依存性を有する基準電位である。高温になれば高い基準電位、低温になれば低い基準電位を発生する。一般的な基板電位発生回路では、温度依存性の少ない基準電位発生回路が使用される。しかし本発明においては、正の温度依存性を有する基準電位発生回路（ＶＲＥ）０５を備えたことを特徴とする。基準電位発生回路（ＶＲＥ）０５の詳細については実施例３として後述する。

比較回路（ＣＭＰ）０２からの出力である発振制御信号ＯＥＢＬは発信回路（ＯＳＣ）０３の発振を制御する信号であり、発振回路（ＯＳＣ）０３に入力される。発振回路（ＯＳＣ）０３は、ＮＡＮＤ回路と偶数段のインバーター回路でリングオシレータを構成している。ＮＡＮＤ回路とインバーター回路の合計段数は奇数段とし、発振動作可能な段数である。ＮＡＮＤ回路には発振制御信号ＯＥＢＬとインバーター回路の最終段からの出力が入力される。発振制御信号ＯＥＢＬがハイレベルであれば発振回路ＯＳＣは発振し、ローレベルであれば発振しないよう制御されている。

ポンプ回路（ＰＭＰ）０４は、基板電位ＶＢＢと接地（ＧＮＤ）間にダイオード２個を基板電位から接地方向へ電流が流れるよう直列接続する。ダイオード接続点を節点Ｎ０２とし、この節点をカップリング容量Ｃcで発振回路（ＯＳＣ）０３の出力に接続する。発振回路（ＯＳＣ）０３からの出力ハイ／ローレベルに対応し、容量Ｃcによるカップリングにより節点Ｎ０２もハイ／ローレベルとなる。接点Ｎ０２がローレベルとなったとき、ダイオードを通して基板より電荷を取り出す。接点Ｎ０２がハイレベルとなったときその電荷を接地へ流し、基板電位ＶＢＢを発生させる。なおこのようなポンプ回路としては、多くの構成が採用できる。例えば発振回路（ＯＳＣ）の出力のハイ／ローレベルの双方の位相で基板電位ＶＢＢを負電位にポンピングする構成とすることができる。またポンプ回路（ＰＭＰ）０４のダイオード部にゲート制御されたトランジスタを用い、その閾値を実効的に０ｖ近くにすることもできる。これらの構成は特に限定するものではない。

次に本発明の基板電位発生回路の動作について、図２，３を参照して説明する。最初にリフレッシュ動作時について説明する。リフレッシュ動作時においては消費電力が小さく発熱量が少ない。そのためＤＲＡＭの温度はＴｅｍｐ１、基板電位ＶＢＢは基板設定電位（Ｖ１）の定常状態に安定している。この状態では基板電位ＶＢＢが設定電位（Ｖ１）より小さくなっていくと、基板電位検出回路（ＤＥＴ）０１の出力は高いレベルを出力する。基板電位検出回路（ＤＥＴ）０１の出力が基準電位Ｖrefより高いレベルとなると、比較回路（ＣＭＰ）０２の出力はハイレベルとなる。そのため発振制御信号ＯＥＢＬはハイレベルとなり発振回路（ＯＳＣ）０３は発振を始め、ポンプ回路（ＰＭＰ）０４は基板から電流を流し、その電位をより負レベルにしていく（基板電位を大きくする）。

その結果、基板電位は設定電位Ｖ１より大きくなる。しかし基板電位ＶＢＢが設定電位（Ｖ１）より大きくなっていくと、基板電位検出回路（ＤＥＴ）０１の出力は低くなる。基準電位Ｖrefより低いレベルとなると発振制御信号ＯＥＢＬはローレベルとなる。発振回路（ＯＳＣ）０３の発振動作はストップし、ポンプ回路も動作停止する。従って基板電位はそれ以上に大きくならない。このように基板電位ＶＢＢは基準電位Ｖrefによって決まった設定電位（Ｖ１）に安定する。この状態を図３の丸印Ａとして示す。

時刻Ｔａにおいて、コマンドが入力され、ＤＲＡＭの高速動作が始まる。高速動作がはじまると内部回路の充放電により消費電力が急激に大きくなり、ＤＲＡＭの温度は定常温度（Ｔｅｍｐ１）から急上昇していく。高速動作が繰り返され、一定期間後（時刻Ｔｃ）にはＤＲＡＭの発熱と放熱とが均衡した一定の温度（Ｔｅｍｐ３）となる。次に時刻Ｔｄで高速動作が終了し、リフレッシュ動作となる。しかしＤＲＡＭ内部の熱容量によりＤＲＡＭの温度は急には下がらず、放熱に時間を要し、比較的にゆっくり下がっていく。時刻Ｔｆで、もとの定常温度（Ｔｅｍｐ１）に復帰する。

このときのＤＲＡＭの基板電位の変化を説明する。高速動作が始まると内部回路の充放電によりトランジスタのインパクトイオン化電流が発生する。これらの電流に対し基板電位発生回路が追随し、一定の基板設定電位（Ｖ1）を保とうとする。しかし、高速動作が繰り返されることでインパクトイオン化電流が優勢となり、基板電位発生回路からの電流供給が基板電位の復旧に間に合わなくなる。そのため基板電位ＶＢＢは小さくなり、時刻Ｔｂで基板電位発生回路からの電流供給とリーク電流が均衡する基板電位（Ｖｉｏｎ）まで低下する。このときの温度は上昇途中でありＴｅｍｐ２である。時刻Ｔａから時刻Ｔｂにおける温度と基板電位との変化を図３の丸印Ａ，Ｂで示す。この期間においては基板電位検出回路からの出力は、基準電位Ｖｒｅｆよりも高いことから基板電位発生回路は動作中である。

さらに高速動作が繰り返され時刻Ｔｃの時点で、ＤＲＡＭの温度は最高温度であるＴｅｍｐ３となる。しかし、この温度Ｔｅｍｐ３において期待される基板電位Ｖ３よりも基板電位発生回路からの出力される基板電位Ｖｉｏｎが小さい電位である。そのため基板電位発生回路は動作を継続し、基板電位Ｖｉｏｎのままである。したがって図３の丸印Ｂ，Ｃに示すように同一基板電位Ｖｉｏｎのまま、温度のみがＴｅｍｐ２からＴｅｍｐ３へ変化し、高速動作中は丸印Ｃの状態となる。さらに高速動作が繰り返される期間では、基板電位検出回路からの出力は基準電位Ｖｒｅｆよりも高いことから基板電位発生回路は動作し、基板電位Ｖｉｏｎを維持する（丸印Ｃ、Ｄ）。

次に時刻Ｔｄで高速動作が終了し、リフレッシュ動作となる。リフレッシュ動作ではインパクトイオン電流は急激に減少し、基板電位発生回路からの供給が優勢となる。そのために基板電位は急速に回復し、大きくなろうとする。しかしＤＲＡＭは温度Ｔｅｍｐ３であることから、基板電位ＶＢＢがＶ３まで変化した時点で基板電位検出回路からの出力は、基準電位Ｖｒｅｆよりも低くなる。そのために基板電位Ｖ３と変化した時点で基板電位発生回路は動作を停止する。基板電位発生回路は動作を停止し、ＤＲＡＭの温度が低下する。温度が低下すると基準電位Ｖｒｅｆが低くなり、基板電位検出回路からの出力より低くなる。比較回路（ＣＯＭ）０２からの発振制御信号ＯＥＢＬがハイレベルになり、基板電位発生回路は動作を再開し、基板電位を大きくする。

この期間ではＤＲＡＭの温度低下に従って基板電位発生回路は動作、動作停止を繰り返すことになる。このように基板電位温度相関曲線ＶＢＢ（Ｔ）に従って、温度が低下し、低下した温度に対応する基板電位が順次供給される。例えば、温度Ｔｅｍｐ２においては基板電位Ｖ２（丸印Ｅ）、温度Ｔｅｍｐ１においては基板電位Ｖ１となる（丸印Ｆ）。高速動作からリフレッシュ動作に切り替わった場合に、温度変化に合わせて基板電位を制御することができる。そのためにＤＲＡＭが高温の状態で、基板電位が大きくなることがない。高温では、基板電位を小さく制御できることから、ＰＮ接合リークを小さくでき、リフレッシュ不良の発生を防止できる。

本実施例において基板電位発生回路を構成する回路は、動作を容易に説明するために単純な形式の回路や、機能ブロックで表現している。しかしこれらの回路は特に限定されるものではない。例えば比較回路ＣＭＰはＭＯＳの差動増幅器などで構成すればよく、その他の基板電位検出回路ＤＥＴ 、発振器ＯＳＣ、ポンプ回路ＰＭＰなども、種々の回路を採用できることは明白である。

本実施例の基板電位発生回路は、温度依存性を有する基準電位と基板電位とを比較した発振制御信号により基板電位を制御する。基準電位は正の温度依存性とする。この構成とすることで高温状態では基準電位を高くし、基板電位を小さくできる。高温で、基板電位を小さくし、メモリセルの接合リークを抑制することでＤＲＡＭのリフレッシュ不良の発生を防止できる。

実施例２として図４〜６を参照して説明する。実施例２は半導体記憶装置の温度が高温になり基板電位が小さくなりすぎるのを防止する実施例である。図４は基板電位発生回路の回路ブロック図、図５は高速動作、リフレッシュ動作における温度と基板電位の変化を示すチャート図、図６は温度と基板電位との変化を示す説明図である。

本実施例の基板電位発生回路は、実施例１の基板電位発生回路に第２の比較回路（ＣＭＰ２）０６と第２の基準電位発生回路（ＶＲＥ２）０７及びオア回路０８が追加されている。２つの比較回路０２、０６からの出力信号が入力されるオア回路０８からの出力が発振制御信号ＯＥＢＬとなる。この構成が実施例１と異なる点である。第２の基準電位発生回路（ＶＲＥ２）０７は、温度依存性を有しない、あるいは温度依存性が小さい基準電位Ｖｒｅｆ２を発生する基準電位発生回路である。ここで基準電位Ｖｒｅｆ２は、最小の基板電位を維持するための基準電位である。最小の基板電位（Ｖｍｉｎ）とは負電位であり、その絶対値が小さい電位のことである。例えばシステムの冷却装置が故障した場合には異常な高温になる。この場合にも最小の基板電位（Ｖｍｉｎ）として、−０，２Ｖ程度を確保するものである。

第２の比較回路（ＣＭＰ２）０６は、基板電位検出回路（ＤＥＴ）０１からの出力と第２の基準電位発生回路（ＶＲＥ２）０７からの出力とを比較判定し、その出力信号をオア回路０８に出力する。ここでは第２の基準電位発生回路（ＶＲＥ２）０７の出力が基板電位検出回路（ＤＥＴ）０１の出力より大きい場合にハイレベルを出力するように設定する。比較回路（ＣＭＰ）０２は、基板電位検出回路（ＤＥＴ）０１の出力と基準電位発生回路（ＶＲＥ）０５の出力とを比較判定し、その出力信号をオア回路０８に出力する。オア回路０８は２つの比較回路０２、０６からの出力信号が入力され、発振制御信号ＯＥＢＬを発振回路（ＯＳＣ）０３に出力する。その他基板電位検出回路（ＤＥＴ）０１、発振回路（ＯＳＣ）０３、ポンプ回路（ＰＭＰ）０４、基準電位発生回路（ＶＲＥ）０５は実施例１と同様であり同じ符号とし、その説明は省略する。

次に基板電位発生回路の動作について、図５，６を参照して説明する。最初にＤＲＡＭのリフレッシュ動作時について説明する。リフレッシュ動作時においては消費電力が小さく発熱量が少ないことから、ＤＲＡＭの温度はＴｅｍｐ１、基板電位ＶＢＢは基板設定電位（Ｖ１）に安定した状態にある。基板電位ＶＢＢが小さくなっていくと、基板電位検出回路（ＤＥＴ）０１の出力は高いレベルを出力するようになる。基板電位検出回路（ＤＥＴ）０１の出力が基準電位Ｖrefより高いレベルとなると、比較回路（ＣＭＰ）０２の出力はハイレベルとなる。そのため発振制御信号ＯＥＢＬはハイレベルとなり発振回路（ＯＳＣ）０３は発振を始める。ポンプ回路（ＰＭＰ）０４は基板から電流を流し、その電位をより負レベルにしていく（基板電位を大きくする）。

その結果、基板電位は設定電位Ｖ１より大きくなる。しかし基板電位ＶＢＢが大きくなっていくと、基板電位検出回路（ＤＥＴ）０１の出力は低くなる。基準電位Ｖrefより低いレベルとなると発振制御信号ＯＥＢＬはローレベルとなる。発振回路（ＯＳＣ）０３の発振動作はストップし、ポンプ回路も動作停止する。従って基板電位はそれ以上に大きくならない。このように基板電位ＶＢＢは基準電位Ｖrefによって決まった設定電位Ｖ１に安定する。この状態を図６の丸印Ａとして示す。

時刻Ｔａにおいて、コマンドが入力され、ＤＲＡＭの高速動作が始まる。高速動作がはじまると内部回路の充放電により消費電力が急激に大きくなり、ＤＲＡＭの温度は定常温度（Ｔｅｍｐ１）から急上昇していく。高速動作が繰り返され、一定期間後（時刻Ｔｃ）にはＤＲＡＭの発熱と放熱とが均衡した一定の温度（Ｔｅｍｐ３）となる。次に時刻Ｔｄで高速動作が終了し、リフレッシュ動作となる。しかしＤＲＡＭ内部の熱容量によりＤＲＡＭの温度は急には下がらず、放熱に時間を要し、比較的にゆっくり下がっていく。時刻Ｔｆで、もとの定常温度（Ｔｅｍｐ１）に復帰する。

このときのＤＲＡＭの基板電位の変化を説明する。高速動作が始まると内部回路の充放電によりトランジスタのインパクトイオン化電流が発生する。これらの電流に対し基板電位発生回路が追随し、一定の基板設定電位（Ｖ1）を保とうとする。しかし、高速動作が繰り返されることでインパクトイオン化電流が優勢となり、基板電位発生回路からの電流供給が基板電位の復旧に間に合わなくなる。そのため基板電位ＶＢＢは小さくなり、時刻Ｔｂで基板電位発生回路からの供給とリーク電流が均衡する基板電位（Ｖｉｏｎ）まで低下する。このときの温度は上昇途中でありＴｅｍｐ２である。時刻Ｔａから時刻Ｔｂにおける温度と基板電位との変化を図３の丸印Ａ，Ｂで示す。この期間においては基板電位検出回路からの出力は、基準電位Ｖｒｅｆよりも高いことから比較回路（ＣＭＰ）０２はハイレベル出力であり、基板電位発生回路は動作中である。第２の比較回路（ＣＭＰ２）０６はローレベルを出力している。

さらに高速動作が繰り返され時刻Ｔｃの時点で、ＤＲＡＭの温度は異常な高温である温度Ｔｅｍｐ３まで上昇する。この温度上昇期間の当初は温度Ｔｅｍｐ２であることから基板電位発生回路は動作し、基板電位はＶｉｏｎとなる。温度上昇に伴って、比較回路（ＣＭＰ）０２からの出力により基板電位発生回路はオン・オフ動作を繰り返しながら温度に対応した基板電位に順次小さくなる。すなわち基板電位温度相関曲線ＶＢＢ（Ｔ）に従って基板電位ＶＢＢは小さくなる。しかし基板電位がＶｍｉｎより小さくなると、第２の比較回路（ＣＭＰ２）０６はハイレベルを出力する。そのため基板電位発生回路は動作し、基板電位は最小基板電位Ｖｍｉｎを維持することになる。温度はＴｅｍｐ３まで上昇するが、温度Ｔｅｍｐ３に対応する基板電位Ｖ３まで小さくならないで最小基板電位Ｖｍｉｎを維持する。すなわち時刻Ｔｂ〜Ｔｃ間の基板電位は、図６の丸印Ｂから丸印Ｃのように変化し、最小基板電位Ｖｍｉｎにとどまる。

この最小基板電位Ｖｍｉｎは、例えば−０．２Ｖと設定することができる。また基板電位発生回路の能力に応じ、高速動作の基板電位レベル（例えばＶｉｏｎ）と同じくすることもできる。この基板電位はセルトランジスタのオフリーク電流とＰＮ接合リーク電流の合計が最小になるように設定することが好ましい。オフリーク電流とＰＮ接合リーク電流の合計が最小になるように設定することで、メモリセルのデータ保持時間を最大にできる。

次に時刻Ｔｄで高速動作が終了し、リフレッシュ動作となる。リフレッシュ動作ではインパクトイオン電流は急激に減少し、基板電位発生回路からの供給が優勢となる。そのために基板電位は急速に回復し、大きくなろうとする。しかしリフレッシュ動作開始当初は、温度Ｔｅｍｐ３であることから、基板電位はＶｍｉｎのままとなる。第２の比較回路（ＣＭＰ２）０６の出力は、基板電位Ｖｍｉｎの状態でハイ・ローレベルを繰り返すことから基板電位はＶｍｉｎを維持する。このとき比較回路（ＣＭＰ）０２の出力はローレベルである。

その後温度の低下に伴って、基板電位温度相関曲線ＶＢＢ（Ｔ）に従って基板電位はＶｍｉｎ、Ｖｉｏｎ、Ｖ２，Ｖ１と変化する。この状態では第２の比較回路（ＣＭＰ２）０６の出力はローレベルである。比較回路（ＣＭＰ）０２の出力は、基板電位温度相関曲線ＶＢＢ（Ｔ）に従ってハイ・ローレベルを繰り返すことで順次基板電位が変化する。この状態を図６の丸印Ｄ，Ｅ，Ｆとして示す。高速動作からリフレッシュ動作に切り替わった場合に、温度変化に合わせて基板電位を制御することができる。そのために高温で、基板電位が大きくなることがない。高温では、基板電位を小さく制御できることからリフレッシュ不良の発生を防止できる。

本実施例の基板電位発生回路は、温度依存性を有する基準電位と基板電位とを比較した発振制御信号により基板電位を出力する。基準電位は正の温度依存性とする。さらに異常な温度になり、基板電位が小さくなりすぎる場合には第２の比較回路により最小の基板電位を維持することができる。この構成とすることで、最高高温では最小基板電位を供給し、その以下の高温では小さな基板電位とする。高温で、基板電位を小さくし、メモリセルの接合リークを抑制することでＤＲＡＭのリフレッシュ不良の発生を防止できる。

実施例３として図７〜９を参照して説明する。本実施例は実施例１，２における基準電位発生回路の回路構成例を示す。本発明の基板電位発生回路は、半導体記憶装置の温度に対応させた基板電位を供給する。そのため基準電位発生回路として、正の温度依存性を有する基準電位と、温度依存性のない（あるいは小さい）基準電位とを必要とする。そのための代表的な基準電位発生回路を図７，８に示す。図９には、基準電位と温度との相関図を示す。

図７は、第１の基準電位発生回路例であり、正から負の温度特性を持つ基準電位Ｖrefを発生させる。この回路は、バンドギャップ基準電位発生回路と呼ばれる。電源、接地間に３つの電流パスを備える。第１の電流パスはＰチャンネルＭＯＳトランジスタＱＰ０３、ＮＰＮバイポーラトランジスタＢＮ０１、抵抗Ｒ０１をこの順に直列接続したパスである。第２の電流パスはＰチャンネルＭＯＳトランジスタＱＰ０４とＮＰＮバイポーラトランジスタＢＮ０２とをこの順に直列接続したパスである。第３の電流パスはＰチャンネルＭＯＳトランジスタＱＰ０５、抵抗Ｒ０２，ＮＰＮバイポーラトランジスタＢＮ０３をこの順に直列接続したパスである。

第１の電流パスのＰチャンネルＭＯＳトランジスタＱＰ０３は、ソースを電源（ＶＤＤ）に、ゲートとドレインを節点Ｎ０３に接続する。ＮＰＮバイポーラトランジスタＢＮ０１のコレクター、ベース、エミッターはそれぞれ節点Ｎ０３、節点Ｎ０４、抵抗Ｒ０１の一端に接続する。抵抗Ｒ０１の他端は接地する。第２の電流パスのＰチャンネルＭＯＳトランジスタＱＰ０４のソース、ドレイン、ゲートはそれぞれ電源（ＶＤＤ）、節点Ｎ０４、ＰチャンネルＭＯＳトランジスタＱＰ０３のゲート／ドレインに接続する。ＰチャンネルＭＯＳトランジスタＱＰ０３とＱＰ０４とは、ミラー結合されている。ＮＰＮバイポーラトランジスタＢＮ０２のコレクター、ベース、エミッターはそれぞれ節点Ｎ０４，節点Ｎ０４、接地電位に接続する。

第３の電流パスのＰチャンネルＭＯＳトランジスタＱＰ０５のソース、ドレイン、ゲートはそれぞれ電源（ＶＤＤ）、出力Ｖｒｅｆ、ＰチャンネルＭＯＳトランジスタＱＰ０３のゲート／ドレインに接続する。抵抗Ｒ０２は一端を出力Ｖｒｅｆ、他端を節点Ｎ０５に接続する。ＮＰＮバイポーラトランジスタＢＮ０３のコレクター、ベース、エミッターはそれぞれ節点Ｎ０５、節点Ｎ０５、接地電位に接続する。

各ＭＯＳトランジスタはゲートがミラー結合されているのですべて同じサイズとし、かつ飽和状態になるよう設定する。各ＭＯＳトランジスタに流れる電流は等しく、この電流をIとする。ここで各バイポーラトランジスタＢＮ０ｉ（ｉ＝１〜３）のベース−エミッター間電圧をＶＢＥｉ（ｉ＝１〜３）と表すと、出力Ｖrefは、Ｖref=Ｉ＊Ｒ０２＋ＶＢＥ３ と求められる。同じ電流Iが抵抗Ｒ０１にも流れ、抵抗Ｒ０１の両端の電位差は、Ｒ０１＊Iとなる。この電位差は両トランジスタのベースは結線されていることから、バイポーラトランジスタＢＮ０１、ＢＮ０２のベース−エミッター間の電圧差に等しい。 Ｒ０１＊Ｉ＝ＶＢＥ２−ＶＢＥ１となる。

バイポーラトランジスタＢＮ０２のベース−エミッター間に流れる電流はＰＮ接合に順方向電流が流れはじめる電圧(閾値電圧)をＶ０とすると、 Ｉ＝Ａ（ＥＸＰ（Ｃ＊（ＶＢＥ２−Ｖ０）／Ｋ）−１） とあらわされる。ここでＫは絶対温度、Ｃは温度の項を持たない物理定数、Ａはトランジスタの物理的な大きさから決まる温度の項を持たない定数である。同様にバイポーラトランジスタＢＮ０１のベースとエミッター間に流れる電流（ベース電流）も同様にあらわされる。コレクター電流（トランジスタを流れる電流）はベース電流に比例することから、バイポーラトランジスタＢＮ０１に流れている電流Ｉは、 Ｉ＝Ｂ（ＥＸＰ（Ｃ＊（ＶＢＥ１−Ｖ０）／Ｋ）−１）とあらわされる。ここでＢはトランジスタの物理的な大きさから決まる温度の項を持たない定数である。

前記２つのトランジスタに流れる電流の指数関数部分が充分大きく（−１）の項を無視できるとする。両電流の対数をとりベース−エミッター間電圧の差を求めると、 ＶＢＥ２−ＶＢＥ１＝Ｋ／Ｃ＊ｌＮ（Ｂ／Ａ） とあらわされる。よって各トランジスタ、抵抗に流れる電流Ｉは抵抗Ｒ０1に流れる電流より、
I＝（ＶＢＥ２−ＶＢＥ１）／Ｒ０１＝Ｋ／Ｃ＊ｌＮ（Ｂ／Ａ）／Ｒ０１と表され、
出力Ｖｒｅｆは Ｖｒｅｆ＝Ｉ＊Ｒ０２＋ＶＢＥ３
＝Ｋ／Ｃ＊ｌＮ（Ｂ／Ａ）＊Ｒ０２／Ｒ０１＋ＶＢＥ３
とあらわされる。

ベース−エミッター間電圧ＶＢＥは負の温度係数を持つことが知られており、出力Ｖｒｅｆの第１項より温度依存を持たない抵抗比とバイポーラトランジスタのサイズから得られる値を適当に組み合わせることにより出力Ｖｒｅｆの温度依存を負から正の値まで自由に得ることができる。本発明に利用する正の温度特性を持った電位を得ることができる。なおここで得た出力Ｖｒｅｆを直接図１、４における基準電位とすることもできる。さらに出力Ｖｒｅｆを抵抗分割などで分割した電位を比較用の基準電位Ｖrefとすることができる。基準電位を分割することで、基板電位検出回路（ＤＥＴ）０１や比較回路（ＣＭＰ）０２の設計の自由度を上げることができる。

図８は、第２の基準電位発生回路例である。本回路は差動型の基準電位発生回路である。ＰチャンネンルトランジスタＱＰ０６、ＱＰ０７，ＱＰ０８、ＱＰ０９、ＮチャンネンルトランジスタＱＮ０１、ＱＮ０２、抵抗Ｒ０３及び電流源ＩＳ０１、ＩＳ０２から構成される。

ＰチャンネンルトランジスタＱＰ０６のソース、ドレイン、ゲートはそれぞれ電源、節点Ｎ０６，節点Ｎ０７に接続する。ＮチャンネンルトランジスタＱＮ０１のドレイン、ソース、ゲートはそれぞれ節点Ｎ０６，電流源ＩＳ０１の一端、ベース−エミッター間電圧ＶＢＥに接続する。電流源ＩＳ０１の他端は接地電位に接続する。ＰチャンネンルトランジスタＱＰ０７のソース、ドレイン、ゲートはそれぞれ電源、節点Ｎ０７，節点Ｎ０７に接続する。

ＮチャンネンルトランジスタＱＮ０２のドレイン、ソース、ゲートはそれぞれ節点Ｎ０７，電流源ＩＳ０１の一端、基準電位ＶＲＦ０に接続する。ＰチャンネンルトランジスタＱＰ０８のソース、ドレイン、ゲートはそれぞれ電源、節点Ｎ０６，節点Ｎ０６に接続する。ＰチャンネンルトランジスタＱＰ０９のソース、ドレイン、ゲートはそれぞれ出力Ｖｒｅｆ、接地，節点Ｎ０６に接続する。抵抗Ｒ０３の一端は電源に、他端は出力Ｖｒｅｆに接続する。出力Ｖｒｅｆと接地間には電流源ＩＳ０２を配置する。

本回路はベース−エミッター間電圧ＶＢＥと基準電位ＶＲＦ０を入力とする差動増幅器を構成している。基準電位ＶＲＦ０は図７で示した回路から温度特性がゼロとなるように設定した基準電位であり、ベース−エミッター間電圧ＶＢＥは負の温度特性を持つ。よって高温になるとベース−エミッター間電圧ＶＢＥは下がりトランジスタＱＮ０１のインピーダンスは高くなり節点Ｎ０６の電位は上がる。このためＰチャンネンルトランジスタＱＰ０８、ＱＰ０９のインピーダンスが高くなり、出力Ｖｒｅｆは高くなっていく。

しかしさらに温度が上がっていくと節点Ｎ０６の電位は上がり、電源との電位差がＰチャンネンルトランジスタの閾値電圧より小さくなる。ＰチャンネンルトランジスタＱＰ０８、ＱＰ０９には電流が流れず、出力は抵抗Ｒ０３と電流源ＩＳ０２で決まる電圧を出力する。よって温度が上がり続けるとある温度以上では出力電圧飽和してしまうことがわかる。

ここで電流源ＩＳ０２が存在するのは、ＰチャンネンルトランジスタＱＰ０９がオフすると、電流源ＩＳ０２がないと電源レベルを出力する。この出力を基準とし抵抗分割で図１の比較回路ＣＭＰの基準電位Ｖrefを作る場合には、回路設計の自由度が減ることになる。電源より低いレベルが出るように、電流源ＩＳ０２を付加したものである。

温度が下がっていくとベース−エミッター間電圧ＶＢＥは高くなりトランジスタＱＮ０１のインピーダンスは低くなり節点Ｎ０６の電位は下がる。しかし節点Ｎ０６が下がるとＰチャンネンルトランジスタＱＰ０８に流れる電流が増加するが、電流源ＩＳ０１でリミットされているので電流量に限界がある。それにより出力Ｖｒｅｆも下げ止まり飽和してしまうことがわかる。この出力Ｖｒｅｆと温度の関係を図９に示す。図９の横軸は温度、縦軸は出力Ｖｒｅｆであり、Ｔmaxは動作保障の最大温度を表す。出力Ｖｒｅｆは高温側低温側ともに温度依存が飽和していることが示されている。この飽和領域を利用して、低温あるいは高温において温度依存性を小さくすることができる。この飽和点は回路定数により変化させることができる。

例えば図９の実線に示すように、動作保障の最大温度Ｔmaxを飽和領域に設定する。この場合には、低温領域は温度依存性を有し、低温になるほど小さな基準電位となり、基板電位発生回路は大きな基板電位を供給する。しかし、高温領域では温度依存性が小さいことから、ほぼ一定の大きな基準電位となり、基板電位発生回路は一定の小さな基板電位を供給する。逆に破線で示すように最大温度Ｔmaxをほぼ中央領域に設定する。この場合には、高温領域は温度依存性を有し、高温になれば大きな基準電位となり、基板電位発生回路は小さな基板電位を供給する。しかし、低温領域では温度依存性が小さくことから、一定の小さな基準電位となり、基板電位発生回路は一定の大きな基板電位を供給することになる。このように基準電位発生回路の温度依存性を設定することで、基板電位発生回路の温度依存性を低温側あるいは高温側の一方のみとすることができる。

メモリセルのデータ保持時間は、ＰＮ接合リーク電流とトランジスタのオフリーク電流によって支配される。このメモリセルのデータ保持時間の温度依存は指数関数的であり、約１０℃の温度変化で２倍の保持特性が変化する。すなわち高温においてはＰＮ接合リーク電流が支配的となる。従って高温領域ではＰＮ接合リーク電流を小さくするために、基板電位を小さくする。一方低温領域では基板電位を大きくしてトランジスタのオフリーク電流を削減する。この基板電位は、セルトランジスタのオフリーク電流とＰＮ接合リーク電流の合計が最小になるように設定することが好ましい。オフリーク電流とＰＮ接合リーク電流の合計が最小になるように設定することで、メモリセルのデータ保持時間を最大にできる。このように設定することで、本発明の効果が一層大きくなる。

本発明の基板電位発生回路は、温度依存性を有する基準電位と基板電位とを比較した発振制御信号により基板電位を制御する。基準電位は正の温度依存性とする。この構成とすることで高温状態では基準電位を高くし、基板電位を小さくできる。高温で、基板電位を小さくし、メモリセルの接合リークを抑制することでＤＲＡＭのリフレッシュ不良の発生を防止できる。

以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。たとえば、実施例では図１の比較回路ＣＭＰの基準入力Ｖrefに温度依存を持たせた。しかし基板電位検出回路ＤＥＴに示されるインピーダンス素子トランジスタＱＰ０１のインピーダンスに温度特性を持たせることもできる。トランジスタＱＰ０１のインピーダンスが高くなるとその出力節点Ｎ０１を同じにするには基板電位を検出する素子トランジスタＱＰ０２のインピーダンスが高くならねばならず、よって基板電位は小さくなる。即ち、インピーダンス素子のインピーダンスを高温で高く、低温で低くすることでも同様の効果を得られる。インピーダンスの制御はゲート電位を制御するなどで望みのインピーダンスの制御が可能である。このようにすると比較回路ＣＭＰの基準入力Ｖrefに他の補正項、たとえば電源電圧に基づく補正を入れることも可能となる。

実施例１の基板電位発生回路の回路ブロック図である。 実施例１の温度と基板電位の時間変化を示すチャート図である。 実施例１の温度と基板電位の変化を示す説明図である。 実施例２の基板電位発生回路の回路ブロック図である。 実施例２の温度と基板電位の時間変化を示すチャート図である。 実施例２の温度と基板電位の変化を示す説明図である。 実施例３の第１の基準電位発生回路の回路図である。 実施例３の第２の基準電位発生回路の回路図である。 基準電位発生回路における温度と基準電位との相関図である。 従来例の基板電位発生回路における温度と基板電位の時間変化を示すチャート図である。

符号の説明

０１ 基板電位検出回路（ＤＥＴ）
０２、０６ 比較回路（ＣＭＰ）
０３ 発振回路（ＯＳＣ）
０４ ポンプ回路（ＰＭＰ）
０５、０７ 基準電位発生回路（ＶＲＥ）
０８ オア回路
ＱＰ０１、ＱＰ０２、ＱＰ０３、ＱＰ０４、ＱＰ０５、ＱＰ０６、ＱＰ０７、ＱＰ０８、ＱＰ０９ Ｐチャンネルトランジスタ
ＱＮ０１、ＱＮ０２ Ｎャンネルトランジスタ
ＢＮ０１、ＢＮ０２、ＢＮ０３ ＮＰＮバイポーラトランジスタ
Ｒ０１、Ｒ０２、Ｒ０３ 抵抗
ＩＳ０１、ＩＳ０２ 電流減
Ｃｃ カップリング容量

Claims (10)

1. 基板電位検出回路と、比較回路と、発振回路と、ポンプ回路とを備え基板電位を供給する基板電位発生回路において、前記比較回路は基準電位と前記基板電位検出回路の出力電位とを比較することで高温における基板電位を低温における基板電位よりも、小さな電位とすることを特徴とする基板電位発生回路。
2. 前記基準電位は、ＰＮ接合の温度特性を利用し正の温度依存性を有することを特徴とする請求項１に記載の基板電位発生回路。
3. 前記基板電位検出回路は、基板電位が大きい場合に低い電位を出力することを特徴とする請求項１に記載の基板電位発生回路。
4. 前記比較回路は、前記基板電位検出回路の出力電位が前記基準電位よりも高い場合に活性化信号を送信し、前記発信回路及びポンプ回路により基板電位を発生させることを特徴とする請求項３に記載の基板電位発生回路。
5. 第２の基準電位と前記基板電位検出回路の出力とを比較する第２の比較回路をさらに備えたことを特徴とする請求項１に記載の基板電位発生回路。
6. 前記第２の基準電位は温度依存性を有しない定電位であることを特徴とする請求項５に記載の基板電位発生回路。
7. 前記第２の比較回路は、前記第２の基準電位が前記基板電位検出回路の出力電位よりも高い場合に活性化信号を送信し、前記発信回路及びポンプ回路により最小の基板電位を発生させることを特徴とする請求項５に記載の基板電位発生回路。
8. 前記比較回路と前記第２の比較回路からの出力信号のいずれかの信号が活性化されることで基板電位を供給することを特徴とする請求項５に記載の基板電位発生回路。
9. 前記基板電位検出回路は、基板電位を入力され、正の温度依存性を有する電位を出力することを特徴とする請求項１に記載の基板電位発生回路。
10. 請求項１乃至９のいずか１項に記載の基板電位発生回路を備えたことを特徴とする半導体記憶装置。
    

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