本明細書において各図面は理解を容易にまたは/および作図を容易にするため、省略または/および拡大縮小した箇所がある。たとえば、図11に図示する表示パネルの断面図では封止膜111などを十分厚く図示している。一方、図10において、封止フタ85は薄く図示している。また、省略した箇所もある。たとえば、本発明の表示パネルなどでは、不要光の反射防止のための位相フィルムなどを省略していが、適時付加することが望ましい。以上のことは以下の図面に対しても同様である。また、同一番号または、記号等を付した箇所は同一もしくは類似の形態もしくは材料あるいは機能もしくは動作を有する。
なお、各図面等で説明した内容は特に断りがなくとも、他の実施例等と組み合わせることができる。たとえば、図8の表示パネルにタッチパネルなどを付加し、図19、図59から図61に図示する情報表示装置とすることができる。また、拡大レンズ582を取り付けビデオカメラ(図59など参照のこと)などに用いるビューファインダ(図58を参照のこと)を構成することもできる。また、図4、図15、図18、図21、図23などで説明した本発明の駆動方法は、いずれの本発明の表示装置または表示パネルに適用することができる。つまり、本明細書で記載された駆動方法は本発明の表示パネルに適用することができる。また、本発明は各画素にトランジスタが形成されたアクティブマトリックス型表示パネルを主に説明するがこれに限定するものではなく、単純マトリックス型にも適用することができることはいうまでもない。
このように特に明細書中に例示されていなくとも、明細書、図面中で記載あるいは説明した事項、内容、仕様は、互いに組み合わせて請求項に記載することができる。すべての組み合わせについて明細書などで記述することは不可能であるからである。
近年、低消費電力でかつ高表示品質であり、更に薄型化が可能な表示パネルとして、有機エレクトロルミネッセンス(EL)素子の複数をマトリクス状に配列して構成される有機EL表示パネルが注目されている。有機EL表示パネルは、図10に示すように、画素電極としての透明電極105が形成されたガラス板71(アレイ基板)上に、電子輸送層、発光層、正孔輸送層などからなる少なくとも1層の有機機能層(EL層)15、及び金属電極(反射膜)(カソード)106が積層されたものである。透明電極(画素電極)105である陽極(アノード)にプラス、金属電極(反射電極)106の陰極(カソード)にマイナスの電圧を加え、すなわち、透明電極105及び金属電極106間に直流を印加することにより、有機機能層(EL層)15が発光する。良好な発光特性を期待することのできる有機化合物を有機機能層に使用することによって、EL表示パネルが実用に耐えうるものになっている。なお、本発明は有機EL表示パネルを例にして説明をするが、これに限定するものではなく、無機EL表示パネルにも適用することができる。また、構造、回路などはTN液晶表示パネル、STN液晶表示パネルなど、他の表示パネルにも適用できる事項がある。
カソード電極、アノード電極あるいは反射膜は、ITO電極に誘電体多層膜からなる光学的干渉膜を形成して構成してもよい。誘電体多層膜は低屈折率の誘電体膜と高屈折率の誘電体膜とを交互に多層に形成したものである。つまり、誘電体ミラーである。この誘電体多層膜は有機EL構造から放射される光の色調を良好なもの(フィルタ効果)にする機能を有する。なお、透明電極のITOはIZOなどの他の材料でもよい。この事項は画素電極に対しても同様である。
アノードあるいはカソードへ電流を供給する配線(図8のカソード配線86、アノード配線87)には大きな電流が流れる。たとえば、EL表示装置の画面サイズが40インチサイズになると100(A)程度の電流が流れる。したがって、これらの配線の抵抗値は十分低く作製する必要がある。この課題に対して、本発明では、まず、アノードなどの配線を薄膜で形成する。そして、この薄膜配線に電解めっき技術あるいは無電解めっき技術で導体の厚みを厚く形成している。
めっき金属としては、クロム、ニッケル、金、銅、アルミあるいはこれらの合金、アマンガムもしくは積層構造などが例示される。また、必要に応じて、配線そのもの、あるいは配線に銅薄からなる金属配線を付加している。また、配線の上に銅ペーストなどをスクリーン印刷し、ペーストなどを積層させることにより配線の厚みを厚くし、配線抵抗を低下させる。また、ボンディング技術で配線を重複して形成し、配線を補強してもよい。また、必要に応じて、配線に積層してグランドパターンを形成し、配線との間にコンデンサ(容量)を形成してもよい。
また、アノードあるいはカソード配線に大きな電流を供給するため、電流供給手段から高電圧で小電流の電力配線で、前記アノード配線などの近傍まで配線し、DCDCコンバータなどを用いて低電圧、高電流に電力変換して供給している。つまり、電源から高電圧、小電流配線で電力消費対象まで配線し、電力消費対象の近傍で大電流、低電圧に変換する。このようなものとして、DCDCコンバータ、トランスなどが例示される。
金属電極106には、リチウム、銀、アルミニウム、マグネシウム、インジウム、銅または各々の合金等の仕事関数が小さなものを用いることが好ましい。特に、例えばAl−Li合金を用いることが好ましい。また、透明電極105には、ITO等の仕事関数の大きな導電性材料または金等を用いることができる。なお、金を電極材料として用いた場合、電極は半透明の状態となる。なお、ITOはIZOなどの他の材料でもよい。この事項は他の画素電極105に対しても同様である。
なお、画素電極105などに薄膜を蒸着する際は、アルゴン雰囲気中で有機EL膜15を成膜するとよい。また、画素電極105としてのITO上にカーボン膜を20以上50nm以下で成膜することにより、界面の安定性が向上し、発光輝度および発光効率も良好なものとなる。また、EL膜15は蒸着で形成することに限定するものではなく、インクジェットで形成してもよいことは言うまでもない。特に高分子有機EL材料ではこのインクジェット工法は有効である。この場合は、高分子有機EL材料を塗布する箇所に親水膜を形成しておくとよい。
以下、本発明のEL表示パネル構造の理解を容易とするため、まず、本発明の有機EL表示パネルの製造方法について説明をする。
基板85、基板71の放熱性を良くするため、基板はサファイアガラスで形成してもよい。また、熱伝導性のよい薄膜あるいは厚膜を形成したりしてもよい。
たとえば、ダイヤモンド薄膜(DLCなど)を形成した基板を使用することが例示される。もちろん、石英ガラス基板、ソーダガラス基板を用いてもよい。その他、アルミナなどのセラミック基板を使用したり、銅などからなる金属板を使用したり、絶縁膜に金属膜、カーボン膜を蒸着あるいは塗布などのコーティングしたりしたものを用いてもよい。画素電極105を反射型とする場合は、基板材料としては基板の表面方向より光が出射される。したがって、ガラス、石英や樹脂等の透明ないし半透明材料に加えてステンレスなどの非透過材料を用いることもできる。
また、基板85、基板71の外部あるいは内部に、画素形状に対応してマイクロレンズを形成または配置してもよい。マイクロレンズを構成することにより、EL膜から放射する光の指向性が狭くなり、高輝度化を実現することができる。
本発明の実施例では、カソード電極106などを金属膜で形成するとしたが、これに限定するものではなく、ITO、IZOなどの透明膜で形成してもよい。
このようにEL素子15のアノードとカソードの両方の電極を透明電極にすることにより、透明EL表示パネルを構成できる(もちろん、一方を光透過性のある金属膜で形成してもよい。あるいは、極薄い金属膜をカソード電極とし、このカソード電極上にITOなどの透明導電体材料を積層して構成してもよい)。金属膜を使わずに透過率を約80%まで上げることにより、文字や絵を表示しながら表示パネルの向こう側がほとんど透けて見えるように構成できる。
基板85、71はプラスチック基板を用いてもよいことは言うまでもない。プラスチック基板はわれにくく、また、軽量のため携帯電話の表示パネル用基板として最適である。プラスチック基板は、芯材となるベース基板の一方の面に補助の基板を接着剤で貼り合わせて積層基板として用いることが好ましい。もちろん、これらの基板等は板に限定するものではなく、厚さ0.05mm以上0.3mm以下のフィルムでもよい。
ベース基板の基板として、脂環式ポリオレフィン樹脂を用いることが好ましい。このような脂環式ポリオレフィン樹脂として日本合成ゴム社製ARTONの厚さ200μmの1枚板が例示される。ベース基板の一方の面に、耐熱性、耐溶剤性または耐透湿性機能を持つハードコート層、および耐透気性機能を持つガスバリア層が形成されたポリエステル樹脂、ポリエチレン樹脂あるいはポリエーテルスルホン樹脂などからなる補助の基板(あるいはフィルムもしくは膜)を配置する。
以上のように基板71などをプラスチックで構成する場合は、基板71などはベース基板と補助基板から構成する。ベース基板の他方の面に、前述と同様にハードコート層およびガスバリア層が形成されたポリエーテルスルホン樹脂などからなる補助基板(あるいはフィルムもしくは膜)を配置する。補助基板の光学的遅相軸と補助基板の光学的遅相軸とのなす角度が90度となるようにすることが好ましい。なお、ベース基板と補助基板とは接着剤もしくは粘着剤を介して貼り合わせて積層基板とする。
接着剤としてはUV(紫外線)硬化型でアクリル系の樹脂からなるものを用いることが好ましい。また、アクリル樹脂はフッ素基を有するものを用いることが好ましい。その他、エポキシ系の接着剤あるいは粘着剤を用いてもよい。接着剤あるいは粘着剤の屈折率は1.47以上1.54以下のものを用いることが好ましい。また、基板の屈折率との屈折率差が0.03以下となるようにすることが好ましい。特に接着剤は先に記載いたような酸化チタンなどの光拡散材を添加し、光散乱層として機能させることが好ましい。
補助基板および補助基板をベース基板に貼り合わせる際には、補助基板の光学的遅相軸と補助基板の光学的遅相軸とがなす角度を45度以上120度以下にすることが好ましい。さらに好ましくは80度以上100度以下することがよい。
この範囲にすることにより、補助基板および補助基板であるポリエーテルスルホン樹脂などで発生する位相差を積層基板内で完全に打ち消すことができる。したがって、表示パネル用プラスチック基板は位相差の無い等方性基板として扱うことができるようになる。したがって、円偏光板を使用した構成で、位相状態が異なることによる表示パネルのムラが発生しない。もちろん、円偏光板に関する事項は、基板がプラスチックに限定されるものではなく、ガラス基板の場合にも有効であることは言うまでもない。基板表面で反射する外光によるコントラスト低下を有効に抑制などできるからである。
この構成により、位相差を持ったフィルム基板またはフィルム積層基板に比べて、著しく汎用性が広がる。つまり、位相差フィルムとを組み合わせることにより直線偏光を楕円偏光に設計どおりに変換できるようになるからである。基板などに位相差があるとこの位相差により設計値との誤差が発生する。
ここで、ハードコート層としては、ポリエステル樹脂、エポキシ系樹脂、ウレタン系樹脂またはアクリル系樹脂等を用いることができ、ストライプ状電極(単純マトリックス型EL表示パネル)あるいは画素電極(アクティブマトリックス型表示パネル)を透明導電膜の第1のアンダーコート層とを兼ねる。
また、ガスバリア層としては、SiO2、SiOxなどの無機材料、またはポリビニールアルコール、ポリイミドなどの有機材料等を用いることができる。粘着剤、接着剤などとしては、先に記述したアクリル系の他にエポキシ系接着剤、またはポリエステル系接着剤等を用いることができる。なお、接着層の厚みは100μm以下とする。ただし、基板など表面の凹凸を平滑化するために10μm以上とすることが好ましい。
また、基板71、85などを構成する補助基板および補助基板として、厚さ40μm以上400μmのものを用いることが好ましい。また、補助基板および補助基板の厚さを120μm以下にすることにより、ポリエーテルスルホン樹脂のダイラインと呼ばれる溶融押し出し成形時のむらまたは位相差を低く抑えることができる。好ましくは、補助基板の厚みを50μm以上80μm以下とする。
次に、この積層基板に、透明導電膜の補助アンダーコート層としてSiOxを形成し、必要に応じて画素電極となるITOからなる透明導電膜をスパッタ技術で形成する。また、必要に応じて静電気防止としてITO膜を形成する。このようにして製造した表示パネル用プラスチック基板の透明導電膜は、その膜特性として、シート抵抗値25Ω/□、透過率80%を実現することができる。
ベース基板の厚さが50μmから100μmの薄い場合には、表示パネルの製造工程において、表示パネル用プラスチック基板が熱処理によってカールしてしまう。また、回路部品の接続においても良好な結果は得られない。ベース基板を1枚板で厚さ200μm以上500μm以下とした場合は、基板の変形がなく平滑性に優れ、搬送性が良好で、透明導電膜特性も安定する。また、回路部品の接続も問題なく実施することができる。さらに、特に厚さは250μm以上450μm以下がよい。適度な柔軟性と平面性をもっているためと考えられる。なお、ITOはIZOなどの他の材料でもよい。この事項は画素電極に対しても同様である。
なお、基板などとして前述のプラスチック基板などの有機材料を使用する場合は、光変調層に接する面にもバリア層として無機材料からなる薄膜を形成することが好ましい。この無機材料からなるバリア層は、AIRコートと同一材料で形成することが好ましい。なお、封止フタ85、基板71と同様に技術あるいは構成により作製できることは言うまでもない。
また、バリア膜を画素電極あるいはストライプ状電極上に形成する場合は、光変調層に印加される電圧のロスを極力低減させるために低誘電率材料を使用することが好ましい。たとえば、フッ素を添加したアモルファスカーボン膜(比誘電率2.0〜2.5)が例示される。その他、JSR社が製造販売しているLKDシリーズ(LKD−T200シリーズ(比誘電率2.5〜2.7)、LKD−T400シリーズ(比誘電率2.0〜2.2))が例示される。LKDシリーズはMSQ(methy−silsesquioxane)をベースにしたスピン塗布形であり、比誘電率も2.0〜2.7と低く好ましい。その他、ポリイミド、ウレタン、アクリル等の有機材料や、SiNx、SiO2などの無機材料でもよい。これらのバリア膜材料は補助基板に用いてもよいことは言うまでもない。
プラスチックで形成した基板85あるいは71を用いることにより、割れない、軽量化できるという利点を発揮できる。他に、プレス加工できるという利点もある。つまり、プレス加工あるいは切削加工により任意の形状の基板を作製できる。また、融解あるいは化学薬品処理により任意の形状、厚みに加工することができる。たとえば、円形に形成したり、球形(曲面など)にしたり、円錐状に加工したりすることが例示される。また、プレス加工により、基板の製造と同時に、一方の基板面に凹凸形状を形成し、散乱面の形成、あるいはエンボス加工を行うことができる。
また、プラスチックをプレス加工することにより形成した基板71の穴(図示せず)に、封止フタ85の位置決めピンを挿入できるように形成することも容易である。また、基板71内に厚膜技術あるいは薄膜技術で形成したコンデンサあるいは抵抗などの電気回路を構成してもよい。また、基板71などに凹部(図示せず)を形成し、基板85に凸部を形成し、この凹部と凸部とがちょうどはめ込めるように形成することにより、基板71と基板85とをはめ込みにより一体化することができるように構成してもよい。
ガラス基板を用いた場合は、画素16の周辺部にELを蒸着する際に使用する土手を形成していた。土手(リブ)は樹脂材料を用いて、1.0μm以上3.5μm以下の厚みで凸部状に形成する。さらに好ましくは1.5μm以上2.5μm以下の高さに形成する。土手この樹脂からなる土手(凸部)101を基板71の形成と同時に作製することもできる。なお、土手101材料はアクリル樹脂、ポリイミド樹脂の他、SOG材料でもよい。土手101は基板71をプレス加工する際に樹脂の凸部と同時に形成することが好ましい。これは基板71などを樹脂で形成することにより発生する大きな効果である。
このように樹脂部を基板と同時に形成することにより製造時間を短縮できるので低コスト化が可能である。また、基板71などの製造時に、表示領域部にドット状に凸部を形成する。この凸部は隣接画素間に形成するとよい。この凸部は土手101となる。
なお、以上の実施例では、土手として機能する凸部を形成するとしたが、これに限定することはない。例えば、画素部をプレス加工などにより掘り下げる(凹部)としてもよい。なお、平面な基板71を最初に形成し、その後、再加熱によりプレスして凹凸を形成する方式も含まれる。
また、基板71、85を直接着色することにより、モザイク状のカラーフィルターを形成してもよい。基板にインクジェット印刷などの技術を用いて染料、色素などを塗布し、浸透させる。浸透後、高温で乾燥させ、また、表面をUV樹脂などの樹脂、酸化シリコンあるいは酸化窒素などの無機材料で被覆すればよい。
また、グラビア印刷技術、オフセット印刷技術、スピンナーで膜を塗布し、現像する半導体パターン形成技術などでカラーフィルターを形成する。同様に技術を用いてカラーフィルターの他、黒色もしくは暗色あるいは変調する光の補色の関係にあるの着色によりブラックマトリックス(BM)を直接形成してもよい。また、基板面に画素に対応するように凹部を形成し、この凹部にカラーフィルター、BMあるいはトランジスタを埋め込むように構成してもよい。特に表面をアクリル樹脂で被膜することが好ましい。この構成では画素電極面などが平坦化されるという利点もある。
また、導電性ポリマーなどにより基板表面の樹脂を導電化し、画素電極105あるいはカソード電極106を直接に構成してもよい。さらに大きくは基板に穴を開け、この穴にコンデンサなどの電子部品を挿入する構成も例示される。基板が薄く構成できる利点が発揮される。
また、基板の表面を切削することにより、自由に模様を形成したりしてもよい。また、基板71などの周辺部を溶かすことにより形成してもよい。また、有機EL表示パネルの場合は外部からの水分の進入を阻止するため、基板の周辺部を溶かして封止してもよい。
以上のように、基板を樹脂で形成することにより、基板への穴あけ加工が容易である。また、プレス加工などにより自由に基板形状を構成することができる。
また、基板71に穴をあけ、この穴に導電樹脂などを充填し、基板の表と裏とを電気的に導通させたりすることもできる。基板71などが多層回路基板あるいは両面基板として利用できる。
また、導電樹脂のかわりに導電ピンなどを挿入してもよい。形成した穴にコンデンサなどの電子部品の端子を差し込めるように構成してもよい。また、基板内に薄膜による回路配線、コンデンサ、コイルあるいは抵抗を形成してもよい。つまり、基板71など自身を多層の配線基板としてもよい。多層化は薄い基板をはりあわせることのより構成する。はり合わせる基板(フィルム)の1枚以上を着色してもよい。
また、基板材料に染料、色素を加えて基板自身に着色を行ったり、フィルタを形成したりすることができる。また、製造番号を基板作製と同時に形成することもできる。また、表示領域以外の部分だけを着色したりすることにより、積載したICチップに光が照射されることのより誤動作することを防止できる。
また、基板の表示領域の半分を異なる色に着色することもできる。これは、樹脂板加工技術(インジェクション加工、コンプレクション加工など)を応用すればよい。また、同様の加工技術を用いることのより表示領域の半分を異なるEL層膜厚にすることもできる。また、表示部と回路部とを同時に形成することもできる。また、表示領域とドライバー積載領域との基板厚みを変化させることも容易である。
また、基板71または基板85に、画素に対応するように、あるいは表示領域に対応するようにマイクロレンズを形成することもできる。また、基板71、85を加工することにより、回折格子を形成してもよい。また、画素サイズよりも十分に微細な凹凸を形成し、視野角を改善したり、視野角依存性を持たせたりすることができる。なお、このような任意形状の加工、微細加工技術などはオムロン(株)が開発したマイクロレンズ形成するスタンパ技術で実現できる。
基板71、85が空気と接する面には、反射防止膜(AIRコート)が形成される。基板71などに偏光板などが張り付けられていない場合は、基板71などに直接に反射防止膜(AIRコート)が形成される。偏光板(偏光フィルム)など他の構成材料が張り付けられている場合は、その構成材料の表面などに反射防止膜(AIRコート)が形成される。
なお、以上の実施例は基板71などがプラスチックで形成することを中心として説明したが、これに限定するものではない。たとえば、基板71、85がガラス基板、金属基板であっても、プレス加工、切削加工などにより、土手101などの凹凸部を形成または構成できる。また、基板への着色なども可能である。したがって、説明した事項はプラスチック基板に限定するものではない。また、基板に限定するものでもない。たとえば、フィルムあるいはシートでもよい。
また、偏光板の表面へのごみの付着を防止あるいは抑制するため、フッ素樹脂からなる薄膜を形成することが有効である。また、静電防止のために親水基を有する薄膜、導電性ポリマー膜、金属膜などの導電体膜を塗布あるいは蒸着してもよい。
なお、表示パネルの光入射面あるいは光出射面に配置または形成する偏光板(偏光フィルム)は直線偏光にするものに限定するものではなく、楕円偏光となるものであってもよい。また、複数の偏光板をはり合わせたり、偏光板と位相差板とを組み合わせたり、もしくははり合わせたものを用いてもよい。
偏光フィルムを構成する主たる材料としてはTACフィルム(トリアセチルセルロースフィルム)が最適である。TACフィルムは、優れた光学特性、表面平滑性および加工適性を有するからである。
AIRコートは誘電体単層膜もしくは多層膜で形成する構成が例示される。その他、1.35〜1.45の低屈折率の樹脂を塗布してもよい。たとえば、フッ素系のアクリル樹脂などが例示される。特に屈折率が1.37以上1.42以下のものが特性は良好である。
また、AIRコートは3層の構成あるいは2層構成がある。なお、3層の場合は広い可視光の波長帯域での反射を防止するために用いられる。これをマルチコートと呼ぶ。2層の場合は特定の可視光の波長帯域での反射を防止するために用いられる。これをVコートと呼ぶ。マルチコートとVコートは表示パネルの用途に応じて使い分ける。なお、2層以上の限定するものではなく、1層でもよい。
マルチコートの場合は酸化アルミニウム(Al2O3)を光学的膜厚がnd=λ/4、ジルコニウム(ZrO2)をnd1=λ/2、フッ化マグネシウム(MgF2)をnd1=λ/4積層して形成する。通常、λとして520nmもしくはその近傍の値として薄膜は形成される。
Vコートの場合は一酸化シリコン(SiO)を光学的膜厚nd1=λ/4とフッ化マグネシウム(MgF2)をnd1=λ/4、もしくは酸化イットリウム(Y2O3)とフッ化マグネシウム(MgF2)をnd1=λ/4積層して形成する。SiOは青色側に吸収帯域があるため青色光を変調する場合はY2O3を用いた方がよい。また、物質の安定性からもY2O3の方が安定しているため好ましい。
また、SiO2薄膜を使用してもよい。もちろん、低屈折率の樹脂等を用いてAIRコートとしてもよい。たとえばフッ素等のアクリル樹脂が例示される。これらは紫外線硬化タイプを用いることが好ましい。
なお、表示パネルに静電気がチャージされることを防止するため、カバー基板などの導光板、表示パネルなどの表面に親水性の樹脂を塗布しておくこと、あるいはパネルなどの基板材料に親水性が良好な材料で構成しておくことが好ましい。
1画素には複数のスイッチング素子あるいは電流制御素子としての薄膜トランジスタ(トランジスタ)を形成する。形成するトランジスタは、同じ種類のトランジスタであってもよいし、Pチャンネル型とNチャンネル型のトランジスタというように、違う種類のトランジスタであってもよいが望ましくはスイッチングトランジスタ、駆動用トランジスタとも同極性のものが望ましい。またトランジスタの構造は、プレーナー型のトランジスタで限定されるものではなく、スタガー型でも、逆スタガー型でもよく、また、セルフアライン方式を用いて不純物領域(ソース、ドレイン)が形成されたものでも、非セルフアライン方式によるものでもよい。
本発明のEL表示素子15は、基板上に、ホール注入電極(画素電極)となるITO、1種以上の有機層と、電子注入電極とが順次積層されたEL構造体を有する。前記基板にはトランジスタが設けられている。
本発明のEL表示素子を製造するには、まず、基板上にトランジスタのアレイを所望の形状に形成する。そして、平坦化膜上の画素電極として透明電極であるITOをスパッタ法で成膜、パターニングする。その後、有機EL層、電子注入電極等を積層する。
トランジスタとしては、通常の多結晶シリコントランジスタを用いればよい。
トランジスタは、EL構造体の各画素の端部に設けられ、その大きさは10〜30μm程度である。なお、画素の大きさは20μm×20μm〜300μm×300μm程度である。
基板71上には、トランジスタの配線電極が設けられる。配線電極は抵抗が低く、ホール注入電極を電気的に接続して抵抗値を低く抑える機能があり、一般的にはその配線電極は、Al、Alおよび遷移金属(ただしTiを除く)、Tiまたは窒化チタン(TiN)のいずれか1種または2種以上を含有するものが使われるが、本発明においてはこの材料に限られるものではない。EL構造体の下地となるホール注入電極とトランジスタの配線電極とを併せた全体の厚さとしては、特に制限はないが、通常100〜1000nm程度とすればよい。
トランジスタ11の配線電極とEL構造体の有機層との間には絶縁層を設ける。絶縁層は、SiO2等の酸化ケイ素、窒化ケイ素などの無機系材料をスパッタや真空蒸着で成膜したもの、SOG(スピン・オン・グラス)で形成した酸化ケイ素層、フォトレジスト、ポリイミド、アクリル樹脂などの樹脂系材料の塗膜など、絶縁性を有するものであればいずれであってもよい。中でもポリイミドが好ましい。また、絶縁層は、配線電極を水分や腐食から守る耐食・耐水膜の役割も果たす。
EL構造体の発光ピークは2つ以上であってもかまわない。本発明のEL表示素子は、緑および青色発光部は、例えば、青緑色発光のEL構造体と、緑色透過層または青色透過層との組み合わせにより得られる。赤色発光部は、青緑色発光のEL構造体と、このEL構造体の青緑発光を赤色に近い波長に変換する蛍光変換層により得ることができる。
次に、本発明のEL表示素子15を構成するEL構造体について説明する。本発明のEL構造体は、透明電極である電子注入電極と、1種以上の有機層と、ホール注入電極とを有する。有機層は、それぞれ少なくとも1層のホール輸送層および発光層を有し、例えば、電子注入輸送層、発光層、正孔輸送層、正孔注入層を順次有する。なお、ホール輸送層はなくてもよい。本発明のEL構造体の有機層は、種々の構成とすることができ、電子注入・輸送層を省略したり、あるいは発光層と一体としたり、正孔注入輸送層と発光層とを混合してもよい。電子注入電極は、蒸着、スパッタ法等、好ましくは蒸着法で成膜される仕事関数の小さい金属、化合物または合金で構成される。
ホール注入電極としては、ホール注入電極側から発光した光を取り出す構造であるため、例えば、ITO(錫ドープ酸化インジウム)、IZO(亜鉛ドープ酸化インジウム)、ZnO、SnO2 、In2O3 等が挙げられるが、特にITO、IZOが好ましい。ホール注入電極の厚さは、ホール注入を十分行える一定以上の厚さを有すれば良く、通常、10〜500nm程度とすることが好ましい。素子の信頼性を向上させるために駆動電圧が低いことが必要であるが、好ましいものとして、10〜30Ω/□(膜厚50〜300nm)のITOが挙げられる。実際に使用する場合には、ITO等のホール注入電極界面での反射による干渉効果が、光取り出し効率や色純度を十分に満足するように、電極の膜厚や光学定数を設定す・BR>黷ホよい。
ホール注入電極は、蒸着法等によっても形成できるが、スパッタ法により形成することが好ましい。スパッタガスとしては、特に制限するものではなく、Ar、He、Ne、Kr、Xe等の不活性ガス、あるいはこれらの混合ガスを用いればよい。
電子注入電極は、蒸着、スパッタ法等、好ましくは蒸着法で成膜される仕事関数の小さい金属、化合物または合金で構成される。成膜される電子注入電極の構成材料としては例えば、K、Li、Na、Mg、La、Ce、Ca、Sr、Ba、Al、Ag、In、Sn、Zn、Zr等の金属元素単体、または安定性を向上させるためにそれらを含む2成分、3成分の合金系を用いることが好ましい。合金系としては、例えばAg・Mg(Ag:1〜20at%)、Al・Li(Li:0.3〜14at%)、In・Mg(Mg:50〜80at%)、Al・Ca(Ca:5〜20at%)等が好ましい。
電子注入電極薄膜の厚さは、電子注入を十分行える一定以上の厚さとすれば良く、0.1nm以上、好ましくは1nm以上とすればよい。また、その上限値には特に制限はないが、通常、膜厚は100〜500nm程度とすればよい。
正孔注入層は、ホール注入電極からの正孔の注入を容易にする機能を有し、正孔輸送層は、正孔を輸送する機能および電子を妨げる機能を有し、電荷注入層、電荷輸送層とも称される。
電子注入輸送層は、発光層に用いる化合物の電子注入輸送機能がさほど高くないときなどに設けられ、電子注入電極からの電子の注入を容易にする機能、電子を輸送する機能および正孔を妨げる機能を有する。正孔注入層、正孔輸送層および電子注入輸送層は、発光層へ注入される正孔や電子を増大・閉じ込めさせ、再結合領域を最適化させ、発光効率を改善する。なお、電子注入輸送層は、注入機能を持つ層と輸送機能を持つ層とに別個に設けてもよい。
発光層の厚さ、正孔注入層と正孔輸送層とを併せた厚さおよび電子注入輸送層の厚さは特に限定されず、形成方法によっても異なるが、通常、5〜100nm程度とすることが好ましい。
正孔注入層、正孔輸送層の厚さおよび電子注入輸送層の厚さは、再結合・発光領域の設計によるが、発光層の厚さと同程度もしくは1/10〜10倍程度とすればよい。正孔注入層、正孔輸送層の厚さ、および、電子注入層と電子輸送層とを分ける場合のそれぞれの厚さは、注入層は1nm以上、輸送層は20nm以上とするのが好ましい。このときの注入層、輸送層の厚さの上限は、通常、注入層で100nm程度、輸送層で100nm程度である。このような膜厚については注入輸送層を2層設けるときも同じである。
また、組み合わせる発光層や電子注入輸送層や正孔注入輸送層のキャリア移動度やキャリア密度(イオン化ポテンシャル・電子親和力により決まる)を考慮しながら、膜厚をコントロールすることで、再結合領域・発光領域を自由に設計することが可能であり、発光色の設計や、両電極の干渉効果による発光輝度・発光スペクトルの制御や、発光の空間分布の制御を可能にできる。
本発明のEL素子15の発光層には、発光機能を有する化合物である蛍光性物質を含有させる。この蛍光性物質としては、トリス(8−キノリノラト)アルミニウム〔Alq3〕等の金属錯体色素、フェニルアントラセン誘導体、テトラアリールエテン誘導体、青緑色発光材料が挙げられる。
なお、正孔注入層の材料に2%のフタルシアニンを添加したCuPcを採用するとよい。CuPcを単独で使う場合に比較して格段に耐熱性が向上する。
85℃で1000時間駆動した後の輝度は、初期の輝度(400cd/m2に設定)に対し、CuPcのみでは約45%低下するが、フタルシアニンを添加したものが約35%減にとどまる。これは、フタルシアニンの添加によってCuPcの結晶化が抑制されたためと推定される。CuPcがアモルファス状態を保てば、輝度低下を抑えることができる。フタルシアニン添加による耐熱性向上の効果は、1%以上5%以上で最も大きくなる。特に1%以上3%以下が適切である。なお、20%くらいまでは添加の効果はあるが、それ以上に添加量が増えるとかえって耐熱性は低下する。
青色発光の有機EL素子15は、発光層の材料に発光波長が約400nmの「DMPhen(Triphenylamine)」を用いるとよい。この際、発光効率を高める目的で、電子注入層(Bathocuproine)と正孔注入層(M−MTDATXA)にバンド・ギャップが発光層と同じ材料を採用することが好ましい。バンド・ギャップが3.4eVと大きいDMPhenを発光層に用いただけでは、電子は電子注入層に、正孔は正孔注入層にとどまり、発光層で電子と正孔の再結合が起こりにくいからである。DMPhenのようにアミン基を備える発光材料は構造が不安定で長寿命化し難いという課題に対しては、DMPhen中で励起したエネルギーをドーパントに移動させ、ドーパントから発光させることにより解決できる。
EL材料として、りん光発光材料を用いることにより発光効率を向上できる。
蛍光発光材料は、その外部量子効率は2〜3%程度である。蛍光発光材料は内部量子効率(励起によるエネルギーが光に変わる効率)が25%なのに対し、りん光発光材料は100%近くに達するため、外部量子効率が高くなる。
有機EL素子の発光層のホスト材料にはCBPを用いるとよい。ここに赤色(R)や緑色(G)、青色(B)のりん光発光材料をドーピングしている。ドーピングした材料はすべてIrを含む。R材料はBtp2Ir(acac)、G材料は(ppy)2Ir(acac)、B材料はFIrpicを用いると良い。
また、正孔注入層・正孔輸送層には、各種有機化合物を用いることができる。
正孔注入輸送層、発光層および電子注入輸送層の形成には、均質な薄膜が形成できることから真空蒸着法を用いることが好ましい。
以下、本発明のEL表示パネルの製造方法および構造についてさらに詳しく説明をする。以前に説明したように、まず、アレイ基板71に画素を駆動するトランジスタ11を形成する。1つの画素は2個以上、好ましくは4個または5個のトランジスタで構成される。また、画素は電流プログラムされ、プログラムされた電流がEL素子15に供給される。通常、電流プログラムされた値は電圧値として蓄積容量19に保持される。このトランジスタ11の組み合わせなど画素構成については後に説明をする。次にトランジスタ11に正孔注入電極としての画素電極を形成する。画素電極105はフォトリソグラフィーによりパターン化する。なお、トランジスタ11の下層、あるいは上層にはトランジスタ11に光入射することにより発生するホトコンダクタ現象(以後、ホトコンと呼ぶ)による画質劣化を防止するために、遮光膜を形成または配置する。
なお、電流プログラムとは、ソースドライバー回路14からプログラム電流を画素に印加し(もしくは画素からソースドライバー回路14に吸収し)、この電流に相当する信号値を画素に保持させるものである。この保持された信号値に対応する電流をEL素子15に流す(もしくは、EL素子15から流し込む)。つまり、電流でプログラムし、プログラムされた電流に相当(対応)する電流をEL素子15に流すようにするものである。
一方、電圧プログラムとは、ソースドライバー回路14からプログラム電圧を画素に印加し、この電圧に相当する信号値を画素に保持させるものである。この保持された電圧に対応する電流をEL素子15に流す。つまり、電圧でプログラムし、画素内で電圧を電流値に変換し、プログラムされた電圧に相当(対応)する電流をEL素子15に流すようにするものである。
プラスチック基板にトランジスタを形成するためには、有機半導体を形成する表面を加工することで、炭素と水素からなるペンタセン分子を利用し電子薄膜を形成すればよい。この薄膜は、従来の結晶粒の20倍から100倍の大きさを持つとともに、電子デバイス製造に適した十分な半導体特性を具備する。
ペンタセンは、シリコン基板上で成長する際に表面の不純物に付着する傾向がある。このため、成長が不規則となり、高品質のデバイスを製造するには小さすぎる結晶粒になる。結晶粒をより大きく成長させるために、まずシリコン基板の上に、シクロヘキセンと呼ばれる分子の単一層「分子バッファ」を塗布するとよい。この層がシリコン上の「sticky sites(くっつきやすい場所)」を覆うため、清浄な表面ができてペンタセンが非常に大きな結晶粒にまで成長する。
これらの新しい大きな結晶粒の薄膜を使うことにより、大型結晶粒のペンタセンを用いたフレキシブルなトランジスタ(トランジスタ)を作製することができる。このようなフレキシブルなトランジスタの大量生産のために、低い温度で液状の材料を塗ることによってトランジスタ(トランジスタ)を製造することができる。
また、基板上にゲートとなる金属薄膜と島状に形成し、この上にアモルファスシリコン膜を蒸着あるいは塗布した後、加熱して半導体膜を形成してもよい。島状に形成した部分に半導体膜が良好に結晶化する。そのため、モビリティが良好となる。
有機トランジスタ(トランジスタ)として、静電誘導トランジスタ(SIT)と呼ぶ構造を採用することが好ましい。アモルファス状態のペンタセンを使用する。正孔の移動度は1×10cm2/Vsと結晶化したペンタセンよりも低い。
しかし、SIT構造を採用することにより周波数特性を高めることができる。ペンタセンの膜厚は100以上300nmとすることが好ましい。
また、有機トランジスタとしてp型電界効果トランジスタでもよい。プラスチック基板上にトランジスタを形成できる。プラスチック基板ごと折り曲げることが可能なので、フレキシブルなトランジスタ型表示パネルを構成できるペンタセンは多結晶状態とすることが好ましい。ゲート絶縁膜の材料にはPMMAを使用することが好ましい。有機トランジスタの活性層にはナフタセンを使ってもよい。
洗浄時に酸素プラズマ、O2アッシャーを使用すると、画素電極105の周辺部の平坦化膜102も同時にアッシングされ、画素電極105の周辺部がえぐられてしまう。この課題を解決するために、画素電極105の周辺部をアクリル樹脂からなるエッジ保護膜(基本的には土手101)を形成している。エッジ保護膜105の構成材料としては、平坦化膜102を構成するアクリル系樹脂、ポリイミド樹脂などの有機材料と同一材料が例示され、その他、SiO2、SiNxなどの無機材料が例示される。その他、Al2O3、Ta2O3などであってもよいことは言うまでもない。
エッジ保護膜101は画素電極105のパターニング後、画素電極105間を埋めるように形成する。もちろん、このエッジ保護膜101を2以上4μm以下の高さに形成し、有機EL材料を塗り分ける際のメタルマスクの土手(メタルマスクが画素電極105とが直接に接しないようにするスペーサ)としてもよいことは言うまでもない。
ゲート絶縁膜に比誘電率が24と高いTa2O5を採用するとよい。ゲート絶縁膜の厚さは129nmと厚く、しかもチャネル長は500μmと長いにも関わらずP型トランジスタは電源電圧−5Vで良好に動作する。チャネル層の材料には、ペンタセンと呼ばれる有機材料を用いる。キャリアである正孔(ホール)の移動度は0.40cm2/Vs以上、トランジスタがオン時のドレイン電流と、オフ時の漏れ電流との比は104を実現できる。
画素電極105上にEL膜(15R(赤)、15G(緑)、15B(青))が形成される。各EL膜15はわずかな隙間をあけて形成されるか、周辺部を重ねられる。重ねられた箇所はほとんど発光しない。また、EL膜15上にカソードとなるアルミ膜106が形成される。
真空蒸着装置は市販の高真空蒸着装置(日本真空技術株式会社製、EBV−6DA型)を改造した装置を用いる。主たる排気装置は排気速度1500リットル/minのターボ分子ポンプ(大阪真空株式会社製、TC1500)であり、到達真空度は約1×10e-6Torr以下であり、全ての蒸着は2〜3×10e-6Torrの範囲で行う。また、全ての蒸着はタングステン製の抵抗加熱式蒸着ボートに直流電源(菊水電子株式会社製、PAK10−70A)を接続して行うとよい。
このようにして真空層中に配置したアレイ基板上に、カーボン膜20〜50nmを成膜する。次に、正孔注入層として4−(N、N−ビス(p−メチルフェニル)アミノ)−α−フェニルスチルベンを0.3nm/secの蒸着速度で膜厚約5nmに形成する。
正孔輸送層として、N、N’−ビス(4’−ジフェニルアミノ−4−ビフェニリル)−N、N’−ジフェニルベンジジン(保土ヶ谷化学株式会社製)と、4−N、N−ジフェニルアミノ−α−フェニルスチルベンを、それぞれ0.3nm/sおよび0.01nm/sの蒸着速度で共蒸着して膜厚約80nmに形成した。
発光層(電子輸送層)としてトリス(8−キノリノラト)アルミニウム(同仁化学株式会社製)を0.3nm/secの蒸着速度で膜厚約40nmに形成する。
次に、電子注入電極として、AlLi合金(高純度化学株式会社製、Al/Li重量比99/1)から低温でLiのみを、約0.1nm/secの蒸着速度で膜厚約1nmに形成し、続いて、そのAlLi合金をさらに昇温する。Liが出尽くした状態から、Alのみを、約1.5nm/sの蒸着速度で膜厚約100nmに形成し、積層型の電子注入電極とした。
このようにして作成した有機薄膜EL素子15は、蒸着槽内を乾燥窒素でリークした後、乾燥窒素雰囲気下で、コーニング7059ガラス製の封止フタ85をシール接着剤(シール剤)(アネルバ株式会社製、商品名スーパーバックシール953−7000)で貼り付けて表示パネルとする。
なお、封止フタ85とアレイ基板71との空間には乾燥剤107を配置する。
これは、有機EL膜15は湿度に弱いためである。乾燥剤107によりシール剤を浸透する水分を吸収し有機EL膜15の劣化を防止する。
シール剤15からの水分の浸透を抑制するためには外部からの経路(パス)を長くすることが良好な対策である。このため、本発明の表示パネルでは、表示領域の周辺部に微細な凹凸を形成している。アレイ基板71の周辺部に形成した凹凸部は少なくとも2重に形成する。凸と凸との間隔(形成ピッチ)は100μm以上500μm以下に形成することが好ましく、また、凸の高さは30μm以上300μm以下とすることが好ましい。この凸部はスタンパ技術で形成する。このスタンパ技術はオムロン社がマイクロレンズ形成の方法として採用している方式、松下電器がCDのピックアップレンズで微小レンズの形成方式として用いている方式などを応用する。
一方、封止フタ85にも凹または凸部を形成する。凹または凸部の形成ピッチは基板71に形成した凸部の形成ピッチと同一にする。このように基板71と基板85の凹または凸部の形成ピッチを同一にすることにより凸部に凹部がちょうどはまり込む。そのため、表示パネルの製造時に封止フタ85とアレイ基板71との位置ずれが発生しない。凸部と凹部間にはシール剤を配置する。シール剤は封止フタ85とアレイ基板71とを接着するとともに、外部からの水分の浸入を防止する。
シール剤としてはUV(紫外線)硬化型でアクリル系の樹脂からなるものを用いることが好ましい。また、アクリル樹脂はフッ素基を有するものを用いることが好ましい。その他、エポキシ系の接着剤あるいは粘着剤を用いてもよい。接着剤あるいは粘着剤の屈折率は1.47以上1.54以下のものを用いることが好ましい。特にシール接着剤は酸化チタンの微粉末、酸化シリコンなどの微粉末を重量比で65%以上95%以下の割合で添加することが好ましい。また、この微粉末の粒子径は平均直径20μm以上100μm以下とすることが好ましい。微粉末の重量比が多くなるほど外部からの湿度の進入を抑制する効果が高くなる。
しかし、あまりに多いと気泡などが入りやすく、かえって空間が大きくなりシール効果が低下してしまう。
乾燥剤107の重量はシールの長さ10mmあたり0.04g以上0.2g以下をすることが好ましい。特にシールの長さ10mmあたり0.06g以上0.15g以下をすることが望ましい。乾燥剤の量がすくなすぎると水分防止効果が少なくすぐに有機EL層15が劣化する。多すぎると乾燥剤がシールをする際に障害となり、良好なシールを行うことができない。なお、乾燥剤107はシート状に形成しておき、フタ85とEL膜間に配置するとよい。その際、乾燥剤107にUV硬化樹脂を塗布しておき、配置後、紫外線を照射し、UV樹脂を硬化させて固定させるとよい。
図10はガラスのフタ85を用いて封止する構成であるが、図11のようにフィルム(薄膜でもよい。つまり薄膜封止膜)111を用いた封止であってもよい。たとえば、封止フィルム(薄膜封止膜)111としては電解コンデンサのフィルムにDLC(ダイヤモンド ライク カーボン)を蒸着したものを用いることが例示される。このフィルムは水分浸透性が極めて悪い(防湿)。このフィルムを封止膜111して用いる。また、DLC膜などを電極106の表面に直接蒸着する構成ものよいことは言うまでもない。
なお、この場合は、カソードとアノードの位置関係は逆転する場合がある。薄膜の膜厚はn・d(nは薄膜の屈折率、複数の薄膜が積層されている場合はそれらの屈折率を総合(各薄膜のn・dを計算)にして計算する。dは薄膜の膜厚、複数の薄膜が積層されている場合はそれらの屈折率を総合して計算する。)が、EL素子15の発光主波長λ以下となるようにするとよい。この条件を満足させることにより、EL素子15からの光取り出し効率が、ガラス基板で封止した場合に比較して2倍以上になる。また、アルミニウムと銀の合金あるいは混合物あるいは積層物を形成してもよい。
以上のようにフタ85を用いず、封止膜111で封止する構成を薄膜封止と呼ぶ。基板71側から光を取り出す「下取り出し(図10を参照、光取り出し方向は図10の矢印方向である)」の場合の薄膜封止は、EL膜を形成後、EL膜上にカソードとなるアルミ電極を形成する。次にこのアルミ膜上に緩衝層としての樹脂層を形成する。緩衝層としては、アクリル、エポキシなどの有機材料が例示される。また、膜厚は1μm以上10μm以下の厚みが適する。さらに好ましくは、膜厚は2μm以上6μm以下の厚みが適する。この緩衝膜上の封止膜74を形成する。緩衝膜がないと、応力によりEL膜の構造が崩れ、筋状に欠陥が発生する。封止膜111は前述したように、DLC(ダイヤモンド ライク カーボン)、あるいは電界コンデンサの層構造(誘電体薄膜とアルミ薄膜とを交互に多層蒸着した構造)が例示される。
EL層15側から光を取り出す「上取り出し図11を参照、光取り出し方向は図11の矢印方向である」」の場合の薄膜封止は、EL膜15を形成後、EL膜15上にカソード(アノード)となるAg−Mg膜を20オングストローム以上300オングストロームの膜厚で形成する。その上に、ITOなどの透明電極を形成して低抵抗化する。次にこの電極膜上に緩衝層としての樹脂層を形成する。
この緩衝膜上に封止膜111を形成する。
有機EL層15から発生した光の半分は、反射膜106で反射され、アレイ基板71と透過して出射される。しかし、反射膜106には外光を反射し写り込みが発生して表示コントラストを低下させる。この対策のために、アレイ基板71にλ/4板108および偏光板(偏光フィルム)109を配置している。
なお、画素が反射電極の場合はEL層15から発生した光は上方向に出射される。したがって、位相板108および偏光板109は光出射側に配置することはいうまでもない。なお、反射型画素は、画素電極105を、アルミニウム、クロム、銀などで構成して得られる。また、画素電極105の表面に、凸部(もしくは凹凸部)を設けることで有機EL層15との界面が広くなり発光面積が大きくなり、また、発光効率が向上する。なお、カソード106(アノード105)となる反射膜を透明電極に形成する、あるいは反射率を30%以下に低減できる場合は、円偏光板は不要である。写り込みが大幅に減少するからである。また、光の干渉も低減し望ましい。
また、ディスプレイ内部に2層の薄膜を形成することによって実現する外光反射を光学干渉によって打ち消すことで有機EL表示パネルのコントラストを向上することができる。従来の円偏光板を使う場合に比べてコストを低減できる。また、円偏光板が抱えていた拡散反射の問題や、表示色の視野角依存性及び有機EL発光層の膜厚依存性の問題を解決できる。
基板71と偏光板(偏光フィルム)109間には1枚あるいは複数の位相フィルム108(位相板、位相回転手段、位相差板、位相差フィルム)が配置される。位相フィルムとしてはポリカーボネートを使用することが好ましい。位相フィルムは入射光を出射光に位相差を発生させ、効率よく光変調を行うのに寄与する。
その他、位相フィルムとして、ポリエステル樹脂、PVA樹脂、ポリサルホン樹脂、塩化ビニール樹脂、ゼオネックス樹脂、アクリル樹脂、ポリスチレン樹脂等の有機樹脂板あるいは有機樹脂フィルムなどを用いてもよい。その他、水晶などの結晶を用いてもよい。1つの位相板の位相差は一軸方向に50nm以上350nm以下とすることが好ましく、さらには80nm以上220nm以下とすることが好ましい。なお、位相フィルムと偏光板とを一体化した円偏光板(円偏光フィルム)を用いてもよいことはいうまでもない。
位相フィルム108は染料あるいは顔料で着色しフィルタとしての機能をもたせることが好ましい。特に有機EL15は赤(R)の純度が悪い。そのため、着色した位相フィルム108で一定の波長範囲をカットして色温度を調整する。カラーフィルターは、染色フィルタとして顔料分散タイプの樹脂で設けられるのが一般的である。顔料が特定の波長帯域の光を吸収して、吸収されなかった波長帯域の光を透過する。
以上のように位相フィルム108の一部もしくは全体を着色したり、一部もしくは全体に拡散機能をもたせたりしてもよい。また、表面をエンボス加工したり、反射防止のために反射防止膜を形成したりしてもよい。また、画像表示に有効でない箇所もしくは支障のない箇所に、遮光膜もしくは光吸収膜を形成し、表示画像の黒レベルをひきしめたり、ハレーション防止によるコントラスト向上効果を発揮させたりすることが好ましい。また、位相フィルムの表面に凹凸を形成することによりかまぼこ状あるいはマトリックス状にマイクロレンズを形成してもよい。マイクロレンズは1つの画素電極あるいは3原色の画素にそれぞれ対応するように配置する。
先にも記述したが、位相フィルムの機能はカラーフィルターに持たせてもよい。たとえば、カラーフィルターの形成時に圧延し、もしくは光重合により一定の方向に位相差が生じるようにすることにより位相差を発生させることができる。
その他、平滑化膜102を光重合させることにより位相差を持たせてもよい。このように構成すれば位相フィルムを基板外に構成あるいは配置する必要がなくなり表示パネルの構成が簡易になり、低コスト化が望める。なお、以上の事項は偏光板に適用してもよいことはいうまでもない。
偏光板(偏光フィルム)109を構成する主たる材料としてはTACフィルム(トリアセチルセルロースフィルム)が最適である。TACフィルムは、優れた光学特性、表面平滑性および加工適性を有するからである。TACフィルムの製造については、溶液流延製膜技術で作製することが最適である。
偏光板109はヨウ素などをポリビニールアルコール(PVA)樹脂に添加した樹脂フィルムのものが例示される。一対の偏光分離手段の偏光板109は入射光のうち特定の偏光軸方向と異なる方向の偏光成分を吸収することにより偏光分離を行うので、光の利用効率が比較的悪い。そこで、入射光のうち特定の偏光軸方向と異なる方向の偏光成分(reflective polarizer:リフレクティブ・ポラライザー)を反射することにより偏光分離を行う反射偏光子を用いてもよい。このように構成すれば、反射偏光子により光の利用効率が高まって、偏光板を用いた上述の例よりもより明るい表示が可能となる。
また、このような偏光板や反射偏光子以外にも、本発明の偏光分離手段としては、例えばコレステリック液晶層と(1/4)λ板108を組み合わせたもの、ブリュースターの角度を利用して反射偏光と透過偏光とに分離するもの、ホログラムを利用するもの、偏光ビームスプリッタ(PBS)等を用いることも可能である。
図10では図示していないが、偏光板109の表面にはAIRコートを施している。AIRコートは誘電体単層膜もしくは多層膜で形成する構成が例示される。その他、1.35〜1.45の低屈折率の樹脂を塗布してもよい。たとえば、フッ素系のアクリル樹脂などが例示される。特に屈折率が1.37以上1.42以下のものが特性は良好である。
また、AIRコートは3層の構成あるいは2層構成がある。なお、3層の場合は広い可視光の波長帯域での反射を防止するために用いられ、これをマルチコートと呼ぶ。2層の場合は特定の可視光の波長帯域での反射を防止するために用いられ、これをVコートと呼ぶ。マルチコートとVコートは表示パネルの用途に応じて使い分ける。なお、2層以上の限定するものではなく、1層でもよい。
マルチコートの場合は酸化アルミニウム(Al2O3)を光学的膜厚がnd=λ/4、ジルコニウム(ZrO2)をnd1=λ/2、フッ化マグネシウム(MgF2)をnd1=λ/4積層して形成する。通常、λとして520nmもしくはその近傍の値として薄膜は形成される。Vコートの場合は一酸化シリコン(SiO)を光学的膜厚nd1=λ/4とフッ化マグネシウム(MgF2)をnd1=λ/4、もしくは酸化イットリウム(Y2O3)とフッ化マグネシウム(MgF2)をn d1=λ/4積層して形成する。SiOは青色側に吸収帯域があるため青色光を変調する場合はY2O3を用いた方がよい。また、物質の安定性からもY2O3の方が安定しているため好ましい。また、SiO2薄膜を使用してもよい。
もちろん、低屈折率の樹脂等を用いてAIRコートとしてもよい。たとえばフッ素等のアクリル樹脂が例示される。これらは紫外線硬化タイプを用いることが好ましい。
なお、表示パネルに静電気がチャージされることを防止するため、表示パネルなどの表面に親水性の樹脂を塗布しておくことが好ましい。その他、表面反射を防止するため、偏光板54の表面などにエンボス加工を行ってもよい。
また、画素電極105にはトランジスタが接続されるとしたがこれに限定されるものではない。アクティブマトリックスとは、スイッチング素子として薄膜トランジスタ(トランジスタ)の他、ダイオード方式(TFD)、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、FET、MOSトランジスタ、PLZT素子などでもよいことは言うまでもない。つまり、スイッチ素子11、駆動素子11と構成するものはこれらのいずれでも使用することができる。また、略ストライプ状電極を複数本配置した単純マトリックス型の画素構成でもよい。
また、トランジスタはLDD(ロー ドーピング ドレイン)構造を採用することが好ましい。なお、トランジスタとは、FETなどスイッチングなどのトランジスタ動作をするすべての素子一般を意味する。また、EL膜の構成、パネル構造などは単純マトリックス型表示パネルにも適用できることは言うまでもない。また、本明細書ではEL素子として有機EL素子(OEL、PEL、PLED、OLEDなど多種多様な略称で記述される)15を例のあげて説明するがこれに限定するものではなく、無機EL素子にも適用されることは言うまでもない。
まず、有機EL表示パネルに用いられるアクティブマトリックス方式は、1.特定の画素を選択し、必要な表示情報を与えられること。2、1フレーム期間を通じてEL素子に電流を流すことができることという2つの条件を満足させなければならない。
この2つの条件を満足させるため、図62に図示する従来の有機ELの画素構成では、第1のトランジスタ11bは画素を選択するためのスイッチング用トランジスタ、第2のトランジスタ11aはEL素子(EL膜)15に電流を供給するための駆動用トランジスタとする。
ここで液晶に用いられるアクティブマトリックス方式と比較すると、スイッチング用トランジスタ11bは液晶用にも必要であるが、駆動用トランジスタ11aはEL素子15を点灯させるために必要である。この理由は液晶の場合は、電圧を印加することでオン状態を保持することができるが、EL素子15の場合は、電流を流しつづけなければ画素16の点灯状態を維持できないからである。
したがって、EL表示パネルでは電流を流し続けるためにトランジスタ11aをオンさせ続けなければならない。まず、走査線、データ線が両方ともオンになると、スイッチング用トランジスタ11bを通してキャパシタ19に電荷が蓄積される。このキャパシタ19が駆動用トランジスタ11aのゲートに電圧を加え続けるため、スイッチング用トランジスタ11bがオフになっても、電流供給線(Vdd)から電流が流れつづけ、1フレーム期間にわたり画素16をオンできる。
この構成を用いて階調を表示させる場合、駆動用トランジスタ11aのゲート電圧として階調に応じた電圧を印加する必要がある。したがって、駆動用トランジスタ11aのオン電流のばらつきがそのまま表示に現れる。
トランジスタのオン電流は単結晶で形成されたトランジスタであれば、きわめて均一であるが、安価なガラス基板に形成することのできる形成温度が450度以下の低温ポリシリ技術で形成した低温多結晶トタンジスタでは、そのしきい値のばらつきが±0.2V〜0.5Vの範囲でばらつきがある。そのため、駆動用トランジスタ11aを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。これらのムラは、しきい値電圧のばらつきのみならず、トランジスタの移動度、ゲート絶縁膜の厚みなどでも発生する。また、トランジスタ11の劣化によっても特性は変化する。なお、低温ポリシリコン技術に限定されるものではなく、プロセス温度が450度(摂氏)以上の高温ポリシリコン技術を用いて構成してもよく、また、固相(CGS)成長させた半導体膜を用いてTFTなどを形成したものをもちいてもよい。その他、有機TFTを用いたものであっても良い。なお、本明細書では低温ポリシリコン技術で形成したTFTを主として説明する。しかし、TFTのバラツキが発生するなどの課題は他の方式でも同一である。
したがって、アナログ的に階調を表示させる方法では、均一な表示を得るために、デバイスの特性を厳密に制御する必要があり、現状の低温多結晶ポリシリコントランジスタではこのバラツキを所定範囲以内の抑えるというスペックを満足できない。この問題を解決するため、1画素内に4つ以上のトランジスタをもうけて、しきい値電圧のばらつきをコンデンサにより補償させて均一な電流を得る方法、定電流回路を1画素ごとに形成し電流の均一化を図る方法などが考えられる。
しかしながら、これらの方法は、プログラムされる電流がEL素子15を通じてプログラムされるため電流経路が変化した場合に電源ラインに接続されるスイッチングトランジスタに対し駆動電流を制御するトランジスタがソースフォロワとなり駆動マージンが狭くなる。したがって、駆動電圧が高くなるという課題を有する。
また、電源に接続するスイッチングトランジスタをインピーダンスの低い領域で使用する必要があり、この動作範囲がEL素子15の特性変動により影響を受けるという課題もある。その上、飽和領域における電圧電流特性に、キンク電流が発生する場合、トランジスタのしきい値電圧の変動が発生した場合、記憶された電流値が変動するとう課題もある。
本発明のEL素子構造は、上記課題に対して、EL素子15に流れる電流を制御するトランジスタ11が、ソースフォロワ構成とならず、かつそのトランジスタにキンク電流があっても、キンク電流の影響を最小に抑えることが出来て記憶される電流値の変動を小さくすることが出来る構成である。
本発明のEL表示装置の画素構造は、具体的には図1に示すように単位画素が最低4つからなる複数のトランジスタ11ならびにEL素子により形成される。
なお、画素電極はソース信号線と重なるように構成する。つまり、ソース信号線18上に絶縁膜あるいはアクリル材料からなる平坦化膜を形成して絶縁し、この絶縁膜上に画素電極105を形成する。このようにソース信号線18上に画素電極を重ねる構成をハイアパーチャ(HA)構造と呼ぶ。
ゲート信号線(第1の走査線)17aをアクティブ(ON電圧を印加)とすることによりEL素子15駆動用のトランジスタ(トランジスタあるいはスイッチング素子)11aおよびトランジスタ(トランジスタあるいはスイッチング素子)11cを通して、前記EL素子15に流すべき電流値をソースドライバー回路14から流す。また、トランジスタ11aのゲートとドレイン間を短絡するようにトランジスタ11bがゲート信号線17aアクティブ(ON電圧を印加)となることにより開くと共に、トランジスタ11aのゲートとソース間に接続されたコンデンサ(キャパシタ、蓄積容量、付加容量)19に、前記電流値を流すようにトランジスタ11aのゲート電圧(あるいはドレイン電圧)を記憶する(図3(a)を参照のこと)。
なお、トランジスタ11aのソース(S)−ゲート(G)間容量(コンデンサ)19は0.2pF以上の容量とすることが好ましい。他の構成として、別途、コンデンサ19を形成する構成も例示される。つまり、コンデンサ電極レイヤーとゲート絶縁膜およびゲートメタルから蓄積容量を形成する構成である。トランジスタ11cのリークによる輝度低下を防止する観点、表示動作を安定化させるための観点からはこのように別途コンデンサを構成するほうが好ましい。なお、コンデンサ(蓄積容量)19の大きさは、0.2pF以上2pF以下とすることがよく、中でもコンデンサ(蓄積容量)19の大きさは、0.4pF以上1.2pF以下とすることがよい。
なお、コンデンサ19は隣接する画素間の非表示領域におおむね形成することがこのましい。一般的に、フルカラー有機EL15を作成する場合、有機EL層15をメタルマスクによるマスク蒸着で形成するためマスク位置ずれによるEL層の形成位置が発生する。位置ずれが発生すると各色の有機EL層15(15R、15G、15B)が重なる危険性がある。そのため、各色の隣接する画素間の非表示領域は10μ以上離れなければならない。この部分は発光に寄与しない部分となる。したがって、蓄積容量19をこの領域に形成することは開口率向上のために有効な手段となる。
なお、メタルマスクは磁性体で作製し、基板71の裏面から磁石でメタ
ルマスクを磁力で吸着する。磁力により、メタルマスクは基板と隙間なく密着する。以上の製造方法に関する事項は、本発明の他の製造方法にも適用される。
次に、ゲート信号線17aを非アクティブ(OFF電圧を印加)、ゲート信号線17bをアクティブとして、電流の流れる経路を前記第1のトランジスタ11a並びにEL素子15に接続されたトランジスタ11dならびに前記EL素子15を含む経路に切り替えて、記憶した電流を前記EL素子15に流すように動作する(図3(b)を参照のこと)。
この回路は1画素内に4つのトランジスタ11を有しており、トランジスタ11a のゲートはトランジスタ11bのソースに接続されている。また、トランジスタ11bおよびトランジスタ11cのゲートはゲート信号線17aに接続されている。トランジスタ11bのドレインはトランジスタ11cのソースならびにトランジスタ11dのソースに接続され、トランジスタ11cのドレインはソース信号線18に接続されている。トランジスタ11dのゲートはゲート信号線17bに接続され、トランジスタ11dのドレインはEL素子15のアノード電極に接続されている。
なお、図1ではすべてのトランジスタはPチャンネルで構成している。Pチャンネルは多少Nチャンネルのトランジスタに比較してモビリティが低いが、耐圧が大きくまた劣化も発生しにくいので好ましい。しかし、本発明はEL素子構成をPチャンネルで構成することのみに限定するものではない。Nチャンネルのみで構成してもよい。また、NチャンネルとPチャンネルの両方を用いて構成してもよい。
なお、図1においてトランジスタ11c、11bは同一の極性で構成し、かつNチャンネルで構成し、トランジスタ11a、11dはPチャンネルで構成することが好ましい。一般的にPチャンネルトランジスタはNチャンネルトランジスタに比較して、信頼性が高い、キンク電流が少ないなどの特長があり、電流を制御することによって目的とする発光強度を得るEL素子15に対しては、トランジスタ11aをPチャンネルにする効果が大きい。最適には画素を構成するTFT11をすべてPチャンネルで形成し、内蔵ゲートドライバー12もPチャンネルで形成することが好ましい。このようにアレイをPチャンネルのみのTFTで形成することにより、マスク枚数が5枚となり、低コスト化、高歩留まりかを実現できる。
以下、さらに本発明の理解を容易にするために、本発明のEL素子構成について図3を用いて説明する。本発明のEL素子構成は2つのタイミングにより制御される。第1のタイミングは必要な電流値を記憶させるタイミングである。このタイミングでトランジスタ11bならびにトランジスタ11cがONすることにより、等価回路として図3(a)となる。ここで、信号線より所定の電流Iwが書き込まれる。これによりトランジスタ11aはゲートとドレインが接続された状態となり、このトランジスタ11aとトランジスタ11cを通じて電流Iwが流れる。従って、トランジスタ11aのゲートーソースの電圧はI1が流れるような電圧V1となる。
第2のタイミングはトランジスタ11aとトランジスタ11cが閉じ、トランジスタ11dが開くタイミングであり、そのときの等価回路は図3(b)となる。トランジスタ11aのソース−ゲート間の電圧は保持されたままとなる。この場合、トランジスタ11aは常に飽和領域で動作するため、Iwの電流は一定となる。
このように動作させると、図5に図示するようになる。つまり、図5(a)の51aは表示画面50における、ある時刻での電流プログラムされている画素(行)(書き込み画素行)を示している。この画素(行)51aは、図5(b)に図示するように非点灯(非表示画素(行))とする。他の、画素(行)は表示画素(行)53とする(非画素53のEL素子15には電流が流れ、EL素子15が発光している)。
図1の画素構成の場合、図3(a)に示すように、電流プログラム時は、プログラム電流Iwがソース信号線18に流れる。この電流Iwがトランジスタ11aを流れ、Iwを流す電流が保持されるように、コンデンサ19に電圧設定(プログラム)される。このとき、トランジスタ11dはオープン状態(オフ状態)である。
次に、EL素子15に電流を流す期間は図3(b)のように、トランジスタ11c、11bがオフし、トランジスタ11dが動作する。つまり、ゲート信号線17aにオフ電圧(Vgh)が印加され、トランジスタ11b、11cがオフする。一方、ゲート信号線17bにオン電圧(Vgl)が印加され、トランジスタ11dがオンする。
このタイミングチャートを図4に図示する。なお、図4などにおいて、括弧内の添え字(たとえば、(1)など)は画素行の番号を示している。つまり、ゲート信号線17a(1)とは、画素行(1)のゲート信号線17aを示している。
また、図4の上段の*Hとは、水平走査期間を示している。つまり、1Hとは第1番目の水平走査期間である。なお、以上の事項は、説明を容易にするためであって、限定(1Hの番号、1H周期、画素行番号の順番など)するものではない。
図4でわかるように、各選択された画素行(選択期間は、1Hとしている)において、ゲート信号線17aにオン電圧が印加されている時には、ゲート信号線17bにはオフ電圧が印加されている。また、この期間は、EL素子15には電流が流れていない(非点灯状態)。選択されていない画素行において、ゲート信号線17aにオフ電圧が印加され、ゲート信号線17bにはオン電圧が印加されている。また、この期間は、EL素子15に電流が流れている(点灯状態)。
なお、トランジスタ11aのゲートとトランジスタ11cのゲートは同一のゲート信号線11aに接続している。しかし、トランジスタ11aのゲートとトランジスタ11cのゲートとを異なるゲート信号線11に接続してもよい(図32を参照のこと)。1画素のゲート信号線は3本となる(図1の構成は2本である)。トランジスタ11bのゲートのON/OFFタイミングとトランジスタ11cのゲートのON/OFFタイミングを個別に制御することにより、トランジスタ11aのばらつきによるEL素子15の電流値バラツキをさらに低減することができる。
ゲート信号線17aとゲート信号線17bとを共通にし、トランジスタ11cと11dが異なった導電型(NチャンネルとPチャンネル)とすると、駆動回路の簡略化、ならびに画素の開口率を向上させることが出来る。
このように構成すれば本発明の動作タイミングとしては信号線からの書きこみ経路がオフになる。すなわち所定の電流が記憶される際に、電流の流れる経路に分岐があると正確な電流値がトランジスタ11aのソース(S)−ゲート(G)間容量(コンデンサ)に記憶されない。トランジスタ11cとトランジスタ11dを異なった導電形にすることにより、お互いの閾値を制御することによって走査線の切り替わりのタイミングで必ずトランジスタ11cがオフしたのちに、トランジスタ11dがオンすることが可能になる。
ただし、この場合お互いの閾値を正確にコントロールする必要があるのでプロセスの注意が必要である。なお、以上述べた回路は最低4つのトランジスタで実現可能であるが、より正確なタイミングのコントロールあるいは後述するように、ミラー効果低減のためにトランジスタ11eを図2に示すように、カスケード接続してトランジスタの総数が4以上になっても動作原理は同じである。このようにトランジスタ11eを加えた構成とすることにより、トランジスタ11cを介してプログラムした電流がより精度よくEL素子15に流すことができるようになる。
図1の構成において、第1のトランジスタ11aの飽和領域における電流値Idsが下式の条件を満足させることがさらに好ましい。なお、下式においてλの値は、隣接する画素間において0.06以下0.01以上の条件を満足させる。
Ids=k×(Vgs−Vth)2(1+Vds×λ) 本発明では、トランジスタ11aの動作範囲を飽和領域に限定するが、一般的に飽和領域におけるトランジスタ特性は、理想的な特性より外れ、ソースードレイン間電圧の影響を受ける。この効果をミラー効果という。
隣接する画素におけるそれぞれのトランジスタ11aにΔVtなる閾値のシフトが発生した場合を考える。この場合記憶される電流値は同じである。閾値のシフトをΔLとすれば、約ΔV×λがトランジスタ11aの閾値が変動することによる、EL素子15の電流値のずれに相当する。したがって、電流のずれをx(%)以下に抑えるためには、閾値のシフトの許容量を隣接する画素間でy(V)を許容するとして、λは0.01×x/y以下でなければならないことが判る。
この許容値はアプリケーションの輝度により変化する。輝度が100cd/m2から1000cd/m2までの輝度領域においては、変動量が2%以上あれば人間は変動した境界線を認識する。したがって、輝度(電流量)の変動量が2%以内であることが必要である。輝度が100cd/cm2より高い場合は隣接する画素の輝度変化量は2%以上となる。本発明のEL表示素子を携帯端末用ディスプレイとして用いる場合、その要求輝度は100cd/m2程度である。実際に図1の画素構成を試作し、閾値の変動を測定すると、隣接する画素のトランジスタ11aおいては閾値の変動の最大値は0.3Vであることが判った。したがって、輝度の変動を2%以内に抑えるためにはλは0.06以下でなければならない。しかし、0.01以下にする必要はない。人間が変化を認識することができないからである。また、この閾値のバラツキを達成するためにはトランジスタサイズを十分大きくする必要があり、非現実的である。
また、第1のトランジスタ11aの飽和領域における電流値Idsが下式を満足するように構成することが好ましい。なお、λの変動が隣接する画素間において5%以下1%以上とする。
Ids=k×(Vgs−Vth)2(1+Vds×λ) 隣接する画素間において、たとえ閾値の変動が存在しない場合でも上記式のλに変動があれば、ELを流れる電流値が変動する。変動を±2%以内に抑えるためには、λの変動を±5%に抑えなければならない。しかし、しかし、1%以下にする必要はない。人間が変化を認識することができないからである。また、1%以下を達成するためにはトランジスタサイズを相当に大きくする必要があり、非現実的である。
また、実験、アレイ試作および検討によれば第1のトランジスタ11aのチャンネル長が10μm以上200μm以下とすることが好ましい。さらに好ましくは、第1のトランジスタ11aのチャンネル長が15μm以上150μm以下とすることが好ましい。これは、チャンネル長Lを長くした場合、チャンネルに含まれる粒界が増えることによって電界が緩和されキンク効果が低く抑えられるためであると考えられる。
また、画素を構成するトランジスタ11が、レーザー再結晶化方法(レーザアニ−ル)により形成されたポリシリコントランジスタで形成され、すべてのトランジスタにおけるチャンネルの方向がレーザーの照射方向に対して同一の方向であることが好ましい。また、レーザーは同一箇所を2回以上スキャンして半導体膜を形成することが好ましい。
本特許の発明の目的は、トランジスタ特性のばらつきが表示に影響を与えない回路構成を提案するものであり、そのために4トランジスタ以上が必要である。
これらのトランジスタ特性により、回路定数を決定する場合、4つのトランジスタの特性がそろわなければ、適切な回路定数を求めることが困難である。レーザー照射の長軸方向に対して、チャンネル方向が水平の場合と垂直の場合では、トランジスタ特性の閾値と移動度が異なって形成される。なお、どちらの場合もばらつきの程度は同じである。水平方向と、垂直方向では移動度、閾値のあたいの平均値が異なる。したがって、画素を構成するすべてのトランジスタのチャンネル方向は同一であるほうが望ましい。
また、蓄積容量19の容量値をCs、第2のトランジスタ11bのオフ電流値をIoffとした場合、次式を満足させることが好ましい。
3 < Cs/Ioff < 24 さらに好ましくは、次式を満足させることが好ましい。
6 < Cs/Ioff < 18 トランジスタ11bのオフ電流を5pA以下とすることにより、ELを流れる電流値の変化を2%以下に抑えることが可能である。これはリーク電流が増加すると、電圧非書き込み状態においてゲート−ソース間(コンデンサの両端)に貯えられた電荷を1フィールド間保持できないためである。したがって、コンデンサ19の蓄積用容量が大きければオフ電流の許容量も大きくなる。前記式を満たすことによって隣接画素間の電流値の変動を2%以下に抑えることができる。
また、アクティブマトリックスを構成するトランジスタがp−chポリシリコン薄膜トランジスタに構成され、トランジスタ11bがデュアルゲート以上であるマルチゲート構造とすることが好ましい。トランジスタ11bは、トランジスタ11aのソース−ドレイン間のスイッチとして作用するため、できるだけON/OFF比の高い特性が要求される。トランジスタ11bのゲートの構造をデュアルゲート構造以上のマルチゲート構造とすることによりON/OFF比の高い特性を実現できる。
また、アクティブマトリックスを構成するトランジスタがポリシリコン薄膜トランジスタで構成されており、各トランジスタの(チャンネル幅W)×(チャンネル長L)を54μm2以下とすることが好ましい。(チャンネル幅W)×(チャンネル長L)とトランジスタ特性のバラツキとは相関がある。トランジスタ特性におけるばらつきの原因は、レーザーの照射によるエネルギーのばらつきなどに起因するものが大きく、したがってこれを吸収するためには、できるだけレーザーの照射ピッチ(一般的には10数μm)をチャンネル内により多く含む構造が望ましい。各トランジスタの(チャンネル幅W)×(チャンネル長L)を54μm2以下とすることによりレーザー照射に起因するばらつきがなく、特性のそろった薄膜トランジスタを得ることができる。なお、あまりにもトランジスタサイズが小さくなると面積による特性ばらつきが発生する。したがって、各トランジスタの(チャンネル幅W)×(チャンネル長L)は9μm2以上となるようにする。なお、さらに好ましくは、各トランジスタの(チャンネル幅W)×(チャンネル長L)は16μm2以上45μm2以下となるようにすることが好ましい。
また、隣接する単位画素での第1のトランジスタ11aの移動度変動が20%以下であるようにすることが好ましい。移動度が不足することによりスイッチングトランジスタの充電能力が劣化し、時間内に必要な電流値を流すまでに、M1のゲート−ソース間の容量を充電できない。従って移動のばらつきを20%以内に抑えることにより画素間の輝度のばらつきを認知限以下にすることができる。
以上の説明は、画素構成が図1の構成として説明したが、以上の事項は他の画素構成にも適用することができる。以下、その一例として図38の画素構成について、構成、動作について説明をする。
EL素子15に流す電流を設定する時、トランジスタ11aに流す信号電流をIw、その結果トランジスタ11aに生ずるゲートーソース間電圧をVgsとする。書き込み時はトランジスタ11dによってトランジスタ11aのゲート・ドレイン間が短絡されているので、トランジスタ11aは飽和領域で動作する。よって、Iwは、以下の式で与えられる。
Iw=μ1・Cox1・(W1/L1)/2(Vgs−Vth1)2 … (1)ここで、Coxは単位面積当たりのゲート容量であり、Cox=ε0・εr/dで与えられる。Vthはトランジスタの閾値、μはキャリアの移動度、Wはチャンネル幅、Lはチャンネル長、ε0は真空の移動度、εrはゲート絶縁膜の比誘電率を示し、dはゲート絶縁膜の厚みである。
EL素子15に流れる電流をIddとすると、Iddは、EL素子15と直列に接続されるトランジスタ1bによって電流レベルが制御される。本発明では、そのゲートーソース間電圧が(1)式のVgsに一致するので、トランジスタ1bが飽和領域で動作すると仮定すれば、以下の式が成り立つ。
Idrv=μ2・Cox2・(W2/L2)/2(Vgs−Vth2)2 … (2) 絶縁ゲート電界効果型の薄膜トランジスタ(トランジスタ)が飽和領域で動作するための条件は、Vdsをドレイン・ソース間電圧として、一般に以下の式で与えられる。
|Vds|>|Vgs−Vth| … (3) ここで、トランジスタ11aとトランジスタ11bは、小さな画素内部に近接して形成されるため、大略μ1=μ2及びCox1=Cox2であり、特に工夫を凝らさない限り、Vth1=Vth2と考えられる。すると、このとき(1)式及び(2)式から容易に以下の式が導かれる。
Idrv/Iw=(W2/L2)/(W1/L1) … (4) ここで注意すべき点は、(1)式及び(2)式において、μ、Cox、Vthの値自体は、画素毎、製品毎、あるいは製造ロット毎にばらつくのが普通であるが、(4)式はこれらのパラメータを含まないので、Idrv/Iwの値はこれらのばらつきに依存しないということである。
仮にW1=W2、L1=L2と設計すれば、Idrv/Iw=1、すなわちIwとIdrvが同一の値となる。すなわちトランジスタの特性ばらつきによらず、EL素子15に流れる駆動電流Iddは、正確に信号電流Iwと同一になるので、結果としてEL素子15の発光輝度を正確に制御できる。
以上の様に、駆動用トランジスタ11aのVth1と駆動用トランジスタ11bのVth2は基本的に同一である為、両トランジスタお互いにの共通電位にあるゲートに対してカットオフレベルの信号電圧が印加されると、トランジスタ11a及びトランジスタ11b共に非導通状態になるはずである。ところが、実際には画素内でもパラメータのばらつきなどの要因により、Vth1よりもVth2が低くなってしまうことがある。この時には、駆動用トランジスタ11bにサブスレッショルドレベルのリーク電流が流れる為、EL素子15は微発光を呈する。この微発光により画面のコントラストが低下し表示特性が損なわれる。
本発明では特に、駆動用トランジスタ11bの閾電圧Vth2が画素内で対応する駆動用トランジスタ11aの閾電圧Vth1より低くならない様に設定している。例えば、トランジスタ11bのゲート長L2をトランジスタ11aのゲート長L1よりも長くして、これらの薄膜トランジスタのプロセスパラメータが変動しても、Vth2がVth1よりも低くならない様にする。これにより、微少な電流リークを抑制することが可能である。以上の事項は図1のトランジスタ11aとトランジスタ11dの関係にも適用される。
図38に示すように、信号電流が流れる駆動用トランジスタ11a、EL素子15等からなる発光素子に流れる駆動電流を制御する駆動用トランジスタ11bの他、ゲート信号線17a1の制御によって画素回路とデータ線dataとを接続もしくは遮断する取込用トランジスタ11c、ゲート信号線17a2の制御によって書き込み期間中にトランジスタ11aのゲート・ドレインを短絡するスイッチ用トランジスタ11d、トランジスタ11aのゲート−ソース間電圧を書き込み終了後も保持するための容量C19および発光素子としてのEL素子15などから構成される。
図38でトランジスタ11c、11dはNチャンネルMOS(NMOS)、その他のトランジスタはPチャンネルMOS(PMOS)で構成しているが、これは一例であって、必ずしもこの通りである必要はない。容量Cは、その一方の端子をトランジスタ11aのゲートに接続され、他方の端子はVdd(電源電位)に接続されているが、Vddに限らず任意の一定電位でも良い。EL素子15のカソード(陰極)は接地電位に接続されている。したがって、以上の事項は図1などにも適用されることは言うまでもない。
EL素子15の端子電圧は温度によっても変化する。通常、温度が低い時は高く、温度が高くなるにつれ、低くなる。この傾向はリニアの関係にある。したがって、Vdd電圧を外部温度によって(正確にはEL素子15の温度によって)調整することが好ましい。温度センサで外部温度を検出し、Vdd電圧発生部あるいはVk電圧発生部のフィードバックをかけてVdd電圧あるいはVk電圧を変化させる。Vdd電圧などは摂氏10℃の変化で、2%以上8%以下変化するようにすることが好ましい。中でも3%以上6%以下とすることが好ましい。
なお、図1などのVdd電圧はトランジスタ11bのオフ電圧(トランジスタがPチャンネル時)よりも低くすることが好ましい。具体的には、Vgh(ゲートのオフ電圧)は少なくともVdd−0.5(V)よりの高くするべきである。
これよりも低いとトランジスタのオフリークが発生し、レーザーアニ−ルのショットムラが目立つようになる。また、Vdd+4(V)よりも低くすべきである。あまりにも高いと逆にオフリーク量が増加する。
したがって、ゲートのオフ電圧(図1ではVgh、つまり、電源電圧に近い電圧側)は、電源電圧(図1ではVdd)は、よりも−0.5(V)以上+4(V)以下とすべきである。さらに好ましくは、電源電圧(図1ではVdd)は、よりも0(V)以上+2(V)以下とすべきである。つまり、ゲート信号線に印加するトランジスタのオフ電圧は、十分オフになるようにする。トランジスタがNチャンネルの場合は、Vglがオフ電圧となる。したがって、VglはGND電圧に対して−4(V)以上0.5(V)以下の範囲となるようにする。さらに好ましくは−2(V)以上0(V)以下の範囲することが好ましい。
以上の事項は、図1の電流プログラムの画素構成について述べたが、これに限定するものではなく、電圧プログラムの画素構成にも適用できることは言うまでもない。なお、電圧プログラムのVtオフセットキャンセルは、R、G、Bごとに個別に補償することが好ましい。
駆動用トランジスタ11bは、コンデンサ19に保持された電圧レベルをゲートに受け入れそれに応じた電流レベルを有する駆動電流はチャネルを介してEL素子15に流す。トランジスタトランジスタ11aのゲートとトランジスタトランジスタ11bのゲートとが直接に接続されてカレントミラー回路を構成し、信号電流Iwの電流レベルと駆動電流の電流レベルとが比例関係となる様にしている。
トランジスタ11bは飽和領域で動作し、そのゲートに印加された電圧レベルと閾電圧との差に応じた駆動電流をEL素子15に流す。
トランジスタ11bは、その閾電圧が画素内で対応するランジスタ11aの閾電圧より低くならない様に設定されている。具体的には、トランジスタ11bは、そのゲート長がトランジスタ11aのゲート長より短くならない様に設定されている。あるいは、トランジスタ11bは、そのゲート絶縁膜が画素内で対応するトランジスタ11aのゲート絶縁膜より薄くならないように設定しても良い。
あるいは、トランジスタ11bは、そのチャネルに注入される不純物濃度を調整して、閾電圧が画素内で対応するトランジスタ11aの閾電圧より低くならない様に設定してもよい。仮に、トランジスタ11aとトランジスタ11bの閾電圧が同一となる様に設定した場合、共通接続されたトランジスタのゲートにカットオフレベルの信号電圧が印加されると、トランジスタ11a及びトランジスタ11bは両方共オフ状態になるはずである。ところが、実際には画素内にも僅かながらプロセスパラメータのばらつきがあり、トランジスタ11aの閾電圧よりトランジスタ11bの閾電圧が低くなる場合がある。
この時には、カットオフレベル以下の信号電圧でもサブスレッショルドレベルの微弱電流が駆動用トランジスタ11bに流れる為、EL素子15は微発光し画面のコントラスト低下が現れる。そこで、トランジスタ11bのゲート長をトランジスタ11aのゲート長よりも長くしている。これにより、トランジスタ11のプロセスパラメータが画素内で変動しても、トランジスタ11bの閾電圧がトランジスタ11aの閾電圧よりも低くならない様にする。
ゲート長Lが比較的短い短チャネル効果領域Aでは、ゲート長Lの増加に伴いVthが上昇する。一方、ゲート長Lが比較的大きな抑制領域Bではゲート長Lに関わらずVthはほぼ一定である。この特性を利用して、トランジスタ11bのゲート長をトランジスタ11aのゲート長よりも長くしている。例えば、トランジスタ11aのゲート長が7μmの場合、トランジスタ11bのゲート長を10μm程度にする。
トランジスタ11aのゲート長が短チャネル効果領域Aに属する一方、トランジスタ11bのゲート長が抑制領域Bに属する様にしても良い。これにより、トランジスタ11bにおける短チャネル効果を抑制することができるとともに、プロセスパラメータの変動による閾電圧低減を抑制可能である。以上により、トランジスタ11bに流れるサブスレッショルドレベルのリーク電流を抑制してEL素子15の微発光を抑え、コントラスト改善に寄与可能である。
このようにして作製した図1、図2、図38などで説明したEL表示素子15に直流電圧を印加し、10mA/cm2の一定電流密度で連続駆動させた。EL構造体は、7.0V 、200cd/cm2の緑色(発光極大波長λmax =460nm)の発光が確認できた。青色発光部は、輝度100cd/cm2 で、色座標がx=0.129、y=0.105、緑色発光部は、輝度200cd/cm2 で、色座標がx=0.340、y=0.625、赤色発光部は、輝度100cd/cm2 で、色座標がx=0.649、y=0.338の発光色が得られた。
フルカラー有機EL表示パネルでは、開口率の向上が重要な開発課題になる。
開口率を高めると光の利用効率が上がり、高輝度化や長寿命化につながるためである。開口率を高めるためには、有機EL層からの光を遮るトランジスタの面積を小さくすればよい。低温多結晶Si−トランジスタはアモルファスシリコンに比較して10−100倍の性能を持ち、電流の供給能力が高いため、トランジスタの大きさを非常に小さくできる。したがって、有機EL表示パネルでは、画素トランジスタ、周辺駆動回路を低温ポリシリコン技術で作製することが好ましい。もちろん、アモルファスシリコン技術で形成してもよいが画素開口率はかなり小さくなってしまう。
ゲートドライバー回路12あるいはソースドライバー回路14などの駆動回路をガラス基板71上に形成することにより、電流駆動の有機EL表示パネルで特に問題になる抵抗を下げることができる。TCPの接続抵抗がなくなるうえに、TCP接続の場合に比べて電極からの引き出し線が2〜3mm短くなり配線抵抗が小さくなる。さらに、TCP接続のための工程がなくなる、材料コストが下がるという利点があるとする。
次に、本発明のEL表示パネルあるいはEL表示装置について説明をする。図6はEL表示装置の回路を中心とした説明図である。画素16がマトリックス状に配置または形成されている。各画素16には各画素の電流プログラムを行う電流を出力するソースドライバー回路14が接続されている。ソースドライバー回路14の出力段は映像信号のビット数に対応したカレントミラー回路が形成されている(後に説明する)。たとえば、64階調であれば、63個のカレントミラー回路が各ソース信号線に形成され、これらのカレントミラー回路の個数を選択することにより所望の電流をソース信号線18に印加できるように構成されている。
なお、1つのカレントミラー回路の最小出力電流は10nA以上50nAにしている。特にカレントミラー回路の最小出力電流は15nA以上35nAにすることがよい。ドライバーIC14内のカレントミラー回路を構成するトランジスタの精度を確保するためである。
また、ソース信号線18の電荷を強制的に放出または充電するプリチャージあるいはディスチャージ回路を内蔵する。ソース信号線18の電荷を強制的に放出または充電するプリチャージあるいはディスチャージ回路の電圧(電流)出力値は、R、G、Bで独立に設定できるように構成することが好ましい。EL素子15の閾値がRGBでことなるからである。
以上に説明した画素構成、アレイ構成、パネル構成などは、以下に説明する構成、方法、装置に適用されることは言うまでもない。また、以下に説明する構成、方法、装置は、すでに説明した画素構成、アレイ構成、パネル構成などが適用されることは言うまでもない。
有機EL素子は大きな温度依存性特性(温特)があることが知られている。この温特による発光輝度変化を調整するため、カレントミラー回路に出力電流を変化させるサーミスタあるいはポジスタなどの非直線素子を付加し、温特による変化を前記サーミスタなどで調整することによりアナログ的に基準電流を作成する。
この場合は、選択するEL材料で一義的に決定されるから、マイコンなどのソフト制御する必要がない場合が多い。つまり、液晶材料により、一定のシフト量などに固定しておいてもよい。重要なのは発光色材料により温特が異なっている点であり、発光色(R、G、B)ごとに最適な温特補償を行う必要がある点である。
R、G、Bの各EL素子の温特は一定範囲内にする必要がある。R、G、BのEL素子15の温特はない事が好ましいのはいうまでもない。少なくともR、G、Bの温特方向が同一方向か、もしくは変化しないようにする。また、変化は各色摂氏10℃の変化で、2%以上8%以下変化するようにすることが好ましい。
中でも3%以上6%以下とすることが好ましい。
また、温特補償はマイコンでおこなってもよい。温度センサでEL表示パネルの温度を測定し、測定した温度によりマイコン(図示せず)などで変化させる。
また、切り替え時に基準電流などをマイコン制御などにより自動的に切り替えてもよいし、また、特定のメニュー表示を表示できるように制御してもよい。また、マウスなどを用いて切り替えできるように構成できる。また、EL表示装置の表示画面をタッチパネルにし、かつメニューを表示して特定箇所を押さえることにより切り替えできるように構成してもよい。
本発明ではソースドライバーは半導体シリコンチップで形成し、ガラスオンチップ(COG)技術で基板71のソース信号線18の端子と接続されている。ソース信号線18などの信号線の配線はクロム、アルミニウム、銀などの金属配線が用いられる。細い配線幅で低抵抗の配線が得られるからである。配線は画素が反射型の場合は画素の反射膜を構成する材料で、反射膜と同時に形成することが好ましい。工程が簡略できるからである。
本発明はCOG技術に限定するものではなく、チップオンフィルム(COF)技術に前述のソースドライバーIC14などを積載し、表示パネルの信号線と接続した構成としてもよい。また、ドライブICは電源IC82を別途作製し、3チップ構成としてもよい。
また、TCFテープを用いてもよい。TCFテープ向けフィルムは、ポリイミドフィルムと銅(Cu)箔を、接着剤を使わずに熱圧着することができる。接着剤を使わずにポリイミドフィルムにCuを付けるTCPテープ向けフィルムにはこのほか、Cu箔の上に溶解したポリイミドを重ねてキャスト成型する方式と、ポリイミドフィルム上にスパッタリングで形成した金属膜の上にCuをメッキや蒸着で付ける方式がある。これらのいずれでもよいが、接着剤を使わずにポリイミドフィルムにCuを付けるTCPテープを用いる方法が最も好ましい。30μm以下のリード・ピッチには、接着剤を使わないCuはり積層板で対応する。接着剤を使わないCuはり積層板のうち、Cu層をメッキや蒸着で形成する方法はCu層の薄型化に適しているため、リード・ピッチの微細化に有利である。
一方、ゲートドライバー回路12は低温ポリシリコン技術で形成している。つまり、画素のトランジスタと同一のプロセスで形成している。これは、ソースドライバー回路14に比較して内部の構造が容易で、動作周波数も低いためである。したがって、低温ポリシリ技術で形成しても容易に形成することができ、また、狭額縁化を実現できる。もちろん、ゲートドライバー12をシリコンチップで形成し、COG技術などを用いて基板71上に実装してもよいことは言うまでもない。また、画素トランジスタなどのスイッチング素子、ゲートドライバーなどは高温ポリシリコン技術で形成してもよく、有機材料で形成(有機トランジスタ)してもよい。
ゲートドライバー12はゲート信号線17a用のシフトレジスタ回路61aと、ゲート信号線17b用のシフトレジスタ回路61bとを内蔵する。各シフトレジスタ回路61は正相と負相のクロック信号(CLKxP、CLKxN)、スタートパルス(STx)で制御される。その他、ゲート信号線の出力、非出力を制御するイネーブル(ENABL)信号、シフト方向を上下逆転するアップダウン(UPDWM)信号を付加することが好ましい。他に、スタートパルスがシフトレジスタにシフトされ、そして出力されていることを確認する出力端子などを設けることが好ましい。なお、シフトレジスタのシフトタイミングはコントロールIC81からの制御信号で制御される。また、外部データのレベルシフトを行うレベルシフト回路を内蔵する。また、検査回路を内蔵する。
シフトレジスタ回路61のバッファ容量は小さいため、直接にはゲート信号線17を駆動することができない。そのため、シフトレジスタ回路61の出力とゲート信号線17を駆動する出力ゲート63間には少なくとも2つ以上のインバータ回路62が形成されている。
ソースドライバー14を低温ポリシリなどのポリシリ技術で基板71上に直接形成する場合も同様であり、ソース信号線18を駆動するトランスファーゲートなどのアナログスイッチのゲートとソースドライバー回路14のシフトレジスタ間には複数のインバータ回路が形成される。以下の事項(シフトレジスタの出力と、信号線を駆動する出力段(出力ゲートあるいはトランスファーゲートなどの出力段間に配置されるインバータ回路に関する事項)は、ソースドライブおよびゲートドライブ回路に共通の事項である。
たとえば、図6ではソースドライバー14の出力が直接ソース信号線18に接続されているように図示したが、実際には、ソースドライバーのシフトレジスタの出力は多段のインバータ回路が接続されて、インバータの出力がトランスファーゲートなどのアナログスイッチのゲートに接続されている。
インバータ回路62はPチャンネルのMOSトランジスタとNチャンネルのMOSトランジスタから構成される。先にも説明したようにゲートドライバー回路12のシフトレジスタ回路61の出力端にはインバータ回路62が多段に接続されており、その最終出力が出力ゲート回路63に接続されている。なお、インバータ回路62はPチャンネルのみで構成してもよい。ただし、この場合は、インバータではなく単なるゲート回路として構成してもよい。
図8は本発明の表示装置の
信号、電圧の供給の構成図あるいは表示装置の構成図である。コンとロールIC81からソースドライバー回路14aに供給する信号(電源配線、データ配線など)はフレキシブル基板84を介して供給する。
図8ではゲートドライバー12の制御信号はコントロールICで発生させ、ソースドライバー14でいったん、レベルシフトを行った後、ゲートドライバー12に印加している。ソースドライバー14の駆動電圧は4〜8(V)であるから、コントロールIC81から出力された3.3(V)振幅の制御信号を、ゲートドライバー12が受け取れる5(V)振幅に変換することができる。
ソースドライバー14内には画像メモリーを持たせることが好ましい。画像メモリーの画像データは誤差拡散処理あるいはディザ処理を行った後のデータをメモリーしてもよい。誤差拡散処理、ディザ処理などを行うことにより、26万色表示データを4096色などに変換することができ、画像メモリーの容量を小さくすることができる。誤差拡散処理などは誤差拡散コントローラ81で行うことができる。また、ディザ処理を行った後、さらに誤差拡散処理を行ってもよい。
以上の事項は、逆誤差拡散処理にも適用される。
なお、図8などにおいて14をソースドライバーと記載したが、単なるドライバーだけでなく、電源回路、バッファ回路(シフトレジスタなどの回路を含む)、データ変換回路、ラッチ回路、コマンドデコーダ、シフト回路、アドレス変換回路、画像メモリーなどを内蔵させてもよい。なお、図8などで説明する構成にあっても、図9などで説明する3辺フリー構成あるいは構成、駆動方式などを適用できることはいうまでもない。
表示パネルを携帯電話などの情報表示装置に使用する場合、ソースドライバーIC(回路)14、ゲートドライバーIC(回路)12を図9に示すように、表示パネルの一辺に実装(形成)することが好ましい(なお、このように一辺にドライバーIC(回路)を実装(形成)する形態を3辺フリー構成(構造)と呼ぶ。従来は、表示領域のX辺にゲートドライバーIC12が実装され、Y辺にソースドライバーIC14が実装されていた)。画面50の中心線が表示装置の中心になるように設計し易く、また、ドライバーICの実装も容易となるからである。なお、ゲートドライバー回路を高温ポリシリコンあるいは低温ポリシリコン技術などで3辺フリーの構成で作製してもよい(つまり、図9のソースドライバー回路14とゲートドライバー回路12のうち、少なくとも一方をポリシリコン技術で基板71に直接形成する)。
なお、3辺フリー構成とは、基板71に直接ICを積載あるいは形成した構成だけでなく、ソースドライバーIC(回路)14、ゲートドライバーIC(回路)12などを取り付けたフィルム(TCP、TAB技術など)を基板71の一辺(もしくはほぼ一辺)にはりつけた構成も含む。つまり、2辺にICが実装あるいは取り付けられていない構成、配置あるいはそれに類似するすべてを意味する。
図9のようにゲートドライバー回路12をソースドライバー回路14の横に配置すると、ゲート信号線17は辺Cの沿って形成し、画面表示領域50まで形成する必要がある。
なお、図9などにおいて太い実線で図示した箇所はゲート信号線17が並列して形成した箇所を示している。したがって、bの部分(画面下部)は走査信号線の本数分のゲート信号線17が並列して形成され、aの部分(画面上部)はゲート信号線17が1本形成されている。
C辺に形成するゲート信号線17のピッチは5μm以上12μm以下にする。
5μm未満では隣接ゲート信号線に寄生容量の影響によりノイズが乗ってしまう。実験によれば7μm以下で寄生容量の影響が顕著に発生する。さらに5μm未満では表示画面にビート状などの画像ノイズが激しく発生する。特にノイズの発生は画面の左右で異なり、このビート状などの画像ノイズを低減することは困難である。また、低減12μmを越えると表示パネルの額縁幅Dが大きくなりすぎ実用的でない。
前述の画像ノイズを低減するためには、ゲート信号線17を形成した部分の下層あるいは上層に、グラントパターン(一定電圧に電圧固定あるいは全体として安定した電位に設定されている導電パターン)を配置することにより低減できる。また、別途設けたシールド板(シールド箔(一定電圧に電圧固定あるいは全体として安定した電位に設定されている導電パターン))をゲート信号線17上に配置すればよい。
図9のC辺のゲート信号線17はITO電極で形成してもよいが、低抵抗化するため、ITOと金属薄膜とを積層して形成することが好ましい。また、金属膜で形成することが好ましい。ITOと積層する場合は、ITO上にチタン膜を形成し、その上にアルミニウムあるいはアルミニウムとモリブデンの合金薄膜を形成する。もしくはITO上にクロム膜を形成する。金属膜の場合は、アルミニウム薄膜、クロム薄膜で形成する。以上の事項は本発明の他の実施例でも同様である。
なお、図9などにおいて、ゲート信号線17などは表示領域の片側に配置するとしたがこれに限定するものではなく、両方に配置してもよい。たとえば、ゲート信号線17aを表示領域50の右側に配置(形成)し、ゲート信号線17bを表示領域50の左側に配置(形成)してもよい。以上の事項は他の実施例でも同様である。
また、ソースドライバーIC14とゲートドライバーIC12とを1チップ化してもよい。1チップ化すれば、表示パネルへのICチップの実装が1個で済む。したがって、実装コストも低減できる。また、1チップドライバーIC内で使用する各種電圧も同時に発生することができる。
なお、ソースドライバーIC14、ゲートドライバーIC12はシリコンなどの半導体ウェハで作製し、表示パネルに実装するとしたがこれに限定するものではなく、低温ポリシリコン技術、高温ポリシリコン技術により表示パネル82に直接形成してもよいことは言うまでもない。
図1などで図示した構成ではEL素子15のトランジスタ11aを介してVdd電位に接続されている。しかし、各色を構成する有機ELの駆動電圧が異なるという問題がある。たとえば、単位平方センチメートルあたり0.01(A)の電流を流した場合、青(B)ではEL素子の端子電圧は5(V)であるが、緑(G)および赤(R)では9(V)である。つまり、端子電圧がBとG、Rで異なる。したがって、BとG、Rでは保持するトランジスタ11aのソース−ドレイン電圧(SD電圧)が異なる。そのため、各色でトランジスタのソース−ドレイン電圧(SD電圧)間オフリーク電流が異なることになる。オフリーク電流が発生し、かつオフリーク特性が各色で異なると、色バランスのずれた状態でフリッカが発生する、発光色に相関してガンマ特性がずれるという複雑な表示状態をなる。
この課題に対応するため、少なくともR、G、B色のうち、1つのカソード電極の電位を他色のカソード電極の電位と異ならせるように構成している。もしくはR、G、B色のうち、1つのVddの電位を他色のVddの電位と異ならせるように構成している。
R、G、BのEL素子15の端子電圧は極力一致させることが好ましいことは言うまでもない。少なくとも、白ピーク輝度を表示しており、色温度が6000K以上9000K以下の範囲で、R、G、BのEL素子の端子電圧は10(V)以下となるように材料あるいは構造選定をする必要がある。また、R、G、Bののうち、EL素子の最大の端子電圧と最小の端子電圧との差は、2.5(V)以内にする必要がある。さらに好ましくは1.5(V)以下にする必要がある。なお、以上の実施例では、色はRGBとしたがこれに限定するものではない。このことは後に説明する。
また、色ムラの補正も必要である。これは、各色のEL材料を塗り分けるため、膜厚のバラツキ、特性のバラツキによって発生する。これを補正するため、30%もしくは70%の輝度で白ラスター表示を行い、表示領域50内の各色の面内分布を測定する。面内分布は少なくとも30画素に1ポイントずつは測定する。この測定データをメモリーからなるテーブルに保存し、この保存されたデータを使用して、入力画像データを補正して表示画面50に表示するように構成する。
なお、画素は、R、G、Bの3原色としたがこれに限定するものではなく、シアン、イエロー、マゼンダの3色でもよい。また、Bとイエローの2色でもよい。もちろん、単色でもよい。また、R、G、B、シアン、イエロー、マゼンダの6色でもよい。R、G、B、シアン、マゼンダの5色でもよい。これらはナチュラルカラーとして色再現範囲が拡大し良好な表示を実現できる。その他、R、G、B、白の4色でもよい。R、G、B、シアン、イエロー、マゼンダ、黒、白の7色でもよいまた、白色発光の画素を表示領域50全体に形成(作製)し、RGBなどのカラーフィルターで3原色表示としてもよい。この場合は、EL層に各色の発光材料を積層して形成すればよい。また、1画素をBとイエローのように塗り分けても良い。以上のように本発明のEL表示装置は、RGBの3原色でカラー表示を行うものに限定されるものではない。
有機EL表示パネルのカラー化には主に三つの方式があり、色変換方式はこのうちの一つである。発光層として青色のみの単層を形成すればよく、フルカラー化に必要な残りの緑色と赤色は、青色光から色変換によって作り出す。したがって、RGBの各層を塗り分ける必要がない、RGBの各色の有機EL材料をそろえる必要がないという利点がある。色変換方式は、塗り分け方式のようは歩留まり低下がない。本発明のEL表示パネルなどはこのいずれの方式でも適用される。
また、3原色の他に、白色発光の画素を形成してもよい。白色発光の画素はR、G、B発光の構造を積層することのより作製(形成または構成)することにより実現できる。1組の画素は、RGBの3原色と、白色発光の画素16Wからなる。白色発光の画素を形成することにより、白色のピーク輝度が表現しやすくなる。したがって、輝き感のある画像表示実現できる。
RGBなどの3原色を1組の画素をする場合であっても、各色の画素電極の面積は異ならせることが好ましい。もちろん、各色の発光効率がバランスよく、色純度もバランスがよければ、同一面積でもかまわない。しかし、1つまたは複数の色のバランスが悪ければ、画素電極(発光面積)を調整することが好ましい。
各色の電極面積は電流密度を基準に決定すればよい。つまり、色温度が6000K(ケルビン)以上9000K以下の範囲で、ホワイトバランスを調整した時、各色の電流密度の差が±30%以内となるようにする。さらに好ましくは±15%以内となるようにする。たとえば、電流密度が100A/平方メーターをすれば、3原色がいずれも70A/平方メーター以上130A/平方メーター以下となるようにする。さらに好ましくは、3原色がいずれも85A/平方メーター以上115A/平方メーター以下となるようにする。
また、隣接した画素行で、3原色の配置が異なるように配置することが好ましい。たとえば、偶数行目が、左からR、G、Bの配置であれば、奇数行目はB、G、Rの配置とする。このように配置することにより、少ない画素数でも、画像の斜め方向の解像度が改善される。さらに、1行目を左からR、G、B、R、G、Bの配置とし、2行目をG、B、R、G、B、Rの配置とし、3行目をB、R、G、B、R、Gの配置とするように、3画素行以上で、画素配置を異ならせてもよい。もちろん、R、G、Bの画素配置もしくは、シアン、イエロー、マゼンダなどの色配置は、デルタ配置(1/2画素ずらす配置)としてもよいことは言うまでもない。
有機EL15は自己発光素子である。この発光による光がスイッチング素子としてのトランジスタに入射するとホトコンダクタ現象(ホトコン)が発生する。
ホトコンとは、光励起によりトランジスタなどのスイッチング素子のオフ時でのリーク(オフリーク)が増える現象を言う。
この課題に対処するため、本発明ではゲートドライバー12(場合によってはソースドライバー14)の下層、画素トランジスタ11の下層の遮光膜を形成している。遮光膜はクロムなどの金属薄膜で形成し、その膜厚は50nm以上150nm以下にする。膜厚が薄いと遮光効果が乏しく、厚いと凹凸が発生して上層のトランジスタ11A1のパターニングが困難になる。
遮光膜上に20以上100nm以下の無機材料からなる平滑化膜を形成する。
この遮光膜のレイヤーを用いて蓄積容量19の一方の電極を形成してもよい。この場合、平滑膜は極力薄く作り蓄積容量の容量値を大きくすることが好ましい。
また遮光膜をアルミで形成し、陽極酸化技術を用いて酸化シリコン膜を遮光膜の表面に形成し、この酸化シリコン膜を蓄積容量19の誘電体膜として用いてもよい。平滑化膜上にはハイアパーチャ(HA)構造の画素電極が形成される。
ドライバー回路12などは裏面だけでなく、表面からの光の進入も抑制するべきである。ホトコンの影響により誤動作するからである。したがって、本発明では、カソード電極が金属膜の場合は、ドライバー12などの表面にもカソード電極を形成し、この電極を遮光膜として用いている。
しかし、ドライバー12の上にカソード電極を形成すると、このカソード電極からの電界によるドライバーの誤動作あるいはカソード電極とドライバー回路の電気的接触が発生する可能性がある。この課題に対処するため、本発明ではドライバー回路12などの上に少なくとも1層、好ましくは複数層の有機EL膜を画素電極上の有機EL膜形成と同時に形成する。
基本的に有機EL膜は絶縁物であるから、ドライバー上に有機EL膜を形成することにより、カソードとドライバー間が隔離される。したがって、前述の課題を解消することができる。
各画素トランジスタ11の端子間あるいはトランジスタ11と信号線とが短絡すると、EL素子15が常時、点灯する輝点となる場合がある。この輝点は視覚的にめだつので黒点化(非点灯)する必要がある。輝点に対しては、該当画素16を検出し、コンデンサ19にレーザー光を照射してコンデンサの端子間を短絡させる。したがって、コンデンサ19には電荷を保持できなくなるので、トランジスタ11aは電流を流さなくすることができる。
なお、レーザー光を照射する位置にあたる。カソード膜を除去しておくことが望ましい。レーザー照射により、コンデンサ19の端子電極とカソード膜とがショートすることを防止するためである。
画素16のトランジスタ11の欠陥は、ドライバーIC14などにも影響を与える。例えば、図56では駆動トランジスタ11aにソース−ドレイン(SD)ショート562が発生していると、パネルのVdd電圧がソースドライバーIC14に印加される。したがって、ソースドライバーIC14の電源電圧は、パネルの電源電圧Vddと同一かもしくは高くしておくことが好ましい。なお、ソースドライバーIC14で使用する基準電流は電子ボリウム561で調整できるように構成しておくことが好ましい。
トランジスタ11aにSDショート562が発生していると、EL素子15に過大な電流が流れる。つまり、EL素子15が常時点灯状態(輝点)となる。輝点は欠陥として目立ちやすい。たとえば、図56において、トランジスタ11aのソース−ドレイン(SD)ショート562が発生していると、トランジスタ11aのゲート(G)端子電位の大小に関わらず、Vdd電圧からEL素子15に電流が常時流れる(トランジスタ11dがオンの時)。したがって、輝点となる。
一方、トランジスタ11aにSDショート562が発生していると、トランジスタ11cがオン状態の時、Vdd電圧がソース信号線18に印加されソースドライバー14にVdd電圧が印加される。もし、ソースドライバー14の電源電圧がVdd以下であれば、耐圧を越えて、ソースドライバー14が破壊される恐れがある。そのため、ソースドライバー14の電源電圧はVdd電圧(パネルの高い方の電圧)以上にすることが好ましい。
トランジスタ11aのSDショート562などは、点欠陥にとどまらず、パネルのソースドライバー回路14を破壊につながる恐れがあり、また、輝点は目立つためパネルとしては不良となる。したがって、図56のトランジスタ11aとEL素子15間を接続する配線を切断し、輝点を黒点欠陥にする必要がある。この切断には、レーザー光などの光学手段を用いて切断することがよい。なお、光学手段とはレーザーに限定されるものではなく、キセノンランプなどから発生する光を集光し、この集光した光で配線を切断する方式でもよい。また、切断箇所にサンドブラスト方式で切断(微粒子の砂を吹き付け、切断する)する方法を採用してもよい。つまり、切断手段としては何を用いても良い。しかし、レーザーなどの光学手段を用いる方法は切断箇所に非接触で加工を行うことができ好ましい。
なお、レーザー光は連続方式のものよりは、Qスイッチを用いたパルス発振のものを採用することが好ましい。また、切断箇所には複数のレーザーパルスが照射されるようにする。そして、レーザーのパルス間隔は0.1msec以上100msec以下にすることが好ましい。特に1msec以上10msec以下にすることが好ましい。この間隔では、先に照射したレーザー光による加工箇所の溶融状態が継続しており、良好な切断あるいは加工が実施できるからである。また、レーザー光の波長は1μm前後が好ましい。この波長のレーザーとしてはYAGレーザーが例示される。もちろん、他のレーザーでもよい。たとえば、炭酸ガスレーザー、エキシマレーザー、ネオンヘリウムレーザーなどが例示される。
なお、以上の実施例は配線を切断させるとしたが、黒表示するためにはこれに限定されるものではない。たとえば、図1でもわかるように、トランジスタ11aの電源Vddが、トランジスタ11aのゲート(G)端子に常時印加されるように修正してもよい。たとえば、コンデンサ19の2つの電極間をショートさせれば、Vdd電圧がトランジスタ11aのゲート(G)端子に印加されるようになる。したがって、トランジスタ11aは完全にオフ状態になり、EL素子15に電流を流さなくすることができる。これば、コンデンサ19にレーザー光を照射することによりコンデンサ電極をショートできるから、容易に実現できる。また、実際には、画素電極の下層にVdd配線が配置されているから、Vdd配線と画素電極とにレーザー光を照射することにより、画素の表示状態を制御(修正)することができる。
その他、トランジスタ11aのSD間(チャンネル)をオープンにすることでも実現できる。簡単にはトランジスタ11aにレーザー光を照射し、トランジスタ11aのチャンネルをオープンにする。同様に、トランジスタ11dのチャンネルをオープンにしてもよい。もちろん、トランジスタ11bのチャンネルをオープンしても該当画素16が選択されないから、黒表示となる。
画素16を黒表示するためには、EL素子15を劣化させてもよい。たとえば、レーザー光をEL層15に照射し、EL層15を物理的にあるいは化学的に劣化させ、発光しないようにする(常時黒表示)。レーザー光の照射によりEL層15を加熱し、容易に劣化させることができる。また、エキシマレーザーを用いれば、EL膜15の化学的変化を容易に行うことができる。
なお、以上の実施例は、図1に図示した画素構成を例示したが、本発明はこれに限定するものではない。レーザー光を用いて配線あるいは電極をオープンあるいはショートさせることは、カレントミラーなどの電流駆動方式の画素構成あるいは図62、図51などで図示する電圧駆動の画素構成であっても適用できることは言うまでもない。
カソード(もしくはアノード)電極が透明電極の場合、画素電極を反射タイプとし共通電極を透明電極(ITO、IZOなど)にする光上取り出しの構造(ガラス基板71側から光を取り出すのは下取出し、EL膜蒸着面から光を取り出すのが上取り出し)の場合は、透明電極のシート抵抗値が問題となる。透明電極は高抵抗であるが、有機ELのカソードには高い電流密度で電流を流す必要がある。しがたって、ITO膜の単層でカソード電極を形成すると発熱により加熱状態となったり、表示画面に極度の輝度傾斜が発生したりする。
この課題に対応するため、カソード電極の表面に金属薄膜からなる低抵抗化配線を形成すればよい。低抵抗化配線は液晶表示パネルのブラックマトリックス(BM)と同様の構成(クロムまたはアルミ材料で50nm〜200nmの膜厚)で、かつ同様の位置(画素電極間、ドライバー12の上など)である。しかし、有機ELではBMを形成する必要はないから機能は全く異なる。なお、低抵抗化配線は透明電極の表面に限定するものではなく、裏面(有機EL膜と接する面)に形成してもよい。また、BM状に形成した金属膜として、Mg・Ag、Mg・Li、Al・Liなどの合金あるいは積層構造体など、アルミニウム、マグネシウム、インジウム、銅または各々の合金等を用いてもよい。なお、BM上には腐食などを防止するため、さらにITO、IZO膜を積層し、また、SiNx、SiO2などの無機薄膜、あるいはポリイミドなどの有機薄膜を形成する。
また、EL膜の蒸着面から光を取り出す場合(上取り出し)の場合は、有機EL膜15上のMg−Al膜を形成し、その上にITO、IZO膜を形成することが好ましい。また、有機EL膜15上のMg−Al膜を形成し、その上にブラックマトリックス(液晶表示パネルのようなブラックマトリックス)を形成することが好ましい。このブラックマトリックスはクロム、Al、Ag、Au、Cuなどで形成し、この上に、SiO2、SiNxなどの無機絶縁膜、ポリエステル、アクリルなどの有機絶縁膜からなる保護膜を形成することが好ましい。さらに、この保護膜上に、反射防止膜(AIRコート)を形成する。
AIRコートは3層の構成あるいは2層構成がある。3層構成の場合は酸化アルミニウム(Al2O3)を光学的膜厚がnd=λ/4、ジルコニウム(ZrO2)をnd1=λ/2、フッ化マグネシウム(MgF2)をnd1=λ/4積層して形成する。通常、λとして520nmもしくはその近傍の値として薄膜は形成される。
2層構成の場合は一酸化シリコン(SiO)を光学的膜厚nd1=λ/4とフッ化マグネシウム(MgF2)をnd1=λ/4、もしくは酸化イットリウム(Y2O3)とフッ化マグネシウム(MgF2)をnd1=λ/4積層して形成する。
1層の場合は、フッ化マグネシウム(MgF2)をnd1=λ/2積層して形成する。
なお、下取り出しの場合であっても、カソード電極106の金属膜の透過率を高くすることは効果がある。基板71側から表示画像を見る構成であっても、金属膜の透過率を高いため、写り込みが減少するからである。写り込みが減少すれば、円偏光板(位相板)108は不要となる。したがって、上取り出しよりも光取り出し効率が向上する場合がある。金属膜の透過率は、60%以上90%以下にすることが好ましい。特に70%以上90%以下にすることが好ましい。60%以下であるとカソード電極のシート抵抗値が低くなる。しかし、写り込みが大きくなる。逆に90%以上ではカソード電極のシート抵抗値が高くなる。したがって、表示画像の輝度傾斜が大きくなる。
金属膜の透過率を高くするにはAl膜を薄く形成する。厚みは20nm以上100nm以下に形成する。その上にITO、IZO膜を形成することが好ましい。また、Al膜上にブラックマトリックスを形成することが好ましい。このブラックマトリックスはクロム、Al、Ag、Au、Cuなどで形成し、この上に、SiO2、SiNxなどの無機絶縁膜、ポリエステル、アクリルなどの有機絶縁膜からなる保護膜を形成することが好ましい。さらに、この保護膜上に、反射防止膜(AIRコート)を形成することが好ましい。
なお、EL膜15または画素電極105は、円弧状に限定するものではなく、三角錐状、円錐状、サインカーブ状でもよく、また、これらを組み合わせた構造でもよい。また、1画素に微細な円弧上、三角錐状、円錐状、サインカーブ状が形成されたり、これらが組み合わされたり、もしくは、ランダムな凹凸が形成された構成であっても良い。
画素16のトランジスタ11を構成する半導体膜は、低温ポリシリコン技術において、レーザーアニ−ルにより形成するのが一般的である。このレーザーアニ−ルの条件のバラツキがトランジスタ11特性のバラツキとなる。しかし、1画素16内のトランジスタ11の特性が一致していれば、図1などの電流プログラムを行う方式では、所定の電流がEL素子15に流れるように駆動することができる。この点は、電圧プログラムにない利点である。レーザーとしてはエキシマレーザーを用いることが好ましい。
なお、本発明において、半導体膜の形成は、レーザーアニ−ル方法に限定するものではなく、熱アニ−ル方法、固相(CGS)成長による方法でもよい。その他、低温ポリシリコン技術に限定するものではなく、高温ポリシリコン技術を用いても良いことはいうまでもない。
この課題に対して、本発明では図7に示すように、アニ−ルの時のレーザー照射スポット(レーザー照射範囲)72をソース信号線18に平行に照射する。また、1画素列に一致するようにレーザー照射スポット72を移動させる。もちろん、1画素列に限定するものではなく、たとえば、図72のRGBを1画素16という単位でレーザーを照射してもよい(この場合は、3画素列ということになる)。また、複数の画素に同時に照射してもよい。また、レーザーの照射範囲の移動がオーバーラップしてもよいことは言うまでもない(通常、移動するレーザー光の照射範囲はオーバーラップするのが普通である)。
画素はRGBの3画素で正方形の形状となるように作製されている。したがって、R、G、Bの各画素は縦長の画素形状となる。したがって、レーザー照射スポット72を縦長にしてアニ−ルすることにより、1画素内ではトランジスタ11の特性バラツキが発生しないようにすることができる。また、1つのソース信号線18に接続されたトランジスタ11の特性(モビリティ、Vt、S値など)を均一にすることができる(つまり、隣接したソース信号線18のトランジスタ11とは特性が異なる場合があるが、1つのソース信号線に接続されたトランジスタ11の特性はほぼ等しくすることができる)。
一般的にレーザー照射スポット72の長さは10インチというように固定値である。このレーザー照射スポット72を移動させるのであるから、1つのレーザー照射スポット72を移動できる範囲内におさまるようにパネルを配置する必要がある(つまり、パネルの表示領域50の中央部でレーザー照射スポット72が重ならないよういする)。
図7の構成では、レーザー照射スポット72の長さの範囲内に3つのパネルが縦に配置されるように形成されている。レーザー照射スポット72を照射するアニ−ル装置はガラス基板74の位置決めマーカー73a、73bを認識(パターン認識による自動位置決め)してレーザー照射スポット72を移動させる。位置決めマーカー73の認識はパターン認識装置で行う。アニ−ル装置(図示せず)は位置決めマーカー73を認識し、画素列の位置をわりだす(レーザー照射範囲72がソース信号線18と平行になるようにする)。画素列位置に重なるようにレーザー照射スポット72を照射してアニ−ルを順次行う。
図7で説明したレーザーアニ−ル方法(ソース信号線18に平行にライン状のレーザースポットを照射する方式)は、有機EL表示パネルの電流プログラム方式の時に特に採用することが好ましい。なぜならば、ソース信号線に平行方向にトランジスタ11の特性が一致しているためである(縦方向に隣接した画素トランジスタの特性が近似している)。そのため、電流駆動時にソース信号線の電圧レベルの変化が少なく、電流書き込み不足が発生しにくい。
たとえば、白ラスター表示であれば、隣接した各画素のトランジスタ11aに流す電流はほぼ同一のため、ソースドライバーIC14から出力する電流振幅の変化が少ない。もし、図1のトランジスタ11aの特性が同一であり、各画素に電流プログラムする電流値が画素列で等しいのであれば、電流プログラム時のソース信号線18の電位は一定である。したがって、ソース信号線18の電位変動は発生しない。1つのソース信号線18に接続されたトランジスタ11aの特性がほぼ同一であれば、ソース信号線18の電位変動は小さいことになる。このことは、図38など他電流プログラム方式の画素構成でも同一である(つまり、はの製造方法を適用することが好ましい)。
また、図27、図30などで説明する複数の画素行を同時書き込みする方式で均一が画像表示(主としてトランジスタ特性のばらつきに起因する表示ムラが発生しにくいからである)を実現できる。図27などは複数画素行同時に選択するから、隣接した画素行のトランジスタが均一であれば、縦方向のトランジスタ特性ムラはドライバー回路14で吸収できる。
なお、図7では、ソースドライバー回路14は、ICチップを積載するように図示しているが、これに限定するものではなく、ソースドライバー回路14を画素16と同一プロセスで形成してもよいことは言うまでもない。
以下、図1の画素構成について、その駆動方法について説明をする。図1に示すように、ゲート信号線17aは行選択期間に導通状態(ここでは図1のトランジスタ11がpチャネルトランジスタであるためローレベルで導通となる)となり、ゲート信号線17bは非選択期間時に導通状態とする。
ソース信号線18には寄生容量(図示せず)が存在する。寄生容量は、ソース信号線18とゲート信号線17とのクロス部の容量、トランジスタ11b、11cのチャンネル容量などにより発生する。
ソース信号線18の電流値変化に要する時間tは浮遊容量の大きさをC、ソース信号線の電圧をV、ソース信号線に流れる電流をIとするとt=C・V/Iであるため電流値を10倍大きくできることは電流値変化に要する時間が10分の1近くまで短くできる。またはソース容量が10倍になっても所定の電流値に変化できるということを示す。従って、短い水平走査期間内に所定の電流値を書きこむためには電流値を増加させることが有効である。
入力電流を10倍にすると出力電流も10倍となり、ELの輝度が10倍となるため所定の輝度を得るために、図1のトランジスタ17dの導通期間を従来の10分の1とし、発光期間を10分の1とすることで、所定輝度を表示するようにした。
つまり、ソース信号線18の寄生容量の充放電を十分に行い、所定の電流値を画素16のトランジスタ11aにプログラムを行うためには、ソースドライバー14から比較的大きな電流を出力する必要がある。しかし、このように大きな電流をソース信号線18に流すとこの電流値が画素にプログラムされてしまい、所定の電流に対し大きな電流がEL素子15に流れる。たとえば、10倍の電流でプログラムすれば、当然、10倍の電流がEL素子15に流れ、EL素子15は10倍の輝度で発光する。所定の発光輝度にするためには、EL素子15に流れる時間を1/10にすればよい。このように駆動することにより、ソース信号線18の寄生容量を十分に充放電できるし、所定の発光輝度を得ることができる。
なお、10倍の電流値を画素のトランジスタ11a(正確にはコンデンサ19の端子電圧を設定している)に書き込み、EL素子15のオン時間を1/10にするとしたがこれは一例である。場合によっては、10倍の電流値を画素のトランジスタ11aに書き込み、EL素子15のオン時間を1/5にしてもよい。逆に10倍の電流値を画素のトランジスタ11aに書き込み、EL素子15のオン時間を1/2倍にする場合もあるであろう。
本発明は、画素への書き込み電流を所定値以外の値にし、EL素子15に流れる電流を間欠状態にして駆動することに特徴がある。本明細書では説明を容易にするため、N倍の電流値を画素のトランジスタ11に書き込み、EL素子15のオン時間を1/N倍にするとして説明する。しかし、これに限定するものではなく、N1倍の電流値を画素のトランジスタ11に書き込み、EL素子15のオン時間を1/N2倍(N1とN2とは異なる)でもよいことは言うまでもない。なお、間欠する間隔は等間隔に限定するものではない。たとえば、ランダムでもよい(全体として、表示期間もしくは非表示期間が所定値(一定割合)となればよい)。また、RGBで異なっていてもよい。つまり、白(ホワイト)バランスが最適になるように、R、G、B表示期間もしくは非表示期間が所定値(一定割合)となるように調整(設定)すればよい また、説明を容易にするため、1/Nを1F(1フィールドまたは1フレーム)を基準にしてこの1Fを1/Nにするとして説明する。しかし、1画素行が選択され、電流値がプログラムされる時間(通常、1水平走査期間(1H))があるし、また、走査状態によっては誤差も生じる。したがって、以上の説明はあくまでも説明を容易にするための便宜状の問題だけであり、これに限定するものではない。
有機(無機)EL表示装置は、CRTのように電子銃で線表示の集合として画像を表示するディスプレイとは表示方法が基本的に異なる点にも課題がある。つまり、EL表示装置では、1F(1フィールドあるいは1フレーム)の期間の間は、画素に書き込んだ電流(電圧)を保持する。そのため、動画表示を行うと表示画像の輪郭ぼけが発生するという課題が発生する。
本発明では、1F/Nの期間の間だけ、EL素子15に電流を流し、他の期間(1F(N−1)/N)は電流を流さない。この駆動方式を実施し画面の一点を観測した場合を考える。この表示状態では1Fごとに画像データ表示、黒表示(非点灯)が繰り返し表示される。つまり、画像データ表示状態が時間的に飛び飛び表示(間欠表示)状態となる。動画データ表示を、この間欠表示状態でみると画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、CRTに近い動画表示を実現することができる。また、間欠表示を実現するが、回路のメインクロックは従来と変わらない。したがって、回路の消費電力が増加することもない。
液晶表示パネルの場合は、光変調をする画像データ(電圧)は液晶層に保持される。したがって、黒挿入表示を実施しようとすると液晶層に印加しているデータを書き換える必要がある。そのため、ソースドライバーIC14の動作クロックを高くし、画像データを黒表示データとを交互にソース信号線18に印加する必要がある。したがって、黒挿入(黒表示などの間欠表示)を実現しょうとすると回路のメインクロックをあげる必要がある。また、時間軸伸張を実施するための画像メモリーも必要になる。
図1、図2、図38などに示す本発明のEL表示パネルの画素構成では、画像データはコンデンサ19に保持されている。このコンデンサ19の端子電圧に対応する電流をEL素子15に流す。したがって、画像データは液晶表示パネルのように光変調層に保持されているのではない。
本発明はスイッチングのトランジスタ11d、あるいはトランジスタ11eなどをオンオフさせるだけでEL素子15に流す電流を制御する。つまり、EL素子15に流れる電流Iwをオフしても、画像データはそのままコンデンサ19の保持されている。したがって、次のタイミングでスイッチング素子11dなどをオンさせ、EL素子15に電流を流せば、その流れる電流は前に流れていた電流値と同一である。本発明では黒挿入(黒表示などの間欠表示)を実現しょうとすると際においても回路のメインクロックをあげる必要がない。また、時間軸伸張を実施する必要もないための画像メモリーも不要である。また、有機EL素子15は電流を印加してから発光するまでの時間が短く高速応答である。そのため、動画表示に適し、さらに間欠表示を実施することのより従来のデータ保持型の表示パネル(液晶表示パネル、EL表示パネルなど)の問題である動画表示の問題を解決できる。
さらに、大型の表示装置でソース容量が大きくなる場合はソース電流を10倍以上にしてやればよい。一般にソース電流値をN倍にした場合、ゲート信号線17b(トランジスタ11d)の導通期間を1F/Nとすればよい。これによりテレビ、モニター用の表示装置などにも適用が可能である。
以下、図面を参照しながら、本発明の駆動方法についてさらに詳しく説明をする。ソース信号線18の寄生容量は、隣接したソース信号線18間の結合容量、ソースドライブIC(回路)14のバッファ出力容量、ゲート信号線17とソース信号線18とのクロス容量などにより発生する。この寄生容量は通常10pF以上となる。電圧駆動の場合は、ドライバーIC14からは低インピーダンスで電圧がソース信号線18に印加されるため、寄生容量が多少大きくとも駆動では問題とならない。
しかし、電流駆動では特に黒レベルの画像表示では5nA以下の微小電流で画素のコンデンサ19をプログラムする必要がある。したがって、寄生容量が所定値以上の大きさで発生すると、1画素行にプログラムする時間(通常、1H以内、ただし、2画素行を同時に書き込む場合もあるので1H以内に限定されるものではない。)内に寄生容量を充放電することができない。1H期間で充放電できなれば、画素への書き込み不足となり、解像度がでない。
図1の画素構成の場合、図3(a)に示すように、電流プログラム時は、プログラム電流Iwがソース信号線18に流れる。この電流Iwがトランジスタ11aを流れ、Iwを流す電流が保持されるように、コンデンサ19に電圧設定(プログラム)される。このとき、トランジスタ11dはオープン状態(オフ状態)である。
次に、EL素子15に電流を流す期間は図3(b)のように、トランジスタ11c、11bがオフし、トランジスタ11dが動作する。つまり、ゲート信号線17aにオフ電圧(Vgh)が印加され、トランジスタ11b、11cがオフする。一方、ゲート信号線17bにオン電圧(Vgl)が印加され、トランジスタ11dがオンする。
今、電流I1が本来流す電流(所定値)のN倍であるとすると、図3(b)のEL素子15に流れる電流もIwとなる。したがって、所定値の10倍の輝度でEL素子15は発光する。つまり、図12に図示するように、倍率Nを高くするほど、表示パネルの表示輝度Bも高くなる。したがって、倍率と輝度とは比例関係となる。逆には、1/Nと駆動することにより、輝度と倍率とは反比例の関係となる。
そこで、トランジスタ11dを本来オンする時間(約1F)の1/Nの期間だけオンさせ、他の期間(N−1)/N期間はオフさせれば、1F全体の平均輝度は所定の輝度となる。この表示状態は、CRTが電子銃で画面を走査しているのと近似する。異なる点は、画像を表示している範囲が画面全体の1/N(全画面を1とする)が点灯している点である(CRTでは、点灯している範囲は1画素行(厳密には1画素である)。
本発明では、この1F/Nの画像表示領域53が図13(b)に示すように画面50の上から下に移動する。本発明では、1F/Nの期間の間だけ、EL素子15に電流が流れ、他の期間(1F・(N−1)/N)は電流を流れない。したがって、各画素は間欠表示となる。しかし、人間の目には残像により画像が保持された状態となるので、全画面が均一に表示されているように見える。
なお、図13に図示するように、書き込み画素行51aは非点灯表示52aとする。しかし、これは、図1、図2などの画素構成の場合である。図38などで図示するカレントミラーの画素構成では、書き込み画素行51aは点灯状態としてもよい。しかし、本明細書では、説明を容易にするため、主として、図1の画素構成を例示して説明をする。また、図13、図16などの所定駆動電流Iwよりも大きい電流でプログラムし、間欠駆動する駆動方法をN倍パルス駆動と呼ぶ。
この表示状態では1Fごとに画像データ表示、黒表示(非点灯)が繰り返し表示される。つまり、画像データ表示状態が時間的に飛び飛び表示(間欠表示)状態となる。液晶表示パネル(本発明以外のEL表示パネル)では、1Fの期間、画素にデータが保持されているため、動画表示の場合は画像データが変化してもその変化に追従することができず、動画ボケとなっていた(画像の輪郭ボケ)。
しかし、本発明では画像を間欠表示するため、画像の輪郭ぼけがなくなり良好な表示状態を実現できる。つまり、CRTに近い動画表示を実現することができる。
このタイミングチャートを図14に図示する。なお、本発明などにおいて、特に断りがない時の画素構成は図1であるとする。図14でわかるように、各選択された画素行(選択期間は、1Hとしている)において、ゲート信号線17aにオン電圧(Vgl)が印加されている時(図14(a)を参照)には、ゲート信号線17bにはオフ電圧(Vgh)が印加されている(図14(b)を参照)。
また、この期間は、EL素子15には電流が流れていない(非点灯状態)。選択されていない画素行において、ゲート信号線17aにオフ電圧(Vgh)が印加され、ゲート信号線17bにはオン電圧(Vgl)が印加されている。また、この期間は、EL素子15に電流が流れている(点灯状態)。また、点灯状態では、EL素子15は所定のN倍の輝度(N・B)で点灯し、その点灯期間は1F/Nである。したがって、1Fを平均した表示パネルの表示輝度は、(N・B)×(1/N)=B(所定輝度)となる。
図15は、図14の動作を各画素行に適用した実施例である。ゲート信号線17に印加する電圧波形を示している。電圧波形はオフ電圧をVgh(Hレベル)とし、オン電圧をVgl(Lレベル)としている。(1)(2)などの添え字は選択している画素行番号を示している。
図15において、ゲート信号線17a(1)が選択され(Vgl電圧)、選択された画素行のトランジスタ11aからソースドライバー14に向かってソース信号線18にプログラム電流が流れる。このプログラム電流は所定値のN倍(説明を容易にするため、N=10として説明する。もちろん、所定値とは画像を表示するデータ電流であるから、白ラスター表示などでない限り固定値ではない。
)である。したがって、コンデンサ19には10倍に電流がトランジスタ11aに流れるようにプログラムされる。画素行(1)が選択されている時は、図1の画素構成ではゲート信号線17b(1)はオフ電圧(Vgh)が印加され、EL素子15には電流が流れない。
1H後には、ゲート信号線17a(2)が選択され(Vgl電圧)、選択された画素行のトランジスタ11aからソースドライバー14に向かってソース信号線18にプログラム電流が流れる。このプログラム電流は所定値のN倍(説明を容易にするため、N=10として説明する)である。したがって、コンデンサ19には10倍に電流がトランジスタ11aに流れるようにプログラムされる。画素行(2)が選択されている時は、図1の画素構成ではゲート信号線17b(2)はオフ電圧(Vgh)が印加され、EL素子15には電流が流れない。しかし、先の画素行(1)のゲート信号線17a(1)にはオフ電圧(Vgh)が印加され、ゲート信号線17b(1)にはオン電圧(Vgl)が印加されるため、点灯状態となっている。
次の1H後には、ゲート信号線17a(3)が選択され、ゲート信号線17b(3)はオフ電圧(Vgh)が印加され、画素行(3)のEL素子15には電流が流れない。しかし、先の画素行(1)(2)のゲート信号線17a(1)(2)にはオフ電圧(Vgh)が印加され、ゲート信号線17b(1)(2)にはオン電圧(Vgl)が印加されるため、点灯状態となっている。
以上の動作を1Hの同期信号に同期して画像を表示していく。しかし、図15の駆動方式では、EL素子15には10倍の電流が流れる。したがって、表示画面50は約10倍の輝度で表示される。もちろん、この状態で所定の輝度表示を行うためには、プログラム電流を1/10にしておけばよいことは言うまでもない。しかし、1/10の電流であれば寄生容量などにより書き込み不足が発生するため、高い電流でプログラムし、黒画面52挿入により所定の輝度を得るのは本発明の基本的な主旨である。
なお、本発明の駆動方法において、所定電流よりも高い電流がEL素子15に流れるようにし、ソース信号線18の寄生容量を十分に充放電するという概念である。つまり、EL素子15にN倍の電流を流さなくともよい。たとえば、EL素子15に並列に電流経路を形成し(ダミーのEL素子を形成し、このEL素子は遮光膜を形成して発光させないなど)、ダミーEL素子とEL素子15に分流して電流を流しても良い。たとえば、信号電流が0.2μAのとき、プログラム電流を2.2μAとして、トランジスタ11aには2.2μAを流す。この電流のうち、信号電流0.2μAをEL素子15に流して、2μAをダミーのEL素子に流すなどの方式が例示される。
以上のように構成することにより、ソース信号線18に流す電流をN倍に増加させることにより、駆動トランジスタ11aにN倍の電流が流れるようにプログラムすることができ、かつ、電流EL素子15には、N倍よりは十分小さい電流をながることができることになる。以上の方法では、図5に図示するように、非点灯領域52を設けることなく、全表示領域50を画像表示領域53とすることができる。
図13(a)は表示画像50への書き込み状態を図示している。図13(a)において、51aは書き込み画素行である。ソースドライバーIC14から各ソース信号線18にプログラム電流が供給される。なお、図13などでは1H期間に書き込む画素行は1行である。しかし、何ら1Hに限定するのものではなく、0.5H期間でも、2H期間でもよい。また、ソース信号線18にプログラム電流を書き込むとしたが、本発明は電流プログラム方式に限定するものではなく、ソース信号線18に書き込まれるのは電圧である電圧プログラム方式でもよい。
図13(a)において、ゲート信号線17aが選択されるとソース信号線18に流れる電流がトランジスタ11aにプログラムされる。この時、ゲート信号線17bはオフ電圧が印加されEL素子15には電流が流れない。これは、EL素子15側にトランジスタ11dがオン状態であると、ソース信号線18からEL素子15の容量成分が見え、この容量に影響されてコンデンサ19に十分に正確な電流プログラムができなくなるためである。したがって、図1の構成を例にすれば、図13(b)で示すように電流を書き込まれている画素行は非点灯領域52となる。
今、N(ここでは、先に述べたようにN=10とする)倍の電流でプログラムしたとすれば、画面の輝度は10倍になる。したがって、表示領域50の90%の範囲を非点灯領域52とすればよい。したがって、画像表示領域の水平走査線がQCIFの220本(S=220)とすれば、22本と表示領域53とし、220−22=198本を非表示領域52とすればよい。一般的に述べれば、水平走査線(画素行数)をSとすれば、S/Nの領域を表示領域53とし、この表示領域53をN倍の輝度で発光させる。そして、この表示領域53を画面の上下方向に走査する。したがって、S(N−1)/Nの領域は非点灯領域52とする。
この非点灯領域は黒表示(非発光)である。また、この非発光部52はトランジスタ11dをオフさせることにより実現する。なお、N倍の輝度で点灯させるとしたが、当然のことながら明るさ調整、ガンマ調整によりN倍の値と調整することは言うまでもない。
また、先の実施例で、10倍の電流でプログラムしたとすれば、画面の輝度は10倍になり、表示領域50の90%の範囲を非点灯領域52とすればよいとした。しかし、これは、RGBの画素を共通に非点灯領域52とすることに限定するものではない。例えば、Rの画素は、1/8を非点灯領域52とし、Gの画素は、1/6を非点灯領域52とし、Bの画素は、1/10を非点灯領域52と、それぞれの色により変化させてもよい。また、RGBの色で個別に非点灯領域52(あるいは点灯領域53)を調整できるようにしてもよい。これらを実現するためには、R、G、Bで個別のゲート信号線17bが必要になる。しかし、以上のRGBの個別調整を可能にすることにより、ホワイトバランスを調整することが可能になり、各階調において色のバランス調整が容易になる(図41を参照のこと)。
図13(b)に図示するように、書き込み画素行51aを含む画素行が非点灯領域52とし、書き込み画素行51aよりも上画面のS/N(時間的には1F/N)の範囲を表示領域53とする(書き込み走査が画面の上から下方向の場合、画面を下から上に走査する場合は、その逆となる)。画像表示状態は、表示領域53が帯状になって、画面の上から下に移動する。
図13の表示では、1つの表示領域53が画面の上から下方向に移動する。フレームレートが低いと、表示領域53が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。
この課題に対しては、図16に図示するように、表示領域53を複数に分割するとよい。この分割された総和がS(N−1)/Nの面積となれば、図13の明るさと同等になる。なお、分割された表示領域53は等しく(等分に)する必要はない。また、分割された非表示領域52も等しくする必要はない。
以上のように、表示領域53を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割すればするほど動画表示性能は低下する。
図17はゲート信号線17の電圧波形およびELの発光輝度を図示している。
図17デ明らかなように、ゲート信号線17bをVglにする期間(1F/N)を複数に分割(分割数K)している。つまり、Vglにする期間は1F/(K/N)の期間をK回実施する。このように制御すれば、フリッカの発生を抑制でき、低フレームレートの画像表示を実現できる。また、この画像の分割数も可変できるように構成することが好ましい。たとえば、ユーザーが明るさ調整スイッチを押すことにより、あるいは明るさ調整ボリウムを回すことにより、この変化を検出してKの値を変更してもよい。また、ユーザーが輝度を調整するように構成してもよい。表示する画像の内容、データにより手動で、あるいは自動的に変化させるように構成してもよい。
なお、図17などにおいて、ゲート信号線17bをVglにする期間(1F/N)を複数に分割(分割数K)し、Vglにする期間は1F/(K/N)の期間をK回実施するとしたがこれ限定するものではない。1F/(K/N)の期間をL(L≠K)回実施してもよい。つまり、本発明は、EL素子15に流す期間(時間)を制御することにより画像50を表示するものである。したがって、1F/(K/N)の期間をL(L≠K)回実施することは本発明の技術的思想に含まれる。また、Lの値を変化させることにより、画像50の輝度をデジタル的に変更することができる。たとえば、L=2とL=3では50%の輝度(コントラスト)変化となる。また、画像の表示領域53を分割する時、ゲート信号線17bをVglにする期間は同一期間に限定するものではない。
以上の実施例は、EL素子15に流れる電流を遮断し、また、EL素子に流れる電流を接続することにより、表示画面50をオンオフ(点灯、非点灯)するものであった。つまり、コンデンサ19に保持された電荷によりトランジスタ11aに複数回、略同一電流を流すものである。本発明はこれに限定するものではない。たとえば、コンデンサ19に保持された電荷を充放電させることにより、表示画面50をオンオフ(点灯、非点灯)する方式でもよい。
図18は図16の画像表示状態を実現するための、ゲート信号線17に印加する電圧波形である。図18と図15の差異は、ゲート信号線17bの動作である。ゲート信号線17bは画面を分割する個数に対応して、その個数分だけオンオフ(VglとVgh)動作する。他の点は図15と同一であるので説明を省略する。
EL表示装置では黒表示は完全に非点灯であるから、液晶表示パネルを間欠表示した場合のように、コントラスト低下もない。また、図1の構成においては、トランジスタ11dをオンオフ操作するだけで、図38の構成においては、トランジスタ素子11eをオンオフ操作するだけで、間欠表示を実現することができる。これは、コンデンサ19に画像データがメモリー(アナログ値であるから階調数は無限大)されているためである。つまり、各画素16に、画像データは1Fの期間中は保持されている。この保持されている画像データに相当する電流をEL素子15に流すか否かをトランジスタ11d、11eの制御により実現しているのである。
コンデンサ19の端子電圧を維持することは重要である。1フィールド(フレーム)期間でコンデンサ19の端子電圧が変化(充放電)すると、画面輝度が変化し、フレームレートが低下した時にちらつき(フリッカなど)が発生するからである。トランジスタ11aが1フレーム(1フィールド)期間でEL素子15に流す電流は、少なくとも65%以下に低下しないようにする必要がある。この65%とは、画素16に書き込み、EL素子15に流す電流の最初が100%とした時、次のフレーム(フィールド)で前記画素16に書き込む直前のEL素子15に流す電流が65%以上とすることである。
図1の画素構成では、間欠表示を実現する場合としない場合では、1画素を構成するトランジスタ11の個数に変化はない。つまり、画素構成はそのままで、ソース信号線18の寄生容量の影響と除去し、良好な電流プログラムを実現している。その上、CRTに近い動画表示を実現しているのである。
また、ゲートドライバー回路12の動作クロックはソースドライバー回路14の動作クロックに比較して十分に遅いため、回路のメインクロックが高くなるということはない。また、Nの値の変更も容易である。
なお、画像表示方向(画像書き込み方向)は、1フィールド(1フレーム)目では画面の上から下方向とし、つぎの第2フィールド(フレーム)目では画面の下から上方向としてもよい。つまり、上から下方向と、下から上方向とを交互にくりかえす。
さらに、1フィールド(1フレーム)目では画面の上から下方向とし、いったん、全画面を黒表示(非表示)とした後、つぎの第2フィールド(フレーム)目では画面の下から上方向としてもよい。また、いったん、全画面を黒表示(非表示)としてもよい。
なお、以上の駆動方法の説明では、画面の書き込み方法を画面の上から下あるいは下から上としたが、これに限定するものではない。画面の書き込み方向は絶えず、画面の上から下あるいは下から上と固定し、非表示領域52の動作方向を1フィールド目では画面の上から下方向とし、つぎの第2フィールド目では画面の下から上方向としてもよい。以上の事項は他の本発明の実施例でも同様である。
非表示領域52は完全に非点灯状態である必要はない。微弱な発光あるいはうっすらとした画像表示があっても実用上は問題ない。つまり、画像表示領域53よりも表示輝度が低い領域と解釈するべきである。また、非表示領域52とは、R、G、B画像表示のうち、1色または2色のみが非表示状態という場合も含まれる。
基本的には表示領域53の輝度(明るさ)が所定値に維持される場合、表示領域53の面積が広くなるほど、画面50の輝度は高くなる。たとえば、表示領域53の輝度が100(nt)の場合、表示領域53が全画面50に占める割合が10%から20%にすれば、画面の輝度は2倍となる。したがって、全画面50に占める表示領域53の面積を変化させることにより、画面の表示輝度を変化することができる。
表示領域53の面積はシフトレジスタ61へのデータパルス(ST2)を制御することにより、任意に設定できる。また、データパルスの入力タイミング、周期を変化させることにより、図16の表示状態と図13の表示状態とを切り替えることができる。1F周期でのデータパルス数を多くすれば、画面50は明るくなり、少なくすれば、画面50は暗くなる。また、連続してデータパルスを印加すれば図13の表示状態となり、間欠にデータパルスを入力すれば図16の表示状態となる。
図19(a)は図13のように表示領域53が連続している場合の明るさ調整方式である。図19(a1)の画面50の表示輝度が最も明るい。図19(a2)の画面50の表示輝度が次に明るく、図19(a3)の画面50の表示輝度が最も暗い。図19(a1)から図19(a3)への変化(あるいはその逆)は、先にも記載したようにゲートドライバー回路12のシフトレジスタ回路61などの制御により、容易に実現できる。この際、図1のVdd電圧は変化させる必要がない。つまり、電源電圧を変化させずに表示画面50の輝度変化を実施できる。また、図19(a1)から図19(a3)への変化の際、画面のガンマ特性は全く変化しない。したがって、画面50の輝度によらず、表示画像のコントラスト、階調特性が維持される。これは本発明の効果のある特徴である。従来の画面の輝度調整では、画面50の輝度が低い時は、階調性能が低下する。つまり、高輝度表示の時は64階調表示を実現できても、低輝度表示の時は、半分以下の階調数しか表示できない場合がほとんどである。これに比較して、本発明の駆動方法では、画面の表示輝度に依存せず、最高の64階調表示を実現できる。
図19(b)は図16のように表示領域53が分散している場合の明るさ調整方式である。図19(b1)の画面50の表示輝度が最も明るい。図19(b2)の画面50の表示輝度が次に明るく、図19(b3)の画面50の表示輝度が最も暗い。図19(b1)から図19(b3)への変化(あるいはその逆)は、先にも記載したようにゲートドライバー回路12のシフトレジスタ回路61などの制御により、容易に実現できる。図19(b)のように表示領域53を分散させれば、低フレームレートでもフリッカが発生しない。
さらに低フレームレートでも、フリッカが発生しないようにするには、図19(c)のように表示領域53を細かく分散させればよい。しかし、動画の表示性能は低下する。したがって、動画を表示するには、図19(a)の駆動方法が適している。静止画を表示し、低消費電力化を要望する時は、図19(c)の駆動方法が適している。図19(a)から図19(c)の駆動方法の切り替えも、シフトレジスタ61の制御により容易に実現できる。
図20はソース信号線18に流れる電流を増大させる他の実施例の説明図である。基本的に複数の画素行を同時に選択し、複数の画素行をあわせた電流でソース信号線18の寄生容量などを充放電し電流書き込み不足を大幅に改善する方式である。ただし、複数の画素行を同時に選択するため、1画素あたりの駆動する電流を減少させることができる。したがって、EL素子15に流れる電流を減少させることができる。ここで、説明を容易にするため、一例として、N=10として説明する(ソース信号線18に流す電流を10倍にする)。
図20で説明する本発明は、画素行は同時にK画素行を選択する。ソースドライバーIC14からは所定電流のN倍電流をソース信号線18に印加する。各画素にはEL素子15に流す電流のN/K倍の電流がプログラムされる。EL素子15を所定発光輝度とするために、EL素子15に流れる時間を1フレーム(1フィールド)のK/N時間にする。このように駆動することにより、ソース信号線18の寄生容量を十分に充放電でき、良好な解像度を所定の発光輝度を得ることができる。
つまり、1フレーム(1フィールド)のK/Nの期間の間だけ、EL素子15に電流を流し、他の期間(1F(N−1)K/N)は電流を流さない。この表示状態では1Fごとに画像データ表示、黒表示(非点灯)が繰り返し表示される。
つまり、画像データ表示状態が時間的に飛び飛び表示(間欠表示)状態となる。
したがって、画像の輪郭ぼけがなくなり良好な動画表示を実現できる。また、ソース信号線18にはN倍の電流で駆動するため、寄生容量の影響をうけず、高精細表示パネルにも対応できる。
図21は、図20の駆動方法を実現するための駆動波形の説明図である。信号波形はオフ電圧をVgh(Hレベル)とし、オン電圧をVgl(Lレベル)としている。各信号線の添え字は画素行の番号((1)(2)(3)など)を記載している。なお、行数はQCIF表示パネルの場合は220本であり、VGAパネルでは480本である。
図21において、ゲート信号線17a(1)が選択され(Vgl電圧)、選択された画素行のトランジスタ11aからソースドライバー14に向かってソース信号線18にプログラム電流が流れる。ここでは説明を容易にするため、まず、書き込み画素行51aが画素行(1)番目であるとして説明する。
また、ソース信号線18に流れるプログラム電流は所定値のN倍(説明を容易にするため、N=10として説明する。もちろん、所定値とは画像を表示するデータ電流であるから、白ラスター表示などでない限り固定値ではない。)である。また、5画素行が同時に選択(K=5)として説明をする。したがって、理想的には1つの画素のコンデンサ19には2倍(N/K=10/5=2)に電流がトランジスタ11aに流れるようにプログラムされる。
書き込み画素行が(1)画素行目である時、図21で図示したように、ゲート信号線17aは(1)(2)(3)(4)(5)が選択されている。つまり、画素行(1)(2)(3)(4)(5)のスイッチングトランジスタ11b、トランジスタ11cがオン状態である。また、ゲート信号線17bはゲート信号線17aの逆位相となっている。したがって、画素行(1)(2)(3)(4)(5)のスイッチングトランジスタ11dがオフ状態であり、対応する画素行のEL素子15には電流が流れていない。つまり、非点灯状態52である。
理想的には、5画素のトランジスタ11aが、それぞれIw×2の電流をソース信号線18に流す(つまり、ソース信号線18にはIw×2×N=Iw×2×5=Iw×10。したがって、本発明のN倍パルス駆動を実施しない場合が所定電流Iwとすると、Iwの10倍の電流がソース信号線18に流れる)。
以上の動作(駆動方法)により、各画素16のコンデンサ19には、2倍の電流がプログラムされる。ここでは、理解を容易にするため、各トランジスタ11aは特性(Vt、S値)が一致しているとして説明をする。
同時に選択する画素行が5画素行(K=5)であるから、5つの駆動トランジスタ11aが動作する。つまり、1画素あたり、10/5=2倍の電流がトランジスタ11aに流れる。ソース信号線18には、5つのトランジスタ11aのプログラム電流を加えた電流が流れる。たとえば、書き込み画素行51aに、本来、書き込む電流Iwとし、ソース信号線18には、Iw×10の電流を流す。書き込み画素行(1)より以降に画像データを書き込む書き込み画素行51bソース信号線18への電流量を増加させるため、補助的に用いる画素行である。しかし、書き込み画素行51bは後に正規の画像データが書き込まれるので問題がない。
したがって、4画素行51bにおいて、1H期間の間は51aと同一表示である。そのため、書き込み画素行51aと電流を増加させるために選択した画素行51bとを少なくとも非表示状態52とするのである。ただし、図38のようなカレントミラーの画素構成、その他の電圧プログラム方式の画素構成では、場合によっては表示状態としてもよい。
次の、1H後には、ゲート信号線17a(1)は非選択となり、ゲート信号線17bにはオン電圧(Vgl)が印加される。また、同時に、ゲート信号線17a(6)が選択され(Vgl電圧)、選択された画素行(6)のトランジスタ11aからソースドライバー14に向かってソース信号線18にプログラム電流が流れる。このように動作することのより、画素行(1)には正規の画像データが保持される。
次の、1H後には、ゲート信号線17a(2)は非選択となり、ゲート信号線17bにはオン電圧(Vgl)が印加される。また、同時に、ゲート信号線17a(7)が選択され(Vgl電圧)、選択された画素行(7)のトランジスタ11aからソースドライバー14に向かってソース信号線18にプログラム電流が流れる。このように動作することのより、画素行(2)には正規の画像データが保持される。以上の動作と1画素行づつシフトしながら走査することにより1画面が書き換えられる。
図20の駆動方法では、各画素には2倍の電流(電圧)でプログラムを行うため、各画素のEL素子15の発光輝度は理想的には2倍となる。したがって、表示画面の輝度は所定値よりも2倍となる。これを所定の輝度とするためには、図16に図示するように、書き込み画素行51を含み、かつ表示領域50の1/2の範囲を非表示領域52とすればよい。
図13と同様に、図20のように1つの表示領域53が画面の上から下方向に移動すると、フレームレートが低いと、表示領域53が移動するのが視覚的に認識される。特に、まぶたを閉じた時、あるいは顔を上下に移動させた時などに認識されやすくなる。
この課題に対しては、図22に図示するように、表示領域53を複数に分割するとよい。分割された非表示領域52を加えた部分がS(N−1)/Nの面積となれば、分割しない場合と同一となる。
図23はゲート信号線17に印加する電圧波形である。図21と図23との差異は、基本的にはゲート信号線17bの動作である。ゲート信号線17bは画面を分割する個数に対応して、その個数分だけオンオフ(VglとVgh)動作する。他の点は図21とほぼ同一あるいは類推できるので説明を省略する。
以上のように、表示領域53を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割すればするほどフリッカは軽減する。特にEL素子15の応答性は速いため、5μsecよりも小さい時間でオンオフしても、表示輝度の低下はない。
本発明の駆動方法において、EL素子15のオンオフは、ゲート信号線17bに印加する信号のオンオフで制御できる。そのため、クロック周波数はKHzオーダーの低周波数で制御が可能である。また、黒画面挿入(非表示領域52挿入)を実現するのには、画像メモリーなどを必要としない。したがって、低コストで本発明の駆動回路あるいは方法を実現できる。
図24は同時に選択する画素行が2画素行の場合である。検討した結果によると、低温ポリシリコン技術で形成した表示パネルでは、2画素行を同時に選択する方法は表示均一性が実用的であった。これは、隣接した画素の駆動用トランジスタ11aの特性が極めて一致しているためと推定される。また、レーザーアニ−ルする際に、ストライプ状のレーザーの照射方向はソース信号線18と平行に照射することで良好な結果が得られた。
これは同一時間にアニ−ルされる範囲の半導体膜は特性が均一であるためである。つまり、ストライプ状のレーザー照射範囲内では半導体膜が均一に作製され、この半導体膜を利用したTFTのVt、モビリティがほぼ等しくなるためである。したがって、ソース信号線18の形成方向に平行にストライプ状のレーザーショットを照射し、この照射位置を移動させることにより、ソース信号線18に沿った画素(画素列、画面の上下方向の画素)の特性はほぼ等しく作製される。
したがって、複数の画素行を同時にオンさせて電流プログラムを行った時、プログラム電流は、同時に選択されて複数の画素にはプログラム電流を選択された画素数で割った電流が、ほぼ同一に電流プログラムされる。したがって、目標値に近い電流プログラムを実施でき、均一表示を実現できる。したがって、レーザーショット方向と図24などで説明する駆動方式とは相乗効果がある。
以上のように、レーザーショットの方向をソース信号線18の形成方向と略一致させることにより、画素の上下方向でのTFT11aの特性がほぼ同一になり、良好な電流プログラムを実施することができる(画素の左右方向でのTFT11aの特性が一致していなくとも)。以上の動作は、1H(1水平走査期間)に同期して、1画素行あるいは複数画素行づつ選択画素行位置をずらせて実施する。なお、本発明は、レーザーショットの方向をソース信号線18と平行にするとしたが、平行でなくともよい。ソース信号線18に対して斜め方向にレーザーショットを照射しても1つのソース信号線18に沿った画素の上下方向でのTFT11aの特性はほぼ一致して形成されるからある。したがって、ソース信号線に平行にレーザーショットを照射するというの意味はソース信号線18の沿った任意の画素の上または下に隣接した画素を、1つのレーザー照射範囲に入るように形成するということである。また、ソース信号線18とは一般的には、映像信号となるプログラム電流あるいは電圧を伝達する配線である。
なお、本発明の実施例では1Hごとに、書き込み画素行位置をシフトさせるとしたが、これに限定するものではなく、2Hごとにシフトしてもよく、また、それ以上の画素行づつシフトさせてもよい。また、任意の時間単位でシフトしてもよい。また、画面位置に応じて、シフトする時間を変化させてもよい。たとえば、画面の中央部でのシフト時間を短くし、画面の上下部でシフト時間を長くしてもよい。また、フレームごとにシフト時間を変化させてもよい。また、連続した複数画素行を選択することに限定するものではない。例えば、1画素行へだてた画素行を選択してもよい。つまり、第1番目の水平走査期間に第1番目の画素行と第3番目の画素行を選択し、第2番目の水平走査期間に第2番目の画素行と第4番目の画素行を選択し、第3番目の水平走査期間に第3番目の画素行と第5番目の画素行を選択し、第4番目の水平走査期間に第4番目の画素行と第6番目の画素行を選択する駆動方法である。もちろん、第1番目の水平走査期間に第1番目の画素行と第3番目の画素行と第5番目の画素行を選択するという駆動方法も技術的範疇である。
なお、以上のレーザーショット方向と、複数本の画素行を同時に選択するという組み合わせは、図1、図2、図32の画素構成のみに限定されるものではなく、カレントミラーの画素構成である図38、図42、図50など他電流駆動方式の画素構成にも適用できることはいうまでもない。また、図43、図51、図54、図62などの電圧駆動の画素構成にも適用できる。つまり、画素上下のTFTの特性が一致しておれば、同一のソース信号線18に印加した電圧値により良好に電圧プログラムを実施できるからである。
図24において、書き込み画素行が(1)画素行目である時、ゲート信号線17aは(1)(2)が選択されてい
る(図25を参照のこと)。つまり、画素行(1)(2)のスイッチングトランジスタ11b、トランジスタ11cがオン状態である。また、ゲート信号線17bはゲート信号線17aの逆位相となっている。したがって、少なくとも画素行(1)(2)のスイッチングトランジスタ11dがオフ状態であり、対応する画素行のEL素子15には電流が流れていない。つまり、非点灯状態52である。なお、図24では、フリッカの発生を低減するため、表示領域53を5分割している。
理想的には、2画素(行)のトランジスタ11aが、それぞれIw×5(N=10の場合。つまり、K=2であるから、ソース信号線18に流れる電流はIw×K×5=Iw×10となる)の電流をソース信号線18に流す。そして、各画素16のコンデンサ19には、5倍の電流がプログラムされる。
同時に選択する画素行が2画素行(K=2)であるから、2つの駆動トランジスタ11aが動作する。つまり、1画素あたり、10/2=5倍の電流がトランジスタ11aに流れる。ソース信号線18には、2つのトランジスタ11aのプログラム電流を加えた電流が流れる。
たとえば、書き込み画素行51aに、本来、書き込む電流Idとし、ソース信号線18には、Iw×10の電流を流す。書き込み画素行51bは後に正規の画像データが書き込まれるので問題がない。画素行51bは、1H期間の間は51aと同一表示である。そのため、書き込み画素行51aと電流を増加させるために選択した画素行51bとを少なくとも非表示状態52とするのである。
次の、1H後には、ゲート信号線17a(1)は非選択となり、ゲート信号線17bにはオン電圧(Vgl)が印加される。また、同時に、ゲート信号線17a(3)が選択され(Vgl電圧)、選択された画素行(3)のトランジスタ11aからソースドライバー14に向かってソース信号線18にプログラム電流が流れる。このように動作することのより、画素行(1)には正規の画像データが保持される。
次の、1H後には、ゲート信号線17a(2)は非選択となり、ゲート信号線17bにはオン電圧(Vgl)が印加される。また、同時に、ゲート信号線17a(4)が選択され(Vgl電圧)、選択された画素行(4)のトランジスタ11aからソースドライバー14に向かってソース信号線18にプログラム電流が流れる。このように動作することのより、画素行(2)には正規の画像データが保持される。以上の動作と1画素行づつシフト(もちろん、複数画素行づつシフトしてもよい。たとえば、擬似インターレース駆動であれば、2行づつシフトするであろう。また、画像表示の観点から、複数の画素行に同一画像を書き込む場合もあるであろう)しながら走査することにより1画面が書き換えられる。
図16と同様であるが、図24の駆動方法では、各画素には5倍の電流(電圧)でプログラムを行うため、各画素のEL素子15の発光輝度は理想的には5倍となる。したがって、表示領域53の輝度は所定値よりも5倍となる。これを所定の輝度とするためには、図16などに図示するように、書き込み画素行51を含み、かつ表示画面1の1/5の範囲を非表示領域52とすればよい。
図27に図示するように、2本の書き込み画素行51(51a、51b)が選択され、画面50の上辺から下辺に順次選択されていく(図26も参照のこと。
図26では画素行16aと16bが選択されている)。しかし、図27(b)のように、画面の下辺までくると書き込み画素行51aは存在するが、51bはなくなる。つまり、選択する画素行が1本しかなくなる。そのため、ソース信号線18に印加された電流は、すべて画素行51aに書き込まれる。したがって、画素行51aに比較して、2倍の電流が画素にプログラムされてしまう。
この課題に対して、本発明は、図27(b)に図示するように画面50の下辺にダミー画素行281を形成(配置)している。したがって、選択画素行が画面50の下辺まで選択された場合は、画面50の最終画素行とダミー画素行281が選択される。そのため、図27(b)の書き込み画素行には、規定どおりの電流が書き込まれる。
図28は図27(b)の状態を示している。図28で明らかのように、選択画素行が画面50の下辺の画素16c行まで選択された場合は、画面50の最終画素行281が選択される。ダミー画素行281は表示領域50外に配置する。つまり、ダミー画素行281は点灯しない、あるいは点灯させない、もしくは点灯しても表示として見えないように構成する。たとえば、画素電極とTFT11とのコンタクトホールをなくすとか、ダミー画素行にはEL膜を形成しないとかである。
図27では、画面50の下辺にダミー画素(行)281を設ける(形成する、配置する)としたが、これに限定するものではない。たとえば、図29(a)に図示するように、画面の下辺から上辺に走査する(上下逆転走査)する場合は、図29(b)に図示するように画面50の上辺にもダミー画素行281を形成すべきである。つまり、画面50の上辺を下辺のそれぞれにダミー画素行281を形成(配置)する。以上のように構成することにより、画面の上下反転走査にも対応できるようになる。以上の実施例は、2画素行を同時選択する場合であった。
本発明はこれに限定するものではなく、たとえば、5画素行を同時選択する方式(図23を参照のこと)でもよい。つまり、5画素行同時駆動の場合は、ダミー画素行281は4行分形成すればよい。本発明のダミー画素行構成あるいはダミー画素行駆動は、少なくとも1つ以上のダミー画素行を用いる方式である。もちろん、ダミー画素行駆動方法とN倍パルス駆動とを組み合わせて用いることが好ましい。
複数本の画素行を同時に選択する駆動方法では、同時に選択する画素行数が増加するほど、トランジスタ11aの特性バラツキを吸収することが困難になる。
しかし、選択本数が低下すると、1画素にプログラムする電流が大きくなり、EL素子15に大きな電流を流すことになる。EL素子15に流す電流が大きいとEL素子15が劣化しやすくなる。
図30はこの課題を解決するものである。図30の基本概念は、1/2H(水平走査期間の1/2)は、図22、図29で説明したように、複数の画素行を同時に選択する方法である。その後の1/2H(水平走査期間の1/2)は図5、図13などで説明したように、1画素行を選択する方法を組み合わせたものである。このようにくみあわせることにより、トランジスタ11aの特性バラツキを吸収しより、高速にかつ面内均一性を良好にすることができる。
図30において、説明を容易にするため、第1の期間では5画素行を同時に選択し、第2の期間では1画素行を選択するとして説明をする。まず、第1の期間(前半の1/2H)では、図30(a1)に図示するように、5画素行を同時に選択をする。この動作は図22を用いて説明したので省略する。一例としてソース信号線18に流す電流は所定値の25倍とする。したがって、各画素16のトランジスタ11a(図1の画素構成の場合)には5倍の電流(25/5画素行=5)がプログラムされる。25倍の電流であるから、ソース信号線18などに発生する寄生容量は極めて短期間に充放電される。したがって、ソース信号線18の電位は、短時間で目標の電位となり、各画素16のコンデンサ19の端子電圧も5倍電流を流すようにプログラムされる。この25倍電流の印加時間は前半の1/2H(1水平走査期間の1/2)とする。
当然のことながら、書き込み画素行の5画素行は同一画像データが書き込まれるから、表示しないように5画素行のトランジスタ11dはオフ状態とされる。
したがって、表示状態は図30(a2)となる。
次の後半の1/2H期間は、1画素行を選択し、電流(電圧)プログラムを行う。この状態を図30(b1)に図示している。書き込み画素行51aは先と同様に5倍の電流を流すように電流(電圧)プログラムされる。図30(a1)と図30(b1)とで各画素に流す電流を同一にするのは、プログラムされたコンデンサ19の端子電圧の変化を小さくして、より高速に目標の電流を流せるようにするためである。
つまり、図30(a1)で、複数の画素に電流を流し、高速に概略の電流が流れる値まで近づける。この第1の段階では、複数のトランジスタ11aでプログラムしているため、目標値に対してトランジスタのバラツキによる誤差が発生している。次の第2の段階で、データを書き込みかつ保持する画素行のみを選択して、概略の目標値から、所定の目標値まで完全なプログラムを行うのである。
なお、非点灯領域52を画面の上から下方向に走査し、また、書き込み画素行51aも画面の上から下方向に走査することは図13などの実施例と同様であるので説明を省略する。
図31は図30の駆動方法を実現するための駆動波形である。図31でわかるように、1H(1水平走査期間)は2つのフェーズで構成されている。この2つのフェーズはISEL信号で切り替える。ISEL信号は図31に図示している。
まず、ISEL信号について説明をしておく。図30を実施するドライバー回路14は、電流出力回路Aと電流出力回路Bとを具備している。それぞれの電流出力回路は、8ビットの階調データをDA変換するDA回路とオペンアンプなどから構成される。図30の実施例では、電流出力回路Aは25倍の電流を出力するように構成されている。一方、電流出力回路Bは5倍の電流を出力するように構成されている。電流出力回路Aと電流出力回路Bの出力はISEL信号により電流出力部に形成(配置)されたスイッチ回路が制御され、ソース信号線18に印加される。この電流出力回路は各ソース信号線に配置されている。
ISEL信号は、Lレベルの時、25倍電流を出力する電流出力回路Aが選択されてソース信号線18からの電流をソースドライバーIC14が吸収する(より適切には、ソースドライバー回路14内に形成された電流出力回路Aが吸収する)。25倍、5倍などの電流出力回路電流の大きさ調整は容易である。複数の抵抗とアナログスイッチで容易に構成できるからである。
図30に示すように書き込み画素行が(1)画素行目である時(図30の1Hの欄を参照)、ゲート信号線17aは(1)(2)(3)(4)(5)が選択されている(図1の画素構成の場合)。つまり、画素行(1)(2)(3)(4)(5)のスイッチングトランジスタ11b、トランジスタ11cがオン状態である。また、ISELがLレベルであるから、25倍電流を出力する電流出力回路Aが選択され、ソース信号線18と接続されている。また、ゲート信号線17bには、オフ電圧(Vgh)が印加されている。したがって、画素行(1)(2)(3)(4)(5)のスイッチングトランジスタ11dがオフ状態であり、対応する画素行のEL素子15には電流が流れていない。つまり、非点灯状態52である。
理想的には、5画素のトランジスタ11aが、それぞれIw×2の電流をソース信号線18に流す。そして、各画素16のコンデンサ19には、5倍の電流がプログラムされる。ここでは、理解を容易にするため、各トランジスタ11aは特性(Vt、S値)が一致しているとして説明をする。
同時に選択する画素行が5画素行(K=5)であるから、5つの駆動トランジスタ11aが動作する。つまり、1画素あたり、25/5=5倍の電流がトランジスタ11aに流れる。ソース信号線18には、5つのトランジスタ11aのプログラム電流を加えた電流が流れる。たとえば、書き込み画素行51aに、従来の駆動方法で画素に書き込む電流Iwとする時、ソース信号線18には、Iw×25の電流を流す。書き込み画素行(1)より以降に画像データを書き込む書き込み画素行51bソース信号線18への電流量を増加させるため、補助的に用いる画素行である。しかし、書き込み画素行51bは後に正規の画像データが書き込まれるので問題がない。
したがって、画素行51bは、1H期間の間は51aと同一表示である。そのため、書き込み画素行51aと電流を増加させるために選択した画素行51bとを少なくとも非表示状態52とするのである。
次の1/2H(水平走査期間の1/2)では、書き込み画素行51aのみを選択する。つまり、(1)画素行目のみを選択する。図31で明らかなように、ゲート信号線17a(1)のみが、オン電圧(Vgl)が印加され、ゲート信号線17a(2)(3)(4)(5)はオフ(Vgh)が印加されている。したがって、画素行(1)のトランジスタ11aは動作状態(ソース信号線18に電流を供給している状態)であるが、画素行(2)(3)(4)(5)のスイッチングトランジスタ11b、トランジスタ11cがオフ状態である。つまり、非選択状態である。また、ISELがHレベルであるから、5倍電流を出力する電流出力回路Bが選択され、この電流出力回路Bとソース信号線18とが接続されている。また、ゲート信号線17bの状態は先の1/2Hの状態と変化がなく、オフ電圧(Vgh)が印加されている。したがって、画素行(1)(2)(3)(4)(5)のスイッチングトランジスタ11dがオフ状態であり、対応する画素行のEL素子15には電流が流れていない。つまり、非点灯状態52である。
以上のことから、画素行(1)のトランジスタ11aが、それぞれIw×5の電流をソース信号線18に流す。そして、各画素行(1)のコンデンサ19には、5倍の電流がプログラムされる。
次の水平走査期間では1画素行、書き込み画素行がシフトする。つまり、今度は書き込み画素行が(2)である。最初の1/2Hの期間では、図31に示すように書き込み画素行が(2)画素行目である時、ゲート信号線17aは(2)(3)(4)(5)(6)が選択されている。つまり、画素行(2)(3)(4)(5)(6)のスイッチングトランジスタ11b、トランジスタ11cがオン状態である。また、ISELがLレベルであるから、25倍電流を出力する電流出力回路Aが選択され、ソース信号線18と接続されている。また、ゲート信号線17bには、オフ電圧(Vgh)が印加されている。したがって、画素行(2)(3)(4)(5)(6)のスイッチングトランジスタ11dがオフ状態であり、対応する画素行のEL素子15には電流が流れていない。つまり、非点灯状態52である。一方、画素行(1)のゲート信号線17b(1)はVgl電圧が印加されているから、トランジスタ11dはオン状態であり、画素行(1)のEL素子15は点灯する。
同時に選択する画素行が5画素行(K=5)であるから、5つの駆動トランジスタ11aが動作する。つまり、1画素あたり、25/5=5倍の電流がトランジスタ11aに流れる。ソース信号線18には、5つのトランジスタ11aのプログラム電流を加えた電流が流れる。
次の1/2H(水平走査期間の1/2)では、書き込み画素行51aのみを選択する。つまり、(2)画素行目のみを選択する。図31で明らかなように、ゲート信号線17a(2)のみが、オン電圧(Vgl)が印加され、ゲート信号線17a(3)(4)(5)(6)はオフ(Vgh)が印加されている。したがって、画素行(1)(2)のトランジスタ11aは動作状態(画素行(1)はEL素子15に電流を流し、画素行(2)はソース信号線18に電流を供給している状態)であるが、画素行(3)(4)(5)(6)のスイッチングトランジスタ11b、トランジスタ11cがオフ状態である。つまり、非選択状態である。また、ISELがHレベルであるから、5倍電流を出力する電流出力回路Bが選択され、この電流出力回路1222bとソース信号線18とが接続されている。また、ゲート信号線17bの状態は先の1/2Hの状態と変化がなく、オフ電圧(Vgh)が印加されている。したがって、画素行(2)(3)(4)(5)(6)のスイッチングトランジスタ11dがオフ状態であり、対応する画素行のEL素子15には電流が流れていない。つまり、非点灯状態52である。
以上のことから、画素行(2)のトランジスタ11aが、それぞれIw×5の電流をソース信号線18に流す。そして、各画素行(2)のコンデンサ19には、5倍の電流がプログラムされる。以上の動作を順次、実施することにより1画面を表示することができる。
図30で説明した駆動方法は、第1の期間でG画素行(Gは2以上)を選択し、各画素行にはN倍の電流を流すようにプログラムする。第1の期間後の第2の期間ではB画素行(BはGよりも小さく、1以上)を選択し、画素にはN倍の電流を流すようにプログラムする方式である。
しかし、他の方策もある。第1の期間でG画素行(Gは2以上)を選択し、各画素行の総和電流がN倍の電流となるようにプログラムする。第1の期間後の第2の期間ではB画素行(BはGよりも小さく、1以上)を選択し、選択された画素行の総和の電流(ただし、選択画素行が1の時は、1画素行の電流)がN倍となるようにプログラムする方式である。たとえば、図30(a1)において、5画素行を同時に選択し、各画素のトランジスタ11aには2倍の電流を流す。したがって、ソース信号線18には5×2倍=10倍の電流が流れる。次の第2の期間では図30(b1)において、1画素行を選択する。この1画素のトランジスタ11aには10倍の電流を流す。
なお、図31において、複数の画素行を同時に選択する期間を1/2Hとし、1画素行を選択する期間を1/2Hとしたがこれに限定するものではない。複数の画素行を同時に選択する期間を1/4Hとし、1画素行を選択する期間を3/4Hとしてもよい。また、複数の画素行を同時に選択する期間と、1画素行を選択する期間とを加えた期間は1Hとしたがこれに限定するものではない。たとえば、2H期間でも、1.5H期間であっても良い。
また、図30において、5画素行を同時に選択する期間を1/2Hとし、次の第2の期間では2画素行を同時に選択するとしてもよい。この場合でも実用上、支障のない画像表示を実現できる。
また、図30において、5画素行を同時に選択する第1の期間を1/2Hとし、1画素行を選択する第2の期間を1/2Hとする2段階としたがこれに限定するものではない。たとえば、第1の段階は、5画素行を同時に選択し、第2の期間は前記5画素行のうち、2画素行を選択し、最後に、1画素行を選択する3つの段階としてもよい。つまり、複数の段階で画素行に画像データを書き込んでも良い。
以上の本発明のN倍パルス駆動方法では、各画素行で、ゲート信号線17bの波形を同一にし、1Hの間隔でシフトさせて印加していく。このように走査することにより、EL素子15が点灯している時間を1F/Nに規定しながら、順次、点灯する画素行をシフトさせることができる。このように、各画素行で、ゲート信号線17bの波形を同一にし、シフトさせていることを実現することは容易である。図6のシフトレジスタ回路61a、61bに印加するデータであるST1、ST2を制御すればよいからである。たとえば、入力ST2がLレベルの時、ゲート信号線17bにVglが出力され、入力ST2がHレベルの時、ゲート信号線17bにVghが出力されるとすれば、シフトレジスタ17bに印加するST2を1F/Nの期間だけLレベルで入力し、他の期間はHレベルにする。この入力されたST2を1Hに同期したクロックCLK2でシフトしていくだけである。
なお、EL素子15をオンオフする周期は0.5msec以上にする必要がある。この周期が短いと、人間の目の残像特性により完全な黒表示状態とならず、画像がぼやけたようになり、あたかも解像度が低下したようになる。また、データ保持型の表示パネルの表示状態となる。しかし、オンオフ周期を100msec以上になると、点滅状態に見える。したがって、EL素子のオンオフ周期は0.5μsec以上100msec以下にすべきである。さらに好ましくは、オンオフ周期を2msec以上30msec以下にすべきである。さらに好ましくは、オンオフ周期を3msec以上20msec以下にすべきである。
黒画面152の分割数は、1つにすると良好な動画表示を実現できるが、画面のちらつきが見えやすくなる。したがって、黒挿入部を複数に分割することが好ましい。しかし、分割数をあまりに多くすると動画ボケが発生する。分割数は1以上8以下とすべきである。さらに好ましくは1以上5以下とすることが好ましい。
なお、黒画面の分割数は静止画と動画で変更できるように構成することが好ましい。分割数とは、N=4では、75%が黒画面であり、25%が画像表示である。このとき、75%の黒表示部を75%の黒帯状態で画面の上下方向に走査するのが分割数1である。25%の黒画面と25/3%の表示画面の3ブロックで走査するのが分割数3である。静止画は分割数を多くする。動画は分割数を少なくする。切り替えは入力画像に応じて自動的(動画検出など)に行っても良く、ユーザーが手動で行ってもよい。また、表示装置の映像などに入力コンセントに対応して切り替ええするように構成すればよい。
たとえば、携帯電話などにおいて、壁紙表示、入力画面では、分割数を10以上とする(極端には1Hごとにオンオフしてもよい)。NTSCの動画を表示するときは、分割数を1以上5以下とする。なお、分割数は3以上の多段階に切り替えできるように構成することが好ましい。たとえば、分割数なし、2、4、8などである。
また、全表示画面に対する黒画面の割合は、全画面の面積を1とした時、0.2以上0.9以下(Nで表示すれば1.2以上9以下)とすることが好ましい。
また、特に0.25以上0.6以下(Nで表示すれば1.25以上6以下)とすることが好ましい。0.20以下であると動画表示での改善効果が低い。0.9以上であると、表示部分の輝度が高くなり、表示部分が上下に移動することが視覚的に認識されやすくなる。
また、1秒あたりのフレーム数は、10以上100以下(10Hz以上100Hz以下)が好ましい。さらには12以上65以下(12Hz以上65Hz以下)が好ましい。フレーム数が少ないと、画面のちらつきが目立つようになり、あまりにもフレーム数が多いと、ドライバー回路14などからの書き込みが苦しくなり解像度が劣化する。
いずれにせよ、本発明では、ゲート信号線17の制御により画像の明るさを変化させることができる。ただし、画像の明るさはソース信号線18に印加する電流(電圧)を変化させて行ってもよいことは言うまでもない。また、先に説明した(図33、図35などを用いて)ゲート信号線17の制御と、ソース信号線18に印加する電流(電圧)を変化させることを組み合わせて行ってもよいことは言うまでもない。
なお、以上の事項は、図38などの電流プログラムの画素構成、図43、図51、図54などの電圧プログラムの画素構成でも適用できることは言うまでもない。図38では、トランジスタ11dを、図43ではトランジスタ11dを、図51ではトランジスタ11eをオンオフ制御すればよい。このように、EL素子15に電流を流す配線をオンオフすることにより、本発明のN倍パルス駆動を容易に実現できる。
また、ゲート信号線17bの1F/Nの期間だけ、Vglにする時刻は1F(1Fに限定するものではない。単位期間でよい。)の期間のうち、どの時刻でもよい。単位時間にうち、所定の期間だけEL素子15をオンさせることにより、所定の平均輝度を得るものだからである。ただし、電流プログラム期間(1H)後、すぐにゲート信号線17bをVglにしてEL素子15を発光させる方がよい。図1のコンデンサ19の保持率特性の影響を受けにくくなるからである。
また、この画像の分割数も可変できるように構成することが好ましい。たとえば、ユーザーが明るさ調整スイッチを押すことにより、あるいは明るさ調整ボリウムを回すことにより、この変化を検出してKの値を変更する。表示する画像の内容、データにより手動で、あるいは自動的に変化させるように構成してもよい。
このようにKの値(画像表示部53の分割数)を変化させることも容易に実現できる。図6においてSTに印加するデータのタイミング(1FのいつにLレベルにするか)を調整あるいは可変できるように構成しておけばよいからである。
なお、図16などでは、ゲート信号線17bをVglにする期間(1F/N)を複数に分割(分割数K)し、Vglにする期間は1F/(K/N)の期間をK回実施するとしたがこれ限定するものではない。1F/(K/N)の期間をL(L≠K)回実施してもよい。つまり、本発明は、EL素子15に流す期間(時間)を制御することにより画像50を表示するものである。したがって、1F/(K/N)の期間をL(L≠K)回実施することは本発明の技術的思想に含まれる。また、Lの値を変化させることにより、画像50の輝度をデジタル的に変更することができる。たとえば、L=2とL=3では50%の輝度(コントラスト)変化をなる。これらの制御も、本発明の他の実施例にも適用できることは言うまでもない(もちろん、以降に説明する本発明にも適用できる)。これらも本発明のN倍パルス駆動である。
以上の実施例は、EL素子15と駆動用トランジスタ11aとの間にスイッチング素子としてのトランジスタ11dを配置(形成)し、このトランジスタ11dを制御することにより、画面50をオンオフ表示するものであった。この駆動方法により、電流プログラム方式の黒表示状態での電流書き込み不足をなくし、良好な解像度あるいは黒表示を実現するものであった。つまり、電流プログラム方式では、良好な黒表示を実現することが重要である。次に説明する駆動方法は、駆動用トランジスタ11aをリセットし、良好な黒表示を実現するものである。以下、図32を用いて、その実施例について説明をする。
図32は基本的には図1の画素構成である。図32の画素構成では、プログラムされたIw電流がEL素子15に流れ、EL素子15が発光する。つまり、駆動トランジスタ11aはプログラムされることにより、電流を流す能力を保持している。この電流を流す能力を利用してトランジスタ11aをリセット(オフ状態)にする方式が図32の駆動方式である。以降、この駆動方式をリセット駆動と呼ぶ。
図1の画素構成でリセット駆動を実現するためには、トランジスタ11bとトランジスタ11cを独立してオンオフ制御できるように構成する必要がある。つまり、図32で図示するようにトランジスタ11bをオンオフ制御するゲート信号線11a(ゲート信号線WR)、トランジスタ11cをオンオフ制御するゲート信号線11c(ゲート信号線EL)とを独立して制御できるようにする。ゲート信号線11aとゲート信号線11cの制御は図6に図示するように独立した2つのシフトレジスタ61で行えばよい。
ゲート信号線WRとゲート信号線ELの駆動電圧は変化させるとよい。ゲート信号線WRの振幅値(オン電圧とオフ電圧との差)は、ゲート信号線ELの振幅値よりも小さくする。基本的にゲート信号線の振幅値が大きいと、ゲート信号線と画素との突き抜け電圧が大きくなり、黒浮きが発生する。ゲート信号線WRの振幅は、ソース信号線18の電位が画素16に印加されない(印加する(選択時))を制御すればよいのである。ソース信号線18の電位変動は小さいから、ゲート信号線WRの振幅値は小さくすることができる。一方、ゲート信号線ELはELのオンオフ制御を実施する必要がある。したがって、振幅値は大きくなる。
これに対応するため、シフトレジスタ61aと61bとの出力電圧を変化させる。画素がPチャンネルTFTで形成されている場合は、シフトレジスタ61aと61bのVgh(オフ電圧)を略同一にし、シフトレジスタ61aのVgl(オン電圧)をシフトレジスタ61bのVgl(オン電圧)よりも低くする。
以下、図33を参照しながら、リセット駆動方式について説明をする。図33はリセット駆動の原理説明図である。まず、図33(a)に図示するように、トランジスタ11c、トランジスタ11dをオフ状態にし、トランジスタ11bをオン状態にする。すると、駆動用トランジスタ11aのドレイン(D)端子とゲート(G)端子はショート状態となり、Ib電流が流れる。一般的に、トランジスタ11aは1つ前のフィールド(フレーム)で電流プログラムされ、電流を流す能力がある。この状態でトランジスタ11dがオフ状態となり、トランジスタ11bがオン状態にすれば、駆動電流Ibがトランジスタ11aのゲート(G)端子に流れる。そのため、トランジスタ11aのゲート(G)端子とドレイン(D)端子とが同一電位となり、トランジスタ11aはリセット(電流を流さない状態)になる。
このトランジスタ11aのリセット状態(電流を流さない状態)は、図51などで説明する電圧オフセットキャンセラ方式のオフセット電圧を保持した状態と等価である。つまり、図33(a)の状態では、コンデンサ19の端子間には、オフセット電圧が保持されていることになる。このオフセット電圧はトランジスタ11aの特性に応じて異なる電圧値である。したがって、図33(a)の動作を実施することにより、各画素のコンデンサ19にはトランジスタ11aが電流を流さない(つまり、黒表示電流(ほどんど0に等しい)が保持されることになるのである。
なお、図33(a)の動作の前に、トランジスタ11b、トランジスタ11cをオフ状態にし、トランジスタ11dをオン状態にし、駆動用トランジスタ11aに電流を流すという動作を実施することが好ましい。この動作は、極力短時間にすることが好ましい。EL素子15に電流が流れてEL素子15が点灯し、表示コントラストを低下させる恐れがあるからである。この動作時間は、1H(1水平走査期間)の0.1%以上10%以下とすることが好ましい。さらに好ましくは0.2%以上2%以下となるようにすることが好ましい。もしくは0.2μsec以上5μsec以下となるようにすることが好ましい。また、全画面の画素16に一括して前述の動作(図33(a)の前に行う動作)を実施してもよい。以上の動作を実施することにより、駆動用トランジスタ11aのドレイン(D)端子電圧が低下し、図33(a)の状態でスムーズなIb電流を流すことができるようになる。なお、以上の事項は、本発明の他のリセット駆動方式にも適用される。
図33(a)の実施時間を長くするほど、Ib電流が流れ、コンデンサ19の端子電圧が小さくなる傾向がある。したがって、図33(a)の実施時間は固定値にする必要がある。実験および検討によれば、図33(a)の実施時間は、1H以上5H以下にすることが好ましい。なお、この期間は、R、G、Bの画素で異ならせることが好ましい。各色の画素でEL材料が異なり、このEL材料の立ち上がり電圧などに差異があるためである。RGBの各画素で、EL材料に適応して、もっとも最適な期間を設定する。なお、実施例において、この期間は1H以上5H以下にするとしたが、黒挿入(黒画面を書き込む)を主とする駆動方式では、5H以上であってもよいことは言うまでもない。なお、この期間が長いほど、画素の黒表示状態は良好となる。
図33(a)を実施後、1H以上5H以下の期間おいて、図33(b)の状態にする。図33(b)はトランジスタ11c、トランジスタ11bをオンさせ、トランジスタ11dをオフさせた状態である。図33(b)の状態は、以前にも説明したが、電流プログラムを行っている状態である。つまり、ソースドライバー回路14からプログラム電流Iwを出力(あるいは吸収)し、このプログラム電流Iwを駆動用トランジスタ11aに流す。このプログラム電流Iwが流れるように、駆動用トランジスタ11aのゲート(G)端子の電位を設定するのである(設定電位はコンデンサ19に保持される)。
もし、プログラム電流Iwが0(A)であれば、トランジスタ11aは電流を図33(a)の電流を流さない状態が保持されたままとなるから、良好な黒表示を実現できる。また、図33(b)で白表示の電流プログラムを行う場合であっても、各画素の駆動用トランジスタの特性バラツキが発生していても、完全に黒表示状態のオフセット電圧から電流プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ11aの特性バラツキによる階調誤差がなく、良好な画像表示を実現できる。
図33(b)の電流プログラミング後、図33(c)に図示するように、トランジスタ11b、トランジスタ11cとオフし、トランジスタ11dをオンさせて、駆動用トランジスタ11aからのプログラム電流Iw(=Ie)をEL素子15に流し、EL素子15を発光させる。図33(c)に関しても、図1などで以前に説明をしたので詳細は省略する。
つまり、図33で説明した駆動方式(リセット駆動)は、駆動用トランジスタ11aとEL素子15間を切断(電流が流れない状態)し、かつ、駆動用トランジスタのドレイン(D)端子とゲート(G)端子(もしくはソース(S)端子とゲート(G)端子、さらに一般的に表現すれば駆動用トランジスタのゲート(G)端子を含む2端子)間をショートする第1の動作と、前記動作の後、駆動用トランジスタに電流(電圧)プログラムを行う第2の動作とを実施するものである。そして、少なくとも第2の動作は第1の動作後に行うものである。なお、リセット駆動を実施するためには、図32の構成のように、トランジスタ11bとトランジスタ11cとを独立に制御できるように、構成しておかねばならない。
画像表示状態は(もし、瞬時的な変化が観察できるのであれば)、まず、電流プログラムを行われる画素行は、リセット状態(黒表示状態)になり、1H後に電流プログラムが行われる(この時も黒表示状態である。トランジスタ11dがオフだからである。)。次に、EL素子15に電流が供給され、画素行は所定輝度(プログラムされた電流)で発光する。つまり、画面の上から下方向に、黒表示の画素行が移動し、この画素行が通りすぎた位置で画像が書き換わっていくように見えるはずである。なお、リセット後、1H後に電流プログラムを行うとしたがこの期間は、5H程度以内としてもよい。図33(a)のリセットが完全に行われるのに比較的長時間を必要とするからである。もし、この期間を5Hとすれば、5画素行が黒表示(電流プログラムの画素行もいれると6画素行)となるはずである。
また、リセット状態は1画素行ずつ行うことに限定するものではなく、複数画素行ずつ同時にリセット状態にしてもよい。また、複数画素行ずつ同時にリセット状態にし、かつオーバーラップしながら走査してもよい。たとえば、4画素行を同時にリセットするのであれば、第1の水平走査期間(1単位)に、画素行(1)(2)(3)(4)をリセット状態にし、次の第2の水平走査期間に、画素行(3)(4)(5)(6)をリセット状態にし、さらに次の第3の水平走査期間に、画素行(5)(6)(7)(8)をリセット状態にする。また、次の第4の水平走査期間に、画素行(7)(8)(9)(10)をリセット状態にするという駆動状態が例示される。なお、当然、図33(b)、図33(c)の駆動状態も図33(a)の駆動状態と同期して実施される。
また、1画面の画素すべてを同時にあるいは走査状態でリセット状態にしてから、図33(b)(c)の駆動を実施してもよいことはいうまでもない。また、インターレース駆動状態(1画素行あるいは複数画素行の飛び越し走査)で、リセット状態(1画素行あるいは複数画素行飛び越し)にしてもよいことは言うまでもない。また、ランダムのリセット状態を実施してもよい。また、本発明のリセット駆動の説明は、画素行を操作する方式である(つまり、画面の上下方向の制御する)。しかし、リセット駆動の概念は、制御方向が画素行に限定されるも
のではない。たとえば、画素列方向にリセット駆動を実施してもよいことは言うまでのない。
なお、図33のリセット駆動は、本発明のN倍パルス駆動などと組み合わせること、インターレース駆動と組み合わせることによりさらに良好な画像表示を実現できる。特に図22の構成は、間欠N/K倍パルス駆動(1画面に点灯領域を複数設ける駆動方法である。この駆動方法は、ゲート信号線17bを制御し、トランジスタ11dをオンオフ動作させることにより容易に実現できる。このことは以前に説明をした。)を容易に実現できるので、フリッカの発生もなく、良好な画像表示を実現できる。これは、図22あるいはその変形構成のすぐれた特徴である。また、他の駆動方法、たとえば、以降の説明する逆バイアス駆動方式、プリチャージ駆動方式、突き抜け電圧駆動方式などと組み合わせることによりさらに優れた画像表示を実現できることは言うまでもない。以上のように、本発明と同様にリセット駆動も本明細書の他の実施例と組み合わせて実施することができることは言うまでもない。
図34はリセット駆動を実現する表示装置の構成図である。ゲートドライバー回路12aは、図32におけるゲート信号線17aおよびゲート信号線17bを制御する。ゲート信号線17aにオンオフ電圧を印加することによりトランジスタ11bがオンオフ制御される。また、ゲート信号線17bにオンオフ電圧を印加することによりトランジスタ11dがオンオフ制御される。ゲートドライバー回路12bは、図32におけるゲート信号線17cを制御する。ゲート信号線17cにオンオフ電圧を印加することによりトランジスタ11cがオンオフ制御される。
したがって、ゲート信号線17aはゲートドライバー回路12aで操作し、ゲート信号線17cはゲートドライバー回路12bで操作する。そのため、トランジスタ11bをオンさせて駆動用トランジスタ11aをリセットするタイミングと、トランジスタ111cをオンさせて駆動用トランジスタ11aに電流プログラムを行うタイミングとを自由に設定できる。他の構成などは、以前に説明したものと同一または類似するため説明を省略する。
図35はリセット駆動のタイミングチャートである。ゲート信号線17aにオン電圧を印加し、トランジスタ11bをオンさせ、駆動用トランジスタ11aをリセットしている時には、ゲート信号線17bにはオフ電圧を印加し、トランジスタ11dをオフ状態にしている。したがって、図32(a)の状態となっている。この期間にIb電流が流れる。
図35のタイミングチャートでは、リセット時間は2H(ゲート信号線17aにオン電圧が印加され、トランジスタ11bがオンする)としているが、これに限定するものではない。2H以上でもよい。また、リセットが極めて高速に行える場合は、リセット時間は1H未満であってもよい。また、リセット期間を何H期間にするかはゲートドライバー回路12に入力するDATA(ST)パルス期間で容易に変更できる。たとえば、ST端子に入力するDATAを2H期間の間Hレベルとすれば、各ゲート信号線17aから出力されるリセット期間は2H期間となる。同様に、ST端子に入力するDATAを5H期間の間Hレベルとすれば、各ゲート信号線17aから出力されるリセット期間は5H期間となる。
1H期間のリセット後、画素行(1)のゲート信号線17c(1)に、オン電圧が印加される。トランジスタ11cがオンすることにより、ソース信号線18に印加されたプログラム電流Iwがトランジスタ11cを介して駆動用トランジスタ11aに書き込まれる。
電流プログラム後、画素(1)のゲート信号線17cにオフ電圧が印加され、トランジスタ11cがオフし、画素がソース信号線と切り離される。同時に、ゲート信号線17aにもオフ電圧が印加され、駆動用トランジスタ11aのリセット状態が解消される(なお、この期間は、リセット状態と表現するよりも、電流プログラム状態と表現する方が適切である)。また、ゲート信号線17bにはオン電圧が印加され、トランジスタ11dがオンして、駆動用トランジスタ11aにプログラムされた電流がEL素子15に流れる。なお、画素行(2)以降についても、画素行(1)と同様であり、また、図35からその動作は明らかであるから説明を省略する。
図35において、リセット期間は1H期間であった。図36はリセット期間を5Hとした実施例である。リセット期間を何H期間にするかはゲートドライバー回路12に入力するDATA(ST)パルス期間で容易に変更できる。図36ではゲートドライバー回路12aのST1端子に入力するDATAを5H期間の間Hレベルし、各ゲート信号線17aから出力されるリセット期間を5H期間とした実施例である。リセット期間は、長いほど、リセットが完全に行われ、良好な黒表示を実現できる。しかし、リセット期間の割合分は表示輝度が低下することになる。
図36はリセット期間を5Hとした実施例であった。また、このリセット状態は連続状態であった。しかし、リセット状態は連続して行うことに限定されるものではない。たとえば、各ゲート信号線17aから出力される信号を1Hごとにオンオフ動作させてもよい。このようにオンオフ動作させるのは、シフトレジスタの出力段に形成されたイネーブル回路(図示せず)を操作することにより容易に実現できる。また、ゲートドライバー回路12に入力するDATA(ST)パルスを制御することで容易に実現できる。
図34の回路構成では、ゲートドライバー回路12aは少なくとも2つのシフトレジスタ回路(1つはゲート信号線17a制御用、他の1つはゲート信号線17b制御用)が必要であった。そのため、ゲートドライバー回路12aの回路規模が大きくなるという課題があった。図37はゲートドライバー回路12aのシフトレジスタを1つにした実施例である。図37の回路を動作させた出力信号のタイミングチャートは図35のごとくなる。なお、図35と図37とはゲートドライバー回路12a、12bから出力されているゲート信号線17の記号が異なっているので注意が必要である。
図37のOR回路371が付加されていることから明らかであるが、各ゲート信号線17aの出力は、シフトレジスタ回路61aの前段出力とのORをとって出力される。つまり、2H期間、ゲート信号線17aからはオン電圧が出力される。一方、ゲート信号線17cはシフトレジスタ回路61aの出力がそのまま出力される。したがって、1H期間の間、オン電圧が印加される。
たとえば、シフトレジスタ回路61aの2番目にHレベル信号が出力されている時、画素16(1)のゲート信号線17cにオン電圧が出力され、画素16(1)が電流(電圧)プログラムの状態である。同時に、画素16(2)のゲート信号線17aにもオン電圧が出力され、画素16(2)のトランジスタ11bがオン状態となり、画素16(2)の駆動用トランジスタ11aがリセットされる。
同様に、シフトレジスタ回路61aの3番目にHレベル信号が出力されている時、画素16(2)のゲート信号線17cにオン電圧が出力され、画素16(2)が電流(電圧)プログラムの状態である。同時に、画素16(3のゲート信号線17aにもオン電圧が出力され、画素16(3)トランジスタ11bがオン状態となり、画素16(3)駆動用トランジスタ11aがリセットされる。つまり、2H期間、ゲート信号線17aからはオン電圧が出力され、ゲート信号線17cに1H期間、オン電圧が出力される。
プログラム状態の時は、トランジスタ11bとトランジスタ11cが同時にオン状態となる(図33(b))ら、非プログラム状態(図33(c))に移行する際、トランジスタ11cがトランジスタ11bよりも先にオフ状態となると、図33(b)のリセット状態となってしまう。これと防止するためには、トランジスタ11cがトランジスタ11bよりもあとからオフ状態にする必要がある。
そのためには、ゲート信号線17aがゲート信号線17cよりも先にオン電圧が印加されるように制御する必要がある。
以上の実施例は、図32(基本的には図1)の画素構成に関する実施例であった。しかし、本発明はこれに限定されるものではない。たとえば、図38に示すようなカレントミラーの画素構成であっても実施することができる。なお、図38ではトランジスタ11eをオンオフ制御することにより、図13、図15などで図示するN倍パルス駆動を実現できる。図39は図38のカレントミラーの画素構成での実施例の説明図である。以下、図39を参照しながら、カレントミラーの画素構成におけるリセット駆動方式について説明をする。
図39(a)に図示するように、トランジスタ11c、トランジスタ11eをオフ状態にし、トランジスタ11dをオン状態にする。すると、電流プログラム用トランジスタ11bのドレイン(D)端子とゲート(G)端子はショート状態となり、図に示すようにIb電流が流れる。一般的に、トランジスタ11bは1つ前のフィールド(フレーム)で電流プログラムされ、電流を流す能力がある(ゲート電位はコンデンサ19に1F期間保持され、画像表示をおこなっているから当然である。ただし、完全な黒表示を行っている場合、電流は流れない)。この状態でトランジスタ11eがオフ状態とし、トランジスタ11dがオン状態にすれば、駆動電流Ibがトランジスタ11aのゲート(G)端子の方向に流れる(ゲート(G)端子とドレイン(D)端子がショートされる)。そのため、トランジスタ11aのゲート(G)端子とドレイン(D)端子とが同一電位となり、トランジスタ11aはリセット(電流を流さない状態)になる。また、駆動用トランジスタ11bのゲート(G)端子は電流プログラム用トランジスタ11aのゲート(G)端子と共通であるから、駆動用トランジスタ11bもリセット状態となる。
このトランジスタ11a、トランジスタ11bのリセット状態(電流を流さない状態)は、図51などで説明する電圧オフセットキャンセラ方式のオフセット電圧を保持した状態と等価である。つまり、図39(a)の状態では、コンデンサ19の端子間には、オフセット電圧(電流が流れ始める開始電圧。この電圧の絶対値以上の電圧を印加することにより、トランジスタ11に電流が流れる)が保持されていることになる。このオフセット電圧はトランジスタ11a、トランジスタ11bの特性に応じて異なる電圧値である。したがって、図39(a)の動作を実施することにより、各画素のコンデンサ19にはトランジスタ11a、トランジスタ11bが電流を流さない(つまり、黒表示電流(ほどんど0に等しい))状態が保持されることになるのである(電流が流れ始める開始電圧にリセットされた)。
なお、図39(a)においても図33(a)と同様に、リセットの実施時間を長くするほど、Ib電流が流れ、コンデンサ19の端子電圧が小さくなる傾向がある。したがって、図39(a)の実施時間は固定値にする必要がある。実験および検討によれば、図39(a)の実施時間は、1H以上10H(10水平走査期間)以下とすることが好ましい。さらには1H以上5H以下にすることが好ましい。あるいは、20μsec以上2msec以下とすることが好ましい。このことは図33の駆動方式でも同様である。
図33(a)も同様であるが、図39(a)のリセット状態と、図39(b)の電流プログラム状態とを同期をとって行う場合は、図39(a)のリセット状態から、図39(b)の電流プログラム状態までの期間が固定値(一定値)となるから問題はない(固定値にされている)。つまり、図33(a)あるいは図39(a)のリセット状態から、図33(b)あるいは図39(b)の電流プログラム状態までの期間が、1H以上10H(10水平走査期間)以下とすることが好ましい。さらには1H以上5H以下にすることが好ましいのである。あるいは、20μsec以上2msec以下とすることが好ましいのである。この期間が短いと駆動用トランジスタ11が完全にリセットされない。また、あまりにも長いと駆動用トランジスタ11が完全にオフ状態となり、今度は電流をプログラムするのに長時間を要するようになる。また、画面50の輝度も低下する。
図39(a)を実施後、図39(b)の状態にする。図39(b)はトランジスタ11c、トランジスタ11dをオンさせ、トランジスタ11eをオフさせた状態である。図39(b)の状態は、電流プログラムを行っている状態である。
つまり、ソースドライバー回路14からプログラム電流Iwを出力(あるいは吸収)し、このプログラム電流Iwを電流プログラム用トランジスタ11aに流す。このプログラム電流Iwが流れるように、駆動用トランジスタ11bのゲート(G)端子の電位をコンデンサ19に設定するのである。
もし、プログラム電流Iwが0(A)(黒表示)であれば、トランジスタ11bは電流を図33(a)の電流を流さない状態が保持されたままとなるから、良好な黒表示を実現できる。また、図39(b)で白表示の電流プログラムを行う場合は、各画素の駆動用トランジスタの特性バラツキが発生していても、完全に黒表示状態のオフセット電圧(各駆動用トランジスタの特性に応じて設定された電流が流れる開始電圧)から電流プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ11aあるいはトランジスタ11bの特性バラツキによる階調誤差がなく、良好な画像表示を実現できる。
図39(b)の電流プログラミング後、図39(c)に図示するように、トランジスタ11c、トランジスタ11dとオフし、トランジスタ11eをオンさせて、駆動用トランジスタ11bからのプログラム電流Iw(=Ie)をEL素子15に流し、EL素子15を発光させる。図39(c)に関しても、以前に説明をしたので詳細は省略する。
図33、図39で説明した駆動方式(リセット駆動)は、駆動用トランジスタ11aあるいはトランジスタ11bとEL素子15間を切断(電流が流れない状態。トランジスタ11eあるいはトランジスタ11dで行う)し、かつ、駆動用トランジスタのドレイン(D)端子とゲート(G)端子(もしくはソース(S)端子とゲート(G)端子、さらに一般的に表現すれば駆動用トランジスタのゲート(G)端子を含む2端子)間をショートする第1の動作と、前記動作の後、駆動用トランジスタに電流(電圧)プログラムを行う第2の動作とを実施するものである。そして、少なくとも第2の動作は第1の動作後に行うものである。なお、第1の動作における駆動用トランジスタ11aあるいはトランジスタ11bとEL素子15間を切断するという動作は、必ずしも必須の条件ではない。もし、第1の動作における駆動用トランジスタ11aあるいはトランジスタ11bとEL素子15間を切断せずに、駆動用トランジスタのドレイン(D)端子とゲート(G)端子間をショートする第1の動作を行っても多少のリセット状態のバラツキが発生する程度で済む場合があるからである。これは、作製したアレイのトランジスタ特性を検討して決定する。
図39のカレントミラーの画素構成は、電流プログラムトランジスタ11aをリセットすることにより、結果として駆動用トランジスタ11bをリセットする駆動方法であった。
図39のカレントミラーの画素構成では、リセット状態では、必ずしも駆動用トランジスタ11bとEL素子15間を切断する必要はない。したがって、電流プログラム用トランジスタaのドレイン(D)端子とゲート(G)端子(もしくはソース(S)端子とゲート(G)端子、さらに一般的に表現すれば電流プログラム用トランジスタのゲート(G)端子を含む2端子、あるいは駆動用トランジスタのゲート(G)端子を含む2端子)間をショートする第1の動作と、前記動作の後、電流プログラム用トランジスタに電流(電圧)プログラムを行う第2の動作とを実施するものである。そして、少なくとも第2の動作は第1の動作後に行うものである。
画像表示状態は(もし、瞬時的な変化が観察できるのであれば)、まず、電流プログラムを行われる画素行は、リセット状態(黒表示状態)になり、所定H後に電流プログラムが行われる。画面の上から下方向に、黒表示の画素行が移動し、この画素行が通りすぎた位置で画像が書き換わっていくように見えるはずである。
以上の実施例は、電流プログラムの画素構成を中心として説明をしたが、本発明のリセット駆動は電圧プログラムの画素構成にも適用することができる。図43は電圧プログラムの画素構成におけるリセット駆動を実施するための本発明の画素構成(パネル構成)の説明図である。
図43の画素構成では、駆動用トランジスタ11aをリセット動作させるためのトランジスタ11eが形成されている。ゲート信号線17eにオン電圧が印加されることにより、トランジスタ11eがオンし、駆動用トランジスタ11aのゲート(G)端子とドレイン(D)端子間をショートさせる。また、EL素子15と駆動用トランジスタ11aとの電流経路を切断するトランジスタ11dが形成されている。以下、図44を参照しながら、電圧プログラムの画素構成における本発明のリセット駆動方式について説明をする。
図44(a)に図示するように、トランジスタ11b、トランジスタ11dをオフ状態にし、トランジスタ11eをオン状態にする。駆動用トランジスタ11aのドレイン(D)端子とゲート(G)端子はショート状態となり、図に示すようにIb電流が流れる。そのため、トランジスタ11aのゲート(G)端子とドレイン(D)端子とが同一電位となり、駆動用トランジスタ11aはリセット(電流を流さない状態)になる。なお、トランジスタ11aをリセットする前に、図33あるいは図39で説明したように、HD同期信号に同期して、最初にトランジスタ11dをオンさせ、トランジスタ11eをオフさせて、トランジスタ11aに電流を流しておく。その後、図44(a)の動作を実施する。
このトランジスタ11a、トランジスタ11bのリセット状態(電流を流さない状態)は、図41などで説明した電圧オフセットキャンセラ方式のオフセット電圧を保持した状態と等価である。つまり、図44(a)の状態では、コンデンサ19の端子間には、オフセット電圧(リセット電圧)が保持されていることになる。このリセット電圧は駆動用トランジスタ11aの特性に応じて異なる電圧値である。つまり、図44(a)の動作を実施することにより、各画素のコンデンサ19には駆動用トランジスタ11aが電流を流さない(つまり、黒表示電流(ほどんど0に等しい))状態が保持されることになるのである(電流が流れ始める開始電圧にリセットされた)。
なお、電圧プログラムの画素構成においても、電流プログラムの画素構成と同様に、図44(a)のリセットの実施時間を長くするほど、Ib電流が流れ、コンデンサ19の端子電圧が小さくなる傾向がある。したがって、図44(a)の実施時間は固定値にする必要がある。実施時間は、0.2H以上5H(5水平走査期間)以下とすることが好ましい。さらには0.5H以上4H以下にすることが好ましい。あるいは、2μsec以上400μsec以下とすることが好ましい。
また、ゲート信号線17eは前段の画素行のゲート信号線17aと共通にしておくことが好ましい。つまり、ゲート信号線17eと前段の画素行のゲート信号線17aとをショート状態で形成する。この構成を前段ゲート制御方式と呼ぶ。
なお、前段ゲート制御方式とは、着目画素行より少なくとも1H前以上に選択される画素行のゲート信号線波形を用いるものである。したがって、1画素行前に限定されるものではない。たとえば、2画素行前のゲート信号線の信号波形を用いて着目画素の駆動用トランジスタ11aのリセットを実施してもよい。
前段ゲート制御方式をさらに具体的に記載すれば以下のようになる。着目する画素行が(N)画素行とし、そのゲート信号線がゲート信号線17e(N)、ゲート信号線17a(N)とする。1H前に選択される前段の画素行は、画素行が(N−1)画素行とし、そのゲート信号線がゲート信号線17e(N−1)、ゲート信号線17a(N−1)とする。また、着目画素行の次の1H後に選択される画素行が(N+1)画素行とし、そのゲート信号線がゲート信号線17e(N+1)、ゲート信号線17a(N+1)とする。
第(N−1)H期間では、第(N−1)画素行のゲート信号線17a(N−1)にオン電圧が印加されると、第(N)画素行のゲート信号線17e(N)にもオン電圧が印加される。ゲート信号線17e(N)と前段の画素行のゲート信号線17a(N−1)とがショート状態で形成されているからである。したがって、第(N−1)画素行の画素のトランジスタ11b(N−1)がオンし、ソース信号線18の電圧が駆動用トランジスタ11a(N−1)のゲート(G)端子に書き込まれる。同時に、第(N)画素行の画素のトランジスタ11e(N)がオンし、駆動用トランジスタ11a(N)のゲート(G)端子とドレイン(D)端子間がショートされ、駆動用トランジスタ11a(N)がリセットされる。
第(N−1)H期間の次の第(N)期間では、第(N)画素行のゲート信号線17a(N)にオン電圧が印加されると、第(N+1)画素行のゲート信号線17e(N+1)にもオン電圧が印加される。したがって、第(N)画素行の画素のトランジスタ11b(N)がオンし、ソース信号線18に印加されている電圧が駆動用トランジスタ11a(N)のゲート(G)端子に書き込まれる。同時に、第(N+1)画素行の画素のトランジスタ11e(N+1)がオンし、駆動用トランジスタ11a(N+1)のゲート(G)端子とドレイン(D)端子間がショートされ、駆動用トランジスタ11a(N+1)がリセットされる。
以下同様に、第(N)H期間の次の第(N+1)期間では、第(N+1)画素行のゲート信号線17a(N+1)にオン電圧が印加されると、第(N+2)画素行のゲート信号線17e(N+2)にもオン電圧が印加される。したがって、第(N+1)画素行の画素のトランジスタ11b(N+1)がオンし、ソース信号線18に印加されている電圧が駆動用トランジスタ11a(N+1)のゲート(G)端子に書き込まれる。同時に、第(N+2)画素行の画素のトランジスタ11e(N+2)がオンし、駆動用トランジスタ11a(N+2)のゲート(G)端子とドレイン(D)端子間がショートされ、駆動用トランジスタ11a(N+2)がリセットされる。
以上の本発明の前段ゲート制御方式では、1H期間、駆動用トランジスタ11aはリセットされ、その後、電圧(電流)プログラムが実施される。
図33(a)も同様であるが、図44(a)のリセット状態と、図44(b)の電圧プログラム状態とを同期をとって行う場合は、図44(a)のリセット状態から、図44(b)の電流プログラム状態までの期間が固定値(一定値)となるから問題はない(固定値にされている)。この期間が短いと駆動用トランジスタ11が完全にリセットされない。また、あまりにも長いと駆動用トランジスタ11aが完全にオフ状態となり、今度は電流をプログラムするのに長時間を要するようになる。また、画面12の輝度も低下する。
図44(a)を実施後、図44(b)の状態にする。図44(b)はトランジスタ11bをオンさせ、トランジスタ11e、トランジスタ11dをオフさせた状態である。図44(b)の状態は、電圧プログラムを行っている状態である。
つまり、ソースドライバー回路14からプログラム電圧を出力し、このプログラム電圧を駆動用トランジスタ11aのゲート(G)端子に書き込む(駆動用トランジスタ11aのゲート(G)端子の電位をコンデンサ19に設定する)。なお、電圧プログラム方式の場合は、電圧プログラム時にトランジスタ11dを必ずしもオフさせる必要はない。また、図13、図15などのN倍パルス駆動などと組み合わせること、あるいは以上のような、間欠N/K倍パルス駆動(1画面に点灯領域を複数設ける駆動方法である。この駆動方法は、トランジスタ11eをオンオフ動作させることにより容易に実現できる)を実施する必要がなければ、トランジスタ11eが必要でない。このことは以前に説明をしたので、説明を省略する。
図43の構成あるいは図44の駆動方法で白表示の電圧プログラムを行う場合は、各画素の駆動用トランジスタの特性バラツキが発生していても、完全に黒表示状態のオフセット電圧(各駆動用トランジスタの特性に応じて設定された電流が流れる開始電圧)から電圧プログラムを行う。したがって、目標の電流値にプログラムされる時間が階調に応じて等しくなる。そのため、トランジスタ11aの特性バラツキによる階調誤差がなく、良好な画像表示を実現できる。
図44(b)の電流プログラミング後、図44(c)に図示するように、トランジスタ11bをオフし、トランジスタ11dをオンさせて、駆動用トランジスタ11aからのプログラム電流をEL素子15に流し、EL素子15を発光させる。
以上のように、図43の電圧プログラムにおける本発明のリセット駆動は、まず、HD同期信号に同期して、最初にトランジスタ11dをオンさせ、トランジスタ11eをオフさせて、トランジスタ11aに電流を流す第1の動作と、トランジスタ11aとEL素子15間を切断し、かつ、駆動用トランジスタ11aのドレイン(D)端子とゲート(G)端子(もしくはソース(S)端子とゲート(G)端子、さらに一般的に表現すれば駆動用トランジスタのゲート(G)端子を含む2端子)間をショートする第2の動作と、前記動作の後、駆動用トランジスタ11aに電圧プログラムを行う第3の動作とを実施するものである。
以上の実施例では、駆動トランジスタ素子11a(図1の画素構成の場合)からEL素子15に流す電流を制御するのに、トランジスタ11dをオンオフさせて行う。トランジスタ11dをオンオフさせるためには、ゲート信号線17bを走査する必要があり、走査のためには、シフトレジスタ61(ゲート回路12)が必要となる。しかし、シフトレジスタ61は規模が大きく、ゲート信号線17bの制御にシフトレジスタ61を用いたのでは狭額縁化できない。図40で説明する方式は、この課題を解決するものである。
なお、本発明は、主として図1などに図示する電流プログラムの画素構成を例示して説明をするが、これに限定するものではなく、図38などで説明した他の電流プルグラム構成(カレントミラーの画素構成)であっても適用できることはいうまでもない。また、ブロックでオンオフする技術的概念は、図41などの電圧プログラムの画素構成であっても適用できることは言うまでもない。また、本発明は、EL素子15に流れる電流を間欠にする方式であるから、図50などで説明する逆バイアス電圧を印加する方式とも組み合わせることができることは言うまでもない。以上のように、本発明は他の実施例と組み合わせて実施することができる。
図40はブロック駆動方式の実施例である。まず、説明を容易にするため、ゲートドライバー回路12は基板71に直接形成したか、もしくはシリコンチップのゲートドライバーIC12を基板71に積載したとして説明をする。また、ソースドライバー14およびソース信号線18は図面が煩雑になるため省略する。
図40において、ゲート信号線17aはゲートドライバー回路12と接続されている。一方、各画素のゲート信号線17bは点灯制御線401と接続されている。図40では4本のゲート信号線17bが1つの点灯制御線401と接続されている。
なお、4本のゲート信号線17bでブロックするというのはこれに限定するものではなく、それ以上であってもよいことは言うまでもない。一般的に表示領域50は少なくとも5以上に分割することが好ましい。さらに好ましくは、10以上に分割することが好ましい。さらには、20以上に分割することが好ましい。
分割数が少ないと、フリッカが見えやすい。あまりにも分割数が多いと、点灯制御線401の本数が多くなり、制御線401のレイアウトが困難になる。
したがって、QCIF表示パネルの場合は、垂直走査線の本数が220本であるから、少なくとも、220/5=44本以上でブロック化する必要があり、好ましくは、220/10=11以上でブロック化する必要がある。ただし、奇数行と偶数行で2つのブロック化を行った場合は、低フレームレートでも比較的フリッカの発生が少ないため、2つのブロック化で十分の場合がある。
図40の実施例では、点灯制御線401a、401b、401c、401d……401nと順次、オン電圧(Vgl)を印加するか、もしくはオフ電圧(Vgh)を印加し、ブロックごとにEL素子15に流れる電流をオンオフさせる。
なお、図40の実施例では、ゲート信号線17bと点灯制御線401とがクロスすることがない。したがって、ゲート信号線17bと点灯制御線401とのショート欠陥は発生しない。また、ゲート信号線17bと点灯制御線401とが容量結合することがないため、点灯制御線401からゲート信号線17b側を見た時の容量付加が極めて小さい。したがって、点灯制御線401を駆動しやすい。
ゲートドライバー12にはゲート信号線17aが接続されている。ゲート信号線17aにオン電圧を印加することにより、画素行が選択され、選択された各画素のトランジスタ11b、11cはオンして、ソース信号線18に印加された電流(電圧)を各画素のコンデンサ19にプログラムする。一方、ゲート信号線17bは各画素のトランジスタ11dのゲート(G)端子と接続されている。したがって、点灯制御線401にオン電圧(Vgl)が印加されたとき、駆動トランジスタ11aとEL素子15との電流経路を形成し、逆にオフ電圧(Vgh)が印加された時は、EL素子15のアノード端子をオープンにする。
なお、点灯制御線401に印加するオンオフ電圧の制御タイミングと、ゲートドライバー回路12がゲート信号線17aに出力する画素行選択電圧(Vgl)のタイミングは1水平走査クロック(1H)に同期していることが好ましい。しかし、これに限定するものではない。
点灯制御線401に印加する信号は単に、EL素子15への電流をオンオフさせるだけである。また、ソースドライバー14が出力する画像データと同期がとれている必要もない。点灯制御線401に印加する信号は、各画素16のコンデンサ19にプログラムされた電流を制御するものだからである。したがって、必ずしも、画素行の選択信号と同期がとれている必要はない。また、同期する場合であってもクロックは1H信号に限定されるものではなく、1/2Hでも、1/4Hであってもよい。
図38に図示したカレントミラーの画素構成の場合であっても、ゲート信号線17bを点灯制御線401に接続することにより、トランジスタ11eをオンオフ制御できる。したがって、ブロック駆動を実現できる。
なお、図32において、ゲート信号線17aを点灯制御線401に接続し、リセットを実施すれば、プロック駆動を実現できる。つまり、本発明のブロック駆動とは、1つの制御線で、複数の画素行を同時に非点灯(あるいは黒表示)とする駆動方法である。
以上の実施例は、1画素行ごとに1本の選択画素行を配置(形成)する構成であった。本発明は、これに限定するものではなく、複数の画素行で1本の選択ゲート信号線を配置(形成)してもよい。
図41はその実施例である。なお、説明を容易にするため、画素構成は図1の場合を主として例示して説明をする。図41では画素行の選択ゲート信号線17aは3つの画素(16R、16G、16B)を同時に選択する。Rの記号とは赤色の画素関連を意味し、Gの記号とは緑色の画素関連を意味し、Bの記号とは青色の画素関連を意味するものとする。
したがって、ゲート信号線17aの選択により、画素16R、画素16Gおよび画素16Bが同時に選択されデータ書き込み状態となる。画素16Rはソース信号線18Rからデータをコンデンサ19Rに書き込み、画素16Gはソース信号線18Gからデータをコンデンサ19Gに書き込む。画素16Bはソース信号線18Bからデータをコンデンサ19Bに書き込む。
画素16Rのトランジスタ11dはゲート信号線17bRに接続されている。
また、画素16Gのトランジスタ11dはゲート信号線17bGに接続され、画素16Bのトランジスタ11dはゲート信号線17bBに接続されている。したがって、画素16RのEL素子15R、画素16GのEL素子15G、画素16BのEL素子15Bは別個にオンオフ制御することができる。つまり、EL素子15R、EL素子15G、EL素子15Bはそれぞれのゲート信号線17bR、17bG、17bBを制御することにより、点灯時間、点灯周期を個別に制御可能である。
この動作を実現するためには、図6の構成において、ゲート信号線17aを走査するシフトレジスタ回路61と、ゲート信号線17bRを走査するシフトレジスタ回路61と、ゲート信号線17bGを走査するシフトレジスタ回路61と、ゲート信号線17bBを走査するシフトレジスタ回路61の4つを形成(配置)することが適切である。
なお、ソース信号線18に所定電流のN倍の電流を流し、EL素子15に所定電流のN倍の電流を1/Nの期間流すとしたが、実用上はこれを実現できない。実際にはゲート信号線17に印加した信号パルスがコンデンサ19に突き抜け、コンデンサ19に所望の電圧値(電流値)を設定できないからである。一般的にコンデンサ19には所望の電圧値(電流値)よりも低い電圧値(電流値)が設定される。たとえば、10倍の電流値を設定するように駆動しても、5倍程度の電流しかコンデンサ19には設定されない。たとえば、N=10としても実際にEL素子15に流れる電流はN=5の場合と同一となる。したがって、本発明はN倍の電流値を設定し、N倍に比例したあるいは対応する電流をEL素子15に流れるように駆動する方法である。もしくは、所望値よりも大きい電流をEL素子15にパルス状に印加する駆動方法である。
また、所望値より電流(そのまま、EL素子15に連続して電流を流すと所望輝度よりも高くなるような電流)を駆動トランジスタ11a(図1を例示する場合)に電流(電圧)プログラムを行い、EL素子15に流れる電流を間欠にすることにより、所望のEL素子の発光輝度を得るものである。
なお、このコンデンサ19への突き抜けによる補償回路は、ソースドライバー回路14内に導入する。この事項については後ほど説明をする。
また、図1などのスイッチングトランジスタ11b、11cなどはNチャンネルで形成することが好ましい。コンデンサ19への突き抜け電圧が低減するからである。また、コンデンサ19のオフリークも減少するから、10Hz以下の低いフレームレートにも適用できるようになる。
また、画素構成によっては、突き抜け電圧がEL素子15に流れる電流を増加させる方向に作用する場合は、白ピーク電流が増加し、画像表示のコントラスト感が増加する。したがって、良好な画像表示を実現できる。
逆に、図1のスイッチングトランジスタ11b、11cをPチャンネルにすることのより突き抜けを発生させて、より黒表示を良好にする方法も有効である。
Pチャンネルトランジスタ11bがオフするときにはVgh電圧となる。そのため、コンデンサ19の端子電圧がVdd側に少しシフトする。そのため、トランジスタ11aのゲート(G)端子電圧は上昇し、より黒表示となる。また、第1階調表示とする電流値を大きくすることができるから(階調1までに一定のベース電流を流すことができる)、電流プログラム方式で書き込み電流不足を軽減できる。
その他、ゲート信号線17aとトランジスタ11aのゲート(G)端子間に積極的にコンデンサ19bを形成し、突き抜け電圧を増加させる構成も有効である(図42(a)を参照)。このコンデンサ19bの容量は正規のコンデンサ19aの容量の1/50以上1/10以下にすることが好ましい。さらには1/40以上1/15以下とすることが好ましい。もしくはトランジスタ11bのソース−ゲート(ソース−ドレイン(SG)もしくはゲート−ドレイン(GD))容量の1倍以上10倍以下にする。さらに好ましくは、SG容量の2倍以上6倍以下にすることが好ましい。なお、コンデンサ19bの形成位置は、コンデンサ19aの一方の端子(トランジスタ11aのゲート(G)端子)とトランジスタ11dのソース(S)端子間に形成または配置してもよい。この場合も容量などは先に説明した値と同様である。
突き抜け電圧発生用のコンデンサ19bの容量(容量をCb(pF)とする)は、電荷保持用のコンデンサ19aの容量(容量とCa(pF)とする)と、トランジスタ11aの白ピーク電流時(画像表示で表示最大輝度の白ラスター時)のゲート(G)端子電圧Vwを黒表示での電流を流す(基本的には電流は0である。つまり、画像表示で黒表示としている時)時のゲート(G)端子電圧Vbが関連する。これらの関係は、 Ca/(200Cb) ≦ |Vw−Vb| ≦ Ca/(8Cb)の条件を満足させることが好ましい。なお、|Vw−Vb|とは、駆動用トランジスタの白表示時の端子電圧と黒表示時の端子電圧との差の絶対値である(つまり、変化する電圧幅)。
さらに好ましくは、 Ca/(100Cb) ≦ |Vw−Vb| ≦ Ca/(10Cb)の条件を満足させることが好ましい。
トランジスタ11bはPチャンネルにし、このPチャンネルは少なくともダブルゲート以上にする。このましくは、トリプルゲート以上にする。さらに好ましくは、4ゲート以上にする。そして、トランジスタ11bのソース−ゲート(SGもしくはゲート−ドレイン(GD))容量(トランジスタがオンしているときの容量)の1倍以上10倍以下のコンデンサを並列に形成または配置することが好ましい。
なお、以上の事項は、図1の画素構成だけでなく、他の画素構成でも有効である。たとえば、図42(b)に図示するようにカレントミラーの画素構成において、突き抜けを発生させるコンデンサをゲート信号線17aまたは17bとトランジスタ11aのゲート(G)端子間に配置または形成する。スイッチングトランジスタ11cのNチャンネルはダプルゲート以上とする。もしくはスイッチングトランジスタ11c、11dをPチャンネルとし、トリプルゲート以上とする。
41の電圧プログラムの構成にあっては、ゲート信号線17cと駆動用トランジスタ11aのゲート(G)端子間に突き抜け電圧発生用のコンデンサ19cを形成または配置する。また、スイッチングトランジスタ11cはトリプルゲート以上とする。突き抜け電圧発生用のコンデンサ19cはトランジスタ11cのドレイン(D)端子(コンデンサ19b側)と、ゲート信号線17a間に配置してもよい。また、突き抜け電圧発生用のコンデンサ19cはトランジスタ11aのゲート(G)端子と、ゲート信号線17a間に配置してもよい。また、突き抜け電圧発生用のコンデンサ19cはトランジスタ11cのドレイン(D)端子(コンデンサ19b側)と、ゲート信号線17c間に配置してもよい。
また、電荷保持用のコンデンサ19aの容量をCaとし、スイッチング用のトランジスタ11cまたは11d)のソース−ゲート容量Cc(突き抜け用のコンデンサがある場合には、その容量を加えた値)とし、ゲート信号線に印加される高電圧信号(Vgh)とし、ゲート信号線に印加される低電圧信号(Vgl)とした時、以下の条件を満足するように構成することにより、良好な黒表示を実現できる。
0.05(V) ≦ (Vgh−Vgl)×(Cc/Ca) ≦ 0.8(V) さらに好ましくは、以下の条件を満足させることが好ましい。
0.1(V) ≦ (Vgh−Vgl)×(Cc/Ca) ≦ 0.5(V) 以上の事項は図43などの画素構成にも有効である。図43の電圧プログラムの画素構成では、トランジスタ11aのゲート(G)端子とゲート信号線17a間に突き抜け電圧発生用のコンデンサ19bを形成または配置する。
なお、突き抜け電圧を発生させるコンデンサ19bは、トランジスタのソース配線とゲート配線で形成する。ただし、トランジスタ11のソース幅を広げて、ゲート信号線17と重ねて形成する構成であるから、実用上は明確にトランジスタと分離できない構成である場合がある。
また、スイッチングトランジスタ11b、11c(図1の構成の場合)を必要以上に大きく形成することにより、見かけ上、突き抜け電圧用のコンデンサ19bを構成する方式も本発明の範疇である。スイッチングトランジスタ11b、11cはチャンネル幅W/チャンネル長L=6/6μmで形成することが多い。これをWと大きくすることも突き抜け電圧用のコンデンサ19bを構成することになる。例えば、W:Lの比を2:1以上20:1以下にする構成が例示される。
好ましくは、W:Lの比を3:1以上10:1以下にすることがよい。
また、突き抜け電圧用のコンデンサ19bは、画素が変調するR、G、Bで大きさ(容量)を変化させることが好ましい。R、G、Bの各EL素子15の駆動電流が異なるためである。また、EL素子15のカットオフ電圧が異なるためである。そのため、EL素子15の駆動用トランジスタ11aのゲート(G)端子にプログラムする電圧(電流)が異なるからである。たとえば、Rの画素のコンデンサ11bRを0.02pFとした場合、他の色(G、Bの画素)のコンデンサ11bG、11bBを0.025pFとする。また、Rの画素のコンデンサ11bRを0.02pFとした場合、Gの画素のコンデンサ11bGと0.03pFとし、Bの画素のコンデンサ11bBを0.025pFとするなどである。このように、R、G、Bの画素ごとにコンデンサ11bの容量を変化させることのよりオフセットの駆動電流をRGBごとに調整することができる。したがって、各RGBの黒表示レベルを最適値にすることができる。
以上は、突き抜け電圧発生用のコンデンサ19bの容量を変化させるとしたが、突き抜け電圧は、保持用のコンデンサ19aと突き抜け電圧発生用のコンデンサ19bとの容量の相対的なものである。したがって、コンデンサ19bをR、G、Bの画素で変化することに限定するものではない。つまり、保持用コンデンサ19aの容量を変化させてもよい。たとえば、Rの画素のコンデンサ11aRを1.0pFとした場合、Gの画素のコンデンサ11aGと1.2pFとし、Bの画素のコンデンサ11aBを0.9pFとするなどである。この時、突き抜け用コンデンサ19bの容量は、R、G、Bで共通の値とする。したがって、本発明は、保持用のコンデンサ19aと突き抜け電圧発生用のコンデンサ19bとの容量比を、R、G、Bの画素のうち、少なくとも1つを他と異ならせたものである。なお、保持用のコンデンサ19aの容量と突き抜け電圧発生用のコンデンサ19bとの容量との両方をR、G、B画素で変化させてもよい。
また、画面50の左右で突き抜け電圧用のコンデンサ19bの容量を変化させてもよい。ゲートドライバー12に近い位置にある画素16は信号供給側に配置されているので、ゲート信号の立ち上がりが速い(スルーレートが高いからである)ため、突き抜け電圧が大きくなる。ゲート信号線17端に配置(形成)されている画素は、信号波形が鈍っている(ゲート信号線17には容量があるためである)。ゲート信号の立ち上がりが遅い(スルーレートが遅い)ため、突き抜け電圧が小さくなるためである。したがって、ゲートドライバー12との接続側に近い画素16の突き抜け電圧用コンデンサ19bを小さくする。また、ゲート信号線17端はコンデンサ19bを大きくする。たとえば、画面の左右でコンデンサの容量は10%程度変化させる。
発生する突き抜け電圧は、保持用コンデンサ19aと突き抜け電圧発生用のコンデンサ19bの容量比で決定される。したがって、画面の左右で突き抜け電圧発生用のコンデンサ19bの大きさを変化させるとしたが、これに限定するものではない。突き抜け電圧発生用のコンデンサ19bは画面の左右で一定にし、電荷保持用のコンデンサ19aの容量を画面の左右で変化させてもよい。また、突き抜け電圧発生用のコンデンサ19bと、電荷保持用のコンデンサ19a容量の両方を画面の左右で変化させてもよいことは言うまでもない。
本発明のN倍パルス駆動の課題にEL素子15に印加する電流が瞬時的ではあるが、従来と比較してN倍大きいという問題がある。電流が大きいとEL素子の寿命を低下させる場合がある。この課題を解決するためには、EL素子15に逆バイアス電圧Vmを印加することが有効である。
EL素子15において、電子は陰極(カソード)より電子輸送層に注入されると同時に正孔も陽極(アノード)から正孔輸送層に注入される。注入された電子、正孔は印加電界により対極に移動する。その際、有機層中にトラップされたり、発光層界面でのエネルギー準位の差によりのようにキャリアが蓄積されたりする。
有機層中に空間電荷が蓄積されると分子が酸化もしくは還元され、生成されたラジカル陰イオン分子もしくはラジカル陽イオン分子が不安定であることで、膜質の低下により輝度の低下および定電流駆動時の駆動電圧の上昇を招くことが知られている。これを防ぐために、一例としてデバイス構造を変化させ、逆方向電圧を印加している。
逆バイアス電圧が印加されると、逆方向電流が印加されるため、注入された電子及び正孔がそれぞれ陰極及び陽極へ引き抜かれる。これにより、有機層中の空間電荷形成を解消し、分子の電気化学的劣化を抑えることで寿命を長くすることが可能となる。
図45は、逆バイアス電圧VmとEL素子15の端子電圧の変化を示している。この端子電圧とは、EL素子15に定格電流を印加した時である。図45はEL素子15に流す電流が電流密度100A/平方メーターの場合であるが、図45の傾向は、電流密度50〜100A/平方メーターの場合とほとんど差がなかった。したがって、広い範囲の電流密度で適用できると推定される。
縦軸は初期のEL素子15の端子電圧に対して、2500時間後の端子電圧との比である。たとえば、経過時間0時間において、電流密度100A/平方メーターの電流の印加した時の端子電圧が8(V)とし、経過時間2500時間において、電流密度100A/平方メーターの電流の印加した時の端子電圧が10(V)とすれば、端子電圧比は、10/8=1.25である。
横軸は、逆バイアス電圧Vmと1周期に逆バイアス電圧を印加した時間t1の積に対する定格端子電圧V0の比である。たとえば、60Hz(とくに60Hzに意味はないが)で、逆バイアス電圧Vmを印加した時間が1/2(半分)であれば、t1=0.5である。また、経過時間0時間において、電流密度100A/平方メーターの電流の印加した時の端子電圧(定格端子電圧)が8(V)とし、逆バイアス電圧Vmを8(V)とすれば、|逆バイアス電圧×t1|/(定格端子電圧×t2)=|−8(V)×0.5|/(8(V)×0.5)=1.0となる。
図45によれば、|逆バイアス電圧×t1|/(定格端子電圧×t2)が1.0以上で端子電圧比の変化はなくなる(初期の定格端子電圧から変化しない)。
逆バイアス電圧Vmの印加による効果がよく発揮されている。しかし、|逆バイアス電圧×t1|/(定格端子電圧×t2)が1.75以上で端子電圧比は増加する傾向にある。したがって、|逆バイアス電圧×t1|/(定格端子電圧×t2)は1.0以上にするように逆バイアス電圧Vmの大きさおよび印加時間比t1(もしくはt2、あるいはt1とt2との比率)を決定するとよい。また、好ましくは、|逆バイアス電圧×t1|/(定格端子電圧×t2)は1.75以下になるようにように逆バイアス電圧Vmの大きさおよび印加時間比t1などを決定するとよい。
ただし、バイアス駆動を行う場合は、逆バイアスVmと定格電流とを交互に印加する必要がある。図46のようにサンプルAとBとの単位時間あたりの平均輝度を等しくしようとすると、逆バイアス電圧を印加する場合は、印加しない場合に比較して瞬時的には高い電流を流す必要がある。そのため、逆バイアス電圧Vmを印加する場合(図46のサンプルA)のEL素子15の端子電圧も高くなる。
しかし、図45では、逆バイアス電圧を印加する駆動方法でも、定格端子電圧V0とは、平均輝度を満足する端子電圧(つまり、EL素子15を点灯する端子電圧)とする(本明細書の具体例によれば、電流密度200A/平方メーターの電流の印加した時の端子電圧である。ただし、1/2デューティであるので、1周期の平均輝度は電流密度200A/平方メーターでの輝度となる)。
以上の事項は、EL素子15を、白ラスター表示(画面全体のEL素子に最大電流を印加している場合)を想定している。しかし、EL表示装置の映像表示を行う場合は、自然画であり、階調表示を行う。したがって、たえず、EL素子15の白ピーク電流(最大白表示で流れる電流。本明細書の具体例では、平均電流密度100A/平方メーターの電流)が流れているのではない。
一般的に、映像表示を行う場合は、各EL素子15に印加される電流(流れる電流)は、白ピーク電流(定格端子電圧時に流れる電流。本明細書の具体例によれば、電流密度100A/平方メーターの電流)の約0.2倍である。
したがって、図45の実施例では、映像表示を行う場合は横軸の値に0.2をかけるものとする必要がある。したがって、|逆バイアス電圧×t1|/(定格端子電圧×t2)は0.2以上にするように逆バイアス電圧Vmの大きさおよび印加時間比t1(もしくはt2、あるいはt1とt2との比率など)を決定するとよい。また、好ましくは、|逆バイアス電圧×t1|/(定格端子電圧×t2)は1.75×0.2=0.35以下になるようにように逆バイアス電圧Vmの大きさおよび印加時間比t1などを決定するとよい。
つまり、図45の横軸(|逆バイアス電圧×t1|/(定格端子電圧×t2))において、1.0の値を0.2とする必要がある。したがって、表示パネルに映像を表示する(この使用状態が通常であろう。白ラスターを常時表示することはないであろう)時は、|逆バイアス電圧×t1|/(定格端子電圧×t2)が0.2よりも大きくなるように、逆バイアス電圧Vmを所定時間t1印加するようにする。また、|逆バイアス電圧×t1|/(定格端子電圧×t2)の値が大きくなっても、図45で図示するように、端子電圧比の増加は大きくない。したがって、上限値は白ラスター表示を実施することも考慮して、|逆バイアス電圧×t1|/(定格端子電圧×t2)の値が1.75以下を満足するようにすればよい。
以下、図面を参照しながら、本発明の逆バイアス方式について説明をする。なお、本発明はEL素子15に電流が流れていない期間に逆バイアス電圧Vm(電流)を印加することを基本とする。しかし、これに限定するものではない。たとえば、EL素子15に電流が流れている状態で、強制的に逆バイアス電圧Vmを印加してもよい。なお、この場合は、結果としてEL素子15には電流が流れず、非点灯状態(黒表示状態)となるであろう。また、本発明は、主として電流プログラムの画素構成で逆バイアス電圧Vmを印加することを中心として説明するがこれに限定するものではない。
逆バイアス駆動の画素構成では、図47に図示するように、トランジスタ11gをNチャンネルとする。もちろん、Pチャンネルでもよい。
図47では、ゲート電位制御線473に印加する電圧を逆バイアス線471に印加している電圧よりも高くすることにより、トランジスタ11g(N)がオンし、EL素子15のアノード電極に逆バイアス電圧Vmが印加される。
また、図47の画素構成などにおいて、ゲート電位制御線473を常時、電位固定して動作させてもよい。たとえば、図47においてVk電圧が0(V)とする時、ゲート電位制御線473の電位を0(V)以上(好ましくは2(V)以上)にする。なお、この電位をVsgとする。この状態で、逆バイアス線471の電位を逆バイアス電圧Vm(0(V)以下、好ましくはVkより−5(V)以上小さい電圧)にすると、トランジスタ11g(N)がオンし、EL素子15のアノードに、逆バイアス電圧Vmが印加される。逆バイアス線471の電圧をゲート電位制御線473の電圧(つまり、トランジスタ11gのゲート(G)端子電圧)よりも高くすると、トランジスタ11gはオフ状態であるため、EL素子15には逆バイアス電圧Vmは印加されない。もちろん、この状態の時に、逆バイアス線471をハイインピーダンス状態(オープン状態など)としてもよいことは言うまでもない。
また、図48に図示するように、逆バイアス線471を制御するゲートドライバー回路12cを別途形成または配置してもよい。ゲートドライバー回路12cは、ゲートドライバー回路12aと同様に順次シフト動作し、シフト動作に同期して、逆バイアス電圧を印加する位置がシフトされる。
以上の駆動方法では、トランジスタ11gのゲート(G)端子は電位固定し、逆バイアス線471の電位を変化させるだけで、EL素子15に逆バイアス電圧Vmを印加することができる。したがって、逆バイアス電圧Vmの印加制御が容易である。また、トランジスタ11gのゲート(G)端子とソース(S)端子間に印加される電圧を低減できる。このことは、トランジスタ11gがPチャンネルの場合も同様である。
また、逆バイアス電圧Vmの印加は、EL素子15に電流を流していない時に行うものである。したがって、トランジスタ11dがオンしていない時に、トランジスタ11gをオンさせることにより行えばよい。つまり、トランジスタ11dのオンオフロジックの逆をゲート電位制御線473に印加すればよい。たとえば、図47では、ゲート信号線17bにトランジスタ11dおよびトランジスタ11gのゲート(G)端子を接続すればよい。トランジスタ11dはPチャンネルであり、トランジスタ11gはNチャンネルであるため、オンオフ動作は反対となる。
図49は逆バイアス駆動のタイミングチャートである。なお、チャート図において(1)(2)などの添え字は、画素行を示している。説明を容易にするため、(1)とは、第1画素行目と示し、(2)とは第2画素行目を示すとして説明をするが、これに限定するものではない。(1)がN画素行目を示し、(2)がN+1画素行目を示すと考えても良い。以上のことは他の実施例でも、特例を除いて同様である。また、図49などの実施例では、図1などの画素構成を例示して説明をするがこれに限定されるものではない。たとえば、図41、図38などの画素構成においても適用できるものである。
第1画素行目のゲート信号線17a(1)にオン電圧(Vgl)が印加されている時には、第1画素行目のゲート信号線17b(1)にはオフ電圧(Vgh)が印加される。つまり、トランジスタ11dはオフであり、EL素子15には電流が流れていない。
逆バイアス線471(1)には、Vsl電圧(トランジスタ11gがオンする電圧)が印加される。したがって、トランジスタ11gがオンし、EL素子15には逆バイアス電圧が印加されている。逆バイアス電圧は、ゲート信号線17bにオフ電圧(Vgh)が印加された後、所定期間(1Hの1/200以上の期間、または、0.5μsec)後に、逆バイアス電圧が印加される。また、ゲート信号線17bにオン電圧(Vgl)が印加される所定期間(1Hの1/200以上の期間、または、0.5μsec)前に、逆バイアス電圧がオフされる。これは、トランジスタ11dとトランジスタ11gが同時にオンとなることを回避するためである。
次の水平走査期間(1H)には、ゲート信号線17aにはオフ電圧(Vgh)が印加され、第2画素行が選択される。つまり、ゲート信号線17b(2)にオン電圧が印加される。一方、ゲート信号線17bにはオン電圧(Vgl)が印加され、トランジスタ11dがオンして、EL素子15にトランジスタ11aから電流が流れEL素子15が発光する。また、逆バイアス線471(1)にはオフ電圧(Vsh)が印加されて、第1画素行(1)のEL素子15には逆バイアス電圧が印加されないようになる。第2画素行の逆バイアス線471(2)にはVsl電圧(逆バイアス電圧)が印加される。
以上の動作を順次くりかえすことにより、1画面の画像が書き換えられる。以上の実施例では、各画素にプログラムされている期間に、逆バイアス電圧を印加するという構成であった。しかし、図48の回路構成はこれに限定されるものではない。複数の画素行に連続して逆バイアス電圧を印加することもできることは明らかである。また、ブロック駆動(図40参照)や、N倍パルス駆動、リセット駆動、ダミー画素駆動とも組み合わせることができることは明らかである。
以上の実施例は、図1の画素構成の場合であったが、他の構成においても、図38、図41などの逆バイアス電圧を印加する構成に適用できることは言うまでもない。たとえば、図50は電流プログラム方式の画素構成である。
図50は、カレントミラーの画素構成である。トランジスタ11cは画素選択素子である。ゲート信号線17a1にオン電圧を印加することにより、トランジスタ11cがオンする。トランジスタ11dはリセット機能と、駆動用トランジスタ11aのドレイン(D)−ゲート(G)端子間をショート(GDショート)する機能を有するスイッチ素子である。トランジスタ11dはゲート信号線17a2にオン電圧を印加することによりオンする。
トランジスタ11dは、該当画素が選択する1H(1水平走査期間、つまり1画素行)以上前にオンする。好ましくは3H前にはオンさせる。3H前とすれば、3H前にトランジスタ11dがオンし、トランジスタ11aのゲート(G)端子とドレイン(D)端子がショートされる。そのため、トランジスタ11aはオフする。したがって、トランジスタ11bには電流が流れなくなり、EL素子15は非点灯となる。
EL素子15が非点灯状態の時、トランジスタ11gがオンし、EL素子15に逆バイアス電圧が印加される。したがって、逆バイアス電圧は、トランジスタ11dがオンされている期間、印加されることになる。そのため、ロジック的にはトランジスタ11dとトランジスタ11gとは同時にオンすることになる。
トランジスタ11gのゲート(G)端子はVsg電圧が印加されて固定されている。逆バイアス線471をVsg電圧より十分に小さな逆バイアス電圧を逆バイアス線471に印加することによりトランジスタ11gがオンする。
その後、前記該当画素に映像信号が印加(書き込まれる)される水平走査期間がくると、ゲート信号線17a1にオン電圧が印加され、トランジスタ11cがオンする。したがって、ソースドライバー回路14からソース信号線18に出力された映像信号電圧がコンデンサ19に印加される(トランジスタ11dはオン状態が維持されている)。
トランジスタ11dをオンさせると黒表示となる。1フィールド(1フレーム)期間に占めるトランジスタ11dのオン期間が長くなるほど、黒表示期間の割合が長くなる。したがって、黒表示期間が存在しても1フィールド(1フレーム)の平均輝度を所望値とするためには、表示期間の輝度を高くする必要がある。
つまり、表示期間にEL素子15に流す電流と大きくする必要がある。この動作は、本発明のN倍パルス駆動である。したがって、N倍パルス駆動と、トランジスタ11dをオンさせて黒表示とする駆動とを組み合わせることが本発明の1つの特徴ある動作である。また、EL素子15が非点灯状態で、逆バイアス電圧をEL素子15に印加することが本発明の特徴ある構成(方式)である。
以上の実施例では、画像表示時において、画素が非点灯時に逆バイアス電圧を印加する方式であったが、逆バイアス電圧を印加する構成はこれに限定するものではない。画像を非表示に逆バイアス電圧を印加するのであれば、逆バイアス用のTFT11gを各画素に形成する必要はない。非点灯時とは、表示パネルの使用を終了した後、あるいは使用前に逆バイアス電圧を印加する構成である。
例えば、図1の画素構成において、画素16を選択し(TFT11b、TFT11cをオンさせる)、ソースドライバーIC(回路)14から、ソースドライバーICが出力できる低い電圧V0(例えば、GND電圧)を出力して駆動用TFT11aのドレイン端子(D)に印加する。この状態でTFT11dもオンさせればELのアノード端子にV0電圧が印加される。同時に、EL素子15のカソードVkにV0電圧に対し、−5〜−15(V)低い電圧Vm電圧を印加すればEL素子15に逆バイアス電圧が印加される。また、Vdd電圧もV0電圧より0〜−5(V)低い電圧を印加することにより、TFT11aもオフ状態となる。以上のようにソースドライバー回路14から電圧を出力し、ゲート信号線17を制御することにより、逆バイアス電圧をEL素子15に印加することができる。
N倍パルス駆動は、1フィールド(1フレーム)期間内において、1度、黒表示をしても再度、EL素子15に所定の電流(プログラムされた電流(コンデンサ19に保持されている電圧による))を流すことができる。しかし、図50の構成では、一度、トランジスタ11dがオンすると、コンデンサ19の電荷は放電(減少を含む)されるため、EL素子15に所定の電流(プログラムされた電流を流すことができない。しかし、回路動作が容易であるという特徴がある。
なお、以上の実施例は画素が電流プログラムの画素構成であったが、本発明はこれに限定するものではなく、図38、図50のような他の電流方式の画素構成にも適用することができる。また、図51、図54、図62に図示するような電圧プログラムの画素構成でも適用することができる。
図51は一般的に最も簡単な電圧プログラムの画素構成である。トランジスタ11bが選択スイッチング素子であり、トランジスタ11aがEL素子15に電流を印加する駆動用トランジスタである。この構成で、EL素子15のアノードに逆バイアス電圧印加用のトランジスタ(スイッチング素子)11gを配置(形成)している。
図51の画素構成では、EL素子15に流す電流は、ソース信号線18に印加され、トランジスタ11bが選択されることにより、トランジスタ11aのゲート(G)端子に印加される。
まず、図51の構成を説明するために、基本動作について図52を用いて説明をする。図51の画素構成は電圧オフセットキャンセラという構成であり、初期化動作、リセット動作、プログラム動作、発光動作の4段階で動作する。
水平同期信号(HD)後、初期化動作が実施される。ゲート信号線17bにオン電圧が印加され、トランジスタ11gがオンする。また、ゲート信号線17aにもオン電圧が印加され、トランジスタ11cがオンする。この時、ソース信号線18にはVdd電圧が印加される。したがって、コンデンサ19bのa端子にはVdd電圧が印加されることになる。この状態で、駆動用トランジスタ11aはオンし、EL素子15に僅かな電流が流れる。この電流により駆動用トランジスタ11aのドレイン(D)端子は少なくともトランジスタ11aの動作点よりも大きな絶対値の電圧値となる。
次にリセット動作が実施される。ゲート信号線17bにオフ電圧が印加され、トランジスタ11eがオフする。一方、ゲート信号線17cにT1の期間、オン電圧が印加され、トランジスタ11bがオンする。このT1の期間がリセット期間である。また、ゲート信号線17aには1Hの期間、継続してオン電圧が印加される。なお、T1は1H期間の20%以上90%以下の期間とすることが好ましい。もしくは、20μsec以上160μsec以下の時間とすることが好ましい。また、コンデンサ19b(Cb)とコンデンサ19a(Ca)の容量の比率は、Cb:Ca=6:1以上1:2以下とすることが好ましい。
リセット期間では、トランジスタ11bのオンにより、駆動用トランジスタ11aのゲート(G)端子とドレイン(D)端子間がショートされる。したがって、トランジスタ11aのゲート(G)端子電圧とドレイン(D)端子電圧が等しくなり、トランジスタ11aはオフセット状態(リセット状態:電流が流れない状態)となる。このリセット状態とはトランジスタ11aのゲート(G)端子が、電流を流し始める開始電圧近傍になる状態である。このリセット状態を維持するゲート電圧はコンデンサ19bのb端子に保持される。したがって、コンデンサ19には、オフセット電圧(リセット電圧)が保持されていることになる。
次のプログラム状態では、ゲート信号線17cにオフ電圧が印加されトランジスタ11bがオフする。一方、ソース信号線18には、Tdの期間、DATA電圧が印加される。したがって、駆動用トランジスタ11aのゲート(G)端子には、DATA電圧+オフセット電圧(リセット電圧)が加えられたものが印加される。そのため、駆動用トランジスタ11aはプログラムされた電流を流せるようになる。
プログラム期間後、ゲート信号線17aにはオフ電圧が印加され、トランジスタ11cはオフ状態となり、駆動用トランジスタ11aはソース信号線18から切り離される。また、ゲート信号線17cにもオフ電圧が印加され、トランジスタ11bがオフし、このオフ状態は1Fの期間保持される。一方、ゲート信号線17bには、必要に応じてオン電圧とオフ電圧とが周期的に印加される。つまり、図13、図15などのN倍パルス駆動などと組み合わせること、インターレース駆動と組み合わせることによりさらに良好な画像表示を実現できる。
図52の駆動方式では、リセット状態でコンデンサ19には、トランジスタ11aの開始電流電圧(オフセット電圧、リセット電圧)が保持される。そのため、このリセット電圧がトランジスタ11aのゲート(G)端子に印加されている時が、最も暗い黒表示状態である。しかし、ソース信号線18と画素16とのカップリング、コンデンサ19への突き抜け電圧あるいはトランジスタの突き抜けにより、黒浮き(コントラスト低下)が発生する。したがって、図53で説明した駆動方法では、表示コントラストを高くすることができない。
逆バイアス電圧VmをEL素子15に印加するためには、トランジスタ11aがオフさせる必要がある。トランジスタ11aをオフさせるためには、トランジスタ11aのVdd端子とゲート(G)端子間をショートすればよい。この構成については、後に図53を用いて説明をする。
また、ソース信号線18にVdd電圧またはトランジスタ11aをオフさせる電圧を印加し、トランジスタ11bをオンさせてトランジスタ11aのゲート(G)端子に印加させてもよい。この電圧によりトランジスタ11aがオフする(もしくは、ほとんど、電流が流れないような状態にする(略オフ状態:トランジスタ11aが高インピーダンス状態))。その後、トランジスタ11gをオンさせて、EL素子15に逆バイアス電圧を印加する。この逆バイアス電圧Vmの印加は、全画素同時に行ってもよい。つまり、ソース信号線18にトランジスタ11aを略オフする電圧を印加し、すべての(複数の)画素行のトランジスタ11bをオンさせる。したがって、トランジスタ11aがオフする。その後、トランジスタ11gをオンさせて、逆バイアス電圧をEL素子15に印加する。その後、順次、各画素行に映像信号を印加し、表示装置に画像を表示する。
次に、図51の画素構成におけるリセット駆動について説明をする。図53はその実施例である。図53に示すように画素16aのトランジスタ11cのゲート(G)端子に接続されたゲート信号線17aは次段画素16bのリセット用トランジスタ11bのゲート(G)端子にも接続されている。同様に、画素16bのトランジスタ11cのゲート(G)端子に接続されたゲート信号線17aは次段画素16cのリセット用トランジスタ11bのゲート(G)端子に接続されている。
したがって、画素16aのトランジスタ11cのゲート(G)端子に接続されたゲート信号線17aにオン電圧を印加すると、画素16aが電圧プログラム状態となるとともに、次段画素16bのリセット用トランジスタ11bがオンし、画素16bの駆動用トランジスタ11aがリセット状態となる。同様に、画素16bのトランジスタ11cのゲート(G)端子に接続されたゲート信号線17aにオン電圧を印加すると、画素16bが電流プログラム状態となるとともに、次段画素16cのリセット用トランジスタ11bがオンし、画素16cの駆動用トランジスタ11aがリセット状態となる。したがって、容易に前段ゲート制御方式によるリセット駆動を実現できる。また、各画素あたりのゲート信号線の引き出し本数を減少させることができる。
さらに詳しく説明する。図53(a)のようにゲート信号線17に電圧が印加されているとする。つまり、画素16aのゲート信号線17aにオン電圧が印加され、他の画素16のゲート信号線17aにオフ電圧が印加されているとする。
また、ゲート信号線17bは画素16a、16bにはオフ電圧が印加され、画素16c、16dにはオン電圧が印加されているとする。
この状態では、画素16aは電圧プログラム状態で非点灯、画素16bはリセット状態で非点灯、画素16cはプログラム電流の保持状態で点灯、画素16dはプログラム電流の保持状態で点灯状態である。
1H後、制御用ゲートドライバー回路12のシフトレジスタ回路61内のデータが1ビットシフトし、図53(b)の状態となる。図53(b)の状態は、画素16aはプログラム電流保持状態で点灯、画素16bは電流プログラム状態で非点灯、画素16cはリセット状態で非点灯、画素16dはプログラム保持状態で点灯状態である。
以上のことから、各画素は前段に印加されたゲート信号線17aの電圧により、次段の画素の駆動用トランジスタ11aがリセットされ、次の水平走査期間に電圧プログラムが順次行われることがわかる。
図43に図示する電圧プログラムの画素構成でも前段ゲート制御を実現できる。図54は図43の画素構成を前段ゲート制御方式の接続とした実施例である。
図54に示すように画素16aのトランジスタ11bのゲート(G)端子に接続されたゲート信号線17aは次段画素16bのリセット用トランジスタ11eのゲート(G)端子に接続されている。同様に、画素16bのトランジスタ11bのゲート(G)端子に接続されたゲート信号線17aは次段画素16cのリセット用トランジスタ11eのゲート(G)端子に接続されている。
したがって、画素16aのトランジスタ11bのゲート(G)端子に接続されたゲート信号線17aにオン電圧を印加すると、画素16aが電圧プログラム状態となるとともに、次段画素16bのリセット用トランジスタ11eがオンし、画素16bの駆動用トランジスタ11aがリセット状態となる。同様に、画素16bのトランジスタ11bのゲート(G)端子に接続されたゲート信号線17aにオン電圧を印加すると、画素16bが電流プログラム状態となるとともに、次段画素16cのリセット用トランジスタ11eがオンし、画素16cの駆動用トランジスタ11aがリ・BR>Zット状態となる。したがって、容易に前段ゲート制御方式によるリセット駆動を実現できる。
さらに詳しく説明する。図55(a)のようにゲート信号線17に電圧が印加されているとする。つまり、画素16aのゲート信号線17aにオン電圧が印加され、他の画素16のゲート信号線17aにオフ電圧が印加されているとする。
また、すべての逆バイアス用トランジスタ11gはオフ状態であるとする。
この状態では、画素16aは電圧プログラム状態、画素16bはリセット状態、画素16cはプログラム電流の保持状態、画素16dはプログラム電流の保持状態である。
1H後、制御用ゲートドライバー回路12のシフトレジスタ回路61内のデータが1ビットシフトし、図55(b)の状態となる。図55(b)の状態は、画素16aはプログラム電流保持状態、画素16bは電流プログラム状態、画素16cはリセット状態、画素16dはプログラム保持状態である。
以上のことから、各画素は前段に印加されたゲート信号線17aの電圧により、次段の画素の駆動用トランジスタ11aがリセットされ、次の水平走査期間に電圧プログラムが順次行われることがわかる。
以下、図面を参照しながら、本発明のソースドライバー回路(IC)14について説明をする。なお、ソースドライバー回路14とは、半導体のシリコンチップで形成されたICの他、低温ポリシリコンあるいは高温ポリシリコンなどのポリシリコン技術で、基板71に直接に形成されたものも含まれる。
本発明のソースドライバー14の第1番目の目的は、表示装置の駆動用ドライバーICの回路構成に関するものであり、主に低消費電力を実現しつつ、かつブランキング期間の短縮化を図り、高表示品位を実現するものである。第2番目の目的は、EL表示パネルに良好な電流駆動方式を実現し、高コントラスト表示と、高解像度の両立を実現するものである。
以下、図面を参照しながら、本発明の第1の目的を達成するドライバー構成およびその駆動方法について説明をする。
液晶表示パネルや有機EL表示パネル等の表示パネルは、複数の走査線(ゲート信号線17)と複数の映像信号線(ソース信号線18)をマトリクス状に配置した表示素子で構成されている。表示パネルを駆動するために、ゲート信号線17側は低温ポリシリコンなどの技術で内蔵されたゲートドライバー回路14を用い、ソース信号線18側は単結晶シリコンで作成されたソースドライバーIC14をCOG(チップオンガラス)実装する方式が主流になりつつある。ソース信号線18を駆動する単結晶シリコンのソースドライバーIC14の構成としては、携帯電話やPDA等の携帯端末表示パネルには、表示メモリーを内蔵したものが主流である。なお、モニターやテレビ等の表示パネルには、表示メモリーを内蔵してない。
図102に、表示メモリーを内蔵してないソースドライバーIC14の一般的な構成を示す。図102において、1021はクロック停止付きシフトレジスタ、1022は入力段ラッチ、1023は第1段ラッチ、1024は第2段ラッチ、1025はD/Aコンバータ、1026は出力バッファである。
原振クロックに同期してコントローラからシリアルに送られてきたRGB各6ビットの表示データDR0〜DR5、DG0〜DG5、DB0〜DB5は、一旦入力段ラッチにラッチされた後、シフトレジスタから出力されるラッチ信号にしたがって、順次第1段ラッチにラッチされる。1水平期間後、水平同期パルスに同期したラッチ信号LDにより、第1段ラッチの出力信号が第2段ラッチに一斉にラッチされる。第2段ラッチの出力信号は、D/Aコンバータによりアナログ電圧に変換され、出力バッファを通して表示素子を点灯させる。一般に、表示メモリーを内蔵してない信号線駆動用ドライバーICは、上述したように、クロック停止付きシフトレジスタで構成されている。
図103に、一般的なクロック停止付きシフトレジスタの構成を示す。図103において、1031はシフトレジスタを構成するD型フリップフロップを、1032はクロック停止回路を表す。
図103に示すクロック停止付きシフトレジスタの動作原理としては、前段のシフトレジスタからスタートパルス信号が入力されているか、または自段のシフトレジスタがスタートパルス信号を出力している間は、スタートパルス信号が自段のシフトレジスタを通過中なので、自段のシフトレジスタのクロック端子にクロック信号FYを供給する。それ以外は、クロック信号FYの入力を遮断することにより、シフトレジスタの無駄な動作を排除し、低消費電力を実現する。
この機能を実現する回路が、図103のクロック停止回路1032である。すなわち、1032に示すように、前段のシフトレジスタの出力信号と自段シフトレジスタの出力信号の論理和と、クロック信号FYとの論理積をD型フリップフロップのクロック端子に入力することにより、スタートパルス信号が自段のシフトレジスタを通過中のときのみ、自段のシフトレジスタが動作し、それ以外は自段のシフトレジスタは動作しない。このような構成にすることにより、シフトレジスタの消費電力を数mWから数100μWに低減することができ、低消費電力化を実現できる。
しかしながら、このようなクロック停止付きシフトレジスタでは、スタートパルス入力後、最初の表示データが第1段ラッチにラッチされるまでに数クロックを要し、その分ブランキング期間を長く設定しなくてはならず、フリッカの発生等の表示品位を低下させる原因となっている。
図104に、クロック停止付きシフトレジスタのタイミングチャートを示す。
図104に示すように、原振クロックFYの立ち上がりでスタートパルスSTが入力されたとすると、リセット信号RSTを生成し、分周クロックFYSを発振させ、内部で2クロック長に調整されたスタートパルスSTSをもとに、シフトレジスタを動作させると、第1段、第2段、第3段、・・・のシフトレジスタの出力波形は、G1、G2、G3、・・・のようになる。
スタートパルスSTを入力後、最初のデータが第1段ラッチにラッチされるのは、第1段シフトレジスタの出力信号G1の立下りであるので、入力段ラッチ後のデータの真ん中でラッチするためには、入力データはスタートパルス入力してから2.5クロック後に入力せざるを得ない。すなわち、その分ブランキング期間を長く設定する必要があり、フリッカの発生等の表示品位を低下させている。
図95に、本発明のソースドライバー回路14のシフトレジスタ部を示す。図95において、951はシフトレジスタを構成するD型フリップフロップ、952は自段のシフトレジスタの正転出力信号と後段シフトレジスタの反転出力信号との論理積をシフトレジスタの出力信号とするための回路である。
なお、説明を容易二するため、ソースドライバー回路14を例示して説明するがこれに限定するものではなく、ゲートドライバー回路12にも適用することができることは言うまでもない。
また、953は最終段のシフトレジスタの後段に追加されたダミーのシフトレジスタ、954は前段のシフトレジスタの正転出力信号と自段シフトレジスタの正転出力信号の論理和により自段シフトレジスタのクロック信号の入力を遮断するための回路である。以下、本発明のソースドライバー回路14におけるクロック停止付きシフトレジスタの動作を示す。
図95において、シフトレジスタの初段の出力G1は、シフトレジスタ出力ではなく、原振クロックの2クロック分の長さに調整されたスタートパルスSTSを用いる。シフトレジスタ出力を用いていたのでは、前述したように、スタートパルス直後のデータを第1段ラッチにラッチできず、スタートパルスから2.5クロック後にデータを入力せざるを得ないからである。
図96に本発明のタイミングチャートを示す。図96において、入力されたスタートパルスSTから、原振クロックの2クロック分の長さに調整されたスタートパルスSTSを発生させる。このSTSをシフトレジスタの第1段の出力とすることにより、STSの立下りで入力段ラッチ後のデータをラッチするので、図103に示すようなシフトレジスタ出力を第1段の出力とする場合よりも早くデータをラッチすることが可能となる。
また、本発明では、シフトレジスタの出力信号Gとして、D型フリップフロップの正転出力信号Qをそのまま出力するのではなく、自段のフリップフロップの正転出力信号Qnと後段のフリップフロップの反転出力信号NQn+1との論理積を自段のシフトレジスタの出力信号Gnとしている。このような構成にすると、図97に示すように、フリップフロップの正転出力信号Qnよりも0.5シフトクロック(FYS)早く立ち下がるので、その分早くデータをラッチすることが可能となる。
この機能を実現する回路が、図95の952に示す点線部分である。最終段の出力に関しては、後段のシフトレジスタの出力がないので、この機能を実現できない。そこで、図95に示すように、最終段の後段にダミーのシフトレジスタを追加することにより、最終段のシフトレジスタの出力波形も0.5シフトクロック(FYS)早く立ち下げることが可能となる。
以上に示す本発明の回路構成により、図96に示すようにスタートパルス入力後、原振クロックの1クロック遅れでデータを入力すると、入力段ラッチ後のデータを真ん中で第1段ラッチにラッチできる。従来のクロック停止付きシフトレジスタでは、上述したように、スタートパルス入力後、原振クロックの2.5クロック遅れでデータを入力せざるを得ないので、本発明により、ブランキング期間を短縮することでフリッカ等の発生を抑制でき、高品位表示が可能となる。
なお、クロック停止付きシフトレジスタの回路構成としては、図95に示すように、前段シフトレジスタの正転出力信号と、自段シフトレジスタの正転出力信号の論理和により、自段シフトレジスタのクロック信号の入力を遮断することにより実現している。図98に示すように、自段シフトレジスタをスタートパルスが通過している期間だけ、クロック信号が自段シフトレジスタに入力されて動作するので、低消費電力を実現できる。
図99は本発明の第2の実施例である。図99に、本発明の原振クロックの1クロック長のリセット信号RST、原振クロックの分周クロックであるシフトクロック信号FYS、原振クロックの2クロック長のスタートパルス信号STSの生成回路を示す。
図99において、991は原振クロックの1クロック長のリセット信号発生部、992は原振クロックの分周クロックであるシフトクロック信号発生部、993は原振クロックの2クロック長のスタートパルス信号発生部である。図100に各部のタイミングチャートを示す。以下、各種制御信号の発生方法について説明する。
まず、原振クロックの1クロック長のリセット信号発生方法について説明する。本発明は、原振クロックの1クロック長のリセット信号を発生するリセット回路の構成として、入力されたスタートパルスを原振クロックの立ち上がりで保持する第1のD型フリップフロップの正転出力と、その正転出力を原振クロックの立ち上がりで保持する第2のD型フリップフロップの反転出力との反転論理積で構成されたことを特徴としている。
図99の991のリセット信号発生部の動作は、図100のタイミングチャートに示すように、入力されたスタートパルスSTを原振クロックFYの立ち上がりで保持したD型フリップフロップの正転信号Aと、その信号を1原振クロック遅れで保持したD型フリップフロップの反転信号Bとの反転論理積をとることにより、原振クロックの1クロック分の長さのリセット信号RSTを発生する。このリセット信号により、シフトレジスタを構成するD型フリップフロップと原振クロックを分周してシフトクロックを作成するD型フリップフロップをリセットする。
次に、原振クロックの分周クロックであるシフトクロック信号発生方法について説明する。本発明は、前記シフトレジスタを動作させるシフトクロックとして、前記原振クロックを前記原振クロックの立下りで分周する第3のD型のフリップフロップと、前記原振クロックの1クロック長のリセット信号により生成されたことを特徴としている。
図99の992のシフトクロック信号発生部の動作は、図100のタイミングチャートに示すように、入力された原振クロックFYを原振クロックの立下りで保持したD型フリップフロップの反転信号を入力信号とすることにより、原振クロックの立下りで分周されたシフトクロックFYSが発生される。これにより、リセット信号によるリセット動作解除後、原振クロックの0.5クロック遅れで動作するシフトクロックを生成することができる。
次に、原振クロックの2クロック長のスタートパルス信号発生方法について説明する。本発明は、前記原振クロックの2クロック長に調整されたスタートパルスを生成する回路の構成として、前記原振クロックの1クロック長のリセット信号の反転信号と、その反転信号を原振クロックの立ち上がりで保持する第4のD型フリップフロップの正転出力との論理和で構成されたことを特徴としている。
図99のスタートパルス信号発生部の動作は、図100のタイミングチャートに示すように、原振クロックの1クロック長のリセット信号の反転信号Cと、その反転信号を原振クロックの立ち上がりで保持する第4のD型フリップフロップの正転出力Dとの論理和をとることにより、原振クロックの2クロック長に調整されたスタートパルスSTHが生成される。
以上の本発明による回路構成で生成されたクロック停止付きシフトレジスタを制御する各種制御信号の動作を、図100を参照しながら説明する。図100において、スタートパルスSTが入力されると、原振クロックの立ち上がりでリセット信号RSTが生成され、シフトクロックと各段のシフトレジスタがリセットされる。シフトクロックFYSは、リセット解除後、0.5原振クロック遅れで、原振クロックの立下りに同期して生成される。一方、入力されたスタートパルスSTから、原振クロックの2クロック長に調整されたスタートパルスSTHが生成される。
第1段のシフトレジスタの出力Q1は、この2クロック長に調整されたスタートパルスSTHであり、以降シフトクロックに同期して、第2段のシフトレジスタの出力Q2、第3段のシフトレジスタの出力Q3、・・・が出力される。これら、シフトレジスタの出力Q1、Q2、Q3、・・・は、それぞれ後段の反転出力と論理積をとることにより、G1、G2、G3、・・・の波形に変形されて、第1段のラッチ信号となる。表示データは、スタートパルスST入力後、原振クロックの1クロック遅れで入力すると、入力段ラッチ後のデータの真ん中で第1段ラッチにラッチされる。すなわち、ブランキング期間を短くでき、高品位表示を実現することができる。
先に説明したクロック停止付きシフトレジスタは、低消費電力を実現するために、スタートパルスが通過中のときだけ、D型フリップフロップにクロック信号が入力されて動作させていた。次に説明をするソースドライバー回路14は、ブランキング期間にシフトクロックを停止させることにより、低消費電力を実現させることである。
これを実現するために、本発明では、シフトクロックをブランキング期間の間、停止したことを特徴としている。そして、ブランキング期間の間、シフトクロックを停止させる手段として、最終段のシフトレジスタの出力信号を原振クロックの立ち上がりで保持する第5のD型フリップフロップの正転出力により、前記第1のD型フリップフロップの分周動作を停止させ、またリセット信号により前記第5のD型フリップフロップをリセットすることにより、前記第1のD型フリップフロップの分周動作を開始させることを特徴としている。
図101に、本発明のブランキング期間、シフトクロックの動作を停止させる回路構成を示す。図101において、71は第1のD型フリップフロップ、72は第5のD型フリップフロップである。図101の動作を説明すると、最終段のシフトレジスタの出力信号G176を第5のD型フリップフロップにより検出する。
すなわち、最終段のシフトレジスタの出力信号G176(QCIFパネルの出力数176×RGBを前提としている)がHIGHになると、第5のD型フリップフロップの正転出力は常にHIGHとなる。すると、原振クロックを分周してシフトクロックを生成する第1のD型フリップフロップには、常にHIGH信号が入力されるので、その出力はHIGH固定となり、シフトクロックの生成を停止しる。スタートパルスが入力されてリセット信号が第5のD型フリップフロップと第1のD型フリップフロップに入力されると、初期状態となり、シフトクロックは生成される。
以上の動作により、最終段のシフトレジスタが出力してからスタートパルスが入力されるまでのブランキング期間は、シフトクロックが生成されず、クロックラインでの消費電力を削減でき、低消費電力化を実現できる。
以上のように、本発明のクロック停止付きシフトレジスタによるソースドライバー回路(IC)14では、スタートパルスが通過してないとき、シフトレジスタは動作を停止し、またブランキング期間ではシフトクロックが動作を停止するので低消費電力を実現でき、かつ、スタートパルス入力後、1原振クロック遅れで表示データを入力できるので、ブランキング期間を短く設定できる。また、フリッカ等の発生が抑制されて高品位表示を実現することが可能となる。
以後、本発明の電流駆動方式のソースドライバーIC(回路)14について説明をする。まず、図72に、従来の電流駆動方式のドライバー回路の一例を示す。ただし、このような電流ドライバーICが存在するのではなく、本発明の電流駆動方式のソースドライバーICを説明するための原理的なものである。
図72において、721はD/A変換器である。D/A変換器721にはnビットのデータ信号が入力され、入力されたデータに基づき、D/A変換器からアナログ信号が出力される。このアナログ信号はオペアンプ722に入力される。
オペアンプ722はNチャンネルトランジスタ631aに入力され、トランジスタ631aに流れる電流が抵抗691に流れる。抵抗Rの端子電圧はオペアンプ722の−入力となり、この−端子の電圧とオペアンプ722の+端子とは同一電圧となる。したがってD/A変換器721の出力電圧は抵抗691の端子電圧となる。
今、抵抗691の抵抗値が1MΩとし、D/A変換器721の出力が1(V)であれば、抵抗691には1(V)/1MΩ=1(μA)の電流が流れる。これが定電流回路となる。したがって、データ信号の値に応じて、D/A変換器721のアナログ出力が変化し、このアナログ出力に値にもとづいて抵抗691に所定電流が流れる。
トランジスタ631p1と631p2とはカレントミラー回路を構成している。なお、トランジスタ631pはPチャンネル型トランジスタである。一方、633nはカレントミラーを構成するnチャンネル型トランジスタである。駆動用トランジスタ631aのソース−ドレイン(SD)にも同じ電流が流れ、631p1と631p2で構成されるカレントミラー回路にも同じ電流値が流れ、各トランジスタ633nで構成されるカレントミラー回路にも同じ電流値が流れるので、出力端子O1、O2、O3、O4、O5、・・・は同一の電流が流れる定電流出力端子となる(カレント倍率が等しい時)。
しかしながら、ICは、同一のマスクから同一のプロセスに基づいて製造されても、半導体チップ上に形成されるトランジスタや抵抗などの各素子の電気的特性は異なり、ドライバーICの出力電流は、たとえ同一ICであっても、定電流出力端子間では各出力間のばらつきは存在する。この場合、各定電流出力端子の出力電流値にばらつきが生じると、発光素子の発光量などにばらつきが生じ、ディスプレイパネルでは表示むらを生じる。したがって、ドライバーIC14を使用して、有機EL表示パネルなどの発光素子を駆動する場合は、定電流出力端子間のばらつきをできるだけ最小限にすることが必要となる。
本発明はかかる点に鑑みてなされたものであり、定電流出力端子間の出力電流ばらつきをできるだけ最小限にするための回路構成、レイアウト構成を有する電流駆動型ドライバーIC(回路)14を提供する。
図63に、本発明の電流駆動方式のソースドライバーIC(回路)14の構成図を示す。図1は、一例として電流源を3段構成(631、632、633)とした場合の多段式カレントミラー回路を示している。
図63において、第1段の電流源631の電流値は、N個(ただし、Nは任意の整数)の第2段電流源632にカレントミラー回路によりコピーされる。更に、第2段電流源632の電流値は、M個(ただし、Mは任意の整数)の第3段電流源633にカレントミラー回路によりコピーされる。この構成により、結果として第1段電流源631の電流値は、N×M個の第3段電流源633にコピーされることになる。
例えば、QCIF形式の表示パネルのソース信号線18に1個のドライバーIC14で駆動する場合は、176出力(ソース信号線が各RGBで176出力必要なため)となる。この場合は、Nを16個とし、M=11個とする。しがたって、16×11=176となり、176出力に対応できる。このように、NまたはMのうち、一方を8または16もしくはその倍数とすることにより、ドライバーICの電流源のレイアウト設計が容易になる(本発明では、N=16とし、密配置するトランジスタ群は16個としている)。
従来の電流駆動方式のソースドライバーIC(仮想で想定している)では、第1段電流源631の電流値を直接N×M個の第3段電流源にカレントミラー回路でコピーしていたので、第1段電流源631のトランジスタ特性と第3段電流源のトランジスタ特性に差が生じると、それがそのまま電流値のばらつきとなって、表示パネルの表示むらとなって現れていた。特に、ソースドライバーIC14は、幅が2mm程度で長さが20mm程度という細長い形状をしているので、中央部と両端ではトランジスタ特性のばらつきが大きく、このような問題は顕著であると考えられる。
この課題に対して、本発明の多段式カレントミラー回路による電流駆動方式のソースドライバーIC(回路)14では、前記したように、第1段電流源631の電流値を直接N×M個の第3段電流源633にカレントミラー回路でコピーするのではなく、中間に第2段電流源632を配備しているので、そこでトランジスタ特性のばらつきを吸収することが可能である。
特に、本発明は、第1段のカレントミラー回路(電流源631)と第2段にカレントミラー回路(電流源632)を密接して配置するところに特徴がある。第1段の電流源631から第3段の電流源633(つまり、カレントミラー回路の2段構成)であれば、第1段の電流源と接続される第2段の電流源633の個数が多く、第1段の電流源631と第3段の電流源633を密接して配置することができない。
本発明のソースドライバー回路14のように、第1段のカレントミラー回路(電流源631)の電流を第2段のカレントミラー回路(電流源632)にコピーし、第2段のカレントミラー回路(電流源632)の電流を第3段にカレントミラー回路(電流源632)にコピーする構成である。この構成では、第1段のカレントミラー回路(電流源631)に接続される第2段のカレントミラー回路(電流源632)の個数は少ない。したがって、第1段のカレントミラー回路(電流源631)と第2段のカレントミラー回路(電流源632)とを密接して配置することがことができる。
密接してカレントミラー回路を構成するトランジスタを配置できれば、当然のことながら、トランジスタのばらつきは少なくなるから、コピーされる電流値のバラツキも少なくなる。また、第2段のカレントミラー回路(電流源632)に接続される第3段のカレントミラー回路(電流源633)の個数も少なくなる。
したがって、第2段のカレントミラー回路(電流源632)と第3段のカレントミラー回路(電流源633)とを密接して配置することがことができる。
つまり、全体として、第1段のカレントミラー回路(電流源631)、第2段のカレントミラー回路(電流源632)、第3段のカレントミラー回路(電流源633)の電流受け取り部のトランジスタを密接して配置することができる。したがって、密接してカレントミラー回路を構成するトランジスタを配置できるから、トランジスタのばらつきは少なくなり、出力端子からの電流信号のバラツキは極めて少なくなる(精度が高い)。
なお、本例では簡単のため多段式カレントミラー回路を3段構成で説明したが、この段数が大きければ大きいほど、電流駆動型表示パネルのソースドライバーIC14の電流ばらつきが小さくなることは言うまでもない。したがって、カレントミラー回路の段数は3段に限定するものではなく、3段以上であってもよい。
本発明において、電流源631、632、633と表現したり、カレントミラー回路と表現したりしている。これらは同義に用いている。つまり、電流源とは、本発明の基本的な構成概念であり、電流源を具体的に構成するとカレントミラー回路となるからである。したがって、電流源はカレントミラー回路のみに限定するものではなく、図72に図示するようにオペアンプ722とトランジスタ631と抵抗Rの組み合わせからなる電流回路でもよい。
図64はさらに具体的なソースドライバーIC(回路)14の構造図である。
図64は第3の電流源633の部分を図示している。つまり、1つのソース信号線18に接続される出力部である。最終段のカレントミラー構成として、複数の同一サイズのカレントミラー回路(電流源634(1単位))で構成されており、その個数が画像データのビットに対応して、ビット重み付けされている。
図64で明らかであるが、本発明の1実施例として、6ビットのデジタル入力の場合を図示している。つまり、2の6乗であるから、64階調表示である。このソースドライバーIC14をアレイ基板に積載することにより、赤(R)、緑(G)、青(B)が各64階調であるから、64×64×64=約26万色を表示できることになる。
図64において、D0はLSB入力を示しており、D5はMSB入力を示している。D0入力端子にHレベル(正論理時)の時、スイッチ641a(オンオフ手段である。もちろん、単体トランジスタで構成してもよいし、PチャンネルトランジスタとNチャンネルトランジスタとを組み合わせたアナログスイッチなどでもよい)がオンする。すると、カレントミラーを構成する電流源(1単位)634に向かって電流が流れる。この電流はIC14内の内部配線643に流れる。この内部配線643はIC14の端子電極を介してソース信号線18に接続されているから、この内部配線643に流れる電流が画素16のプログラム電流となる。
D1入力端子にHレベル(正論理時)の時、スイッチ641bがオンする。すると、カレントミラーを構成する2つの電流源(1単位)634に向かって電流が流れる。この電流はIC14内の内部配線643に流れる。この内部配線643はIC14の端子電極を介してソース信号線18に接続されているから、この内部配線643に流れる電流が画素16のプログラム電流となる。
他のスイッチ641でも同様である。D2入力端子にHレベル(正論理時)の時は、スイッチ641cがオンする。すると、カレントミラーを構成する4つの電流源(1単位)634に向かって電流が流れる。D5入力端子にHレベル(正論理時)の時は、スイッチ641fがオンする。すると、カレントミラーを構成する32つの電流源(1単位)634に向かって電流が流れる。
以上のように、外部からのデータ(D0〜D5)に応じて、それに対応する電流源(1単位)に向かって電流が流れる。したがって、データに応じて、0個から63個に電流源(1単位)に電流が流れるように構成されている。なお、本発明は説明を容易にするため、電流源は6ビットの63個としているが、これに限定するものではない。8ビットの場合は、255個の単位電流源634を形成(配置)すればよい。また、4ビットの時は、15個の単位電流源634を形成(配置)すればよい。
また、電流源634はすべてが、同一の電流を流すことに限定するものではない。たとえば、各電流源634を重み付けしてもよい。たとえば、1単位の電流源634と、2倍の電流源634と、4倍の電流源634などを混在させて電流出力回路を構成してもよい。 しかし、電流源634を重み付けして構成すると、各重み付けした電流源が重み付けした割合にならず、バラツキが発生する可能性がある。したがって、重み付けする場合であっても、各電流源は、1単位の電流源となるトランジスタを複数個形成することにより構成することが好ましい。
図64の構成は図63に図示する第3段のカレントミラー部である。したがって、第1の電流源631と第2段の電流源632が別途形成されており、これらが密集(密接あるいは隣接)して配置されているのである。また、第2段の電流源632と第3段の電流源を構成するカラントミラー回路のトランジスタ633aも密集(密接あるいは隣接)して配置される。
なお、特に電流源(1単位)634は、密集して配置され、かつ微小な電流が流れる。したがって、EL表示パネルなどから放射される光(発光光)が、電流源634(他に631、632、633も考慮すべきである)に光が照射されると、ホトコンダクタ現象(ホトコン)により誤動作を引き起こす。この課題に対応するため、チップの裏面に遮光膜を形成する。また、基板に実装する箇所で、かつ、チップの電流源が形成された箇所に遮光膜を形成する(パネル基板の表面に金属薄膜、有機材料あるいは無機材料などからなる光吸収膜を形成する)。この遮光膜は、EL素子15に電流を供給するアノード配線、カソード配線の引き回す(ICチップ下に引き回す)ことにより、構成すれば形成が容易であり、低コスト化できる。この構成は、ICチップに限定されるものではない。低温ポリシリコン、高温ポリシリコンもしくは固相成長により形成された半導体膜(CGS)を用いてソースドライバー回路14にも適用される。つまり、このソースドライバー回路14の裏面に遮光膜を形成する。
第2段のカレントミラー回路632を流れる電流は、第3段のカレントミラー回路を構成するトランジスタ633aにコピーされ、カレントミラー倍率が1倍の時は、この電流がトランジスタ633bに流れる。この電流は、最終段のトランジスタ634にコピーされる。
D0に対応する部分は、1個のトランジスタ634で構成されているので、最終段電流源のトランジスタ633に流れる電流値である。D1に対応する部分は2個のトランジスタ634で構成されているので、最終段電流源の2倍の電流値である。D2は4個のトランジスタ634で構成されているので、最終段電流源の4倍の電流値であり、・・・、D5に対応する部分は32個のトランジスタで構成されているので、最終段電流源の32倍の電流値である。したがって、6ビットの画像データD0、D1、D2、・・・、D5で制御されるスイッチを介してプログラム電流Iwはソース信号線に出力される(電流を引き込む)。したがって、6ビットの画像データD0、D1、D2、・・・、D5のON、OFFに応じて、出力線には、最終段電流源633の1倍、2倍、4倍、・・・、32倍の電流が加算されて出力される。すなわち、6ビットの画像データD0、D1、D2、・・・、D5により、最終段電流源633の0〜63倍の電流値が出力線より出力される(ソース信号線18から電流を引き込む。
以上のように、最終段電流源633の整数倍の構成により、従来のW/Lの比例配分と比較して、より高精度に電流値を制御できる(各端子の出力バラツキがなくなる)。
ただし、この構成は、画素16を構成する駆動用TFT11aがPチャンネルで構成され、かつ、ソースドライバーIC14を構成する電流源(1単位)部634がNチャンネルトランジスタで構成されている場合である。他の場合(例えば、画素16の駆動用TFT11aがNチャンネルトランジスタで構成されている場合など)は、プログラム電流Iwは吐き出し電流となる構成も実施できることはいうまでもない。)。
なお、最終段電流源633の0〜63倍の電流が出力されるとしたが、これは最終段電流源633のカレントミラー倍率が1倍の時である。カレントミラー倍率が2倍の時は、最終段電流源633の0〜126倍の電流が出力され、カレントミラー倍率が0.5倍の時は、最終段電流源633の0〜31.5倍の電流が出力される。以上のように、本発明は最終段電流源633あるいは、それより前段の電流源(631、632など)のカレントミラー倍率を変化させることにより、出力の電流値を容易に変更できる。また、以上の事項は、R、G、Bごとにカレントミラー倍率を変更する(異ならせる)ことも好ましい。たとえば、Rのみ、いずれかの電流源のカレントミラー倍率を他の色に対して(他の色に対応する電流源回路に対して)、変化(異ならせる)させてもよい。特に、EL表示パネルは、各色(R、G、Bあるいはシアン、イエロー、マゼンダ)ごとに発光効率などが異なる。したがって、各色でカレントミラー倍率を変化させることにより、ホワイトバランスを良好にできる。
電流源のカレントミラー倍率を他の色に対して(他の色に対応する電流源回路に対して)、変化(異ならせる)させるという事項は、固定的なものに限定されない。可変することも含まれる。可変は、電流源にカレントミラー回路を構成するトランジスタを複数形成しておき、外部からの信号によりカレント電流を流す前記トランジスタの個数を切り替えることにより実現できる。このように構成することにより、作製されたEL表示パネルの各色の発光状態を観察しながら、最適なホワイトバランスに調整することが可能になる。特に、本発明は、多数段に電流源(カレントミラー回路)を連結する構成である。したがって、第1段の電流源631と第2段の電流源632とのカレントミラー倍率を変化させると、少ない連結部(カレントミラー回路など)により容易に多数の出力の出力電流を変化できる。もちろん、第2段の電流源632と第3段の電流源633とのカレントミラー倍率を変化させるよりも、少ない連結部(カレントミラー回路など)により容易に多数の出力の出力電流を変化できることはいうまでもない。
なお、カレントミラー倍率を変化という概念は、電流倍率を変化(調整)するということである。したがって、カレントミラー回路のみに限定されるものではない。たとえば、電流出力のオペアンプ回路、電流出力のD/A回路などでも実現できる。
以上に説明した事項は、本発明の他の実施例についても適用されることはいうまでもない。
図65に、3段式カレントミラー回路による176出力(N×M=176)の回路図の一例を示す。図65では、第1段カレントミラー回路による電流源631を親電流源、第2段カレントミラー回路による電流源632を子電流源、第3段カレントミラー回路による電流源633を孫電流源と記している。最終段カレントミラー回路である第3段カレントミラー回路による電流源の整数倍の構成により、176出力のばらつきを極力抑え、高精度な電流出力が可能である。もちろん、電流源531、632、633を密集して配置するという構成を忘れてはならない。
なお、密集して配置するとは、第1の電流源631と第2の電流源632とを少なくとも8mm以内の距離に配置(電流あるいは電圧の出力側と電流あるいは電圧の入力側)することをいう。さらには、5mm以内に配置することが好ましい。この範囲であれば、検討によりシリコンチップ内で配置されてトランジスタの特性(Vt、モビリティ(μ))差がほとんど発生しないからである。また、同様に、第2の電流源632と第3の電流源633(電流の出力側と電流の入力側)も少なくとも8mm以内の距離に配置する。さらに好ましくは、5mm以内の位置に配置することが好ましい。以上の事項は、本発明の他の実施例においても適用されることは言うまでもない。
この電流あるいは電圧の出力側と電流あるいは電圧の入力側とは、以下の関係を意味する。図66の電圧受け渡しの場合は、第(I)段の電流源のトランジスタ631(出力側)と第(I+1)の電流源のトランジスタ632a(入力側)とを密集して配置する関係である。図67の電流受け渡しの場合は、第(I)段の電流源のトランジスタ631a(出力側)と第(I+1)の電流源のトランジスタ632b(入力側)とを密集して配置する関係である。
ここで、シリコンチップとしたが、これは、半導体チップの意味である。したがって、ガリウム基板に形成されたチップ、ゲルマニウム基板など形成された他の半導体チップも同様である。
さらには、低温ポリシリコン、高温ポリシリコンもしくは固相成長により形成された半導体膜(CGS)を用いてソースドライバー回路にも適用される。ただし、この場合は、パネルが比較的大型の場合が多い。パネルが大型であると多少のソース信号線18からの出力バラツキがあっても視覚的に認識されにくい。したがって、以上のガラス基板などに画素TFTと同時にソースドライバー回路14を形成する表示パネルでは、密集して配置するとは、第1の電流源631と第2の電流源632とを少なくとも30mm以内の距離に配置(電流の出力側と電流の入力側)することをいう。さらには、20mm以内に配置することが好ましい。この範囲であれば、検討によりこの範囲に配置されたトランジスタの特性(Vt、モビリティ(μ))差がほとんど発生しないからである。また、同様に、第2の電流源632と第3の電流源633(電流の出力側と電流の入力側)も少なくとも30mm以内の距離に配置する。さらに好ましくは、20mm以内の位置に配置することが好ましい。
以上の説明は、理解を容易に、あるいは説明を容易にするため、カレントミラー回路間は電圧により信号を受け渡すように説明をした。しかし、電流受け渡し構成にすることにより。よりばらつきの小さい電流駆動型表示パネルの駆動用ドライバー回路(IC)14を実現することができる。
図67は電流受け渡し構成の実施例である。なお、図66は電圧受け渡し構成の実施例である。 図66、図67とも回路図としては同じであり、レイアウト構成すなわち配線の引き回し方が異なる。図66において、631は第1段電流源用Nchトランジスタ、632aは第2段電流源用Nchトランジスタ、632bは第2段電流源用Pchトランジスタである。
図67において、631aは第1段電流源用Nchトランジスタ、632aは第2段電流源用Nchトランジスタ、632bは第2段電流源用Pchトランジスタである。
図66では、可変抵抗651(電流を変化するために用いるものである)とNchトランジスタ631で構成される第1段電流源のゲート電圧が、第2段電流源のNchトランジスタ632aのゲートに受け渡されているので、電圧受け渡し方式のレイアウト構成となる。
一方、図67では、可変抵抗651とNchトランジスタ631aで構成される第1段電流源のゲート電圧が、隣接する第2段電流源のNchトランジスタ632aのゲートに印加され、その結果トランジスタに流れる電流値が、第2段電流源のPchトランジスタ632bに受け渡されているので、電流受け渡し方式のレイアウト構成となる。
なお、本発明の実施例では説明を容易にするため、あるいは理解を容易にするために、第1の電流源と第2の電流源との関係を中心に説明しているが、これに限定されるものではなく、第2の電流源と第3の電流源との関係、あるいはそれ以外の電流源との関係においても適用される(適用できる)ことは言うまでもない。
図66に示す電圧受け渡し方式のカレントミラー回路のレイアウト構成では、カレントミラー回路を構成する第1段の電流源のNchトランジスタ631と第2段の電流源のNchトランジスタ632aが離れ離れになる(離れ離れになりやすいというべきではある)ので、両者のトランジスタ特性に相違が生じやすい。したがって、第1段電流源の電流値が第2段電流源に正確に伝達されず、ばらつきが生じやすい。
それに対して、図67に示す電流受け渡し方式のカレントミラー回路のレイアウト構成では、カレントミラー回路を構成する第1段電流源のNchトランジスタ631aと第2段電流源のNchトランジスタ632aが隣接している(隣接して配置しやすい)ので、両者のトランジスタ特性に相違は生じにくく、第1段電流源の電流値が第2段電流源に正確に伝達され、ばらつきが生じにくい。
以上のことから、本発明の多段式カレントミラー回路の回路構成(本発明の電流駆動方式のソースドライバー回路(IC)14)として、電圧受け渡しではなく、電流受け渡しとなるレイアウト構成とすることにより、よりばらつきの小さくでき好ましい。以上の実施例は本発明の他の実施例にも適用できることは言うまでもない。
なお、説明の都合上、第1段電流源から第2段電流源の場合を示したが、第2段電流源から第3段電流源、第3段電流源から第4段電流源、・・・の場合も同様であることは言うまでもない。
図68は、図65の3段構成のカレントミラー回路(3段構成の電流源)を、電流受け渡し方式にした場合の例を示している(したがって、図65は電圧受け渡し方式の回路構成である)。
なお、本発明のソースドライバーIC(回路)14を構成するトランジスタは、MOSタイプに限定するものではなく、バイポーラタイプでもよい。また、シリコン半導体に限定するものではなく、ガリ砒素半導体でもよい。また、ゲルマニウム半導体でもよい。また、基板に低温ポリシリコン技術で直接形成したものでもよい。以上の事項は他の実施例においても同様である。
図68では、まず、可変抵抗651とNchトランジスタ631aで基準電流が作成される。なお、可変抵抗651で基準電流を調整するように説明しているが、実際は、ソースドライバーIC(回路)14内に形成(もしくは配置)された電子ボリウム回路によりトランジスタ631aのソース電圧が設定され、調整されるように構成される。もしくは、図64に図示するような多数の電流源(1単位)634から構成される電流方式の電子ボリウムから出力される電流を直接にトランジスタ631のソース端子に供給することにより基準電流は調整される(図69を参照のこと)。
トランジスタ631aによる第1段電流源のゲート電圧が、隣接する第2段電流源のNchトランジスタ632aのゲートに印加され、その結果トランジスタに流れる電流値が、第2段電流源のPchトランジスタ632bに受け渡される。また、第2の電流源のトランジスタ6312bによるゲート電圧が、隣接する第3段電流源のNchトランジスタ633aのゲートに印加され、その結果トランジスタに流れる電流値が、第3段電流源のNchトランジスタ633bに受け渡される。第3段電流源のNchトランジスタ633bのゲートには図64に図示する多数の電流源634が必要なビット数に応じて形成(配置)される。
トランジスタのVtバラツキ(特性バラツキ)は、1ウェハ内で100mV程度のばらつきがある。しかし、100μ以内に近接して形成されたトランジスタのVtバラツキは、少なくとも、10mV以下である(実測)。つまり、トランジスタを近接して形成し、カレントミラー回路を構成するとにより、カレントミラー回路の出力電流バラツキを減少させることができる。したがって、本発明のソースドライバーICの各端子の出力電流バラツキを少なくすることができる。
図105はトランジスタの形成面積(平方ミリメートル)と、単体トランジスタの出力電流バラツキ(3σ)との測定結果を示している。出力電流バラツキとは、Vt電圧での電流バラツキである。黒点は所定の形成面積内に作製された評価サンプル(10−200個)のトランジスタ出力電流バラツキである。図105のA領域(形成面積0.5平方ミリメートル以内)内で形成されたトランジスタには、ほとんど出力電流のバラツキがない(ほぼ、誤差範囲の出力電流バラツキしかない。つまり、一定の出力電流が出力される)。逆にC領域(形成面積2.4平方ミリメートル以上)では、形成面積に対する出力電流のバラツキが急激に大きくなる傾向がある。B領域(形成面積0.5平方ミリメートル以上2.4平方ミリメートル以下)では、形成面積に対する出力電流のバラツキはほぼ比例の関係にある。
ただし、出力電流の絶対値は、ウェハごとに異なる。しかし、この問題は、本発明のソースドライバー回路(IC)14において、基準電流を調整すること、あるいは所定値にすることにより対応できる。また、カレントミラー回路などの回路工夫で対応できる(解決できる)。
本発明は、入力デジタルデータ(D)により、単位トランジスタ634に流れる電流数を切り替えることによりソース信号線18に流れる電流量を変化(制御)する。階調数が64階調以上であれば、1/64=0.015であるから、理論的には、1〜2%以内の出力電流バラツキ以内にする必要がある。なお、1%以内の出力バラツキは、視覚的には判別することが困難になり、0.5%以下ではほぼ判別することができない(均一に見える)。
出力電流バラツキ(%)を1%以内にするためには、図105の結果に示すようにトランジスタ群(バラツキの発生を抑制すべきトランジスタ)の形成面積を2平方ミリメーター以内にする必要がある。さらに好ましくは、出力電流のバラツキ(つまり、トランジスタのVtバラツキ)を0.5%以内にすることが好ましい。図105の結果に示すようにトランジスタ群681の形成面積を1.2平方ミリメーター以内にすればよい。なお、形成面積とは、縦×横の長さの面積である。たとえば、一例として、1.2平方ミリメートルでは、1mm×1.2mmである。
なお、以上は、特に8ビット(256階調)以上の場合である。256階調以下の場合、たとえば、6ビット(64階調)の場合は、出力電流のバラツキは2%程度であっても良い(画像表示上、実状は問題がない)。この場合は、トランジスタ群681は、5平方ミリメートル以内に形成すればよい。また、トランジスタ群681(図68では、トランジスタ群681aと681bの2つを図示している)の両方が、この条件を満足することを要しない。少なくとも一方が(3つ以上ある場合は、1つ以上のトランジスタ群681)この条件を満足するように構成すれば本発明の効果が発揮される。特に、下位のトランジスタ群681(681aが上位で、681bが下位の関係)に、関してこの条件を満足させることが好ましい。画像表示に問題が発生しにくくなるからである。
以上の事項は本発明の他の実施例においても適用され、また、本発明の表示パネル、アレイ、表示装置などと組み合わせることができる。
本発明のソースドライバー回路(IC)14は、図68に図示するように、親、子、孫というように少なくとも複数の電流源を多段接続し、かつ各電流源密配置にしている(もちろん、親、子の2段接続でもよい)。また、各電流源間(トランジスタ群681間)を電流受け渡しにしている。具体的には、図68の点線で囲った範囲(トランジスタ群681)を密配置にする。このトランジスタ群681は電圧受け渡しの関係にある。また、親の電流源631と子の電流源632aとは、ソースドライバーIC14チップの略中央部に形成または配置する。チップの左右に配置された子の電流源を構成するトランジスタ632aと、子の電流源を構成するトランジスタ632bとの距離を比較的短くすることができるからである。つまり、最上位のトランジスタ群681aをICチップの略中央部に配置する。そして、ICチップ14の左右に、下位のトランジスタ群681bを配置する。好ましくは、この下位のトランジスタ群681bの個数がICチップの左右で略等しくなるように配置または、形成もしくは作製するのである。なお、以上の事項は、ICチップ14に限定されず、低温あるいは高温ポリシリコン技術で基板71に直接形成したソースドライバー回路14にも適用される。他の事項も同様である。
本発明では、トランジスタ群681aはICチップ14の略中央部に1つ構成または配置または形成あるいは作製されたおり、チップの左右に8個づつトランジスタ群681bが形成されている(N=8+8、図63を参照のこと)。子のトランジスタ群681bはチップの左右に等しくなるように、もしくは、チップの左側に形成または配置されたトランジスタ群681bの個数と、チップの右側に形成または配置されたトランジスタ群681bの個数との差が、4個以内となるように構成することが好ましい。さらには、チップの左側に形成または配置されたトランジスタ群681bの個数と、チップの右側に形成または配置されたトランジスタ群681bの個数との差が、1個以内となるように構成することが好ましい。以上の事項は、孫にあたるトランジスタ群(図68では省略されているが)についても同様である。
親電流源631と子電流源632a間は電圧受け渡し(電圧接続)されている。したがって、トランジスタのVtバラツキの影響を受けやすい。そのため、トランジスタ群681aの部分を密配置する。このトランジスタ群681aの形成面積を、図105の図示するように2平方ミリメートル以内の面積に形成する。
さらに好ましくは1.2平方ミリメートル以内に形成する。もちろん、階調数が64階調以下の場合は、5平方ミリメートル以内でもよい。
トランジスタ群681aを子トランジスタ632b間は電流でデータを受け渡し(電流受け渡し)をしているので、多少、距離は流れても構わない。この距離の範囲(たとえば、上位のトランジスタ群681aの出力端から下位のトランジスタ681bの入力端までの距離)は、先に説明したように、第2の電流源(子)を構成するトランジスタ632aと第2の電流源(子)を構成するトランジスタ632bとを、少なくとも10mm以内の距離に配置する。このましくは8mm以内に配置または形成する。さらには、5mm以内に配置することが好ましい。この範囲であれば、検討によりシリコンチップ内で配置されてトランジスタの特性(Vt、モビリティ(μ))差が、電流受け渡しではほとんど影響しないからである。特に、この関係は、下位のトランジスタ群で実施することが好ましい。たとえば、トランジスタ群681aが上位で、その下位にトランジスタ群681b、さらにその下位にトランジスタ群681cがあれば、トランジスタ群681bとトランジスタ群681cの電流受け渡しをこの関係を満足させる。したがって、すべてのトランジスタ群681がこの関係を満足させることに、本発明が限定されるものではない。少なくとも1組のトランジスタ群681がこの関係を満足さえるようにすればよい。特に、下位の方が、トランジスタ群681の個数が多くなるからである。
第3の電流源(孫)を構成するトランジスタ633aと第3の電流源を構成するトランジスタ633bについても同様である。なお、電圧受け渡しでも、ほぼ適用することができることは言うまでもない。
トランジスタ群681bはチップの左右方向(長手方向、つまり、出力端子761と対面する位置に)に形成または作製あるいは配置されている。トランジスタ群681bはチップの左右方向(長手方向、つまり、出力端子761と対面する位置に)に形成または作製あるいは配置されている。このトランジスタ群681bの個数Mは、本発明では11個(図63を参照)である。
子電流源632bと孫電流源633a間は電圧受け渡し(電圧接続)されている。そのため、トランジスタ群681aと同様にトランジスタ群681bの部分を密配置する。このトランジスタ群681bの形成面積を、図105の図示するように2平方ミリメートル以内の面積に形成する。さらに好ましくは1.2平方ミリメートル以内に形成する。ただし、このトランジスタ群681b部分のVtが少しでもばらつくと画像として認識されやすい。したがって、ほとんどバラツキが発生しないように、形成面積は図105のA領域(0.5平方ミリメートル以内)にすることが好ましい。
トランジスタ群681bを孫トランジスタ633aとトランジスタ633b間は電流でデータを受け渡し(電流受け渡し)をしているので、多少、距離は流れても構わない。この距離の範囲についても先の説明と同様である。第3の電流源(孫)を構成するトランジスタ633aと第2の電流源(孫)を構成するトランジスタ633bとを、少なくとも8mm以内の距離に配置する。さらには、5mm以内に配置することが好ましい。
図69では、前記多段式カレントミラー回路の第1段電流源631に、電流値調整用素子が具備されていることを特徴としている。この構成により、第1段電流源631の電流値を変化させることにより、出力電流をコントロールすることが可能となる。
図69に、前記電流値制御用素子として、電子ボリウムで構成した場合を示す。電子ボリウムは抵抗691(電流制限および各基準電圧を作成する。抵抗691はポリシリで形成する)、デコーダ692、レベルシフタ693などで構成される。なお、電子ボリウムは電流を出力する。トランジスタ641はアナログスイッチ回路として機能する。
また、電子ボリウム回路は、EL表示パネルの色数に応じて形成(もしくは配置)する。たとえば、RGBの3原色であれば、各色に対応する3つの電子ボリウム回路を形成(もしくは配置)し、各色を独立に調整できるようにすることが好ましい。しかし、1つの色を基準にする(固定する)場合は、色数−1分の電子ボリウム回路を形成(もしくは配置)する。
図76は、RGBの3原色を独立に基準電流を制御する抵抗素子651を形成(配置)した構成である。もちろん、抵抗素子651は電子ボリウムに置き換えてもよいことは言うまでもない。電流源631、電流源632などの親電流源、子電流源など基本(根本)となる電流源は図76に図示する領域に電流出力回路704に密集して配置する。密集して配置することにより、各ソース信号線18からの出力バラツキが低減する。図76に図示するようにICチップ(回路)14の中央部に電流出力回路704に配置することのより、ICチップ(回路)14の左右に電流源631、632などから電流を均等に分配することが容易となる。したがって、左右の出力バラツキが発生しにくい。
電流出力回路704は、R、G、Bごとに形成(配置)し、かつ、このRGBの電流出力回路704R、704G、704Bも近接して配置する。また、各色(R、G、B)ごとに、図73に図示する低電流領域の基準電流INLを調整し、また、図74に図示する低電流領域の基準電流INHを調整する(図79も参照のこと)。したがって、Rの電流出力回路704Rには低電流領域の基準電流INLを調整するボリウム(もしくは、電圧出力もしくは電流出力の電子ボリウム)651RLが配置され、高電流領域の基準電流INHを調整するボリウム(もしくは、電圧出力もしくは電流出力の電子ボリウム)651RHが配置される。同様に、Gの電流出力回路704Gには低電流領域の基準電流INLを調整するボリウム(もしくは、電圧出力もしくは電流出力の電子ボリウム)651GLが配置され、高電流領域の基準電流INHを調整するボリウム(もしくは、電圧出力もしくは電流出力の電子ボリウム)651GHが配置される。また、Bの電流出力回路704Bには低電流領域の基準電流INLを調整するボリウム(もしくは、電圧出力もしくは電流出力の電子ボリウム)651BLが配置され、高電流領域の基準電流INHを調整するボリウム(もしくは、電圧出力もしくは電流出力の電子ボリウム)651BHが配置される。
なお、ボリウム651などは、EL素子15の温特を補償できるように、温度で変化するように構成することが好ましい。また、図79のガンマ特性で、折れ曲がり点が2点以上あるときは、各色の基準電流を調整する電子ボリウムあるいは抵抗などは3個以上にしてもよいことは言うまでもない。
ICチップの出力端子には、出力パッド761が形成または配置されている。
この出力パッドと、表示パネルのソース信号線18とが接続される。出力バッド761は、メッキ技術あるいはネイルヘッドボンダ技術によりバンプ(突起)が形成されている。突起の高さは10μm以上40μm以下の高さにする。
前記バンプと各ソース信号線18とは導電性接合層(図示せず)を介して電気的に接続されている。導電性接合層は接着剤としてエポキシ系、フェノール系等を主剤とし、銀(Ag)、金(Au)、ニッケル(Ni)、カーボン(C)、酸化錫(SnO2)などのフレークを混ぜた物、あるいは紫外線硬化樹脂などである。導電性接合層は、転写等の技術でバンプ上に形成する。また、バンブとソース信号線18とをACF樹脂で熱圧着される。なお、バンプあるいは出力パッド761とソース信号線18との接続は、以上の方式に限定するものではない。また、アレイ基板上にIC14を積載せず、フィルムキャリヤ技術を用いてもよい。また、ポリイミドフィルム等を用いてソース信号線18などと接続しても良い。
図69において、入力された4ビットの電流値制御用データ(DI)は、4ビットデコーダ回路692でデコードされる(分割数が64必要であれば、6ビットにすることは言うまでもない。ここでは説明を容易にするため、4ビットとして説明をする)。その出力はレベルシフタ回路693により、ロジックレベルの電圧値からアナログレベルの電圧値に昇圧され、アナログスイッチ641に入力される。
電子ボリウム回路の主構成部は、固定抵抗R0691aと16個の単位抵抗r691bで構成されている。デコーダ回路692の出力は、16個のアナログスイッチ641のいずれかに接続されており、デコーダ回路692の出力により、電子ボリウムの抵抗値が定まるように構成されている。すなわち、例えば、デコーダ回路692の出力が4であれば、電子ボリウムの抵抗値はR0+5rとなる。この電子ボリウムの抵抗は、第1段電流源631の負荷となっており、アナログ電源AVddにプルアップされている。したがって、この電子ボリウムの抵抗値が変化すると、第1段電流源631の電流値が変化し、その結果、第2段電流源632の電流値が変化し、その結果、第3段電流源633の電流値も変化して、ドライバーICの出力電流はコントロールされることになる。
なお、説明の都合上、電流値制御用データは4ビットとしたが、これは4ビットに固定されるものではなく、ビット数が多ければ多いほど、電流値の可変数は多くなることは言うまでもない。また、多段式カレントミラーの構成を3段として説明したが、これも3段に固定されるものではなく、任意の段数でもかまわないことは言うまでもない。
また、温度変化により、EL素子の発光輝度が変化するという課題に対して、電子ボリウム回路の構成として、温度により抵抗値が変化する外付け抵抗691aを具備させることが好ましい。温度により抵抗値が変化する外付け抵抗とは、サーミスタ、ポジスタなどが例示さえる。一般に、素子に流れる電流に応じて輝度が変化する発光素子は、温度特性を持っており、同じ電流値を流しても、その発光輝度は温度により変化する。そこで、温度により抵抗値が変化する外付け抵抗691aを電子ボリウムに付けることにより、定電流出力の電流値を温度により変化させることができ、温度が変化しても発光輝度が常に一定にすることができる。
なお、前記多段式カレントミラー回路が、赤(R)用、緑(G)用、青(B)用の3系統に分離することが好ましい。一般に有機EL等の電流駆動型発光素子では、R、G、Bで発光特性が異なる。従って、R、G、Bで同じ輝度にするためには、発光素子に流す電流値をR、G、Bでそれぞれ調整する必要がある。また、有機EL表示パネル等の電流駆動型発光素子では、R、G、Bで温度特性が異なる。従って、温度特性を補正するためのに形成または配置したサーミスタ等の外部補助素子の特性も、R、G、Bでそれぞれ調整する必要がある。
本発明では、前記多段式カレントミラー回路が、R用、G用、B用の3系統に分離されているので、発光特性や温度特性をR、G、Bでそれぞれ調整することができ、最適なホワイトバランスを得ることが可能である。
先にも説明しているが、電流駆動方式では、黒表示時で、画素に書き込む電流が小さい。そのため、ソース信号線18などに寄生容量があると、1水平走査期間(1H)に画素16に十分な電流を書き込むことができないという問題点があった。一般に、電流駆動型発光素子では、黒レベルの電流値は数nA程度と微弱であるため、その信号値で数10pF程度あると思われる寄生容量(配線負荷容量)を駆動することは困難である。この課題を解決するためには、ソース信号線18に画像データを書き込む前に、プリチャージ電圧を印加し、ソース信号線18の電位レベルを画素のTFT11aの黒表示電流(基本的にはTFT11aはオフ状態)にすることが有効である。このプリチャージ電圧の形成(作成)には、画像データの上位ビットをデコードすることにより、黒レベルの定電圧出力を行うことが有効である。
図70に、本発明のプリチャージ機能を有した電流出力方式のソースドライバー回路(IC)14の一例を示す。図70では、6ビットの定電流出力回路の出力段にプリチャージ機能を搭載した場合を示している。図70において、プリチャージ制御信号は、画像データD0〜D5の上位3ビットD3、D4、D5がすべて0である場合をNOR回路702でデコードし、水平同期信号HDによるリセット機能を有するドットクロックCLKのカウンタ回路701の出力とのAND回路703をとり、一定期間黒レベル電圧Vpを出力するように構成されている。他の場合は、図68などで説明した電流出力段704からの出力電流がソース信号線18に印加される(ソース信号線18からプログラム電流Iwを吸収する)。この構成により、画像データが黒レベルに近い0階調目〜7階調目の場合、1水平期間のはじめの一定期間だけ黒レベルに相当する電圧が書き込まれて、電流駆動の負担が減り、書き込み不足を補うことが可能となる。なお、完全黒表示を0階調目とし、完全白表示を63階調目とする(64階調表示の場合)。
なお、プリチャージを行う階調は、黒表示領域に限定すべきである。つまり、書き込み画像データを判定し、黒領域階調(低輝度、つまり、電流駆動方式では、書き込み電流が小さい(微小))を選択しプリチャージする(選択プリチャージ)。全階調データに対し、プリチャージすると、今度は、白表示領域で、輝度の低下(目標輝度に到達しない)が発生する。また、画像に縦筋が表示される。
好ましくは、階調データの階調0から1/8の領域の階調で、選択プリチャージを行う(たとえば、64階調の時は、0階調目から7階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む)。さらに、好ましくは、階調データの階調0から1/16の領域の階調で、選択プリチャージを行う(たとえば、64階調の時は、0階調目から3階調目までの画像データと時、プリチャージを行ってから、画像データを書き込む)。
特に黒表示で、コントラストを高くするためには、階調0のみを検出してプリチャージする方式も有効である。極めて黒表示が良好になる。問題は、画面全体が階調1、2の場合に画面が黒浮きして見えることである。したがって、階調データの階調0から1/8の領域の階調と、一定の範囲で選択プリチャージを行う。
なお、プリチャージの電圧、階調範囲は、R、G、Bで異ならせることも有効である。EL表示素子15は、R、G、Bで発光開始電圧、発光輝度が異なっているからである。たとえば、Rは、階調データの階調0から1/8の領域の階調で、選択プリチャージを行う(たとえば、64階調の時は、01階調目から7階調目までの画像データの時、プリチャージを行ってから、画像データを書き込む)。他の色(G、B)は、階調データの階調0から1/16の領域の階調で、選択プリチャージを行う(たとえば、64階調の時は、0階調目から3階調目までの画像データと時、プリチャージを行ってから、画像データを書き込む)などの制御を行う。また、プリチャージ電圧も、Rは7(V)であれば、他の色(G、B)は、7.5(V)の電圧をソース信号線18に書き込むようにする。最適なプリチャージ電圧は、EL表示パネルの製造ロットで異なることが多い。したがって、プリチャージ電圧は、外部ボリウムなどで調整できるように構成しておくことが好ましい。この調整回路も電子ボリウム回路を用いることにより容易に実現できる。
また、全くプリチャージしない第0モード、階調0のみをプリチャージする第1モード、階調0から階調3の範囲でプリチャージする第2モード、階調0から階調7の範囲でプリチャージする第3モード、全階調の範囲でプリチャージする第4モードなどを設定し、これらをコマンドで切り替えるように構成することが好ましい。これらは、ソースドライバー回路(IC)14内においてロジック回路を構成(設計)することにより容易に実現できる。
図75は選択プリチャージ回路部の具体化構成図である。PVはプリチャージ電圧の入力端子である。外部入力あるいは、電子ボリウム回路におり、R、G、Bで個別のプリチャージ電圧が設定される。なお、R、G、Bで個別のプリチャージ電圧を設定するとしたがこれに限定するものではない。R、G、Bで共通であってもよい。プリチャージ電圧は、画素16の駆動TFT11aのVtに相関するものであり、この画素16はR、G、B画素で同一だからである。逆には、画素16の駆動TFT11aのW/L比などがR、G、Bで異ならせている(異なった設計となっている)場合は、プリチャージ電圧を異なった設計に対応して調整することが好ましい。たとえば、Lが大きくなれば、TFT11aのダイオード特性は悪くなり、ソース−ドレイン(SD)電圧は大きくなる。したがって、プリチャージ電圧は、ソース電位(Vdd)に対して低く設定する必要がある。
プリチャージ電圧PVはアナログスイッチ731に入力されている。このアナログスイッチのW(チャンネル幅)はオン抵抗を低減するために、10μm以上にする必要がある。しかし、あまりWが大きいと、寄生容量も大きくなるので100μm以下にする。さらに好ましくは、チャンネル幅Wは15μm以上60μm以下にすることが好ましい。以上の事項は図75のスイッチ641bのアナログスイッチ731、図73のアナログスイッチ731にも適用される。
スイッチ641aはプリチャージイネーブル(PEN)信号、選択プリチャージ信号(PSL)と、図74のロジック信号の上位3ビット(H5、H4、H3)で制御される。一例としたロジック信号の上位3ビット(H5、H4、H3)の意味は、上位3ビットが“0”の時に選択プリチャージが実施されるようにしたためである。つまり、下位3ビットが“1”の時(階調0から階調7)の時を選択してプリチャージが実施されるように構成している。
なお、この選択プリチャージは、階調0のみをプリチャージするとか、階調0から階調7の範囲でプリチャージするとか固定してもよいが、低階調流域(図79の階調0から階調R1もしくは階調(R1−1))を選択プリチャージするというように、低階調領域と連動させてもよい。つまり、選択プリチャージは、低階調領域が階調0から階調R1の時はこの範囲で実施し、低階調領域が階調0から階調R2の時はこの範囲で実施するように連動させて実施する。なお、この制御方式の方が他の方式に比較して、ハード規模が小さくなる。
以上の信号の印加状態により、スイッチ641aがオンオフ制御され、スイッチ641aオンの時、プリチャージ電圧PVがソース信号線18に印加される。
なお、プリチャージ電圧PVを印加する時間は、別途形成したカウンタ(図示せず)により設定される。このカウンタはコマンドにより設定できるように構成されている。また、プリチャージ電圧の印加時間は1水平走査期間(1H)の1/100以上1/5以下の時間に設定することが好ましい。たとえば、1Hが100μsecとすれば、1μsec以上20μsecとする。さらに好ましくは、2μsec以上10μsecとする。
また、プリチャージ印加時間は、R、G、Bで異ならせたりすることも良好な結果が得られる。たとえば、Rのプリチャージ時間をG、Bのプリチャージ時間よりも長くするなどである。これば、有機ELなどでは、RGBの各材料で発光開始時間などが異なるからである。また、次にソース信号線18に印加する画像データにより、プリチャージ電圧PV印加時間を可変することによっても良好な結果が得られる。たとえば、完全黒表示の階調0では印加時間を長くし、階調4ではそれよりも短くするなどである。また、1H前の画像データと次に印加する画像データの差を考慮して、印加時間を設定することも良好な結果を得ることができる。たとえば、1H前にソース信号線に画素を白表示にする電流と書き込み、次の1Hに、画素に黒表示にする電流を書き込む時は、プリチャージ時間を長くする。黒表示の電流は微小であるからである。逆に、1H前にソース信号線に画素を黒表示にする電流と書き込み、次の1Hに、白素に黒表示にする電流を書き込む時は、プリチャージ時間を短くするか、もしくはプリチャージを停止する(行わない)。白表示の書き込み電流は大きいからである。
また、印加する画像データに応じてプリチャージ電圧を変化かえることも有効である。黒表示の書き込み電流は微小であり、白表示の書き込み電流は大きいからである。したがって、低階調領域になるにしたがって、プリチャージ電圧を高く(Vddに対して。なお、画素TFT11aがPチャンネルの時)し、高階調領域になるにしたがって、プリチャージ電圧を低く(画素TFT11aがPチャンネルの時)する。
プログラム電流オープン端子(PO端子)が“0”の時は、スイッチ641bがオフ状態となり、IL端子およびIH端子とソース信号線18とは切り離される(Iout端子が、ソース信号線18と接続されている)。したがって、プログラム電流Iwはソース信号線18には流れない。PO端子はプログラム電流Iwをソース信号線に印加している時は、“1”とし、スイッチ641bをオンして、プログラム電流Iwをソース信号線18に流す。
PO端子に“0”を印加し、スイッチ641bをオープンにする時は、表示領域のいずれの画素行も選択されていない時である。電流源634は入力データ(D0〜D5)に基づいて電流をたえず、ソース信号線18から引き込んでいる。
この電流が選択された画素16のVdd端子からTFT11aを介してソース信号線18に流れ込む電流である。したがって、いずれの画素行も選
択されていない時は、画素16からソース信号線18に電流が流れる経路がない。いずれの画素行も選択されていない時とは、任意の画素行が選択され、次の画素行が選択されるまでの間に発生する。なお、このようないずれの画素(画素行)も選択されず、ソース信号線18に流れ込む(流れ出す)経路がない状態を、全非選択期間と呼ぶ。
この状態で、IOUT端子がソース信号線18に接続されていると、オンしている単位電流源634(実際にはオンしているのはD0〜D5端子のデータにより制御されるスイッチ641であるが)に電流が流れる。そのため、ソース信号線18の寄生容量に充電された電荷が放電し、ソース信号線18の電位が、急激に低下する。
以上のように、ソース信号線18の電位が低下すると、本来ソース信号線18に書き込む電流により、元の電位まで回復するのに時間を要するようになってしまう。
この課題を解決するため、本発明は、全非選択期間に、PO端子に“0”を印加し、図75のスイッチ641bをオフとして、IOUT端子とソース信号線18とを切り離す。切り離すことにより、ソース信号線18から電流源634に電流が流れ込むことはなくなるから、全非選択期間にソース信号線18の電位変化は発生しない。以上のように、全非選択期間にPO端子を制御し、ソース信号線18から電流源を切り離すことにより、良好な電流書き込みを実施することができる。
また、画面に白表示領域(一定の輝度を有する領域)の面積(白面積)と、黒表示領域(所定以下の輝度の領域)の面積(黒面積)が混在し、白面積と黒面積の割合が一定の範囲の時、プリチャージを停止するという機能を付加することは有効である(適正プリチャージ)。この一定の範囲で、画像に縦筋が発生するからである。もちろん、逆に一定の範囲で、プリチャージするという場合もある。
また、画像が動いた時、画像がノイズ的になるからである。適正プリチャージは、演算回路で白面積と黒面積に該当する画素のデータをカウント(演算)することにより、容易に実現することができる。また、適正プリチャージは、R、G、Bで異ならせることも有効である。EL表示素子15は、R、G、Bで発光開始電圧、発光輝度が異なっているからである。たとえば、Rは、所定輝度の白面積:所定輝度の黒面積の比が1:20以上でプリチャージを停止または開始し、GとBは、所定輝度の白面積:所定輝度の黒面積の比が1:16以上でプリチャージを停止または開始するという構成である。なお、実験および検討結果によれば、有機EL表示パネルの場合、所定輝度の白面積:所定輝度の黒面積の比が1:100以上(つまり、黒面積が白面積の100倍以上)でプリチャージを停止することが好ましい。さらには、所定輝度の白面積:所定輝度の黒面積の比が1:200以上(つまり、黒面積が白面積の200倍以上)でプリチャージを停止することが好ましい。
プリチャージ電圧PVは、画素16の駆動TFT11aがPチャンネルの場合、Vdd(図1を参照)に近い電圧をソースドライバー回路(IC)14から出力する必要がある。しかし、このプリチャージ電圧PVがVddに近いほど、ドライバー回路(IC)14は高耐圧プロセスの半導体を使用する必要がある(高耐圧といっても、5(V)〜10(V)であるが、しかし、5(V)耐圧を超えると、半導体プロセス価格は高くなる点が課題である。したがって、5(V)耐圧のプロセスを採用することのより高精細、低価格のプロセスを使用することができる)。
画素16の駆動用TFT11aのダイオード特性が良好で白表示のオン電流が確保した時、5(V)以下であれば、ソースドライバーIC14も5(V)プロセスを使用できるから問題は発生しない。しかし、ダイオード特性が5(V)を越えると時、問題となる。特に、プリチャージは、TFT11aのソース電圧Vddに近いプリチャージ電圧PVを印加する必要があるので、IC14から出力することができなくなる。
図92は、この課題を解決するパネル構成である。図92では、アレイ71側にスイッチ回路641を形成している。ソースドライバーIC14からは、スイッチ641のオンオフ信号を出力する。このオンオフ信号は、アレイ71に形成されたレベルシフト回路693で昇圧され、スイッチ641をオンオフ動作させる。なお、スイッチ641およびレベルシフト回路693が画素のTFTを形成するプロセスで同時に、もしくは順次に、形成する。もちろん、外付け回路(IC)で別途形成し、アレイ71上に実装などしてもよい。
オンオフ信号は、先に説明(図75など)したプリチャージ条件に基づいて、IC14の端子761aから出力される。したがって、プリチャージ電圧の印加、駆動方法は図92の実施例においても適用できることは言うまでもない。端子761aから出力される電圧(信号)は、5(V)以下と低い。この電圧(信号)がレベルシフタ回路693でスイッチ641のオンオフロジックレベルまで振幅が大きくされる。
以上のように構成することにより、ソースドライバー回路(IC)14はプログラム電流Iwを駆動できる動作電圧範囲の電源電圧で十分になる。プリチャージ電圧PVは、動作電圧が高いアレイ基板71で課題はなくなる。したがって、プリチャージもVdd電圧まで十分印加できるようになる。
図89のスイッチ回路641もソースドライバー回路(IC)14内に形成(配置)するとなると耐圧が問題となる。たとえば、画素16のVdd電圧が、IC14の電源電圧よりも高い場合、IC14の端子761にIC14を破壊するような電圧が印加される危険があるからである。
この課題を解決する実施例が図91の構成である。アレイ基板71にスイッチ回路641を形成(配置)している。スイッチ回路641の構成などは図92で説明した構成、仕様などと同一または近似である。
スイッチ641はIC14の出力よりも先で、かつソース信号線18の途中に配置されている。スイッチ641がオンすることにより、画素16をプログラムする電流Iwがソースドライバー回路(IC)14に流れ込む。スイッチ641がオフすることにより、ソースドライバー回路(IC)14はソース信号線18から切り離される。このスイッチ641を制御することにより、図90に図示する駆動方式などを実施することができる。
図92と同様に端子761aから出力される電圧(信号)は、5(V)以下と低い。この電圧(信号)がレベルシフタ回路693でスイッチ641のオンオフロジックレベルまで振幅が大きくされる。
以上のように構成することにより、ソースドライバー回路(IC)14はプログラム電流Iwを駆動できる動作電圧範囲の電源電圧で十分になる。また、スイッチ641もアレイ71の電源電圧で動作するため、画素16からVdd電圧がソース信号線18に印加されてもスイッチ641が破壊することはなく、また、ソースドライバー回路(IC)14が破壊されることもない。
なお、図91のソース信号線18の途中に配置(形成)されたスイッチ641とプリチャージ電圧PV印加用スイッチ641の双方をアレイ基板71に形成(配置)してもよいことは言うまでもない(図91+図92の構成)。
以前にも説明したが、図1のように画素16の駆動用TFT11a、選択TFT(11b、11c)がPチャンネルTFTの場合は、突き抜け電圧が発生する。これは、ゲート信号線17aの電位変動が、選択TFT(11b、11c)のG−S容量(寄生容量)を介して、コンデンサ19の端子に突き抜けるためである。Pチャンネルトランジスタ11bがオフするときにはVgh電圧となる。そのため、コンデンサ19の端子電圧がVdd側に少しシフトする。そのため、トランジスタ11aのゲート(G)端子電圧は上昇し、より黒表示となる。
しかし、反面、第1階調の完全黒表示は実現できるが、第2階調などは表示しにくいことになる。もしくは、第1階調から第2階調まで大きく階調飛びが発生したり、特定の階調範囲で黒つぶれが発生したりする。
この課題を解決する構成が、図71の構成である。出力電流値を嵩上げする機能を有することを特徴としている。嵩上げ回路711の主たる目的は、突き抜け電圧の補償である。また、画像データが黒レベル0であっても、ある程度(数10nA)電流が流れるようにし、黒レベルの調整にも用いることができる。
基本的には、図71は、図64の出力段に嵩上げ回路(図71の点線で囲まれた部分)を追加したものである。図71は、電流値嵩上げ制御信号として3ビット(K0、K1、K2)を仮定したものであり、この3ビットの制御信号により、孫電流源の電流値の0〜7倍の電流値を出力電流に加算することが可能である。
以上が本発明のソースドライバー回路(IC)14の基本的な概要である。以後、さらに詳細に本発明のソースドライバー回路(IC)14について説明をする。
EL素子15に流す電流I(A)と発光輝度B(nt)とは線形の関係がある。つまり、EL素子15に流す電流I(A)と発光輝度B(nt)とは比例する。電流駆動方式では、1ステップ(階調刻み)は、電流(電流源634(1単位))である。
人間の輝度に対する視覚は2乗特性をもっている。つまり、2乗の曲線で変化する時、明るさは直線的に変化しているように認識される。しかし、図83の関係であると、低輝度領域でも高輝度領域でも、EL素子15に流す電流I(A)と発光輝度B(nt)とは比例する。したがって、1ステップきざみづつ変化させると、低階調部(黒領域)では、1ステップに対する輝度変化が大きい(黒飛びが発生する)。高階調部(白領域)は、ほぼ2乗カーブの直線領域と一致するので、1ステップに対する輝度変化は等間隔で変化しているように認識される。
以上のことから、電流駆動方式(1ステップが電流きざみの場合)において(電流駆動方式のソースドライバー回路(IC)14において)、黒表示領域が課題となる。
この課題に対して、本発明は、図79に図示するように、低階調領域(階調0(完全黒表示)から階調(R1))の電流出力の傾きを小さくし、高階調領域(階調(R1)から最大階調(R))の電流出力の傾きを大きくする。つまり、低階調領域では、1階調あたりに(1ステップ)増加する電流量と小さくする。高階調領域では、1階調あたりに(1ステップ)増加する電流量と大きくする。図79の2つの階調領域で1ステップあたりに変化する電流量を異ならせることにより、階調特性が2乗カーブに近くなり、低階調領域での黒飛びの発生はない。
以上の図79などに図示する、階調−電流特性カーブをガンマカーブと呼ぶ。
なお、以上の実施例では、低階調領域と高階調領域の2段階の電流傾きとしたが、これに限定するものではない。3段階以上であっても良いことは言うまでもない。しかし、2段階の場合は回路構成が簡単になるので好ましいことは言うまでもない。
本発明の技術的思想は、電流駆動方式のソースドライバー回路(IC)などにおいて(基本的には電流出力で階調表示を行う回路である。したがって、表示パネルがアクティブマトリックス型に限定されるものではなく、単純マトリックス型も含まれる。)、階調1ステップあたりの電流増加量が複数存在させることである。
ELなどの電流駆動型の表示パネルは、印加される電流量に比例して表示輝度が変化する。したがって、本発明のソースドライバー回路(IC)14では、1つの電流源(1単位)634に流れるもととなる基準電流を調整することにより、容易に表示パネルの輝度を調整することができる。
EL表示パネルでは、R、G、Bで発光効率が異なり、また、NTSC基準に対する色純度がずれている。したがって、ホワイトバランスを最適にするためにはRGBの比率を適正に調整する必要がある。調整は、RGBのそれぞれの基準電流を調整することにより行う。たとえば、Rの基準電流を2μAにし、Gの基準電流を1.5μAにし、Bの基準電流を3.5μAにする。基準電流は、なお、本発明のドライバーでは、図67の第1段の電流源631のカラントミラー倍率を小さくし(たとえば、基準電流が1μAであれば、トランジスタ632bに流れる電流を1/100の10nAにするなど)、外部から調整する基準電流の調整精度をラフにできるようにし、かつ、チップ内の微小電流の精度を効率よく調整できるように構成している。
図79のガンマカーブを実現できるように、低階調領域の基準電流の調整回路と高階調領域の基準電流の調整回路を具備している。また、RGBで独立に調整できるように、RGBごとに低階調領域の基準電流の調整回路と高階調領域の基準電流の調整回路を具備している。もちろん、1色を固定し、他の色の基準電流を調整することによりホワイトバランスを調整する時は、2色(たとえば、Gを固定している場合は、R、B)を調整する低階調領域の基準電流の調整回路と高階調領域の基準電流の調整回路を具備させればよい。
電流駆動方式は、図83にも図示したように、ELに流す電流Iと輝度の関係は直線の関係がある。したがって、RGBの混合によるホワイトバランスの調整は、所定の輝度の一点でRGBの基準電流を調整するだけでよい。つまり、所定の輝度の一点でRGBの基準電流を調整し、ホワイトバランスを調整すれば、基本的には全階調にわたりホワイトバランスがとれている。
しかし、図79のガンマカーブの場合は、少し注意が必要である。まず、RGBのホワイトバランスを取るためには、ガンマカーブの折れ曲がり位置(階調R1)をRGBで同一にする必要がある(逆に言えば、電流駆動方式では、ガンマカーブの相対的な関係をRGBで同一にできるということになる)。また、低階調領域の傾きと高階調領域の傾きとの比率をRGBで、一定にする必要がある(つまり、電流駆動方式では、ガンマカーブの相対的な関係をRGBで同一にできるということになる)。たとえば、低階調領域で1階調あたり10nA増加(低階調領域でのガンマカーブの傾き)し、高階調領域で1階調あたり50nA増加(高階調領域でのガンマカーブの傾き)する(なお、高階調領域で1階調あたり電流増加量/低階調領域で1階調あたり電流増加量をガンマ電流比率と呼ぶ。この実施例では、ガンマ電流比率は、50nA/10nA=5である)。すると、RGBでガンマ電流比率を同一にする。つまり、RGBでは、ガンマ電流比率を同一にした状態でEL素子15に流れる電流を調整するように構成する。
図80ではそのガンマカーブの例である。図80(a)では、低階調部と高階調部とも1階調あたりの電流増加が大きい。図80(b)では、低階調部と高階調部とも1階調あたりの電流増加は図80(a)に比較して小さい。ただし、図80(a)、図80(b)ともガンマ電流比率は同一にしている。このようにガンマ電流比率を、RGBで同一に維持したまま調整することは、各色ごとに、低階調部に印加する基準電流を発生する定電流回路と、高階調部に印加する基準電流を発生する定電流回路とを作製し、これらを相対的に流す電流を調整するボリウムを作製(配置)すればよいからである。
図77はガンマ電流比率を維持したまま、出力電流を可変する回路構成である。電流制御回路772で低電流領域の基準電流源771Lと高電流領域の基準電流源771Hとのガンマ電流比率を維持したまま、電流源633L、633Hに流れる電流を変化させる。
また、図78に図示するように、ICチップ(回路)14内に形成した温度検出回路781で相対的な表示パネルの温度を検出することが好ましい。有機EL素子は、RGBを構成する材料により温度特性が異なるからである。この温度の検出は、バイポーラトランジスタの接合部の状態が温度により変化し、出力電流が温度により変化することを利用する。この検出した温度を各色ごとに配置(形成)した温度制御回路782にフィードバックし、電流制御回路772により温度補償を行う。
なお、ガンマ比率は、検討により、3以上10以下の関係にすることが適切である。さらに好ましくは、4以上8以下の関係にすることが適切である。特にガンマ電流比率は5以上7以下の関係を満足させることが好ましい。これを第1の関係と呼ぶ。
また、低階調部と高階調部との変化ポイント(図79の階調R1)は、最大階調数Kの1/32以上1/4以下に設定するのが適切である(たとえば、最大階調数Kが6ビットの64階調とすれば、64/32=2階調番目以上、64/4=16階調番目以下にする)。さらに好ましくは、低階調部と高階調部との変化ポイント(図79の階調R1)は、最大階調数Kの1/16以上1/4以下に設定するのが適切である(たとえば、最大階調数Kが6ビットの64階調とすれば、64/16=4階調番目以上、64/4=16階調番目以下にする)。さらに好ましくは、最大階調数Kの1/10以上1/5以下に設定するのが適切である(なお、計算により小数点以下が発生する場合は切り捨てる。たとえば、最大階調数Kが6ビットの64階調とすれば、64/10=6階調番目以上、64/5=12階調番目以下にする)。以上の関係を第2の関係と呼ぶ。なお、以上の説明は、2つの電流領域のガンマ電流比率の関係である。しかし、以上の第2の関係は、3つ以上の電流領域のガンマ電流比率がある(つまり、折れ曲がり点が2箇所以上ある)場合にも適用される。つまり、3つ以上の傾きに対し、任意の2つの傾きに対する関係に適用すればよい。
以上の第1の関係と第2の関係の両方を同時に満足させることにより、黒飛びがなく良好な画像表示を実現できる。
図82は、本発明の電流駆動方式のソースドライバー回路(IC)14を1つの表示パネルに複数個用いた実施例である。本発明のソースドライバーIC14は複数のドライバーIC14を用いることを想定した、スレーブ/マスター(S/M)端子を具備している。S/M端子をHレベルにすることによりマスターチップとして動作し、基準電流出力端子(図示せず)から、基準電流を出力する。
この電流がスレーブのIC14(14a、14c)の図73、図74のINL、INH端子に流れる電流となる。S/M端子をLレベルにすることによりIC14はスレーブチップとして動作し、基準電流入力端子(図示せず)から、マスターチップの基準電流を受け取る。この電流が図73、図74のINL、INH端子に流れる電流となる。
基準電流入力端子、基準電流出力端子間で受け渡される基準電流は、各色の低階調領域と高階調領域の2系統である。したがって、RGBの3色では、3×2で6系統となる。なお、上記の実施例では、各色2系統としたがこれに限定するものではなく、各色3系統以上であっても良い。
本発明の電流駆動方式では、図81に図示するように、折れ曲がり点(階調R1など)を変更できるように構成している。図81(a)では、階調R1で低階調部と高階調部とを変化させ、図81(b)では、階調R2で低階調部と高階調部とを変化させている。このように、折れ曲がり位置を複数箇所で変化できるようにしている。
具体的には、本発明では64階調表示を実現できる。折れ曲がり点(R1)は、なし、2階調目、4階調目、8階調目、16階調目としている。なお、完全黒表示を階調0としているため、折れ曲がり点は2、4、8、16となるのであって、完全に黒表示の階調を階調1とするのであれば、折れ曲がり点は、3、5、9、17、33となる。以上のように、折れ曲がり位置を2の倍数の箇所(もしくは、2の倍数+1の箇所:完全黒表示を階調1とした場合)でできるように構成することにより、回路構成が容易になるという効果が発生する。
図73は低電流領域の電流源回路部の構成図である。また、図74は高電流領域の電流源部および嵩上げ電流回路部の構成図である。図73に図示するように低電流源回路部は基準電流INLが印加され、基本的にはこの電流が単位電流となり、入力データL0〜L4により、電流源634が必要個数動作し、その総和として低電流部のプログラム電流IwLが流れる。
また、図74に図示するように高電流源回路部は基準電流INHが印加され、基本的にはこの電流が単位電流となり、入力データH0〜L5により、電流源634が必要個数動作し、その総和として高電流部のプログラム電流IwHが流れる。
嵩上げ電流回路部も同様であって、図74に図示するように基準電流INHが印加され、基本的にはこの電流が単位電流となり、入力データAK0〜AK1により、電流源634が必要個数動作し、その総和として嵩上げ電流に対応する電流IwKが流れる ソース信号線18に流れるプログラム電流IwはIw=IwH+IwL+IwKである。なお、IwHとIwLの比率、つまりガンマ電流比率は、先にも説明した第1の関係を満足させるようにする。
なお、図73、図74に図示するようにオンオフスイッチ641は、インバータ732とPチャンネルトランジスタとNチャンネルトランジスタからなるアナログスイッチ731から構成される。このようにスイッチ641を、インバータ732とPチャンネルトランジスタとNチャンネルトランジスタからなるアナログスイッチ731から構成することにより、オン抵抗を低下することができ、電流源634とソース信号線18間の電圧降下が極めて小さくすることができる。
図73の低電流回路部と図74の高電流回路部の動作について説明をする。本発明のソースドライバー回路(IC)14は、低電流回路部L0〜L4の5ビットで構成され、高電流回路部H0〜H5の6ビットで構成される。なお、回路の外部から入力されるデータはD0〜D5の6ビット(各色64階調)である。この6ビットデータをL0〜L4の5ビット、高電流回路部H0〜H5の6ビットに変換してソース信号線に画像データに対応するプログラム電流Iwを印加する。つまり、入力6ビットデータを、5+6=11ビットデータに変換をしている。したがって、高精度のガンマカーブを形成できる。
以上のように、入力6ビットデータを、5+6=11ビットデータに変換をしている。本発明では、高電流領域の回路のビット数(H)は、入力データ(D)のビット数と同一にし、低電流領域の回路のビット数(L)は、入力データ(D)のビット数−1としている。なお、低電流領域の回路のビット数(L)は、入力データ(D)のビット数−2としてもよい。このように構成することにより、低電流領域のガンマカーブと、高電流領域のガンマカーブとが、EL表示パネルの画像表示に最適になる。
以下、低電流領域の回路制御データ(L0〜L4)と高電流領域の回路制御データ(H0〜H4)との制御方法について、図84から図86を参照しながら説明をする。
本発明は図73の図73のL4端子に接続された、電流源634aの動作に特徴がある。この634aは1単位の電流源となる1つのトランジスタで構成されている。このトランジスタをオンオフさせることにより、プログラム電流Iwの制御(オンオフ制御)が容易になる。
図84は、低電流領域と高電流領域を階調4で切り替える場合の低電流側信号線(L)と高電流側信号線(H)との印加信号である。なお、図84から図86において、階調0から18まで図示しているが、実際は63階調目まである。したがって、各図面において階調18以上は省略している。また、表の“1”の時にスイッチ641がオンし、該当電流源634とソース信号線18とが接続され、表の“0”の時にスイッチ641がオフするとしている。
図84において、完全黒表示の階調0の場合は、(L0〜L4)=(0、0、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、すべてのスイッチ641はオフ状態であり、ソース信号線18にはプログラム電流Iw=0である。
階調1では、(L0〜L4)=(1、0、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の1つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
階調2では、(L0〜L4)=(0、1、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の2つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
階調3では、(L0〜L4)=(1、1、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の2つのスイッチ641La、641Lbがオンし、3つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
階調4では、(L0〜L4)=(1、1、0、0、1)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の3つのスイッチ641La、641Lb、641Leがオンし、4つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
階調5以上では、低電流領域(L0〜L4)=(1、1、0、0、1)は変化がない。しかし、高電流領域において、階調5では(H0〜H5)=(1、0、0、0、0)であり、スイッチ641Haがオンし、高電流領域の1つの単位電流源641がソース信号線18と接続されている。また、階調6では(H0〜H5)=(0、1、0、0、0)であり、スイッチ641Hbがオンし、高電流領域の2つの単位電流源641がソース信号線18と接続される。同様に、階調7では(H0〜H5)=(1、1、0、0、0)であり、2つのスイッチ641Haスイッチ641Hbがオンし、高電流領域の3つの単位電流源641がソース信号線18と接続される。さらに、階調8では(H0〜H5)=(0、0、1、0、0)であり、1つのスイッチ641Hcがオンし、高電流領域の4つの単位電流源641がソース信号線18と接続される。以後、図84のように順次スイッチ641がオンオフし、プログラム電流Iwがソース信号線18に印加される。
以上の動作で特徴てきなのは、折れ曲がり点(低電流領域と高電流領域の切り換わり点、正確には、プログラム電流Iwとしては、高電流領域の階調の場合、低電流IwLが加算されているので、切換り点という表現は正しくない(また、嵩上げ電流IwKも加算される)。つまり、高階調部の階調では、低階調部の電流に加算されて、高階調部のステップ(階調)に応じた電流がプログラム電流Iwとなっているのである。1ステップの階調(電流が変化する点あるいはポイントもしくは位置というべきであろう)を境として、低電流領域の制御ビット(L)が変化しない点である。また、この時、図73のL4端子に“1”となり、スイッチ641eがオンし、トランジスタ634aに電流が流れている点である。
したがって、図84の階調4では低階調部の単位トランジスタ(電流源)634が4個動作している。そして、階調5では、低階調部の単位トランジスタ(電流源)634が4個動作し、かつ高階調部のトランジスタ(電流源)634が1個動作している。以後同様に、階調6では、低階調部の単位トランジスタ(電流源)634が4個動作し、かつ高階調部のトランジスタ(電流源)634が2個動作する。したがって、折れ曲がりポイントである階調5以上では、折れ曲がりポイント以下の低階調領域の電流源634が階調分(この場合、4個)オンし、これに加えて、順次、高階調部の電流源634が階調に応じた個数順次オンしていく。
したがって、図73のL4端子のトランジスタ634aの1個は有用に作用していることがわかる。このトランジスタ634aがないと、階調3の次に、高階調部のトランジスタ634が1個オンする動作になる。そのため、切り替わりポイントが4、8、16というように2の乗数にならない。2の乗数は1信号にみが“1”となった状態である。したがって、2の重み付けの信号ラインが“1”となったという条件判定がやりやすい。そのため、条件判定のハード規模が小さくすることができる。つまり、ICチップの論理回路が簡略化し、結果としてチップ面積小さいICを設計できるのである(低コスト化が可能である)。
図85は、低電流領域と高電流領域を階調8で切り替える場合の低電流側信号線(L)と高電流側信号線(H)との印加信号の説明図である。
図85において、完全黒表示の階調0の場合は、図84と同様であり、(L0〜L4)=(0、0、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、すべてのスイッチ641はオフ状態であり、ソース信号線18にはプログラム電流Iw=0である。
同様に階調1では、(L0〜L4)=(1、0、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の1つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
階調2では、(L0〜L4)=(0、1、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の2つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
階調3では、(L0〜L4)=(1、1、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の2つのスイッチ641La、641Lbがオンし、3つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
以下も同様に、階調4では、(L0〜L4)=(0、0、1、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。また、階調5では、(L0〜L4)=(1、0、1、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。階調6では、(L0〜L4)=(0、1、1、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。また、階調7では、(L0〜L4)=(1、1、1、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。
階調8が切り替わりポイント(折れ曲がり位置)である。階調8では、(L0〜L4)=(1、1、1、0、1)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の4つのスイッチ641La、641Lb、641Lc、641Leがオンし、8つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
階調8以上では、低電流領域(L0〜L4)=(1、1、1、0、1)は変化がない。しかし、高電流領域において、階調9では(H0〜H5)=(1、0、0、0、0)であり、スイッチ641Haがオンし、高電流領域の1つの単位電流源641がソース信号線18と接続されている。
以下、同様に、階調ステップに応じて、高電流領域のトランジスタ634の個数が1個ずつ増加する。つまり、階調10では(H0〜H5)=(0、1、0、0、0)であり、スイッチ641Hbがオンし、高電流領域の2つの単位電流源641がソース信号線18と接続される。同様に、階調11では(H0〜H5)=(1、1、0、0、0)であり、2つのスイッチ641Haスイッチ641Hbがオンし、高電流領域の3つの単位電流源641がソース信号線18と接続される。さらに、階調12では(H0〜H5)=(0、0、1、0、0)であり、1つのスイッチ641Hcがオンし、高電流領域の4つの単位電流源641がソース信号線18と接続される。以後、図84のように順次スイッチ641がオンオフし、プログラム電流Iwがソース信号線18に印加される。
図86は、低電流領域と高電流領域を階調16で切り替える場合の低電流側信号線(L)と高電流側信号線(H)との印加信号の説明図である。この場合も図84、図85と基本的な動作は同じである。
つまり、図86において、完全黒表示の階調0の場合は、図85と同様であり、(L0〜L4)=(0、0、0、0、0)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、すべてのスイッチ641はオフ状態であり、ソース信号線18にはプログラム電流Iw=0である。同様に階調1から階調16までは、高階調領域の(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の1つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。つまり、低階調領域の(L0〜L4)のみが変化する。
つまり、階調1では、(L0〜L4)=(1、0、0、0、0)であり、階調2では、(L0〜L4)=(0、1、0、0、0)であり、階調3では、(L0〜L4)=(1、1、0、0、0)であり、階調2では、(L0〜L4)=(0、0、1、0、0)である。以下階調16まで順次カウントされる。つまり、階調15では、(L0〜L4)=(1、1、1、1、0)であり、階調16では、(L0〜L4)=(1、1、1、1、1)である。階調16では、階調を示すD0〜D5の5ビット目(D4)のみが1本オンするため、データD0〜D5の表現している内容が16であるということが、1データ信号線(D4)の判定で決定できる。したがって、論理回路のハード規模が小さくすることができる。
階調16が切り替わりポイント(折れ曲がり位置)である(もしくは階調17が切り替わりポイントというべきであるかもしれないが)。階調16では、(L0〜L4)=(1、1、1、1、1)であり、(H0〜H5)=(0、0、0、0、0)である。したがって、低電流領域の4つのスイッチ641La、641Lb、641Lc、641d、641Leがオンし、16つの単位電流源634がソース信号線18に接続されている。高電流領域の単位電流源はソース信号線18には接続されていない。
階調16以上では、低電流領域(L0〜L4)=(1、1、1、0、1)は変化がない。しかし、高電流領域において、階調17では(H0〜H5)=(1、0、0、0、0)であり、スイッチ641Haがオンし、高電流領域の1つの単位電流源641がソース信号線18と接続されている。以下、同様に、階調ステップに応じて、高電流領域のトランジスタ634の個数が1個ずつ増加する。つまり、階調18では(H0〜H5)=(0、1、0、0、0)であり、スイッチ641Hbがオンし、高電流領域の2つの単位電流源641がソース信号線18と接続される。同様に、階調19では(H0〜H5)=(1、1、0、0、0)であり、2つのスイッチ641Haスイッチ641Hbがオンし、高電流領域の3つの単位電流源641がソース信号線18と接続される。さらに、階調20では(H0〜H5)=(0、0、1、0、0)であり、1つのスイッチ641Hcがオンし、高電流領域の4つの単位電流源641がソース信号線18と接続される。
以上のように、切り替わりポイント(折れ曲がり位置)で、2の乗数の個数の電流源(1単位)634がオンもしくはソース信号線18と接続(逆に、オフとなる構成も考えられる)ように構成するロジック処理などがきわめて容易になる。たとえば、図84に図示するように折れ曲がり位置が階調4(4は2の乗数である)であれば、4個の電流源(1単位)634が動作などするように構成する。そして、それ以上の階調では、高電流領域の電流源(1単位)634が加算されるように構成する
。また、図85に図示するように折れ曲がり位置が階調8(8は2の乗数である)であれば、8個の電流源(1単位)634が動作などするように構成する。そして、それ以上の階調では、高電流領域の電流源(1単位)634が加算されるように構成する。本発明の構成を採用すれば、64階調に限らず(16階調:4096色、256階調:1670万色など)、あらゆる階調表現で、ハード構成が小さなガンマ制御回路を構成できる。
なお、図84、図85、図86で説明した実施例では、切り替わりポイントの階調が2の乗数となるとしたが、これは、完全黒階調が階調0とした場合である。階調1を完全黒表示とする場合は、+1する必要がある。しかし、これらは便宜上の事項である。本発明で重要なのは、複数の電流領域(低電流領域、高電流領域など)を有し、その切り替わりポイントを信号入力が少なく判定(処理)できるように構成することである。その一例として、2の乗数であれば、1信号線を検出するだけでよいからハード規模が極めて小さくなるという技術的思想である。また、その処理を容易にするため、電流源634aを付加する。
したがって、負論理であれば、2、4、8・・・ではなく、階調1、3、7、15・・・で切り替わりポイントとすればよい。また、階調0を完全黒表示としたが、これに限定するものではない。たとえば、64階調表示であれば、階調63を完全黒表示状態とし、階調0を最大の白表示としてもよい。この場合は、逆方向に考慮して、切り替わりポイントを処理すればよい。したがって、2の乗数から処理上、異なる構成となる場合がある。
また、切り替わりポイント(折れ曲がり位置)が1つのガンマカーブに限定されるものではない。折れ曲がり位置が複数存在しても本発明の回路を構成することができる。たとえば、折れ曲がり位置が階調4と階調16に設定することができる。また、階調4と階調16と階調32というように3ポイント以上に設定することもできる。
また、以上の実施例は、階調が2の乗数に設定するとして説明をしたが、本発明はこれに限定するものではない。たとえば、2の乗数の2と8(2+8=10階調目、つまり、判定に要する信号線は2本)で折れ曲がり点を設定してもよい。それ以上の2の乗数の2と8と16(2+8+16=26階調目、つまり、判定に要する信号線は3本)で折れ曲がり点を設定してもよい。この場合は、多少判定あるいは処理に要するハード規模が大きくなるが、回路構成上、十分に対応することができる。また、以上の説明した事項は本発明の技術的範疇に含まれることは言うまでもない。
図87に図示するように、本発明のソースドライバー回路(IC)14は3つの部分の電流出力回路704から構成されている。高階調領域で動作する高電流領域電流出力回路704aであり、低電流領域および高階調領域で動作する低電流領域電流出力回路704bであり、嵩上げ電流を出力する電流嵩上げ電流出力回路704bである。
高電流領域電流出力回路704aと電流嵩上げ電流出力回路704cは高電流を出力する基準電流源771aを基準電流として動作し、低電流領域電流出力回路704bは低電流を出力する基準電流源771bを基準電流として動作する。
なお、先にも説明したが、電流出力回路704は、高電流領域電流出力回路704a、低電流領域電流出力回路704b、電流嵩上げ電流出力回路704cの3つに限定するものではなく、高電流領域電流出力回路704aと低電流領域電流出力回路704bの2つでもよく、また、3つ以上の電流出力回路704から構成してもよい。また、基準電流源771はそれぞれの電流領域電流出力回路704に対応して配置または形成してもよく、また、すべての電流領域電流出力回路704に共通にしてもよい。
以上の電流出力回路704が階調データに対応して、内部のトランジスタ634が動作し、ソース信号線18から電流を吸収する。前記とトランジスタ634は、1水平走査期間(1H)信号に同期して動作する。つまり、1Hの期間の間、該当する階調データに基づく電流を入力する(トランジスタ634がNチャンネルの場合)。
一方、ゲートドライバー回路12も1H信号に同期して、基本的には1本のゲート信号線17aを順次選択する。つまり、1H信号に同期して、第1H期間にはゲート信号線17a(1)を選択し、第2H期間にはゲート信号線17a(2)を選択し、第3H期間にはゲート信号線17a(3)を選択し、第4H期間にはゲート信号線17a(4)を選択する。
しかし、第1のゲート信号線17aが選択されてから、次の第2のゲート信号線17aが選択される期間には、どのゲート信号線17aも選択されない期間(非選択期間、図88のt1を参照)を設ける。非選択期間は、ゲート信号線17aの立ち上がり期間、立下り期間が必要であり、TFT11dのオンオフ制御期間を確保するために設ける。
いずれかのゲート信号線17aにオン電圧が印加され、画素16のTFT11b、TFT11cがオンしていれば、Vdd電源(アノード電圧)から駆動用TFT11aを介して、ソース信号線18にプログラム電流Iwが流れる。このプログラム電流Iwがトランジスタ634に流れる(図88のt2期間)。なお、ソース信号線18には寄生容量Cが発生している(ゲート信号線とソース信号線とのクロスポイントの容量などにより寄生容量が発生する)。
しかし、いずれのゲート信号線17aも選択されていない(非選択期間 図88のt1期間)はTFT11aを流れる電流経路がない。トランジスタ634は電流を流すから、ソース信号線18の寄生容量から電荷を吸収する。そのため、ソース信号線18の電位が低下する(図88のAの部分)。ソース信号線18の電位が低下すると、次の画像データに対応する電流を書き込むのに時間がかかる。
この課題に解決するため、図89に図示するように、ソース端子761との出力端にスイッチ641aを形成する。また、嵩上げ電流電流出力回路704cの出力段にスイッチ641bを形成または配置する。
非選択期間t1に、制御端子S1に制御信号を印加し、スイッチ641aをオフ状態にする。選択期間t2ではスイッチ641aをオン状態(導通状態)にする。オン状態の時にはプログラム電流Iw=IwH+IwL+IwKが流れる。
スイッチ641aをオフにするとIw電流は流れない。したがって、図90に図示するように図88のAのような電位に低下(変化はない)。なお、スイッチ641のアナログスイッチ731のチャンネル幅Wは、10μm以上100μm以下にする。このアナログスイッチのW(チャンネル幅)はオン抵抗を低減するために、10μm以上にする必要がある。しかし、あまりWが大きいと、寄生容量も大きくなるので100μm以下にする。さらに好ましくは、チャンネル幅Wは15μm以上60μm以下にすることが好ましい。
スイッチ641bは低階調表示のみに制御するスイッチである。低階調表示(黒表示)時は、画素16のTFT11aのゲート電位はVddに近くする必要がある(したがって、黒表示では、ソース信号線18の電位はVdd近くにする必要がある)。また、黒表示では、プログラム電流Iwが小さく、図88のAように一度、電位が低下してしまうと、正規の電位に復帰するのに長時間を要する。
そのため、低階調表示の場合は、非選択期間t1が発生することを避けなくてはならない。逆に、高階調表示では、プログラム電流Iwが大きいため、非選択期間t1が発生しても問題がない場合が多い。したがって、本発明では、高階調表示の画像書き込みでは、非選択期間でもスイッチ641a、スイッチ641bの両方をオンさせておく。また、嵩上げ電流IwKも切断しておく必要がある。
極力黒表示を実現するためである。低階調表示の画像書き込みでは、非選択期間ではスイッチ641aをオンさせておき、スイッチ641bはオフするというように駆動する。スイッチ641bは端子S2で制御する。
もちろん、低階調表示および高階調表示の両方で、非選択期間t1にスイッチ641aをオフ(非導通状態)、スイッチ641bはオン(導通)させたままにするという駆動を実施してもよい。もちろん、低階調表示および高階調表示の両方で、非選択期間t1にスイッチ641a、スイッチ641bの両方をオフ(非導通)させた駆動を実施してもよい。
いずれにしても、制御端子S1、S2の制御でスイッチ641を制御できる。
なお、制御端子S1、S2はコマンド制御で制御する。
たとえば、制御端子S2は非選択期間t1をオーバーラップするようにt3期間を“0”ロジックレベルとする。このように制御にすることにより、図88のAの状態は発生しない。また、階調が一定以上の黒表示レベルの時は、制御端子S1を“0”ロジックレベルとする。すると、嵩上げ電流IwKは停止し、より黒表示を実現できる。
以上の実施例は、表示パネルに1つのソースドライバーIC14を積載することを前提に実施例として説明した。しかし、本発明はこの構成に限定されるものではない。ソースドライバーIC14を1つの表示パネルに複数積載する構成でもよい。たとえば、図93は3つのソースドライバーIC14を積載した表示パネルの実施例である。
本発明のソースドライバーIC14は、図73、図74、図76、図77などでも説明したように、少なくとも低階調領域の基準電流と、高階調領域の基準電流の2系統を具備する。このことは、図82でも説明をした。
図82でも説明したように、本発明の電流駆動方式のソースドライバー回路(IC)14は複数のドライバーIC14を用いることを想定した、スレーブ/マスター(S/M)端子を具備している。S/M端子をHレベルにすることによりマスターチップとして動作し、基準電流出力端子(図示せず)から、基準電流を出力する。もちろん、S/M端子のロジックは逆極性でもよい。また、ソースドライバーIC14へのコマンドにより切り替えても良い。基準電流は可スケート電流接続線931で伝達される。S/M端子をLレベルにすることによりIC14はスレーブチップとして動作し、基準電流入力端子(図示せず)から、マスターチップの基準電流を受け取る。この電流が図73、図74のINL、INH端子に流れる電流となる。
基準電流はICチップ14の中央部(真中部分)の電流出力回路704で発生させる。マスターチップの基準電流は外部から外付け抵抗、あるいはIC内部に配置あるいは構成された電流きざみ方式の電子ボリウムにより、基準電流が調整されて印加される。
なお、ICチップ14の中央部にはコントロール回路(コマンドデコーダなど)なども形成(配置)される。基準電流源をチップの中央部に形成するのは、基準電流発生回路とプログラム電流出力端子761までの距離を極力短くするためである。
図93の構成では、マスターチップ14bより基準電流が2つのスレーブチップ(14a、14c)に伝達される。スレーブチップは基準電流を受け取り、この電流を基準として、親、子、孫電流を発生させる。なお、マスターチップ14bがスレーブチップに受け渡す基準電流は、カレントミラー回路の電流受け渡しにより行う(図67を参照のこと)。電流受け渡しを行うことにより、複数のチップで基準電流のずれはなくなり、画面の分割線が表示されなくなる。
図94は基準電流の受け渡し端子位置を概念的に図示している。ICチップの中央部に配置されて信号入力端子941iに基準電流信号線932が接続されている。この基準電流信号線932に印加される電流(なお、電圧の場合もある。
図76を参照のこと)は、EL材料の温特補償がされている。また、EL材料の寿命劣化による補償がされている。
基準電流信号線932に印加された電流(電圧)に基づき、チップ14内で各電流源(631、632、633、634)を駆動する。この基準電流がカレントミラー回路を介して、スレーブチップへの基準電流として出力される。スレーブチップへの基準電流は端子941oから出力される。端子941oは基準電流発生回路704の左右に少なくとも1個以上配置(形成)される。図94では、左右に2個づつ配置(形成)されている。この基準電流が、カスケード信号線931a1、931a2、931b1、931b2でスレーブチップ14に伝達される。なお、スレーブチップ14aに印加された基準電流を、マスターチップ14bにフィードバックし、ずれ量を補正するように回路を構成してもよい。
以上のように本発明のソースドライバー回路14は、各出力端子761oに電流出力回路704が形成または配置されている。また、電流出力回路704は、嵩上げ電流出力回路704K、低電流出力回路704L、高電流出力回路704Hなどから構成される(図73、図74を参照のこと)。
電流出力回路704には、基準電流回路771(図77などを参照のこと)から所定の定電流が印加される。また、基準電流回路771は小さい定電流を供給する定電流回路771Lを比較的大きな定電流を供給する定電流回路771Hがある。
また、本発明では密配置するトランジスタ群を16個とし、出力電流のバラツキを小さくしている。この16個は、QCIF形式の176出力(ソース信号線が各RGBで各176出力必要なため)の場合は、Nを16個とし、M=11個としているためである。したがって、16×11=176となり、176出力に対応できる。このように、NまたはMのうち、一方を8または16もしくはその倍数とすることにより、ドライバーICの電流源のレイアウト設計が容易になる。
以上のように本発明のソースドライバー回路14は、各出力端子761oに電流出力回路704が形成または配置されている。また、電流出力回路704は、嵩上げ電流出力回路704K、低電流出力回路704L、高電流出力回路704Hなどから構成される(図73、図74を参照のこと)。
しかし、以上のソースドライバー回路14は、各出力端子761oに、嵩上げ電流出力回路704K、低電流出力回路704L、高電流出力回路704Hが構成されている。また、基準電流回路771は小さい定電流を供給する定電流回路771Lを比較的大きな定電流を供給する定電流回路771Hがある。その上、トランジスタ群を密配置させる必要がある。また、出力端子761は、R、G、Bの3色がある。したがって、各ブロックおよび出力端子とを接続配線引き回しが複雑になる。
ソースドライバーIC14のレイアウト設計を行うのに問題となるのは、トランジスタ群のレイアウト配置ではなく、各トランジスタ群の接続配線、基準電流源771からの配線が問題となる。
図106は、単純に想定される各ブロックの配置と接続状態を図示している。
図106は、図73(低電流出力回路)と図74(高電流出力回路+嵩上げ電流出力回路)が、トランジスタ群として16個形成(配置)された状態とその接続状態を概念的に図示している。また、トランジスタ群はR、G、B分構成されている。図73のINL端子および図74のINH端子にはRGBごとに形成または配置された基準電流源771が接続される。
図106では図示を容易にするために、簡略して図示しているが、図106の点線内は図107(b)の構成である(図107(a)=図107(b))。低電流出力回路704Lは低電流の基準電流源771Lと接続されており、嵩上げ電流出力回路704Kと高電流出力回路704Hは高電流の基準電流源771Hと接続されている。一方、嵩上げ電流回路704K、低電流回路704Lおよび高電流回路704Hの出力電流は、内部接続配線643oで1つに集約され、接続端子761と接続されている。
ここで、着目すべき点は、本発明では、複数の電流出力回路(704K、704L、704H)を具備し、この回路704に入力する電流源(771L、771H)も複数個、具備している点である。また、複数の電流出力回路(704K、704L、704H)の出力は、1つの内部配線643oに接続され、1つの接続端子761に接続されている点である。図107(b)からも理解できるように、複数の基準電流源771の出力は、多数の複数の電流出力回路704と接続される。特に電流出力回路704はトランジスタ群ごとに密集して形成または配置されるため、接続配線も密集する。図106に図示するように、配線643(643R、643G、643B)は横方向への引き回し線が多くなる。この横方向の引き回し配線643が、IC14チップに占める割合が大きくなり、IC14チップサイズが大きくなる。また、配線643R,643G、643Bが交錯するため、ノイズなども重畳されやすい。
一方、電流出力回路704から接続端子761に接続される配線643oは直線的に接続されるだけである。配線643oは複数の電流出力回路704の出力段で、1つの内部配線643oに集約されるため、配置状態はシンプルである。
以上のように、図106のレイアウトでは、電流出力回路704への入力配線643が極めて複雑となり、一方、電流出力回路704からの出力配線643oがシンプルとなり、アンバランスである。ICの出力回路は、同一バターンを一定のピッチで形成(配置)する必要がある。図106のように、入力配線643(643R、643G、643B)と出力配線643oがアンバランスであると、入力配線643に配線引き回しのためにチップサイズが大きくなってしまう。
また、図106では、レイアウト上、Rの電流出力回路704Rの横は、Gの電流出力回路704Gである。また、その隣はBの電流出力回路704Bである。その隣が、Rの電流出力回路704Rである。R色に着目すれば、隣接したRの電流出力回路704間には、2つの他色の電流出力回路704が配置されている。したがって、隣接したR色の電流出力回路間に特性差が大きいという問題が発生する(つまり、出力電流のバラツキが大きい。他の色でも同様である)。
本発明は、この課題を解決するために、図108のように構成(配置)している。図108の構成は、密配置するトランジスタ群(本発明ではM=11個、本発明ではQCIFの画素数を例示して説明しているため、16×11=176のためである。)を、R、G、Bごと(つまり複数色ごと)に分離して配置している。RGBごとに分離して配置しても問題ないのは、RGBの電流出力回路704に印加する基準電流源からの基準電流がことなっているからである。もちろん、偶然に同一の場合もあるが、通常は、RGBでホワイトバランスを取るため異なっている。つまり、RGBに分離されたトランジスタ群は、それぞれ異なる基準電流源(771R、771G、771B)から基準電流が供給される。したがって、Rのトランジスタ群には、トランジスタ群の近傍に基準電流源771Rが配置され、Gのトランジスタ群には、トランジスタ群の近傍に基準電流源771Gが配置され、Bのトランジスタ群には、トランジスタ群の近傍に基準電流源771Bが配置される。
なお、この表現は概念的である。実際は、本発明は、図68などにも図示するように、親子孫の3段階の電流源があり、これらの出力が基準電流源となる。したがって、実際には、最後の電流出力段(図73、図74を参照)のトランジスタ群の近傍に、1つの基準電流源771が配置されているものではない。しかし、概念的には、本となる基準電流源771の出力配線(これを、基準電流源と考えることができる)が、トランジスタ群に接続されていることになる。
図108の配置では、RGBごとに分離され、また、RGBごとにトランジスタ群が密集してレイアウトされている。そのため、電流出力回路704への入力配線643は、交錯が少なく、また、横方向への引き回し配線の本数も図106に比較して1/3となっている。したがって、ICチップサイズも小さくすることができる。また、配線643の交錯によるノイズの発生もない。また、各色の電流出力回路704(704R、704G、704B)は隣接して配置または構成(N=11)しているため、隣接した電流出力回路間に特性差が少なくなるという特徴を発揮する(つまり、出力電流のバラツキが小さい)。
図108では、各色の出力電流回路704は密集して配置している(一例としてN=11個としている。つまり、Rの電流出力回路704Rを11個、次にGの電流出力回路704Gを11個、次にBの電流出力回路704Bを11個、次に繰り返してRの電流出力回路704Rを11個・・・・・・と配置(構成)している)。一方、接続端子761は、RGBRGBRGB・・・・・・と配置する必要がある。
そのため、図108の本発明の構成では、各色の電流出力回路704の出力配線643oは、横方向に引き回して、該当の接続端子761と接続している。このため、出力側の内部配線643oの引き回しは多少複雑となる。しかし、図107(b)で説明したように、1つの接続端子に対し、複数の電流出力回路(704K、704H、704L)は形成されているが、複数の電流出力回路704の出力は1つの内部配線643oに接続されるため、配線引き回しは容易である。図108のように、配線を引き回すことにより電流出力回路704の入力配線の引き回し量と出力配線の引き回し量とがバランスが取れ、配線によるチップサイズの増大という課題は発生しなくなる。
他の課題として、本発明のソースドライバー回路14(IC14)の検査の問題がある。図73、図74でも説明したように、本発明は、多数の単位電流源634から構成されている。この単位電流源634の良否を検査するには長時間を要する。この課題に対して、本発明では、検査回路をICチップ(回路)内に形成している。以下、この検査回路とその方法について説明をする。
本発明のソースドライバー回路14は、図73に図示するように、低電流領域はL0−L4の5ビットで構成される(図110のL(0..4)の欄を参照のこと)。一方、図74に図示するように、高電流領域はH0−H4の6ビットで構成され(図110のH(0..5)の欄を参照のこと)、嵩上げ電流領域はAK0−L1の2ビットで構成される(図110のAK(0..1)の欄を参照のこと)。
これらの単位電流源634の検査を容易に行うために、各ビットで検査を実施する。テストモード時には、テスト端子1091を“1”にする。通常の動作時は、テスト端子1091を“0”にする。テスト状態を決定するテストデータ端子1092のテストモードは1から15まであり、これを4ビットで表現する。
したがって、テストデータ端子1092は4本である。
図110に図示するように、テスト(TEST)端子1091が“1”の時、テストデータ(DATA)の内容が有効になる。DATAが1の時、図110に図示するように、すべてのビット(AK(0..1)、H(0..5)、L(0..4))が0になる(図73、図74ではスイッチ641がオフ状態である)。この状態では、内部配線643には電流が流れない。電流の有無は、接続端子761にプローブ(図示せず)を厚接し、プローブに流れる電流を電流−電圧変換して行う。この回路は、オペアンプなどを用いることにより容易に実現できるので説明を省略する。DATA=1の状態で、電流が規定以上流れればICは不良である。この電流値の大きさを測定することにより、ICの良否判定ができる。
なお、図110の実施例では、図73の低電流のトランジスタからなる単位電流源634は1つのトランジスタで10nAの電流が流せるように、基準電流INLを設定している。図74の高電流のトランジスタからなる単位電流源634は1つのトランジスタで60nAの電流が流せるように、基準電流INHを設定している。また、嵩上げ回路を構成する単位電流源634は、1つのトランジスタで24nAの電流を流せるように構成している。以上のように、チップ(回路)14内の各ビットに対応するトランジスタの出力電流を変化させておくことにより、検査を実施しやすくなり、検査結果の判定も容易となる。
DATA=2の時は、L0ビットがオンとなり、他のビットはオフ状態となる。そのため、すべての接続端子761には、正常であれば10nAが流れるように設定される。この出力電流を測定し、異常な出力電流があれば不良とする。
同様に、DATA=3の時は、L1ビットがオンとなり、他のビットはオフ状態となる。したがって、単位電流源としてのトランジスタは2個オン状態となる。そのため、すべての接続端子761には、正常であれば20nAが流れるように設定される。この出力電流を測定し、異常な出力電流があれば不良とする。
また、DATA=4の時は、L2ビットがオンとなり、他のビットはオフ状態となる。したがって、単位電流源としてのトランジスタは4個オン状態となる。
そのため、すべての接続端子761には、正常であれば40nAが流れるように設定される。この出力電流を測定し、異常な出力電流があれば不良とする。
また、DATA=5の時は、L3ビットがオンとなり、他のビットはオフ状態となる。したがって、単位電流源としてのトランジスタは8個オン状態となる。
そのため、すべての接続端子761には、正常であれば80nAが流れるように設定される。この出力電流を測定し、異常な出力電流があれば不良とする。
また、DATA=6の時は、L4ビットがオンとなり、他のビットはオフ状態となる。したがって、単位電流源としてのトランジスタは1個オン状態となる。
そのため、すべての接続端子761には、正常であれば10nAが流れるように設定される。この出力電流を測定し、異常な出力電流があれば不良とする。
以上のように、DATAの値にあわせて、1ビットのスイッチ641がオンし、このスイッチに対応する電流が全接続端子761に出力される。この接続端子761の出力を測定することにより、検査が実現する。
DATAが7から12までは、図74の高電流側の検査である。DATA=7の時は、H0ビットがオンとなり、他のビットはオフ状態となる。そのため、すべての接続端子761には、正常であれば60nAが流れるように設定される。
この出力電流を測定し、異常な出力電流があれば不良とする。
同様に、DATA=8の時は、H1ビットがオンとなり、単位電流源がすべて正常であれば、すべての接続端子761には120nAの電流が出力される。DATA=9の時は、H2ビットがオンとなり、すべての接続端子761には240nAの電流が出力される。また、DATA=10の時は、H3ビットがオンとなり、すべての接続端子761には480nAの電流が出力される。また、DATA=11の時は、H4ビットがオンとなり、単位電流源がすべて正常であれば、すべての接続端子761には960nAの電流が出力される。DATA=12の時は、H5ビットがオンとなり、すべての接続端子761には1920nAの電流が出力される。なお、各出力電流の値は設計値である。単位電流源634には特性バラツキがあるから、当然、出力電流にはバラツキが発生する。このバラツキの程度もICに良否判定に用いる。
DATAが13から15までは、図74の嵩上げ回路側の検査である。DATA=13の時は、AK0ビットがオンとなり、他のビットはオフ状態となる。そのため、すべての接続端子761には、正常であれば24nAが流れるように設定される。この出力電流を測定し、異常な出力電流があれば不良とする。
同様に、DATA=14の時は、AK1ビットがオンとなり、単位電流源がすべて正常であれば、すべての接続端子761には48nAの電流が出力される。
DATA=15の場合は少し特殊である。この場合は、AK0とAK1がオンとなり、すべての接続端子761には24+48=72nAの電流が出力される。
以上のように、DATAの値により、全接続端子761から、設計値どおりであれば同一の出力電流が出力される。したがって、この出力電流を測定することにより検査を実施することができる。
図109は本発明のソースドライバー回路(IC)14の回路ブロック図である(部分)。1097はシフトレジスタ回路およびラッチ回路などである。このシフトレジスタ回路などに関してはその動作、構成などについて、図95などを用いて説明したので説明を省略する。なお、図108などで説明した構成などは、本発明のソースドライバーIC14のみに限定されるものではなく、低温ポリシリコン技術、高温ポリシリコン技術、CGS技術などで、基板に直接形成されたソースドライバー回路構成にも用いることができることは言うまでもない。また、電流出力ドライバー回路に限定するものではなく、電圧駆動方式の電圧出力ドライバー回路にも用いることができる。
1096はテストモードを通常表示(画像表示)状態とを切り替える回路(切り替え制御回路)である。テストモード時は、図111に図示するように各電流出力回路704にテストデータ端子1092とテスト端子1091が接続された状態となる。階調データ線1093は各電流出力回路704から切り離された状態となる。非テストモード時は、図112に図示するように各電流出力回路704からテストデータ端子1092とテスト端子1091が切り離された状態となり、階調データ線1093が各電流出力回路704に接続された状態となる。つまり、テスト端子1091により、切り替え制御回路1096が動作し、検査状態(図111)と表示状態(図112)とを切り替える。
以上に説明した本発明の表示パネル、表示装置を用いる、もしくは、本発明の駆動方式を実施する本発明の表示機器についての実施例について説明をする。
図57は情報端末装置の1例としての携帯電話の平面図である。筐体573にアンテナ571、テンキー572などが取り付けられている。572などが表示色切換キーあるいは電源オンオフ、フレームレート切り替えキーである。
キー572を1度押さえると表示色は8色モードに、つづいて同一キー572を押さえると表示色は256色モード、さらにキー572を押さえると表示色は4096色モードとなるようにシーケンスを組んでもよい。キーは押さえるごとに表示色モードが変化するトグルスイッチとする。なお、別途表示色に対する変更キーを設けてもよい。この場合、キー572は3つ(以上)となる。
キー572はプッシュスイッチの他、スライドスイッチなどの他のメカニカルなスイッチでもよく、また、音声認識などにより切換るものでもよい。たとえば、4096色を受話器に音声入力すること、たとえば、「高品位表示」、「256色モード」あるいは「低表示色モード」と受話器に音声入力することにより表示パネルの表示画面50に表示される表示色が変化するように構成する。これは現行の音声認識技術を採用することにより容易に実現することができる。
また、表示色の切り替えは電気的に切換るスイッチでもよく、表示パネルの表示部21に表示させたメニューを触れることにより選択するタッチパネルでも良い。また、スイッチを押さえる回数で切換る、あるいはクリックボールのように回転あるいは方向により切換るように構成してもよい。
572は表示色切換キーとしたが、フレームレートを切換るキーなどとしてもよい。また、動画と静止画とを切換るキーなどとしてもよい。また、動画と静止画とフレームレートなどの複数の要件を同時に切り替えてもよい。また、押さえ続けると徐々に(連続的に)フレームレートが変化するように構成してもよい。
この場合は発振器を構成するコンデンサC、抵抗Rのうち、抵抗Rを可変抵抗にしたり、電子ボリウムにしたりすることにより実現できる。また、コンデンサはトリマコンデンサとすることにより実現できる。また、半導体チップに複数のコンデンサを形成しておき、1つ以上のコンデンサを選択し、これらを回路的に並列に接続することにより実現してもよい。
なお、表示色などによりフレームレートを切換るという技術的思想は携帯電話に限定されるものではなく、パームトップコンピュータや、ノートパソコン、ディスクトップパソコン、携帯時計など表示画面を有する機器に広く適用することができる。また、液晶表示装置(液晶表示パネル)に限定されるものではなく、液晶表示パネル、有機EL表示パネルや、トランジスタパネル、PLZTパネルや、CRTにも適用することができる。
図19で説明した本発明の携帯電話では図示していないが、筐体の裏側にCCDカメラを備えている。CCDカメラで撮影し画像は即時に表示パネルの表示画面50に表示できる。CCDカメラで撮影したデータは、表示画面50に表示することができる。CCDカメラの画像データは24ビット(1670万色)、18ビット(26万色)、16ビット(6.5万色)、12ビット(4096色)、8ビット(256色)をキー572入力で切り替えることができる。
表示データが12ビット以上の時は、誤差拡散処理を行って表示する。つまり、CCDカメラからの画像データが内蔵メモリーの容量以上の時は、誤差拡散処理などを実施し、表示色数を内蔵画像メモリーの容量以下となるように画像処理を行う。
今、ソースドライバーIC14には4096色(RGB各4ビット)で1画面の内蔵RAMを具備しているとして説明する。モジュール外部から送られてくる画像データが4096色の場合は、直接ソースドライバーIC14の内蔵画像RAMに格納され、この内蔵画像RAMから画像データを読み出し、表示画面50に画像を表示する。
画像データが26万色(G:6ビット、R、B:5ビットの計16ビット)の場合は、誤差拡散コントローラの演算メモリーにいったん格納され、かつ同時に誤差拡散あるいはディザ処理を行う演算回路で誤差拡散あるいはディザ処理が行われる。この誤差拡散処理などにより16ビットの画像データは内蔵画像RAMのビット数である12ビットに変換されてソースドライバーIC14に転送される。ソースドライバーIC14はRGB各4ビット(4096色)の画像データを出力し、表示画面50に画像を表示する。
さらに、本発明のEL表示パネルあるいはEL表示装置もしくは駆動方法を採用した実施の形態について、図面を参照しながら説明する。
図58は本発明の実施の形態におけるビューファインダの断面図である。但し、説明を容易にするため模式的に描いている。また一部拡大あるいは縮小した箇所が存在し、また、省略した箇所もある。たとえば、図58において、接眼カバーを省略している。以上のことは他の図面においても該当する。
ボデー573の裏面は暗色あるいは黒色にされている。これは、EL表示パネル(表示装置)574から出射した迷光がボデー573の内面で乱反射し表示コントラストの低下を防止するためである。また、表示パネルの光出射側には位相板(λ/4板など)108、偏光板109などが配置されている。このことは図10、図11でも説明している。
接眼リング581には拡大レンズ582が取り付けられている。観察者は接眼リング581をボデー573内での挿入位置を可変して、表示パネル574の表示画像50にピントがあうように調整する。
また、必要に応じて表示パネル574の光出射側に正レンズ583を配置すれば、拡大レンズ582に・BR>・ヒする主光線を収束させることができる。そのため、拡大レンズ582のレンズ径を小さくすることができ、ビューファインダを小型化することができる。
図59はビデオカメラの斜視図である。ビデオカメラは撮影(撮像)レンズ部592とビデオかメラ本体573と具備し、撮影レンズ部592とビューファインダ部573とは背中合わせとなっている。また、ビューファインダ(図58も参照)573には接眼カバーが取り付けられている。観察者(ユーザー)はこの接眼カバー部から表示パネル574の画像50を観察する。
一方、本発明のEL表示パネルは表示モニターとしても使用されている。表示部50は支点591で角度を自由に調整できる。表示部50を使用しない時は、格納部593に格納される。
スイッチ594は以下の機能を実施する切り替えあるいは制御スイッチである。スイッチ594は表示モード切り替えスイッチである。スイッチ594は、携帯電話などにも取り付けることが好ましい。この表示モード切り替えスイッチ594について説明をする。
本発明の駆動方法の1つにN倍の電流をEL素子15に流し、1Fの1/Mの期間だけ点灯させる方法がある。この点灯させる1/MのMの値だけをきりかえることのより、明るさをデジタル的に変更することができる。たとえば、N=4として、EL素子15には4倍の電流を流す。点灯期間を1/Mとし、M=1、2、3、4と切り替えれば、1倍から4倍までの明るさ切り替えが可能となる。
なお、M=1、1.5、2、3、4、5、6などと変更できるように構成してもよい。
以上の切り替え動作は、携帯電話の電源をオンしたときに、表示画面50を非常に明るく表示し、一定の時間を経過した後は、電力セーブするために、表示輝度を低下させる構成に用いる。また、ユーザーが希望する明るさに設定する機能としても用いることができる。たとえば、屋外などでは、画面を非常に明るくする。屋外では周辺が明るく、画面が全く見えなくなるからである。しかし、高い輝度で表示し続けるとEL素子15は急激に劣化する。そのため、非常に明るくする場合は、短時間で通常の輝度に復帰させるように構成しておく。さらに、高輝度で表示させる場合は、ユーザーがボタンと押すことにより表示輝度を高くできるようの構成しておく。
したがって、ユーザーがボタン594で切り替えできるようにしておくか、設定モードで自動的に変更できるか、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、表示輝度を50%、60%、80%とユーザーなどが設定できるように構成しておくことが好ましい。
なお、表示画面50はガウス分布表示にすることが好ましい。ガウス分布表示とは、中央部の輝度が明るく、周辺部を比較的暗くする方式である。視覚的には、中央部が明るければ周辺部が暗くとも明るいと感じられる。主観評価によれば、周辺部が中央部に比較して70%の輝度を保っておれば、視覚的に遜色ない。
さらに低減させて、50%輝度としてもほぼ、問題がない。本発明の自己発光型表示パネルでは、以前に説明したN倍パルス駆動(N倍の電流をEL素子15に流し、1Fの1/Mの期間だけ点灯させる方法)を用いて画面の上から下方向に、ガウス分布を発生させている。
具体的には、画面の上部と下部ではMの値と大きくし、中央部でMの値を小さくする。これは、ゲートドライバー12のシフトレジスタの動作速度を変調することなどにより実現する。画面の左右の明るさ変調は、テーブルのデータと映像データとを乗算することにより発生させている。以上の動作により、周辺輝度(画角0.9)を50%にした時、100%輝度の場合に比較して約20%の低消費電力化が可能である。周辺輝度(画角0.9)を70%にした時、100%輝度の場合に比較して約15%の低消費電力化が可能である。
なお、ガウス分布表示はオンオフできるように切り替えスイッチなどを設けることが好ましい。たとえば、屋外などで、ガウス表示させると画面周辺部が全く見えなくなるからである。したがって、ユーザーがボタンで切り替えできるようにしておくか、設定モードで自動的に変更できるか、外光の明るさを検出して自動的に切り替えできるように構成しておくことが好ましい。また、周辺輝度を50%、60%、80%とユーザーなどが設定できるように構成しておくことがこのましい。
液晶表示パネルではバックライトで固定のガウス分布を発生させている。したがって、ガウス分布のオンオフを行うことはできない。ガウス分布をオンオフできるのは自己発光型の表示デバイス特有の効果である。
また、フレームレートが所定の時、室内の蛍光灯などの点灯状態と干渉してフリッカが発生する場合がある。つまり、蛍光灯が60Hzの交流で点灯しているとき、EL表示素子15がフレームレート60Hzで動作していると、微妙な干渉が発生し、画面がゆっくりと点滅しているように感じられる場合がある。これをさけるにはフレームレートを変更すればよい。本発明はフレームレートの変更機能を付加している。また、N倍パルス駆動(N倍の電流をEL素子15に流し、1Fの1/Mの期間だけ点灯させる方法)において、NまたはMの値を変更できるように構成している。
以上の機能をスイッチ594で実現できるようにする。スイッチ594は表示画面50のメニューにしたがって、複数回おさえることにより、以上に説明した機能を切り替え実現する。
なお、以上の事項は、携帯電話だけに限定されるものではなく、テレビ、モニターなどに用いることができることはいうまでもない。また、どのような表示状態にあるかをユーザーがすぐに認識できるように、表示画面にアイコン表示をしておくことが好ましい。以上の事項は以下の事項に対しても同様である。
本実施の形態のEL表示装置などはビデオカメラだけでなく、図60に示すような電子カメラにも適用することができる。表示装置はカメラ本体601に付属されたモニター50として用いる。カメラ本体601にはシャッタ603の他、スイッチ594が取り付けられている。
本発明のビデオカメラなどは、タッチパネルを搭載し、指やペンでWebブラウジングやEメールなどを操作できるインターネット端末機能を有している。また、ハードディスク装置の代わりに256Mバイト以上のコンパクト・フラッシュ・カード(誤り訂正機能付き)を搭載することが好ましい。ウィンドウズ(登録商標)OSの基本機能部分だけを採用することで低容量化が図る。HDDがないため、ディスク・クラッシュなどの心配がなく堅牢性を確保できる。PCカード・スロットを2つ装備させる。モデムや、ISDN、PIAFS、LAN、無線LANなどを利用できるように構成することが好ましい。無線LAN用のアンテナ内蔵させる。USB/RS232Cインターフェースにより、バーコード・リーダなどの業務用周辺機器も接続できるようにしている。キーボードがない省スペース設計に加え、水濡れやホコリに耐える(JIS防滴2級に準拠)ように構成する。タッチパネルや、アプリケーションを簡単に起動できる「ワンタッチ・キー」の採用、手書きE−mail機能(手書きメモ機能を含む)の搭載など、BtoBtoCでの一般ユーザーの利用を想定して操作性の向上を図っている。以上の機能などは本発明の他の表示装置、情報端末なども搭載する。
以上は表示パネルの表示領域が比較的小型の場合であるが、30インチ以上と大型となると表示画面50がたわみやすい。その対策のため、本発明では図61に示すように表示パネルに外枠611をつけ、外枠611をつりさげられるように固定部材614で取り付けている。この固定部材614を用いて、壁などに取り付ける。
しかし、表示パネルの画面サイズが大きくなると重量も重たくなる。そのため、表示パネルの下側に脚取り付け部613を配置し、複数の脚612で表示パネルの重量を保持できるようにしている。
脚612はAに示すように左右に移動でき、また、脚612はBに示すように収縮できるように構成されている。そのため、狭い場所であっても表示装置を容易に設置することができる。
なお、脚612あるいは筐体(他の本発明においても)にはプラスチックフィルム−金属板複合材(以後、複合材と呼ぶ)を使用する。複合材は、金属とプラスチックフィルムを特殊表面処理層(接着層)を介して強力に接着したものである。金属板は0.2mm以上0.8mm以下が好ましく、金属板に特殊表面処理層を介してはりあわされるプラスチックフィルムは15μm以上100μm以下にすることが好ましい。特殊接着法によりプラスチックと金属板間に強固な密着力を有するようになる。この複合材を使用することにより、プラスチック層への着色、染色、印刷が可能となり、また、プレス部品での二次加工工程(フィルムの手貼り、メッキ塗装) の削除が可能となる。また、従来では不可能であった深絞り成形やDI成形に適する。
図61のテレビでは、画面の表面を保護フィルム(保護板でもよい)で被覆している。これは、表示パネルの表面に物体があたって破損することを防止することが1つの目的である。保護フィルムの表面にはAIRコートが形成されており、また、表面をエンボス加工することにより表示パネルに外の状況(外光)が写り込むことを抑制している。
保護フィルムと表示パネル間にビーズなどを散布することにより、一定の空間が配置されるように構成されている。また、保護フィルムの裏面に微細な凸部を形成し、この凸部で表示パネルと保護フィルム間に空間を保持させる。このように空間を保持することにより保護フィルムからの衝撃が表示パネルに伝達することを抑制する。
また、保護フィルムと表示パネル間にアルコール、エチレングリコールなど液体あるいはゲル状のアクリル樹脂あるいはエポキシなどの固体樹脂などの光結合剤を配置または注入することも効果がある。界面反射を防止できるとともに、前記光結合剤が緩衝材として機能するからである。
保護フィルムをしては、ポリカーボネートフィルム(板)、ポリプロピレンフィルム(板)、アクリルフィルム(板)、ポリエステルフィルム(板)、PVAフィルム(板)などが例示される。その他エンジニアリング樹脂フィルム(ABSなど)を用いることができることは言うまでもない。また、強化ガラスなど無機材料からなるものでもよい。保護フィルムを配置するかわりに、表示パネルの表面をエポキシ樹脂、フェノール樹脂、アクリル樹脂で0.5mm以上2.0mm以下の厚みでコーティングすることも同様の効果がある。また、これらの樹脂表面にエンボス加工などをすることも有効である。
また、保護フィルムあるいはコーティング材料の表面をフッ素コートすることも効果がある。表面についた汚れを洗剤などで容易にふき落とすことができるからである。また、保護フィルムを厚く形成し、フロントライトと兼用してもよい。
画面は4:3に限定されるものではなく、ワイド表示ディスプレイでもよい。
解像度は1280×768ドット以上にすることが好ましい。ワイド型をすることにより、DVD映画やテレビ放送など、横長表示のタイトルや番組をフルスクリーンで楽しむことができる。表示パネルの明るさは300cd/m2(カンデラ/平方メートル)にすることが好ましい。さらに好ましくは、表示パネルの明るさは500cd/m2(カンデラ/平方メートル)にすることが好ましい。また、インターネットや通常のパソコン作業に適した明るさ(200cd/m2)で表示できるように切り替えスイッチを設置している。
したがって、使用者は表示内容あるいは使用方法により、最適に画面の明るさにすることができる。さらに動画を表示しているウインドウだけを500cd/m2にして、その他の部分は200cd/m2にする設定も用意している。テレビ番組をディスプレイの隅に表示しておいて、メールをチェックするといった使い方にも柔軟に対応する。 スピーカーはタワー型の形状になり、前方向だけではなく、空間全体に音が広がるように設計されている。
テレビ番組の再生、録画機能も使い勝手が向上させている。iモードからの録画予約が簡単にできるようにしている。従来は新聞などのテレビ番組表で時間、チャンネルを確認してから予約する必要があったが、電子番組表をiモードで確認して予約できる。これなら、放送時間が分からなくて困ることもない。また、録画番組の短縮再生もできるようにしている。ニュース番組などのテロップや音声の有無で重要性を判断しながら、不必要と判断した部分を飛ばして、番組の概要を短時間で見ることができる(30分番組で1〜10分程度)。
テレビ録画ができるようにディスク容量が40GB以上のハードディスクを積載している。 本体のほかに電源と映像用入出力端子をまとめた拡張ボックスで構成している。ビデオなどのAV機器の接続に使う拡張ボックスには、パソコンとテレビのほかに2系統の映像機器を接続できる。映像入力はBSデジタルチューナー用のD1端子のほかにS端子入力も備え、接続する機器に合わせて選択できる。ゲーム機などの接続に便利なようにAV用の端子は前面に配置されている。
また、表示画面を前屈30度以上、後屈120度以上とすることにより、90度/180/270度に回転できるように構成することにより、操作環境にあわせた自在な設置が可能となる。たとえば、90度回転させてブラウザー画面を縦長に表示することができる。また、145度後屈させることによって対面に座った人へ向かって画面を表示できる。
以上の保護フィルム、筐体、構成、特性、機能などに関する事項は本発明の他の表示パネル、表示装置あるいは情報表示装置などにも適用されることは言うまでもない。
以上の実施例では、EL素子15はR、G、Bであるとしたが、これに限定するものではない。たとえば、シアン、イエロー、マゼンダでもよいし、任意の2色でもよい。R、G、B、シアン、イエロー、マゼンダの6色あるいは任意の4色以上であってもよい。また、白単色であってもよいし、白単色光をカラーフィルターでRGBにしたのもでもよい。また、有機EL素子に限定するものではなく、無機EL素子であってもよい。
なお、本発明の実施例では、アクティブマトリックス型表示パネルを例示して説明したがこれに限定するものではない。ソースドライバーIC14などからは所定電流のN倍電流をソース信号線18に印加(から吸収)する。また、複数の画素行を同時に選択する。そして、所定の期間の間だけ、EL素子に電流を流し、他の期間は電流を流さない、という概念は、単純マトリックス型表示パネルにも適用できるものである。
また、EL素子15は点灯初期に特性変化が大きい。そのため、焼きツキなどが発生しやすい。この対策のため、パネル形成後、20時間以上150時間以内の間、白ラスター表示でエージングを行った後に、商品として出荷することが好ましい。このエージングでは所定表示輝度よりも2−10倍程度の明るさで表示させることが好ましい。
本発明の実施例における表示パネルは、3辺フリーの構成と組み合わせることも有効であることはいうまでもない。特に3辺フリーの構成は画素がアモルファスシリコン技術を用いて作製されているときに有効である。また、アモルファスシリコン技術で形成されたパネルでは、トランジスタ素子の特性バラツキのプロセス制御が不可能のため、本発明のN倍パルス駆動、リセット駆動、ダミー画素駆動などを実施することが好ましい。つまり、本発明におけるトランジスタなどは、ポリシリコン技術によるものに限定するものではなく、アモルファスシリコンによるものであってもよい。
なお、本発明のN倍パルス駆動(図13、図16、図19、図20、図22、図24、図30など)などは、低温ポリシリコン技術でトランジスタ11を形成して表示パネルよりも、アモルファスシリコン技術でトランジスタ11を形成した表示パネルに有効である。アモルファスシリコンのトランジスタ11では、隣接したトランジスタの特性がほぼ一致しているからである。したがって、加算した電流で駆動しても個々のトランジスタの駆動電流はほぼ目標値となっている(特に、図22、図24、図30のN倍パルス駆動はアモルファスシリコンで形成したトランジスタの画素構成において有効である)。
本明細書で説明した画素構成、あるいは駆動方法は、などの画素構成あるいはアレイ構成などはEL表示パネルにのみ限定されるものではない。たとえば、液晶表示パネルにも適用することができる。その際は、EL素子15を液晶層、PLZT、LEDなどの光変調層に置き換えればよい。たとえば、液晶の場合は、TN(Twisted Nematic)、IPS(In−Plane Switching)、FLC(Ferroelectric Liquid Crystal)、OCB(OpticallyCompensatory Bend)、STN(Supper Twisted Nematic)、VA(Vertically Aligned)、ECB(Electrically Controlled Birefringence )およびHAN(Hybrid Aligned Nematic)モード、DSMモード(動的散乱モード)などである。特に、DSMは印加する電流により光変調できるので、本発明とはマッチングがよい。
本発明の実施例で説明した技術的思想はビデオカメラ、プロジェクター、立体テレビ、プロジェクションテレビなどに適用できる。また、ビューファインダ、携帯電話のモニター、PHS、携帯情報端末およびそのモニター、デジタルカメラおよびそのモニターにも適用できる。
また、電子写真システム、ヘッドマウントディスプレイ、直視モニターディスプレイ、ノートパーソナルコンピュータ、ビデオカメラ、電子スチルカメラにも適用できる。また、現金自動引き出し機のモニター、公衆電話、テレビ電話、パーソナルコンピュータ、腕時計およびその表示装置にも適用できる。
さらに、家庭電器機器の表示モニター、ポケットゲーム機器およびそのモニター、表示パネル用バックライトあるいは家庭用もしくは業務用の照明装置などにも適用あるいは応用展開できることは言うまでもない。照明装置は色温度を可変できるように構成することが好ましい。これは、RGBの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更できる。また、広告あるいはポスターなどの表示装置、RGBの信号器、警報表示灯などにも応用できる。
また、スキャナの光源としても有機EL表示パネルは有効である。RGBのドットマトリックスを光源として、対象物に光を照射し、画像を読み取る。もちろん、単色でもよいことは言うまでもない。また、アクティブマトリックスに限定するものではなく、単純マトリックスでもよい。色温度を調整できるようにすれば画像読み取り精度も向上する。
また、液晶表示装置のバックライトにも有機EL表示装置は有効である。EL表示装置(バックライト)のRGBの画素をストライプ状あるいはドットマトリックス状に形成し、これらに流す電流を調整することにより色温度を変更でき、また、明るさの調整も容易である。その上、面光源であるから、画面の中央部を明るく、周辺部を暗くするガウス分布を容易に構成できる。また、R、G、B光を交互に走査する、フィールドシーケンシャル方式の液晶表示パネルのバックライトとしても有効である。また、バックライトを点滅しても黒挿入することにより動画表示用などの液晶表示パネルのバックライトとしても用いることができる。
本発明によれば、各色ごとに電流出力回路を、密集してレイアウトすることにより、電流出力回路に接続する基準電流配線の本数を削減することができる。したがって、配線引き回し線が減少でき、チップサイズを小さくできる。