JP2007531441A - Ｓｏｉ型マスタースレーブ回路における位相ノイズ削減方法 - Google Patents

Abstract

【課題】マスター区分およびスレーブ区分を含む電子回路の位相ノイズを削減する。
【解決手段】位相ノイズに寄与するトランジスタ（６０、６１）のフローティングボディ（６４、６５）の電位が適切な接続を用いて設定される回路であり、マスター区分およびスレーブ区分がＳＯＩ型トランジスタを内含しており、最初に位相ノイズの軽減に関与するフローティングボディトランジスタが配置され、次にフローティングボディが、前記回路の全体的位相ノイズに対するその寄与を局所的に削減するべく適切な接続を用いて一つの電位に設定される。
【選択図】図４

Description

本発明は、ＳＯＩ（シリコン・オン・インシュレータ）技術回路の設計に関するものである。

より詳細には、本発明は、マスター区分およびスレーブ区分を含む電子回路の位相ノイズを削減するための設計方法に関するものである。前記区分は、ＳＯＩタイプのトランジスタを含む。

このタイプの方法は既知であり、特にバルクシリコン技術と比較してかかるＳＯＩ技術を使用した場合、マスタースレーブ回路、そしてより一般的にはデジタルまたはアナログ回路の性能は著しく改善され得る。

実際、ＳＯＩ技術を用いると、優れた性能レベルをもつコンポーネントが回路設計者に提供され得るということが知られている。例えば、ＳＯＩトランジスタ内に酸化物を埋込むことにより、設計者は、高速で消費電力の少ないトランジスタ、優れた品質係数をもつ抵抗器またはキャパシタンスといったような受動コンポーネント、および絶縁並びに結合を削減する手段を利用することができるようになる。

しかしながら、かかる技術には、回路を設計するときに習得しなければならない、特にトランジスタレベルでの固有の特徴が含まれている。

かかる特徴の既知の例として、低周波数でＳＯＩトランジスタ内に存在する過剰なノイズがあり、該ノイズは、回路内に性能の観点から欠点である、位相ノイズを著しく生成する。

ＳＯＩ技術におけるこのノイズのいくつかの原因について説明する前に、ここにおいて、位相ノイズに関連して簡単かつ一般的にノイズの概念について喚起しておく。

一般的に、信号は遅延という用語で現在呼ばれている一定の時間内に、回路を通って伝搬される。

遅延は、図１ｂにみられるように図示されるが、これにおいてインバータ１０（図１Ａ参照）のＶｉｎ入力信号およびＶｏｕｔ出力信号が概略的に示されている。

上述の遅延は、ＶｉｎとＶｏｕｔの両方の信号の間の時間的間隔△Ｔにより識別される。

その上、図１Ａに示され、Ｉｎと呼称される二つの電流源はそれぞれ、インバータのＮＭＯＳおよびＰＭＯＳトランジスタの各々の中で、ノイズ源をモデリングしている。

ノイズを表わすこれらの電流は、出力分岐１２内のトランジスタの伝導電流に加わり、そして全体が、インプット１１上の電圧Ｖｉｎレベルに応じて、キャパシタンス１３の充電または放電に寄与する。

このキャパシタンスを充電または放電するための時間は、以下の関係式によりアウトプット１２における電流の流れに関係づけされることが知られている。

なお、式中、△Ｔは充電または放電時間であり、Ｃはキャパシタンス１３の値であり、△Ｖは充電または放電の始めと終りの間の電圧差であり、Ｉは出力電流である。

電流ＩはＩｉｎノイズ電流を内含するため、この等式から、トランジスタのノイズが直接△Ｔ時間に影響を及ぼすという点に留意されたい。

これにおいて、この△Ｔ時間は、特にインバータの入力から出力まで移行する信号の伝搬遅延に対応する。

したがって、トランジスタノイズはこの時間遅延の不都合にある程度寄与する。

また、高Ｉｎ値に対応するトランジスタの固有ノイズが強くなるほど、この寄与は性能に関してより有意となり、それによってより有害となる。

この現象の非常に重要な様相は、△Ｔ伝搬遅延の評価に関する、不確実さが益々高まるという点にもある。

実際、前記ノイズはランダムノイズであり、それは、この同じランダムな特徴をもつ△Ｔ遅延を提供する。

当然のことながら、このノイズレベルが高くなるほど、大抵の場合予測可能であるが予測不能なこともある△Ｔの変化は増大し、これは実際、△Ｔの値に関する上述の不確実さの概念を表現する。

かかる不確実さは現在、時間ジッターＴｊと呼ばれている。

したがってそれは、回路そしてそれに適用される信号に結びつけられる最小伝播遅延と最大伝播遅延の間の差に対応する。

同様にして、位相誤差Фｊは、以下の関係式を用いて、関連する信号の周期と関連して、前記時間ジッターＴｊを正規化することによって定義づけされ得る。

Фｊは位相誤差であり、Ｔは信号周期である。

それ自体、信号の合計電力との関係におけるＦｏ周波数オフセットでの１Ｈｚ周波数帯域内のノイズ密度を表わしている位相ノイズＬ（Ｆｏ）の概念をここで紹介することができる。

このノイズ位相は、次の関係式を通して位相誤差Фｊに結びつけられる。

ここでバルクシリコントランジスタと比較すると、ＳＯＩトランジスタに関しては、この位相ノイズは低周波数オフセットで実質的により大きいものである。したがって、これは、ＳＯＩトランジスタのノイズおよび低周波数位相ノイズの余剰分と呼ぶことができる。

このような余剰分は特に、現在フローティングボディと呼ばれているＳＯＩトランジスタのゲートの下に位置するフローティング部域の電気的絶縁から導出される。

このフローティングボディは、実際に、特に低周波数ノイズが電子的機能の性能を基本的に決定するアナログの利用分野において問題が多いものであり、余剰位相ノイズと呼ばれる付加的なノイズを生成するものである。

図２に示されている例において、ＳＯＩ技術２０およびバルクボディ技術２１を用いて作られた一連のインバータのアウトプットで得られる位相ノイズが示されている。

有意な低周波数位相ノイズ差は特に、１ｋＨｚ前後の周波数帯域を表わす斜線部域２２に見られる。

ここでは、曲線の形状は図に表わされている値と同様に上述の例の例示にすぎないことは、当然のことである。

かくして、ＳＯＩ技術は、電子回路の性能を大幅に改善するが、フローティングボディのために、一部の回路の設計は特に適合させ入念に実施することが必要である。

本発明は、ＳＯＩ技術特有の回路のための設計方法を提供することによって、このアプローチにおいて設計者を補助することを対象とするものである。

より詳細には、本発明の目的は、特に、部分的に空乏したＳＯＩトランジスタの前記余剰ノイズに関係する不都合を取り除くことができる、単純且つ結果面で信頼性の高い方法を提供することにある。

この目的のために本発明は、マスター区分とスレーブ区分を含む削減された位相ノイズの電子回路のための設計方法を提供するものであり、前記区分は、複数のＳＯＩ型フローティングボディトランジスタを含んでおり、位相ノイズの軽減に寄与するフローティングボディトランジスタが最初に配置され、次にそれらのフローティングボディが、前記回路の全体的位相ノイズに対するその寄与を局所的に減少させるように適切な接続を用いることによって、電位に設定されることを特徴とするものである。

この方法の排他的ではないものの好ましいいくつかの態様は以下の通りである。

トランジスタの前記位置特定は、スレーブ区分と結びつけられ、インプットからのデータ信号が、前記スレーブ区分のアウトプットへと転送された時に、通電状態から遮断状態まで、およびその逆に移行するトランジスタを発見することから成る。

このスレーブ区分のインプットとアウトプットの間でデータ要素が進む電気経路に沿ってさらに配置されたトランジスタのみが選択される。

一部のフローティングボディは、電圧源および電流源から選択されるタイプの電源に接続されている。

一部のフローティングボディは分極回路に接続されている。

フローティングボディは各々回路ノードに接続されている。

ノードはトランジスタのゲート、ドレインまたはソースである。

トランジスタの各々のフローティングボディは、そのゲート、ドレインまたはソースに接続されている。

接続はフローティングボディコンタクトにより実施される。

本発明の他の目的は、削減された位相ノイズを有するマスターおよびスレーブ電子回路を提供することにあり、該回路は、ＳＯＩ型フローティングボディトランジスタを含むものであり、位相ノイズに寄与するものとして識別された一部のトランジスタのフローティングボディの電位が適切な接続を用いることによって設定されていることを特徴とするものである。

制限的な意味はないものの好ましい回路のいくつかの態様は以下の通りである。

前記ノイズに寄与するものとして識別されたトランジスタはスレーブ区分内にある。

前記ノイズに寄与するトランジスタは、データ信号が前記スレーブ区分のインプットからアウトプットまで転送された時に、通電状態から遮断状態まで、およびその逆に移行するものである。

さらにトランジスタは、スレーブ区分のインプットとアウトプットの間でデータ要素が進む電気経路に沿って配置される。

状態を変える前記トランジスタのうちの一部のトランジスタのフローティングボディは、電圧源および電流源から選択されるタイプの電源に接続されている。

これらのトランジスタのうちの一部のトランジスタのフローティングボディは、回路ノードに接続されている。

ノードはトランジスタゲート、ドレインまたはソースである。

トランジスタの各々のフローティングボディは、そのゲート、ドレインまたはソースに接続されている。

フローティングボディ接続は、フローティングボディコンタクトを含んでいる。

これら区分の各々は、この電子回路が双安定のトリガー回路となるように、ラッチ回路である。

本発明のもう一つの目的は、マスターおよびスレーブ区分を有する削減された位相ノイズ回路を表わす、一組の構造化されたデータを含んでいるシミュレーションファイルを提供することにあり、前記回路は、ＳＯＩ型フローティングボディトランジスタを含み、これらのデータのうちの一部が、位相ノイズに寄与するものとして以前に識別された一部のトランジスタのフローティングボディを、適切な電位をもつノードに接続するためのデータであることを特徴とするものである。

本発明のもう一つの目的は、削減された位相ノイズを有する電子回路を製造するためのシミュレーションファイルを提供することにあり、前記回路は、共に複数のフローティングボディＳＯＩ型トランジスタを含むマスター区分およびスレーブ区分を含んでおり、前記シミュレーションファイルは、前記電気回路を表わす一組の構造化されたデータを収納し、これらのデータのいくつかが位相ノイズに寄与するものとして予め識別された一部のトランジスタのフローティングボディと、適切なバイアスをもつノード間の接続を表わしていることを特徴とする。

本発明のその他の態様、目的および利点は、制限的な意味のない例として示され添付図面を参照して記される、本発明の好ましい実施形態についての以下の詳細な説明を読むことによってさらに明らかとなるであろう。

図１ａは、ＣＭＯＳのＳＯＩ型インバータを概略的に示す。

図１ｂは、図１ａの前記インバータのシミュレーションに結びつけられた時間信号を例示する。

図２は、一連のＳＯＩ型のＣＭＯＳインバータのアウトプットにおいて得られる位相ノイズを例示する。

図３は、標準的な同期マスタースレーブ回路を例示する。

図４は、本発明にしたがった、ＳＯＩ型双安定トリガー回路の実施例を示す。

図５は、前記ＳＯＩトリガー回路の本発明にしたがい最適化されたバージョンと第二の最適化されていないバージョンとの間の位相ノイズ周波数応答の比較を例示する。

ここで図面、特に図３を参照すると、マスター区分１００およびスレーブ区分３００を有する回路が例示されている。

これらの回路は共に、少なくとも一つのインプットおよび少なくとも一つのアウトプットを含むものである。

より詳細には、図３においては、信号ネットワーク１１０、２１０、３１０、５１０および５３０は、考えられうる複数のインプットまたはアウトプットの存在を例示する目的で描かれている。

しかしながら、明確にするために、以下に入力および出力ネットワークを含まない単純な回路について論述する。

したがって、第一の回路１００は、バイナリデータＤが到着するインプット１０１を含む。

ひとたびそれが第一の回路によって処理されると、このデータはクロック回路５００からのクロック信号５１１に応答し、アウトプット２０１に転送される。

前記アウトプットは同様にスレーブ回路３００のインプットにも対応し、該インプットは、この処理オペレーションの完了時に前記データＤを受理する。

順に、制御信号５３１の制御下で、回路３００はデータＤを処理し、それをそのアウトプット３０１に転送することによってオペレーションを完了する。

回路５００を用いると、回路１００および３００を、そしてさらに一般的には、より大きなシステムを作り上げる回路の、前記制御信号を生成することが可能である。

したがって、まずはマスター区分、そして次にスレーブ区分によって実行される半クロック周期の単一のデータのそれぞれの処理オペレーションをオフセットするためにクロック信号５１１および５３１の極性反転がしばしば実行される。

この場合、回路５００は、クロック経路５１１と５３１の間に単純なインバータを含むことができる。

フローティングボディを含むトランジスタを用いてこのようなマスタースレーブ回路がＳＯＩ技術に体化される場合、バルク技術における実施形態と比較してジッターの面で性能の軽減が見られる。

本出願人は、このようなＳＯＩ技術回路の設計中に、フローティングボディを内含するいくつかのトランジスタのみがこの軽減に寄与するということに気付いた。

実際、これらは、スレーブ区分のオペレーションと結びつけられ、インプット２０１からのデータ信号が、前記スレーブ区分のアウトプット３０１へと転送された時に、通電状態から遮断状態まで、およびその逆に移行するようなトランジスタに対応する。

さらに、これらのトランジスタは、インプット２０１とアウトプット３０１の間でデータ要素が進む電気経路上に配置されることが多い。

本出願人はかくして、一般にこれらのトランジスタの配置が以下の累積的特徴を満たしていることに留意した。

これらは、データの伝播経路上に配置される。

これらはマスター区分のアウトプット２０１とスレーブ区分のアウトプット３０１の間に配置されている。

これらは、スレーブ区分のクロック信号５３１とそのアウトプット３０１の間に配置されている。

本発明にしたがうと、このような不都合を除去し、ジッターに関してマスタースレーブ回路の性能を高めるために、これらのトランジスタのフローティングボディの電位は所望の値に設定される。

この目的で、前記回路の設計およびシミュレーション段階の間、電源を単純に前記トランジスタのフローティングボディに接続することができる。

しかしながら、前記回路の物理的実施形態の枠内では（レイアウト回路）、回路の内部ノードに対する接続を毎回確立することが好ましい。

前記ノードがスレーブ区分の内部にあることが必須ではないことがわかるであろう。ここでのねらいは、最適な接続を確立することにある。

一部のケースでは、このような接続はあらゆる状況下で安定した分極電圧を保証しなければならない。この目的で既知の分極回路を使用することができる。

その他のケースでは、接続は動的でなくてはならない。すなわち分極電圧は、設計者に既知の条件に応じて変動しなければならない。

かかる接続の一例として、同一のトランジスタの端子のうちの一つのノードにトランジスタのフローティングボディを接続することから成り、該ノードは、この端子において電圧が経時的に変動し、関連するいくつかの利点が誘発されるということを認識しながら、そのゲート、ソースおよびドレインから選択されたものである。

例えば、一つの利点は、かかる接続が回路を生産するための物理的マスクの製作中に比較的簡単に実施できるということにある。

更には、一部のケースで端子を入念に選択することにより、トランジスタのオペレーションをさらに改善させることができる。

当然のことながら、選択された端子は安定した分極電圧を提供するのに使用することもできる。

この場合、端子にトランジスタのフローティングボディを接続することは、先の選択肢の一つの場合と同じように静的タイプの接続を確立することを意味する。

本発明による方法にしたがった実施形態について以下で記述する。

図４は、標準的に本発明にしたがった方法が目的とするそれ自体既知の回路を例示している。

タイプＤの双安定トリガー回路すなわちＤフリップ−フロップとして知られているこの回路は、一方がマスターで他方がスレーブという二つのラッチ回路を含んでいる。

このタイプの回路のきわめて周知のオペレーションについてここで基本的に想起しておく。

それぞれクロック信号５３１および５３１’が低または高である場合に、プレロードと呼ばれる第一位相が起こる。

第一のラッチ回路（マスター回路）は、先行するデータ要素は第二のラッチ回路に記憶され、アウトプット３０１に転送される間に、トランジスタ７０および７１を使用することにより、新しいデータ要素Ｄのインプット１０１の電圧レベルを測定する。

次に、第二位相中、クロックレベルが反転される場合、第二のラッチ回路はトランジスタ６２および６３を使用することにより、そのインプットでこのデータ要素を測定する間に、第一のラッチ回路は前記データＤをアウトプット２０１へと転送する。

記述された二つの位相から成るこのサイクルは、所望の回数だけ反復されものであり、例えば信号５３１および５３１’は次のサイクルの間、それぞれが、前記データ要素Ｄを前記トリガー回路のアウトプット３０１まで転送できるようにするトランジスタ６０および６１のようなものになる。

バルクボディ技術から出発し、このタイプのＳＯＩ技術回路を実施するために一般的に適用される変換は、それぞれのＭＯＳトランジスタをそのＳＯＩと等価のものと交換することから成る。

位相ノイズ、したがってジッターについて記述された不都合が発生する。

本発明にしたがうと、以上で記述されているような前記基準を満たすトランジスタが配置される。

ここで、トランジスタ６０および６１のみが影響を受けるということがわかる。

実際、第一位相の間、クロックはトランジスタ６０および６１が遮断されるような電圧レベルにある（ゲートとソースの間の電圧差は実質的にゼロである）。

第２位相中、クロック信号が切換わった状態で、これら二つのトランジスタは通電状態にある。

したがって、インプット２０１からアウトプット３０１へのデータ要素Ｄの転送中、これらのトランジスタは共に、先に規定された通りの前記基準を満たす。

したがってそのそれぞれのフローティングボディが電圧源に接続される。

一例として、ゲートへの接続は、フローティングボディ６４および６５がそれぞれのクロック信号に接続され得るようにする。

この場合、フローティングボディはもはやフロートしていないが、その電圧は一つの位相から別の位相へと変動する。

それでも、それは位相全体の間、恒常にとどまる。

したがって、トランジスタは動的構成を有し、その性能は位相毎に変動する。

スレーブ回路と結びつけられた他のトランジスタに関しては、それが前記基準を満たしておらず、そして解決すべき問題を考慮して、そのボディを接続するためのいかなる段階も存在しないことを分析が示している。

図５は、本発明にしたがった回路を用いた位相ノイズに関する、シミュレートされた性能、およびいかなる最適化も実施されない場合に得られる性能を例示している。

本発明の回路に結びつけられた性能は、曲線７０１によって識別される。

特に約１ｋＨｚから１０ｋＨｚの間の周波数範囲内で、曲線７００において明らかである低周波数位相ノイズの余剰分は、曲線７０１において著しく削減されていることは明らかである。

したがって、提案された方法は、単純に実施されるものの、非常に有効である。

特定の実施形態について記述してきたが、当業者であれば本発明の一般的範囲を逸脱することなく、複数の代替案が可能であるということを理解できる。

特に、本発明はいかなる形であれ、マスター回路と結びつけることのできるスレーブ回路の数によって制限されることはない。

その上、図３に例示した通り、本発明の原理は、回路が入力および／または出力信号のネットワークを有する場合にも同じように適用される。

最後に、以上の記述は、当然特にラッチ回路、より特定的にはスレーブ回路を経由するクロック信号が、ある程度ジッターフリーであるという原則に基づくものである。

このことは特に、図３の中の回路５００が同様にかかる信号を提供できることを示唆している。

例として、クロック信号５３１および５３１’の相補性がインバータによって達成される場合は、可能なかぎり低いジッター（または位相ノイズ）を保証するように設計が入念に検討される（この場合、フローティングボディの接続も同様に考慮され得る）。

ＣＭＯＳのＳＯＩ型インバータを概略的に表わす概略図 図１ａのインバータのシミュレーションに結びつけられた時間信号を例示するグラフ 一連のＳＯＩ型のＣＭＯＳインバータのアウトプットにおけて得られる位相ノイズを例示するグラフ 標準的な同期マスタースレーブ回路を例示する概略図 ＳＯＩ型双安定トリガー回路の本発明にしたがった実施例を示す概略図 ＳＯＩトリガー回路の本発明にしたがった最適化されたバージョンと第二の最適化されていないバージョンの間の位相ノイズ周波数応答の比較を例示するグラフ

符号の説明

１０ インバータ
１１ インプット
１２ アウトプット
１３ キャパシタンス
６０ トランジスタ
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ フローティングホディ
６５ フローティングホディ
７０ トランジスタ
７１ トランジスタ
１００ マスター区分
１０１ インプット
１１０ 信号ネットワーク
２０１ アウトプット
２１０ インプット
３００ スレーブ区分
３０１ アウトプット

Claims (21)

1. マスター区分（１００）とスレーブ区分（３００）を含む削減された位相ノイズ（２１）の電子回路のための設計方法であり、前記区分は、複数のＳＯＩ型フローティングボディ（６４）に係るトランジスタ（６０）を含んでおり、位相ノイズの軽減に寄与するフローティングボディトランジスタが最初に配置され、次にそれらのフローティングボディが、前記回路の全体的位相ノイズに対するその寄与を局所的に減少させるように適切な接続を用いることによって、電位に設定されることを特徴とする、位相ノイズ削減方法。
2. トランジスタの位置特定は、スレーブ区分（３００）と結びつけられ、インプット（２１０）からのデータ信号が、前記スレーブ区分（３００）のアウトプット（３１０）へと転送される間、通電状態から遮断状態まで、およびその逆に移行するトランジスタを発見することから成ることを特徴とする、請求項１に記載の方法。
3. スレーブ区分のインプット（２１０）とアウトプット（３１０）の間でデータ要素が進む電気経路に沿ってさらに配置されたトランジスタのみが選択されることを特徴とする、請求項１または２に記載の方法。
4. 一部のフローティングボディ（６４）は、電圧源および電流源から選択されるタイプの電源に接続されていることを特徴とする、請求項１〜３のいずれか一つに記載の方法。
5. 一部のフローティングボディは分極回路に接続されていることを特徴とする、請求項１〜４のいずれか一つに記載の方法。
6. フローティングボディは各々回路のノードに接続されていることを特徴とする、請求項１〜５のいずれか一つに記載の方法。
7. ノードはトランジスタ（６０）のゲート（５３１’）、ドレイン（３０１）またはソースであることを特徴とする、請求項６に記載の方法。
8. トランジスタの各々のフローティングボディは、そのゲート、ドレインまたはソースに接続されていることを特徴とする、請求項１〜７のいずれか一つに記載の方法。
9. 接続はフローティングボディコンタクトを用いることによって実施されることを特徴とする、請求項１〜８のいずれか一つに記載の方法。
10. 削減された位相ノイズ（２１）を有するマスター区分（２００）およびスレーブ区分（３００）に係る電子回路を提供することにあり、前記回路は、ＳＯＩ型フローティングボディ（６４）に係るトランジスタ（６０）を含むものであり、位相ノイズに寄与するものとして識別された一部のトランジスタのフローティングボディの電位が適切な接続を用いることによって設定されていることを特徴とする、位相ノイズ削減電子回路。
11. 前記ノイズに寄与するものとして識別されたトランジスタはスレーブ区分（３００）内にあることを特徴とする、請求項１０に記載の回路。
12. 前記ノイズに寄与するトランジスタは、データ信号が前記スレーブ区分（３００）のインプット（２１０）からアウトプット（３１０）まで転送された時に、通電状態から遮断状態まで、およびその逆に移行することを特徴とする、請求項１０〜１１に記載の回路。
13. トランジスタは、スレーブ区分（３００）の前記インプット（２１０）と前記アウトプット（３１０）の間でデータ要素が進む電気経路上に付加的に配置されることを特徴とする、請求項１２に記載の回路。
14. 状態を変える前記トランジスタのうちの一部のトランジスタのフローティングボディは、電圧源および電流源から選択されるタイプの電源に接続されていることを特徴とする、請求項１３に記載の回路。
15. 前記トランジスタのうちの一部のトランジスタのフローティングボディは、回路ノードに接続されていることを特徴とする、請求項１２〜１４のいずれか一つに記載の回路。
16. ノードはトランジスタのゲート（５３１’）、ドレイン（３０１）またはソースであることを特徴とする、請求項１５に記載の回路。
17. トランジスタの各々のフローティングボディは、そのゲート、ドレインまたはソースに接続されていることを特徴とする、請求項１６に記載の回路。
18. フローティングボディ接続は、フローティングボディコンタクトを含んでいることを特徴とする、請求項１０〜１７のいずれか一つに記載の回路。
19. 前記区分の各々は、前記電子回路が双安定トリガー回路となるように、ラッチ回路であることを特徴とする、請求項１０〜１８のいずれか一つに記載の回路。
20. 回路が、ＳＯＩ型フローティングボディ（６４）に係るトランジスタ（６０）を含み、これらのデータのうちの一部が、位相ノイズに寄与するものとして以前に識別された一部のトランジスタのフローティングボディを、適切な電位をもつノードに接続するためのデータであることを特徴とするものである、低位相ノイズ（２１）を有するマスター区分（１００）およびスレーブ区分（３００）回路を表わす、一組の構造化されたデータを含んでいるシミュレーションファイル。
21. 回路が、複数のＳＯＩ型フローティングボディ（６４）に係るトランジスタ（６０）を含むマスター区分（１００）およびスレーブ区分（６４）を共に含み、シミュレーションファイルは、前記電気回路を表わす一組の構造化されたデータを含み、これらのデータのいくつかが位相ノイズに寄与するものとして予め識別された一部のトランジスタのフローティングボディと、適切なバイアスをもつノード間の接続を表わしていることを特徴とするものである、削減された位相ノイズ（２１）を有する電子回路を製造するためのシミュレーションファイル。

Images