JP2007531400A - 画像情報の損失のないパルス時間の回復及び再生のスピードアップ - Google Patents

Abstract

本発明は、番組情報の損失なしに２４ｆｐｓプレゼンテーションの通常の再生よりも高速な再生のための方法及びデジタル記録装置に関する。２４ｆｐｓ再生信号は、ストレージメディアから生成される。その後、プルダウンプロセスは、たとえば３０ｆｐｓといったビデオディスプレイの２４ｆｐｓ再生信号をリフォーマットするために実行することができる。最終的に、プルダウンプロセスにより生成される冗長なフィールドピクチャは、プレゼンテーションの再生速度を増加するために選択的にドロップすることができる。本方法は、ユーザ入力に応答してドロップされる多数の冗長なフィールドピクチャを選択的に制御するステップを更に含む。このステップは、ユーザ入力に応答して冗長なフィールドピクチャがドロップされる必要があるレートを計算することで自動的に実行することができる。

Description

本発明は、記録可能な媒体でのビデオプログラムのみについて、ビデオ及びオーディオプログラムの両者について発展された動作機能を提供する方法及び装置全般に関し、特に、記録可能なデジタルビデオディスク、ハードドライブ及び光磁気ディスクに関する。

消費者が後のプレゼンテーションのためのビデオ及び／又はオーディオプログラムを記録するのを可能にするため、様々な装置が開発されている。かかる装置は、磁気ハードドライブ及びレコーダブルデジタルビデオディスク（ＤＶＤ）を使用した、テープレコーダ、ビデオカセットレコーダ、レコーダブルコンパクトディスク、パーソナルビデオレコーダ（ＰＶＲ）を含む。光磁気ディスクは、この目的のために使用することができる。

所定の例では、ユーザが通常の速度よりも僅かに高い速度での記録されたビデオのプレゼンテーションの再生を視聴することを可能にすることが望まれる場合がある。たとえば、プログラムを見ている間に視聴者が割り込まれる場合があるケースを考える。ＰＶＲ又はレコーダブルＤＶＤユニットのようなデジタルビデオレコーディング装置は、ポーズ機能及びポーズ−再開機能を組み込むことができる。したがって、プレゼンテーションの何れかを失うことを望まない割り込まれた視聴者は、ポーズ機能を始動することができ、その間に、ブロードキャストから到来するプログラミングを記録することができる。割り込まれた視聴者がポーズ−再開機能がアクチベートされた位置に戻るとき、ビデオレコーダは、再生を始めるためにポーズが始動されたプログラムの部分に効果的にジャンプする。しかし、デジタル記録装置は、到来するビデオプログラミングを記録し続ける。結果として、割り込まれた視聴者は、その全体においてプログラムを見ることができる。

デジタルビデオ記録装置がポーズ−再開モードにあるとき、デジタルビデオ記録装置により受信されたリアルタイムビデオとディスプレイへのそのビデオのリプレイとの間に、ポーズモードの期間に等しい遅延が存在する。たとえば、装置がポーズモードにあるときにビデオブロードキャストの１０分の部分が記録された場合、ひとたびユーザが装置をポーズ−再開モードに戻り、ポーズ−再開モードにすると、リプレイ又は出力の表示されたビデオは、リアルタイムの記録の背後で１０分の連続的なラグが生じる。所定の例では、この遅延を除くことが望まれる場合がある。たとえば、ユーザは、リアルタイムでライブのブロードキャストされたビデオプログラミングを再び視聴するように、１時間又は１．５時間で記録されたプレゼンテーションの視聴を完了するのを望む場合がある。かかる例では、リプレイマテリアルについてライブのブロードキャストされたビデオプログラミングに効果的に追いつくため、通常のレートよりも僅かに高速のレートでビデオプレゼンテーションを再生することがビデオ記録装置にとって大いに望まれる。

勿論、通常のレートよりも僅かに高速なレートで視聴者がプレゼンテーションを視聴するのを望む場合がある多くの他の理由が存在する。ビデオ記録装置が通常の速度のプレイバックよりも高速なプレイバックを実行する機能を有する一方で、これらのシステムは、幾つかの問題点に一般に苦しむ。たとえば、オーディオが歪むか、又はスピードアッププロセスから生じるプログラムコンテンツの目に見える損失が存在する場合がある。これらは、オリジナルのプレゼンテーションマテリアルの著しい損失又は知覚できる損失なしに、僅かに加速された再生速度でビデオプログラムを視聴するのを単に望む視聴者にとって望まれない副作用である。

本発明は、画像情報又はシアターコンテンツ（theatric content）の損失なしに２４ｆｐｓプレゼンテーションの通常の再生よりも高速な再生方法に関する。２４ｆｐｓ再生信号は、フィルムのような記憶媒体から生成され、たとえば毎秒３０フレームのビデオディスプレイレートについて毎秒２４フレームの再生信号を再フォーマット化する３：２プルダウンプロセスを受ける。この再フォーマット化プロセスは、所定の毎秒２４フレームのフィルム画像からフィールドを複製することで、ＴＶシステムにより必要とされる３０ｆｐｓを提供するために必要とされる付加的な画像を作成する。有利なことに、３：２プルダウンプロセスにより生成されるこれら冗長又は複製されたフィールド画像のうちの幾つかは、プログラムコンテンツの損失なしに、プレゼンテーションの再生速度を増加するために選択的にドロップすることができる。本方法は、ユーザ入力に応答してドロップされる多数の冗長なフィールド画像を選択的に制御するステップを更に含むことができる。このステップは、ユーザ入力に応答して冗長なフィールド画像がドロップされる必要があるレートを計算することで自動的に実行することができる。たとえば、ユーザ入力は、記録されたプレゼンテーションの完了のための所望の時間を識別することができる。システムは、自動的に計算されたレートで冗長なフィールド画像を選択的にドロップすることができる。

また、本発明は、画像情報の損失なしに、２４ｆｐｓの通常速度のプレゼンテーションよりも高速なプレゼンテーションを提供する先に記載された方法も従って動作するデジタルビデオレコーダに関する。デジタルビデオレコーダは、デジタルビデオ記録媒体、及び記憶媒体に記憶された２４ｆｐｓのプレゼンテーションからの２４ｆｐｓの再生信号を再生するため、（ＭＰＥＧデコーダのような）適切なデコーダを含む。システムは、ビデオディスプレイのための２４ｆｐｓ再生信号を再フォーマット化するためにプルダウンプロセスを実行するため、ディスプレイエンジン又はディスプレイプロセッサを含むことが好ましい。ディスプレイプロセッサは、プレゼンテーションの再生速度を増加するため、プルダウンプロセスにより生成された冗長なフィールド画像を選択的にドロップするため、ユーザ入力に応答することができる。

ディスプレイプロセッサは、ドロップされた多数の冗長なフィールド画像を選択的に制御するため、ユーザ入力に応答することができる。本発明の１態様によれば、制御プロセッサは、冗長なフィールド画像がユーザ入力に応答してドロップされる必要があるレートを自動的に計算することができる。ユーザ入力は、プレゼンテーション速度が増加される必要がある程度を制御プロセッサが決定するのに役立つ情報とすることができる。たとえば、ユーザ入力は、プレゼンテーション又は相対的な再生速度の完了のための所望の時間を直接的又は間接的に識別することができる。いずれのケースにおいても、ディスプレイプロセッサは、自動的に計算されたレートで冗長なフィールド画像を選択的にドロップすることができる。

［パーソナルビデオレコーダシステム］
図１に示されるように、パーソナルビデオレコーダ（ＰＶＲ）１００は、デジタルシグナルプロセッサ（ＤＳＰ）１０２、キー及びディスプレイボード１２０、チューナ１４０、Ａ／Ｖ入力セレクタ１３８、ＵＳＢ入力１４６、記憶装置１４８及びプログラム情報モジュール１５０を含む。さらに、ＰＶＲ１００は、第一の赤外線（ＩＲ）リンク１３０及び第二の赤外線リンク１３２、ビデオオーバレイエンコーダ１５２、ビデオスイッチ１６０、ヘッドフォンジャック１３４、標準Ａ／Ｖコンポーネントコネクタブロック１７０、ＹＰｒＰｂコンポーネントコネクタブロック１８０、及びSony/Phillipsデジタルインタフェース（SPDIF）コネクタブロック１９０を含む。

コンポーネントコネクタブロック１７０、１８０及び１９０は、様々な出力フォーマットでオーディオ／ビデオ信号を提供する。たとえば、標準的なＡ／Ｖコンポーネントコネクタブロック１７０は、クロミナンス及びルミナンスビデオ信号に分離されたビデオディスプレイビデオに出力するためのＳビデオコネクタ１７２、標準コンポジットビデオ信号を提供するためのコンポジットビデオコネクタ１７４を有する。さらに、標準Ａ／Ｖコンポーネントコネクタブロック１７０は、左及び右のオーディオ出力コネクタ１７６及び１７８のそれぞれを有する。

ＹＰｒＰｂコンポーネントコネクタブロック１８０は、高精細テレビジョン（ＨＤＴＶ）について典型的に使用される。ＹＰｒＰｂコンポーネントコネクタブロック１８０は、アナログビデオルミナンスコンポーネントを提供するためのビデオルミナンス（Ｙ）出力コネクタ１８２、アナログ青色差（Ｂ−Ｙ）を提供するためのＰｂ出力コネクタ１８４、及び、アナログ赤色差（Ｒ−Ｙ）を提供するためのＰｒ出力コネクタ１８６を有する。最後に、ＳＰＤＩＦコンポーネントコネクタブロック１９０は、同軸ケーブル又は光ファイバケーブルを介してデジタルオーディオ信号をそれぞれ出力するための同軸出力１９２及び光出力１９４を有する。

キー及びディスプレイボード１２０は、ＰＶＲ１００のためのユーザインタフェースとして提供され、キーパッド１２２、ディスプレイ１２４、ＩＲリモートコントロールインタフェース１２６及びリアルタイムクロック１２８を組み込むことができる。キーパッド１２２又はＩＲリモートコントロールインタフェース１２６を使用することで、ユーザは、ＰＶＲ１００により実行される。たとえば、ユーザは、ＰＶＲ１００でのチャネルを変えるか、トリックモードの再生を実行するのを選択することができる。リアルタイムクロック１２８は、ディスプレイ１２４により示すことができる時間を保持することができる。ディスプレイ１２４は、たとえば、ＰＶＲ１００を実行するトリックモード、ＰＶＲ１００により記録される選択されたチャネル、又はビデオディスプレイで示されているプレゼンテーション用の識別子と同様に他の情報を示す。

第一及び第二のＩＲリンク１３０及び１３２は、オーディオ、ビデオ及びデータストリームの間のインタフェースを簡単にする助けとするため、サテライトアプリケーションとノンサテライトアプリケーションの間の通信リンクのセットを形成する。第一のＩＲリンク１３０は、ＤＳＰ１０２とＩＲ通信リンクを有する他の装置との間の通信インタフェースとすることができる。特に、第一のＩＲリンク１３０は、標準の番組ガイド情報を使用した地上波又はケーブルテレビジョンブロードキャスト又は無線ブロードキャスト向けに特に設計された他の装置を制御するために有効である。第一のＩＲリンク１３０は、機能が装置間でのコンシューマのインタラクションを簡単にするのを可能にする。たとえば、第一のＩＲリンク１３０は、他のユーザの便宜と同様に、１つのタッチプログラムレコーディングを可能にする。第二のＩＲリンク１３２は、プログラム情報モジュール１５０とＩＲ通信リンクを有する他の装置との間のインタフェースを提供することができる。著しく、第二のＩＲリンク１３２は、たとえばケーブル受信装置、ＶＣＲ等といった、ＤＳＰ１０２への直接的なコネクションを必要としない装置との通信のために有効である。

デジタルシグナルプロセッサ１０２は、アナログ−デジタル（Ａ／Ｄ）コンバータ１０４、ＭＰＥＧエンコーダ／デコーダ１０６、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０８、マイクロコントローラ１０９、レコーダ／プレイバックインタフェース１１０、デジタルビデオプロセッサ／エンコーダ１１２、オーディオデジタル／アナログコンバータ（オーディオＤ／Ａ）１１４及びＳＰＤＩＦ出力１１６を有する。ＤＳＰ１０２は、異なるＤＳＰコンポーネントが互いに通信し、データを協同して処理するのを可能にする１以上のデータバスを更に含む。特に、割り込み要求（ＩＲＱ）及びダイレクトメモリアドレス（ＤＭＡ）は、バス通信及びデータ処理を容易にするために利用することができる。

オーディオ／ビデオ（Ａ／Ｖ）入力セレクタ１３８は、複数のＡ／Ｖ入力を含むことができる。たとえば、入力セレクタ１３８は、チューナ１４０からのＡ／Ｖ信号を受信するため、Ａ／Ｖ入力を組み込むことができる。また、入力セレクタは、様々な他の入力装置からの信号を受信することができる。たとえば、ビデオカメラは、フロントＡ／Ｖ入力１４２を介して入力セレクタ１３８にＡ／Ｖ信号を送出し、ＶＣＲは、リアＡ／Ｖ入力１４４を介してＡ／Ｖ信号を送出する。著しく、他のＡ／Ｖ装置は、Ａ／Ｖ入力セレクタ１３８にも接続することができる。

Ａ／Ｖ入力セレクタ１３８は、受信されたＡ／Ｖ信号をＤＳＰ１０２に送出する。ＤＳＰのＡ／Ｄコンバータ１０４は、アナログ形式で受信されたＡ／Ｖ信号をデジタルフォーマットに変換する。たとえば、ユニバーサルシリアルバス（ＵＳＢ）インタフェース１４６を介して受信されたデジタル信号といった、既にデジタルフォーマットにあるＡ／Ｖ信号は、アナログ−デジタル変換をバイパスすることができる。

フィールドプログラマブルゲートアレイ１０８は、受信されたデータタイプに依存して、Ａ／Ｖ入力セレクタ１３８又はＵＳＢインタフェース１４６から受信されたデータを処理するため、コントローラ１０９により作用される命令を提供する。たとえば、Ａ／Ｖデータは、圧縮されていない形式で受信された場合、ＦＰＧＡ１０８及びコントローラ１０９は、記録／再生インタフェース１１０に送出される前に、ＭＰＥＧ圧縮用にＭＰＥＧエンコーダ／デコーダ１０６によりＡ／Ｖデータの処理を制御する。しかし、Ａ／ＶデータがＭＰＥＧ圧縮されたフォーマットで受信された場合、ＦＰＧＡ１０８及びコントローラ１０９は、受信／再生インタフェース１１０にＡ／Ｖデータを可制御に結合する。いずれのケースにおいても、ＦＰＧＡ１０８は、コントローラ１０９により実現される読取り／書き取り命令を提供し、バッファ記憶装置１４８にＡ／Ｖデータを記憶するため、記録／再生インタフェース１１０を制御することができる。

ＭＰＥＧエンコーダ／デコーダ１０６は、デジタルＡ／Ｖ信号でのＭＰＥＧ圧縮及び伸張を実行する。たとえば、ＭＰＥＧエンコーダ／デコーダ１０６は、Ａ／Ｄコンバータ１０４又はＵＳＢインタフェース１４６からのデジタルＡ／Ｖ信号を受け、ＭＰＥＧフォーマットを使用してデジタルＡ／Ｖ信号を圧縮し、圧縮されたデジタルＡ／Ｖ信号を受信／再生インタフェース１１０に送出する。次いで、受信／再生インタフェース１１０は、圧縮されたデジタルＡ／Ｖ信号をストレージ１４８に記憶する。さらに、ＭＰＥＧエンコーダ／デコーダ１０６は、２４ｆｐｓフィルムオリジナルソースからの変換を示す３：２プルダウンアーチファクトを含む入力ビデオ信号を識別する。フィルムオリジナルから変換されたＴＶ画像のマテリアルフォーマットを識別して、ＭＰＥＧエンコーダ１０６は、複製を識別し、したがってＭＰＥＧ圧縮の前に廃棄される冗長な画像マテリアルを識別する。

ストレージ１４８は、１以上のデータ記憶装置を含む。たとえば、データストレージ装置は、ハードディスクドライブ（ＨＤＤ）のような磁気記憶媒体、デジタルビデオディスク（ＤＶＤ）のような光記憶媒体、ランダムアクセスメモリ（ＲＡＭ）のような電子記憶媒体、磁気／光記憶媒体、又は記憶装置のいずれかの組み合わせとすることができる。

再生の間、受信／再生インタフェース１１０は、ストレージ１４８からＡ／Ｖデータを読取る。次いで、Ａ／Ｖデータは、伸張のためにＭＰＥＧエンコーダ／デコーダ１０６に送出される。伸張の後、Ａ／Ｖデータは、ビデオ及びオーディオ信号に分離することができる。オーディオ信号は、同軸出力又は光出力１９４を介してデジタル的に出力されるため、ＳＰＤＩＦ１１６に送出することができる。また、オーディオ信号は、Ｄ／Ａ変換のためにオーディオＤ／Ａコンバータ１１４に送出することができる。Ｄ／Ａ変換の後、オーディオ信号は、ヘッドフォンジャック１３４及び／又は、左及び右オーディオ出力１７６及び１７８を介して出力することができる。

伸張されたデジタルビデオ信号は、デジタルビデオプロセッサエンコーダ１１２により処理され、このエンコーダは、たとえば公称で３０ｆｐｓである要求されるディスプレイのピクチャレートを構築し、様々なフォーマットにビデオ信号をエンコードすると同様に、ビデオ信号のＤ／Ａ変換を実行する。たとえば、ビデオ信号は、ＲＧＢコンポーネントフォーマットを形成するためにコード変換され、ルミナンス及びクロミナンス（Ｙ＋Ｃ）信号に分離されるか、コンポジットＮＴＳＣビデオ信号にエンコードされる。ＲＧＢビデオ信号をビデオオーバレイエンコーダ１５２に送出する一方で、コンポジットビデオ及びＹ＋Ｃビデオ信号は、ビデオスイッチ１６０に送出する。

ビデオオーバレイエンコーダ１５２は、オーバレイモジュール１５４、ＮＴＳＣビデオエンコーダ１５６、及びＹＰｒＰｂマトリクスエンコーダ１５８を有する。オーバレイモジュール１５４は、プログラム情報モジュール１５０から番組情報を受け、ビデオ信号にプログラム情報をグラフィカルに重ね合わせる。プログラム情報モジュール１５０は、オンライン番組ガイドから番組情報を抽出するか、Ａ／Ｖ入力セレクタ１３８により受信され、ＤＳＰ１０２により番組情報モジュール１５０に伝達される到来するＡ／Ｖ信号に含まれる番組ガイドから番組情報を抽出する。番組情報は、番組スケージューリングと同様に、それぞれのチャネルについて利用可能な番組を含む。

さらに、それぞれ個々の番組について、番組情報は、番組識別子、チャネル情報、記録時間、番組期間、シーンデータ、番組クレジット等を含む。他の情報及びグラフィックスは、重ねられ、重ね合わせられ、ビデオ信号にも挿入される場合がある。たとえば、クロック、テキストブロック、ユーザ情報、メニュー、アイコン、ピクチャ等は、ビデオ信号と重ねられるか、結合される。典型的に、ユーザにより要求されたとき、又は幾つかの予め定義されたイベントに応答して、情報はビデオ信号に重ねられる。しかし、チャネル識別子のような幾つかの情報は、ビデオ信号を通して連続して重ねあわされる。

ＮＴＳＣエンコーダは、個別のルミナンス及びクロミナンス信号に分離されたビデオと同様に、ＮＴＳフォーマット化されたコンポジットビデオ信号としてビデオ信号を出力する。ビデオ信号は、次いで、ビデオスイッチ１６０に送出される。ビデオスイッチ１６０は、ＮＴＳＣエンコードされたビデオ信号又はビデオデジタルエンコーダ１１２により生成されたビデオ信号のいずれかを表示用に選択するために使用される。何れかのソースからのクロミナンス及びルミナンスビデオ信号をＳビデオ出力コネクタ１７２を介して出力することができる間、何れかのソースからのコンポジットビデオ信号は、コンポジットビデオ出力コネクタ１７４を介して出力することができる。

ＹＰｒＰｂマトリクスエンコーダ１５８は、ＹＰｒＰｂフォーマット化されたアナログビデオ信号を生成する。先に述べたように、ＹＰｒＰｂコンポーネントビデオ信号は、アナログビデオルミナンス（Ｙ）信号、アナログ赤色差（Ｒ−Ｙ）、及びアナログ青色差（Ｂ−Ｙ）を含む。ルミナンス又はＹコンポーネントは、Ｙ出力コネクタ１８２に出力され、（Ｂ−Ｙ）差は、Ｐｂ出力コネクタ１８４に出力され、（Ｒ−Ｙ）差は、Ｐｒ出力コネクタ１８６に出力される。

［３：２プルダウンプロセス］
広く多様なテレビ放送番組は、フィルムフォーマットから生じる。たとえば、多くのプライムタイムの番組、コマーシャルの広告及び大部分の主要な映画は、フィルムで生成される。しかし、フィルムは、毎秒２４フレーム（ｆｐｓ）レートで投影のために従来は生成され、ＮＴＳＣテレビ規格は、３０ｆｐｓのピクチャレートを規定している。したがって、フィルムで生成される機能がＮＴＳＣテレビ規格に従い動作するテレビシステムで使用される前に、ピクチャ又はフレームレートは、２４ｆｐｓから公称３０ｆｐｓに増加される必要がある。２４ｆｐｓから３０ｆｐｓに変換する上述されたプロセスは、３：２プルダウンとして知られるプロセスにおけるテレシネ変換の間に通常実行される。テレシネ装置は、１秒で生じる２４フィルムフレームを６０ビデオフィールド（それぞれが２フィールドを含む３０フレーム）にマッピングすることで、ビデオにフィルムを変換する。このプロセスは、４つのフィルムフレームを各１０のビデオフィールド（５のビデオフレーム）にマッピングする。これにより、あるフィルムフレームが３つのＴＶフィールドにマッピングされることとなり、他のフィルムフレームが２つのＴＶフィールドにマッピングされることとなる。

図２は、３：２プルダウンプロセスを理解するために有益な図である。図２に示されるように、１〜８のフィルムフレームは、フィルムの３分の１秒を表す。それぞれのフィルムフレームは、関連されるテレビジョンフレームの少なくとも１つのフィールドを生成するためにスキャンされる。フォーマット又はディスプレイレートの差を補償するため（すなわち２４ｆｐｓ−３０ｆｐｓ）、それぞれ他のフィルムフレームが余分のフィールドを生成されるために使用される。たとえば、フィルムフレーム１は、ビデオフレーム１ａ及び１ｂを生成するために使用されるが、フィルムフレーム２は、ビデオフレーム２ａ、２ｂ及び３ａを生成するために使用される。このプロセスは、ピクチャのディスプレイレートにおける差を補正するように、図２に示されるように繰り返される。

ＭＰＥＧエンコーダ／デコーダ１０６は、３：２プルダウン処理が受信されたビデオ信号で実行されたときを認識するために設計される。かかるエンコーダは、３：２プルダウンプロセスの結果として挿入される余分又は複製の画像（個々のＴＶフレーム）を除き、次いで２４ｆｐｓフォーマットでのストレージ１４８におけるプレゼンテーションを記録するために構成されることがある。このことは、ピクチャ又は番組情報の損失なしに、実質的に少ない画像がストレージメディア１４８に記憶されるのを許容し、ビットレートを低くするので利点がある。さらに、フィルムフォーマットマテリアルがデジタル形式でブロードキャストされたとき、２４ｆｐｓでブロードキャストされ、そのフォーマットで直接的に記録することができる。ふたたび、これは、記録媒体１４８に少ないスペースを必要とし、ビットレートを低くするという利点を提供する。

図１及び図２を参照して、ここで本発明が説明される。図１における様々なコンポーネントの編成及び構成は本発明の範囲を制限することを意図しないが、代わりに、１つの例示的な構成として意図される。さらに、図１における１以上のコンポーネントブロックは、単一のビデオプロセッサユニットで結合されることが理解される。たとえば、ＭＰＥＧエンコーダ及び／又はデコーダ、すなわちコーデックは、ディスプレイ画像を構築し、たとえば本明細書で記載されたピクチャレート変換を実行するディスプレイプロセッサを含むことがある。

２４ｆｐｓのＭＰＥＧフォーマットでストレージメディア１４８に記憶されるプレゼンテーションは、図２に例示されるフィルムフレーム１〜８に類似したピクチャを生成するため、ＭＰＥＧエンコーダ／デコーダ１０６によりデコードすることができる。フィルムフレームは、ビデオデジタルエンコーダ１１２に通過され、ここで、たとえば３０ｆｐｓを必要とするビデオフォーマットでの表示用に処理される。従来のシステムでは、２４ｆｐｓフォーマットにおけるビデオ番組が表示されるとき、デジタルビデオプロセッサエンコーダ１１２は、毎秒２４フィルムフレームを６０ビデオフィールド（フレーム当たり２フィールドをもつ３０ｆｐｓ）にマッピングするため、３：２プルダウンプロセスを実行する。３０ｆｐｓのビデオ出力は、Ａ／Ｖコンポーネントコネクタブロック１７０におけるビデオ出力コネクタ１７４を通した出力のためにビデオスイッチ１６０に通過される前に、フレームバッファに一時的に記憶される。代替的に、デジタルビデオプロセッサエンコーダ１１２がピクチャディスプレイレートを増加するために要求される複製又は冗長なピクチャの繰り返し要求を行う場合、出力フレームバッファの使用を回避することができる。

図１に示されるように３：２プルダウンプロセスが実行されることが好ましい。従来の３：２プルダウンプロセスを利用したデジタルプロセッサエンコーダ１１２では、フィールド“ａ”は、図示されるようにフィールド“ｂ”に続いて２回繰り返されるであろう。本発明が３：２プルダウンプロセスの観点で記載されるが、その用に制限されることは意図されないことを理解されたい。代わりに、本発明は、必要とされるように、他のプルダウンパターン又はレシオのケースにおいても実現することができる。

本発明の１実施の形態によれば、ビデオプレゼンテーションの再生速度は、２４ｆｐｓでのビデオプレゼンテーションが３０ｆｐｓでの代わりに単に表示される場合に、オリジナル画像情報の損失なしに増加することができる。これは、冗長な“ａ”フィールド画像のいずれもがビデオ出力信号に追加されないように、ディスプレイエンジン又はプロセッサを選択的に制御することで達成することができる。フレームレートにおける差は約２５％であるので、ディスプレイ速度における変化は、余りに急激であることがわかる。これは、幾つかの例では望まれないものであり、オリジナルの画像情報の損失なしに、より洗練された制御が僅かに再生速度を増加するために必要とされる。したがって、冗長なフィールド画像の全てではなく一部を選択的にドロップすることで、知覚できるスピードアップの作用を少なくすることができる。このシステムは、通常の速度についてリップシンクを実質的に維持し、一時的又は動きアーチファクトが視聴者に見えないキャッチアップモードを提供する。

ドロップされる正確な数の冗長なフィールド画像は、自動的に決定される。たとえば、ユーザはキー及びディスプレイボード１２０を使用し、プレゼンテーションの完了のための所望の時間を選択する。その情報、及び記録されたプレゼンテーションの再生のために残されている時間量に基づいて、ビデオデジタルエンコーダ１１２は、冗長なフィールド画像がプレゼンテーションの再生がユーザにより選択された時間により完了されるためにドロップされる必要がある最適なレートを決定する。キー及びディスプレイボード１２０により入力された他のユーザ基準は、ドロップされるべき冗長な画像の数を自動的に計算するために使用される。たとえば、ユーザは、相対的な再生速度を示すか、ドロップされるピクチャのレートに間接的に影響を及ぼす他の相対的な時間情報を示し、かかる他の基準は、本発明の範囲となるように意図される。

代替的に、システム１００は、ドロップされる冗長なフィールドピクチャの数を増加又は減少するためのユーザ入力に直接的に応答する。したがって、図１では、ユーザ入力は、ビデオデジタルエンコーダによりドロップされる冗長なフィールドピクチャの数を選択的に増加又は減少させるため、キー及びディスプレイボード１２０により入力することができる。これらの入力は、ビデオデジタルエンコーダ１１２の動作を制御するためにビデオデジタルエンコーダ１１２にキー及びディスプレイボード１２０から伝達される。ＤＳＰ１０２の内部及び／又は外部にある適切なシステムバスは、図示されるように様々なシステムコンポーネントのなかで通信を容易にするように提供される。

ＭＰＥＧビデオは、従来はＩ、Ｂ及びＰピクチャからなる。たとえば、公称で３０フレーム／秒での典型的なＭＰＥＧビデオは、以下のようである。
ＩＢＢＰＢＢＰＢＢＰＢＢＰＢＢＩＢＢＰＢＢＰＢＢＰＢＢＰＢＢ
このケースにおけるそれぞれのピクチャは、フレームピクチャであり、“ａ”及び“ｂ”フィールドの両者を含むことを意味している。一般に、３：２プルダウンがＩ、Ｂ又はＰタイプのピクチャからの余分のフィールドを繰り返すかに依存して、ＭＰＥＧ信号に基づく３：２プルダウンの３つのフェーズが存在する。３つのフェーズは、表１において以下に例示される。

表１は、それぞれのピクチャタイプから生成されるフィールド数を示す。図２に関して先に記載されたように、３：２プルダウン処理は、幾つかのピクチャが２フィールドを生成することになり（フィールドが繰り返されない）、幾つかのピクチャが３フィールドを生成することになる（フィールドのうちの１つが繰り返され、したがって冗長である）。３つのフィールドが存在する例では、生成される少なくとも１つの冗長なフィールドが存在する。したがって、それらのフィールドは、ピクチャ情報の損失なしに選択的にドロップする（表示しない）ことができる。

冗長なフィールドがドロップされるレートは、通常の再生速度に比較してどの位速くプレゼンテーションが表示されるかを決定する。先に記載されたような冗長なフィールドの全てをドロップすることで、再生速度における最大の増加がもたらされる。しかし、視聴者にとって知覚されないようなやり方で再生速度を増加するため、全ての冗長なフィールドの一部をドロップすることができる。たとえば、冗長なフィールドは、再生速度を制御するように、ｎ（ｎは整数）の発生毎にドロップすることができる。結果的に、ピクチャコンテンツの損失なしに、視聴者に殆ど知覚できないようなやり方で再生のスピードアップとなる。このシステムにおけるオーディオは、従来のトリックモードにとって典型的ではない機能である、ピクチャコンテンツとのリップシンクを維持することができる。

本発明を理解するために有効なデジタルビデオ記録装置の簡略化されたブロック図である。 ３：２プルダウンプロセスを理解するために有効な図である。

Claims (12)

1. ビデオ記録装置における、番組情報の損失なしにフィルムから発生する番組の通常の再生速度よりも速い速度で再生するための方法であって、
   フィルムのオリジナルマテリアルを示す繰り返される画像情報を再生の間に識別するステップと、
   フィルムから発生する前記番組の再生速度を増加するため、識別された繰り返される画像情報のうちの１つを選択的にドロップするステップと、
   を含むことを特徴とする方法。
2. ユーザ入力に応答してドロップされた前記繰り返される情報の数を選択的に制御するステップを更に含む、
   請求項１記載の方法。
3. 前記繰り返される画像情報がユーザ情報に応答してドロップされるレートを自動的に計算するステップを更に含む、
   請求項１記載の方法。
4. 前記ユーザ入力は、記録されたプレゼンテーションの再生の完了のための所望の時間を識別する、
   請求項１記載の方法。
5. 自動的に計算された前記レートで前記繰り返される画像情報を選択的にドロップするステップを更に含む、
   請求項３記載の方法。
6. 前記繰り返される画像情報は、冗長なフィールドピクチャを含む、
   請求項１記載の方法。
7. 通常の再生速度よりも速い速度でフィルムから発生する番組の再生を容易にするデジタルビデオレコーダであって、
   フィルムから発生する番組を有するレコードを含むデジタルビデオストレージメディアと、
   圧縮されていないピクチャ信号を形成するために前記レコードをデコードするデコーダと、
   テレビジョンのディスプレイレートで前記圧縮されていないピクチャ信号を受信し、フォーマット化するディスプレイプロセッサとを有し、
   冗長なフィールドピクチャを選択的にドロップし、フィルムから発生する前記番組の前記再生速度を増加するため、前記フォーマット化が制御される、
   ことを特徴とするデジタルビデオレコーダ。
8. 前記ディスプレイプロセッサは、テレビジョンピクチャディスプレイレートを生成するため、前記圧縮されていないピクチャ信号でのピクチャを制御可能に複製することで、テレビジョンディスプレイの前記圧縮されていないピクチャ信号をフォーマット化する、
   請求項７記載のデジタルビデオレコーダ。
9. 前記ディスプレイプロセッサによりドロップされた前記冗長なフィールドピクチャの数を選択的に制御するため、コントローラがユーザ入力に応答する、
   請求項７記載のデジタルビデオレコーダ。
10. 前記冗長なフィールドピクチャがユーザ入力に応答してドロップされるレートを自動的に計算する、
    請求項７記載のデジタルビデオレコーダ。
11. 前記ユーザ入力は、前記プレゼンテーションの完了の所望の時間を識別する、
    請求項１０記載のデジタルビデオレコーダ。
12. 前記ディスプレイプロセッサは、自動的に計算された前記レートで前記冗長なフィールドピクチャを選択的にドロップする、
    請求項１０記載のデジタルビデオレコーダ。

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