JP2007526621A - マルチモード集積回路装置のピン数を削減するための回路および方法 - Google Patents

Abstract

集積回路の端子を制御する方法は、集積回路によって受信された、信号の周波数と別の信号の周波数との間の周波数比を決定することを含む。集積回路の選択された端子に現れる選択された信号が、周波数比が選択された値よりも下のときには動作モードに従って、また信号の周波数が選択された値よりも上のときには別の動作モードに従って、選択的に解釈される。選択された信号は、前記信号および前記別の信号のうちの選択された１つを備える。

Description

本発明は、概して集積回路に関する。詳細には、マルチモード集積回路装置のピン数を削減するための回路および方法に関する。

集積回路に必要とされるピンの数を削減することは、一体型パッケージされた集積回路装置の寸法およびコストを削減するうえで、通常重要な１要素である。これに加えて、より少ないピン数を有する集積回路装置はその特徴として、そのシステム用途のより高いレベルでの、設計の複雑さを減少させることを助ける。同時に、いかなるピンの数の削減も、集積回路の入力/出力の能力を必要以上に制限してはならず、またエンドユーザの利用できる機能を不合理に制約してはならない。パルス符号変調（ＰＣＭ）またはダイレクトストリームデジタル（ＤＳＤ）の両方の用途で使用することが出来るデジタルオーディオ装置のようなマルチモードをサポートし、それ故に１つのパッケージの中で異なる用途選択を維持する集積回路装置においては、この状況は特に事実である。

パルス符号変調（ＰＣＭ）されたオーディオシステムは、代表的には３個のクロックおよび１個のＰＣＭのストリーム−符号化されたシリアルオーディオデータ（ＳＤＡＴＡ）を使用する。詳細には、外部マスタークロック（ＥＭＣＫ）信号が処理機能の全体のタイミングを制御し、シリアルまたはビットクロック（ＳＣＬＫ）信号がシリアルＰＣＭオーディオデータの個々のビットの移動の時間調節をし、左−右クロック（ＬＲＣＫ）信号がＰＣＭデータストリームの中での左と右のステレオデータサンプルを識別する。これに対して、Ｓｏｎｙ/Ｐｈｉｌｉｐｓのスーパーオーディオコンパクトディスク（ＳＡＣＤ）標準のもとでオーディオ録音に使用される、ダイレクトストリームデジタル（ＤＳＤ）プロトコルは、２チャンネルの１ビットオーディオデータ（ＤＳＤＡおよびＤＳＤＢ）および１個のシリアルクロック（ＤＳＤ＿ＣＬＫ）信号を基礎とする。ＤＳＤプロトコルはまた、外部マスタークロックＥＭＣＫを使用する。それ故に、１個の適応性のある効率的な集積回路装置の中で両方のモードに適合するためには、最少のピン数でＤＳＤおよびＰＣＭプロトコルの間の違いにアドレスする入力/出力方式が開発されなければならない。

ＤＳＤ−ＰＣＭマルチモード装置に要求される入力/出力能力を提供するための、現在のの１つの解決策は、独立な２組のピンを使用し、１組はＤＳＤプロトコルデータおよびクロック信号を取り交わすために、別の１組はＰＣＭデータおよびクロック信号を取り交わすために使用することである。しかしながらこの手法は、パッケージされた装置のピンの数および/またはパッケージ全体の寸法を削減するという目標とは相反するものである。別の従来の解決策は、１部のピンをＤＳＤおよびＰＣＭ両方のモードの共有とし、残りのピンは１つのまたは他のモードのみを維持するために用いる。例えばＰＣＭモードのクロック信号を取り交わすために必要な１つ以上のピンが、またＤＳＤモードの１チャンネルのデータを取り交わすためにも使用され得る。しかしながらこの方式は通常、追加的な内部および外部の制御回路、および/または選択された動作モードを維持するためにデータおよびクロックピンを設定するための１個以上のモード制御ピンを必要とする。

したがって、最少のピン数でマルチモード集積回路を維持する新しい手法が必要とされる。特にその手法は、モード設定の目的のために１つ以上の使用可能なピンを専用することを必要としたり、または重要な追加的制御回路を必要としてはならない。

本発明の原理は、集積回路の端子の数を最少にするための有効な手法を、有益に提供する。ある特定の実施形態に従って、集積回路の端子を制御するための方法が開示され、その方法は集積回路によって受信された選択された信号と、集積回路によって受信された別の選択された信号との間の周波数比を決定することを含む。周波数比が選択された値よりも下のときには、集積回路の選択された端子に現れる選択された信号は、１つの動作モードに従って選択的に解釈され（ｉｎｔｅｒｐｒｅｔｅｄ）、信号の周波数が選択された値よりも上のときには、別の動作モードに従って選択的に解釈される。

有益なことに、本発明の原則は、集積回路の選択された端子に印加された信号が、その集積回路の１つ以上の他のピンの動作を制御できることである。さらに、ピンは異なる動作モードの間で共有されることができ、集積回路全体を維持するために必要なピンの全数は、有益に削減される。

本発明をより完全に理解するために、およびそれによる利益のために、添付される図面と共に以下の記述が参照される。

本発明の原理およびそれによる利益は、図面の図１〜図３に記される図示された実施形態を参照することによって、最も良く理解される。図面中で同じ番号は同じ要素を示す。

図１は、本発明の原理に従った、パルス符号変調（ＰＣＭ）−ダイレクトストリームデジタル（ＤＳＤ）対応の、デュアルモードのデジタルアナログ変換器（ＤＡＣ）１０１サブシステムを含む代表的なオーディオシステム１００の図である。この例においてＤＡＣサブシステム１０１は、コンパクトディスク（ＣＤ）プレーヤ、デジタルオーディオテープ（ＤＡＴ）プレーヤ、またはデジタルバーサタイルディスク（ＤＶＤ）ユニットなどのオーディオコンポーネント１０２の部分を形成する。デジタルメディアドライブ１０３は、例えばＳｏｎｙ/Ｐｈｉｌｉｐｓスーパーオーディオコンパクトディスク（ＳＡＣＤ）からの１ビットＤＳＤオーディオ、または現行のコンパクトディスク（ＣＤ）からのマルチビットＰＣＭオーディオデータなどのデジタルデータを復元（ｒｅｃｏｖｅｒ）する。以下においてさらに記述されるように、何れの場合においても、復元されたオーディオデータは、対応するクロック信号および制御信号と共に、ＤＡＣサブシステム１０１に送られる。その結果としてのＤＡＣサブシステム１０１からのアナログオーディオ出力は、オーディオ増幅ブロック１０５での増幅に先立って、アナログ/オーディオ処理ブロック１０４においてさらなる処理を受ける。次にオーディオ増幅ブロック１０５が、従来のスピーカセット１０６ａおよび１０６ｂを駆動する。

ＰＣＭモードにおいては、マルチビットＰＣＭ−符号化されたオーディオデータが、ＳＣＬＫ/ＤＳＤＢピンを経由して受信されるシリアルクロック（ＳＣＬＫ）信号によって時間調節されて、メディアドライブ１０３からＳＤＡＴＡ/ＤＳＤＡピンを経由してシリアルにＤＡＣサブシステム１０１によって受信される。ＳＤＡＴＡ/ＤＳＤＡピンを経由して受信される左および右チャンネルのステレオデータは、対応するＬＲＣＫ/ＤＳＤ＿ＣＬＫピンを経由して受信され、通常はオーディオサンプリングレートである、左−右クロック（ＬＲＣＫ）信号に対応して交互に処理される。システム１００において、外部マスタークロック（ＥＭＣＫ）信号は、デジタルメディアドライブ１０３からＥＭＣＫピンを経由して、ＤＡＣサブシステム１０１によって受信される。

ＤＳＤモードにおいては、２チャンネルの１ビットオーディオデータ、ＤＳＤＡおよびＤＳＤＢが、それぞれＳＤＡＴＡ/ＤＳＤＡおよびＳＣＬＫ/ＤＳＤＢピンを経由してＤＡＣサブシステム１０１によって受信される。ＤＳＤモードにおいてはＤＳＤクロック信号ＤＳＤＡ＿ＣＬＫがＤＳＤＡおよびＤＳＤＢオーディオデータの移動の時間調節をし、ＬＲＣＫ/ＤＳＤ＿ＣＬＫピンを経由して受信される。代替の実施形態においては、信号ピンのマッピングは与えられた集積回路の設計に従って変化する。例えば代替の一実施形態においては、ＳＣＬＫ/ＤＳＤＢピンがＤＳＤモードにおいてＤＳＤデータＤＳＤＡを受信し、ＳＤＡＴＡ/ＤＳＤＡピンがＤＳＤモードにおいてＤＳＤデータＤＳＤＢデータを受信する。

図２は、図１に示されたＤＡＣサブシステム１０１の代表的な実施形態の、高レベル機能ブロック図である。ＤＡＣサブシステム１０１は、シリアルインターフェイス、クロック信号発生器、およびピンモード制御のブロック２０１を含み、このブロックはＳＤＡＴＡ/ＤＳＤＡ、ＳＣＬＫ/ＤＳＤＢ、ＬＲＣＫ/ＤＳＤ＿ＣＬＫ、およびＥＭＣＫの各ピンを経由して、また図１のメディアドライブ１０３とのインターフェイスを提供する。以下においてより詳細に説明されるように、シリアルインターフェイス、クロック発生器、およびピンモード制御のブロック２０１は検出回路を含み、この回路はＬＲＣＫ/ＤＳＤ＿ＣＬＫピンに与えられるクロック信号の周波数を監視し、その周波数がＰＣＭモードと関連するＬＲＣＫクロック信号の周波数またはＤＳＤモードと関連するＤＳＤ＿ＣＬＫクロック信号の周波数の何れに対応するかを決定し、その後ＳＤＡＴＡ/ＤＳＤＡおよびＳＣＬＫ/ＤＳＤＢピンに、解釈された結果に従って、ＰＣＭまたはＤＳＤモードでの動作の信号を与える。

図２に示されたＤＡＣサブシステム１０１の図示された実施形態は、ＰＣＭまたはＤＳＤ何れもの２チャンネルのオーディオデータを、対応するデジタル補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）フィルタ２０２ａ〜２０２ｂ、デルタ−シグマＤＡＣ２０３ａ〜２０３ｂ、およびアナログ出力フィルタ２０４ａ〜２０４ｂを経由するそれぞれのオーディオチャンネルによって処理する。ＤＳＤモードにおいては、デルタ−シグマＤＡＣ２０３ａおよびアナログ出力フィルタ２０４ａを含むデータパスは、ＳＤＡＴＡ/ＤＳＤＡピンを経由して受信されたオーディオデータＤＳＤＡを処理し、デルタ−シグマＤＡＣ２０３ｂおよびアナログ出力フィルタ２０４ｂを含むデータパスは、ＳＣＬＫ/ＤＳＤＢピンを経由して受信されたオーディオデータＤＳＤＢを処理する。図示された実施形態において、補間フィルタ２０２ａおよび２０２ｂはＤＳＤモードにおいては使用されない。それは図１のメディアドライブ１０３からのＳＡＣＤ媒体から直接的に受信されるＤＳＤデータは、補間せずとも十分に高いサンプリングレートであるためである。言い換えればＤＳＤモードにおいては、オーディオデータは補間器を通過しない。ＰＣＭモードにおいては、補間フィルタ２０２ａ、デルタ−シグマＤＡＣ２０３ａ、およびアナログ出力フィルタ２０４ａを含むデータパスは、ＬＲＣＫ/ＤＳＤ＿ＣＬＫピンに受信されるＬＲＣＫクロック信号に対応して、ＳＤＡＴＡ/ＤＳＤＡピンに受信されるＰＣＭストリームからの左チャンネルオーディオを処理する。同様に補間フィルタ２０２ｂ、デルタ−シグマＤＡＣ２０３ｂ、およびアナログ出力フィルタ２０４ｂを含むデータパスは、ＬＲＣＫクロック信号に対応して、交互にＳＤＡＴＡ/ＤＳＤＡピンにＰＣＭモードで受信されるＰＣＭストリームからの右チャンネルデータを処理する。以前に述べたとおり、ＤＡＣサブシステム１０１は、ＳＣＬＫ/ＤＳＤＢピンを経由して受信されるＳＣＬＫ信号によって時間調節されて、ＳＤＡＴＡ/ＤＳＤＡピンを経由してシリアルにデータを受信する。

一般にデジタル補間フィルタ２０２ａ〜２０２ｂは、ＰＣＭモードでの必要に応じて、対応するデータストリームのサンプルレートを増加させる。デルタ−シグマＤＡＣ２０３ａおよび２０３ｂはデジタルデータのノイズシェイピングを行い、対応するアナログデータストリームを生成する。アナログフィルタ２０４ａおよび２０４ｂはローパスフィルタリングを行い、オーディオパスバンド以上のノイズを除去する。

図３は、図２のシリアルインターフェイス、クロック信号発生器、およびピンモード制御のブロック２０１での使用に適した、代表的なクロック信号発生−ＰＣＭ/ＤＳＤモード検出回路３００のブロック図である。クロック発生/検出回路３００はクロック信号発生器３０１を含み、これは図１に示される外部マスタークロック（ＥＭＣＫ）のような外部クロック信号を受信して、図３に示される内部マスタークロック（ＩＭＣＫ）のような１つ以上の内部クロック信号を生成する。一般にクロック信号発生器３０１は、制御データＭＣＬＫ＿ＤＩＶの制御のもとで、ＥＭＣＫと所定の関係を有するＩＭＣＫ信号を生成する。ＰＣＭオーディオ用途においては、ＩＭＣＫ信号はＳＣＬＫ信号周波数の少なくとも２倍の周波数を有し、またＬＲＣＫ信号の周波数に対して選択されたオーバーサンプリングレート、例えば２５６×、１２８×、６４×を有する。さらに、ＩＭＣＫは装置内部回路の動作特性によって指令される絶対値での周波数範囲を有する。

制御データＭＣＬＫ＿ＤＩＶ（モード検出回路３００の内部の）は、ファイナイトステートマシン３０３の制御のもとで、クロック信号比およびＰＣＭ/ＤＳＤモード検出器３０２によって生成される。一般にクロック信号発生回路３０１はＩＭＣＫ信号の取り得る値を介してサイクルするが、クロック信号比検出器３０２は、外部で発生されたＬＲＣＫ信号を、入力サンプルレートで、クロックバッファツリー３０４を経由して供給されるその時々のＩＭＣＫと比較する。さらに、クロック信号比検出器３０２は、ＭＣＬＫ＿ＤＩＶデータの値を通じて、所望のＩＭＣＫ対ＬＲＣＫ周波数比が得られるまで、ステップする。

絶対レート検出器３０５はＩＭＣＫ信号の絶対値周波数をモニタし、ファイナイトステートマシン３０３がＩＭＣＫ信号の絶対値周波数を、ＩＭＣＫクロック信号とＬＲＣＫ信号の適切な周波数比が得られるようにＩＭＣＫ信号が変更されることによって、所定の限界内に維持することを可能にする。クロックリタイマー３０６は内部ノイズマネジメントの要求に応じて、ＩＭＣＫ信号を時間調整し直す（ｒｅｔｉｍｅ）。

以前に示したように、ＰＣＭモードにおいてはＬＲＣＫ/ＤＳＤ＿ＣＬＫピンはＬＲＣＫ信号を受信し、ＤＳＤモードの間にはＬＲＣＫ/ＤＳＤ＿ＣＬＫピンはＤＳＤ＿ＣＬＫ信号を受信する。典型的には、ＰＣＭオーディオシステムにおいてＳＤＡＴＡピンを経由して受信される左および右チャンネルデータ入力のマルチプルビットサンプルを識別するために使用される、ＬＣＬＫ信号の周波数は、ＤＳＤオーディオシステムにおいてＤＳＤＡおよびＤＳＤＢピンを経由する１ビットデータサンプルをクロックするために使用される、ＤＳＤ＿ＣＬＫ信号の周波数よりも少ない。例えば現行のＰＣＭオーディオシステムにおいては、ＬＣＬＫ信号の周波数はオーディオのサンプルレートであり、通常それは１９２ｋＨｚまたはそれ以下である。１２．２８８ＭＨｚの周波数を有する関連するＭＣＬＫ信号に対して、１９２ｋＨｚクロック信号のＬＲＣＫ信号周波数のＭＣＬＫ信号周波数に対する比率は６４である。これと対照的に、ＤＳＤデータ上で動作するＳＡＣＤシステムにおいては、ＤＳＤ＿ＣＬＫ信号周波数は２．８ＭＨｚが代表的である。それ故にＤＳＤモードにおいては、ＭＣＬＫ信号周波数のＤＳＤ＿ＣＬＫクロック信号周波数に対する比率はより小さくなり、この場合は１２．２８８ＭＨｚ対２．８ＭＨｚ、即ち約４対１である。

本発明の原理に従って、クロック信号比およびＰＣＭ/ＤＳＤモード検出ブロック３０２は、ＬＲＣＫ/ＤＳＤ＿ＣＬＫに与えられた現在の（ｃｕｒｒｅｎｔ）信号の１周期当たりの、ＥＭＣＫピンに受信されたＥＭＣＫ信号の周期の数を数える。ＬＲＣＫ/ＤＳＤ＿ＣＬＫピンに検出された信号１周期当たりのＭＣＬＫ信号の周期の数が、３２またはそれ以下のように、小さいときには、ＬＲＣＫ/ＤＳＤ＿ＣＬＫピンに受信される信号はＤＳＤ＿ＣＬＫクロック信号として取り扱われ、図１のＤＡＣサブシステム１０１はＤＳＤモードにおいて動作する。この場合ＳＤＡＴＡ/ＤＳＤＡおよびＳＣＬＫ/ＤＳＤＢピンに受信される信号は、従ってそれぞれＤＳＤＡおよびＤＳＤＢデータ信号として取り扱われる。これとは逆に、ＬＲＣＫ/ＤＳＤ＿ＣＬＫピンに受信された信号１周期当たりのＭＣＬＫ信号の周期の数が、３２よりも多いときには、ＬＲＣＫ/ＤＳＤ＿ＣＬＫピンに受信されるクロック信号はＬＲＣＫクロック信号として取り扱われ、ＳＤＡＴＡ/ＤＳＤＡピンに受信される信号はＰＣＭのＳＤＡＴＡデータとして取り扱われ、またＳＣＬＫ/ＤＳＤＢピンに受信される信号はＰＣＭのＳＣＬＫクロック信号として取り扱われる。この場合、ＤＡＣサブシステム１０１はＰＣＭモードにおいて動作する。

追加の実施形態においては、現在のモードの検出およびそれに対応するピン入力の解釈（ｉｎｔｅｒｐｒｅｔａｔｉｏｎ）は、ＬＲＣＫ/ＤＳＤ＿ＣＬＫおよびＥＭＣＫピンで受信される信号以外の信号の間の関係を調べることによって実施される。例えば１つの特殊な代替案の実施形態においては、ＳＣＬＫ/ＤＳＤＢおよびＬＲＣＫ/ＤＳＤ＿ＣＬＫピンに現れる信号が周波数において比較され、その結果得られる周波数比から、集積回路が現在ＰＣＭまたはＤＳＤモードの何れにあるかの決定がなされる。

約言すれば、本発明の原理の適用は、マルチモード集積回路が削減された、または最小化されたピン数によって維持されることによる、利益をもたらす。さらに、全体の装置寸法はより小さくなり、より安価になり、システムレベルでの使用がより容易になる。とりわけこれらの原理は、選択された入力/出力ピンで受信される対応する入力信号の特性を観察することによって、現在の動作モードを検出する効率的な方法を提供する。検出された入力信号の特性に対応して、集積回路は適切な動作モードに入り、全ての対応するピンで受信される信号はそのモードに従って適切に取り扱われる。

発明に関する特定の実施形態が提示され、記述されてきたが、発明のより広い局面から外れることなく、その中で変更および修正が実施され得る。それ故に、添付の請求項の目的は、全てのそのような変更および修正を、発明の真の精神および範囲の中に包含することにある。

図１は、本発明の原理に従った、デジタルアナログ変換器（ＤＡＣ）サブシステムの、代表的なオーディオシステム用途の図である。 図２は、本発明の実施形態を現し、図１の代表的なシステムにおける使用に適した、例示的なＤＡＣサブシステムのブロック図である。 図３は、図２に示されたＤＡＣサブシステムのような用途における使用に適した、クロック信号発生およびピンモード制御回路のブロック図である。

Claims (27)

1. 集積回路の端子を制御する方法であって、
   集積回路によって受信された、信号の周波数と別の信号の周波数との間の周波数比を決定することと、
   該周波数比が選択された値よりも下のときの動作モードに従って、および該周波数比が選択された値よりも上のときの別の動作モードに従って、集積回路の選択された端子に現れる選択された信号を、選択的に解釈すること
   を包含する、方法。
2. 前記選択された信号は、前記信号および前記別の信号のうちの選択された１つを備える、請求項１に記載の方法。
3. 前記周波数比を決定することは、前記別の信号の周期に対する前記信号の周期の数を算出することを包含する、請求項１に記載の方法。
4. 前記選択された信号は、前記動作モードにおいてはクロック信号として解釈され、前記別の動作モードにおいてはデータとして解釈される、請求項１に記載の方法。
5. 前記動作モードは、ダイレクトストリームデジタルオーディオ動作モードであり、前記別の動作モードは、パルス符号変調されたオーディオ動作モードである、請求項１に記載の方法。
6. 前記選択された信号は、前記パルス符号変調された動作モードにおいてはオーディオ左−右クロックとして解釈され、前記ダイレクトストリームデジタルオーディオ動作モードにおいては、ダイレクトストリームデジタルクロックとして解釈される、請求項５に記載の方法。
7. 前記選択された信号は、前記ダイレクトストリームデジタルオーディオ動作モードにおいては、ダイレクトストリームデジタルオーディオデータのチャンネルとして解釈される、請求項５に記載の方法。
8. 前記選択された信号は、前記第１の動作モードにおいては第１のクロックとして解釈され、また前記別の動作モードにおいては第２のクロックとして解釈される、請求項１に記載の方法。
9. 集積回路であって、
   集積回路によって受信された、信号の周波数と別の信号の周波数との間の比率を決定するための、比率検出回路と、
   該比率が選択された値よりも下のときの第１の動作モードにおいて選択された信号と、該比率が該選択された値よりも上のときの第２の動作モードにおいて別の選択された信号とを受信するための少なくとも１つの端子と
   を備える、集積回路。
10. 前記選択された信号は、前記信号および前記別の信号のうちの選択された１つを備える、請求項９に記載の集積回路。
11. 前記比率決定回路は、前記別の信号の周期に対する前記信号の周期の数を算出するように動作可能である、請求項９に記載の集積回路。
12. 前記選択された信号は、前記第１の動作モードにおいてはクロック信号を備え、前記別の動作モードにおいてはデータを備える、請求項９に記載の集積回路。
13. 前記選択された信号は、前記動作モードにおいては第１のクロック信号を備え、前記別の動作モードにおいては第２のクロック信号を備える、請求項９に記載の集積回路。
14. 前記選択された信号は、前記動作モードにおいてはダイレクトストリームデジタルオーディオ信号を、また前記別の動作モードにおいてはパルス符号変調されたオーディオ信号を備える、請求項９に記載の集積回路。
15. 前記選択された信号は、前記動作モードにおいてはオーディオ左−右クロックを、前記別の動作モードにおいてはダイレクトストリームデジタルクロックを備える、請求項９に記載の集積回路。
16. 前記選択された信号は、前記動作モードにおいてはダイレクトストリームデジタルオーディオデータのチャンネルを備える、請求項９に記載の集積回路。
17. オーディオ処理装置であって、
    第１のモードにおいてはダイレクトストリームデジタルオーディオ信号を、第２のモードにおいてはパルス符号変調オーディオ信号を、受信するための少なくとも１つの端子と、
    該第１および第２のモードの中から現在のモードを決定するための、検出回路と、
    前記第１のモードにおいてはダイレクトストリームデジタルオーディオデータをアナログに、また前記第２のモードにおいてはパルス符号変調されたオーディオをアナログに、変換するためのデジタルアナログ変換回路と、
    を備える、オーディオ処理装置。
18. 前記検出回路は、前記オーディオ処理装置によって受信された、マスタークロック信号と選択されたオーディオクロックとの間の比率を決定する、請求項１７に記載のオーディオ処理装置。
19. 前記ダイレクトストリームオーディオ信号は、ダイレクトストリームオーディオデータを備える、請求項１７に記載のオーディオ処理装置。
20. 前記ダイレクトストリームオーディオ信号は、ダイレクトストリームオーディオクロック信号を備える、請求項１７に記載のオーディオ処理装置。
21. オーディオモードにおいて動作中の集積回路の１組のピンの使用を規定するための方法であって、
    該集積回路によって受信されたクロック信号の周波数に基づいて、該集積回路を動作させるためのオーディオモードを検出することと、
    検出された該オーディオモードに従って該集積回路の１組のピンの使用を規定すること、とりわけ周波数の検出によってＰＣＭモードがどのように検出されるかの規定（例えば、周波数比、および周波数の検出結果が選択された値よりも下にあることを規定する）、
    を包含する、方法。
22. 前記オーディオモードは、前記集積回路によって受信された前記クロック信号の前記周波数が選択された値よりも下のときは、パルス符号変調動作モードである、請求項２１に記載の方法。
23. 前記オーディオモードは、前記集積回路によって受信された前記クロック信号の前記周波数が選択された値よりも上のときは、ダイレクトストリームデジタル動作モードである、請求項２１に記載の方法。
24. 前記オーディオモードは、前記集積回路によって受信された前記クロック信号の前記周波数が、別のクロック信号に対して所定の周波数比を有するときにはパルス符号変調動作モードであり、また前記集積回路によって受信された前記クロック信号の前記周波数が、該別のクロック信号に対して別の所定の有するときにはダイレクトストリームデジタル動作モードである、請求項２１に記載の方法。
25. 前記別のクロック信号は前記集積回路によって受信される、請求項２４に記載の方法。
26. 前記検出されたオーディオモードはパルス符号変調動作モードであり、前記１組のピンはシリアルデータピンおよび左−右クロックピンとして規定される、請求項２１に記載の方法。
27. 前記検出されたオーディオモードはダイレクトストリームデジタル動作モードであり、また１組のピンはダイレクトストリームデジタルデータピンとして規定される、請求項２１に記載の方法。

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