JP2007522712A - 非準静的位相ロックループ分周回路 - Google Patents
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Abstract
Description
本出願は、2005年1月6日に上記のタイトルで出願された米国本出願[番号未定]、2004年1月15日に出願された米国仮出願第60/536,603号“ポリマー電子的処理におけるRFIDタグの設計の回路構成”、2004年1月27日に出願された米国仮出願第60/539,611“RFID有機処理方法”、2004年1月27日に出願された米国仮出願第60/539,612“RFID有機回路設計”、2004年1月27日に出願された米国仮出願第60/539,610“RFID有機フレキソ印刷プリントライン方法”に関連し、優先権を主張するものである。これら5つの出願の開示は、参照されることによりここにその全体が具体的に組み込まれる。
本発明は有機トランジスタに関し、より具体的には、有機トランジスタの性能制約を所与として、使用に適した位相ロックループ回路および周波数分割方法に関する。
有機MOSトランジスタは、動作においてシリコン金属酸化物半導体トランジスタと類似する。構成における大きな違いは、より一般的な無機シリコンMOSデバイスで用いられるシリコン層と異なり、有機MOSトランジスタが、半導体有機ポリマー膜の薄い層を用いてデバイスの半導体としての機能を果たすことである。
ランジスタ動作”が説明されなければならない。有機および無機のMOSトランジスタは通常、ゲート-ソース間電圧を印加すると、デバイスのソースとドレイン間に即時に電流が流れると考えられる。このことは“準静的”条件と呼ばれ、大変シンプルなMOSデバイスの過渡効果モデルの開発を可能にする。トランジスタが、電荷キャリヤの最大周波数レスポンスよりも大幅に低い動作周波数で動作する場合にのみ、この条件は当てはまる。このことが、無機半導体を用いるほとんどの一般的な適用に関して当てはまる一方、高速で動作する有機トランジスタに関しては当てはまらない。ゲート-ソース間電圧の印加と電流を発生させる電荷キャリヤの動作との間に顕著な遅延がある場合、これらの電荷キャリヤの過渡的挙動を考慮に入れる必要がある。
本発明の一実施形態によると、非準静的MOS分周回路は、差動入力信号を誘起するアンテナコイル、アンテナ同調キャパシタ、整流器、電圧制御リング発振器、位相検出器およびループフィルタを備える、位相ロックループ構成を用いる。電圧制御発振器は、供給
されたアンテナ電圧の周波数よりも低い周波数で動作し、反転フィードバック経路を有する一連の遅延ステージを含む。リング発振器のステージの数は、周波数分割比を規定する。リング発振器の出力は、リング発振器の各ステージに1もしくは2の有機MOSトランジスタを含む位相検出器を駆動する。トランジスタは、ループフィルタで用いるために各ステージの出力をサンプリングするサンプリングスイッチとしての役割を果たす。アンテナからの信号は整流器を駆動し、直流電力を生じ、それぞれ整流器の出力の負の電圧を上回り整流器の出力の正の電圧を下回る平均値で動作する、アンテナ端子電圧をもたらす。アンテナからの差動入力信号は、位相検出トランジスタゲートに接続され、位相検出サンプリング動作を制御する。位相検出トランジスタゲートの容量性の負荷の影響は、アンテナ同調回路のキャパシタンスに吸収され、ゲートにおける大きな信号電圧をもたらす。ゲートは、トランジスタを強制的に非準静的モードにする、対応のトランジスタの遷移周波数を超える周波数で動作する。各トランジスタは、リング発振器と対応する遅延段からのサンプリングされたレベルに応じた電流の小さなパルスをパスする。電流パルスはループフィルタネットワークによりサンプリングされ、ほぼ直流の信号に変換される。信号レベルはループ増幅器により増加し、電圧制御発振器の制御電圧入力に戻る。制御電圧入力は、発振器の各遅延ステージの遅延を変化させ、それにより振幅の周波数を変化させる。これは、位相ロックループのフィードバック結合を完成させる。電圧制御発振器周波数もしくは位相における変動は、分割されたアンテナ信号と電圧制御発振器との間の周波数誤差が修正されるように、ループフィルタの平均出力電圧の変化をもたらす。ループは、電圧制御発振器が、発振器内の遅延ステージの数により規定される、同期したアンテナ信号周波数の約数である周波数を得て、維持するように構成される。位相検出トランジスタはアンテナ回路により、13.56MHzであるコイルの無線周波数における半周期により規定される、36.9ナノ秒よりも短いチャネル形成時間の間にスイッチされ、本発明の回路は分周器として動作する。
ここで図5を参照すると、本発明の第1実施形態による位相ロックループ分周器500は、アンテナコイル502から差動入力信号を受信する第1および第2の入力端子と、電圧制御発振器508によって生成された同期出力信号を提供する出力端子532とを含む。キャパシタ504は第1および第2の入力端子間に接続される。電圧制御発振器508は、フィードバックインバータステージ522と供に、遅延ステージ510、512、514、516、518および520を含む。ステージ520の実現構成によっては、反転ステージ522がステージ520の一部として含まれてもよい。遅延ステージは、ループ増幅器526により供給される遅延制御入力を含む。電圧制御発振器508は、リング発振器を実現する。電圧制御発振器の各遅延ステージは、発振ループを通るパルス信号の時間遅延および位相反転を提供する。フィードバックインバータ522は、電圧制御発振器508内のフィードバックループの全体が、リング発振器の発振必要条件である、奇数回の反転を有することを必要とする。個々のステージの出力は、位相検出有機PMOSサンプリングトランジスタM1、M2、M3、M4、M5およびM6を介して、トランジスタのソース接続を通じて、ループフィルタ524に接続される。トランジスタM1、M3およびM5のゲートは、アンテナコイル502の第1の出力に接続される。トランジスタM2、M4およびM6のゲートは、アンテナコイル502の第2の出力に接続される。結果としてもたらされるゲート相互接続は、同じアンテナコイル502端子に接続されるサンプリングトランジスタを有する、相互電圧制御発振器の遅延ステージ出力をもたらす。M1、M3およびM5のドレイン接続は、ループフィルタ524の第1端子に接続される。M2、M4およびM6のドレイン接続は、ループフィルタ524の第2端子に接続される
。ループフィルタ524の第1端子は、アンテナコイル502の第1端子に同時に接続された、自身に接続されたトランジスタを有する。ループフィルタ524の第2端子は、アンテナコイル502の第2端子に同時に接続された、自身に接続されたトランジスタを有する。ループフィルタ524の出力は、ループ増幅器526に接続される。この接続は通常、位相ロックループのインパルス雑音感度を減少させるため差動接続である。ループ増幅器526の出力は、ループ増幅器526もしくは電圧制御発振器508の実現構成の詳細によっては、シングルエンド接続もしくは差動接続であってもよい。
あることを必要とする。4つのステージ510、512、514および516の出力のみを図示する。4ステージの動作のため、ステージ518および520は用いられず、ステージ516の出力が、フィードバックインバータ522の入力に接続される。垂直方向の破線は、スイッチのサンプリングの瞬間の中心を示す。1つおきのサンプリングの瞬間において、スイッチのグループが交互にサンプリングを行う。したがって、あるサンプリングの瞬間において、ループフィルタ524の正の入力が駆動され、次のサンプリングの瞬間において、ループフィルタ524の負の入力が駆動される。サンプリングトランジスタの駆動正弦波のピークへの非準静的なレスポンスのため、サンプリング期間は極めて短い。サンプリングトランジスタM1からM6の弱い電流駆動のため、それらの関連する出力は電流信号として現れる。ループフィルタ524の入力への同じ信号上で、同時に2以上のスイッチが使用可能であるため、電流は合計される。したがって、両方のスイッチM1およびM3が使用可能である間に、負の信号が遅延ステージ510の出力において発生し、正の信号が遅延ステージ512の出力において発生すると、スイッチ内の電流は反対方向にあり、打ち消され、結果として関連するループフィルタ524の入力のループフィルタに向かう電流が生じない。スイッチM1およびM3の両方が使用可能である間、正の信号が遅延ステージ510の出力において発生し、正の信号が遅延ステージ512の出力において発生すると、スイッチ内の電流は助長する方向にあり、結果としてループフィルタに向かう電流は、関連するループフィルタ524入力において正である。
つのサンプルは0である。初めの6つのサンプルに関して平均は0である。しかし、7番目のサンプルでは、出力は負であり、大きな正のサンプルが続く。9番目と10番目のサンプルは0であり、別の大きな正のサンプルが続く。この時点で、ループフィルタ差分値の平均は実質的に正であり、アンテナ信号と電圧制御発振器の出力532との間の周波数関係が不正であることを示す。ループフィルタはサンプルの正の平均を統合する。フィルタからの出力信号はループ増幅器526内で増幅され、電圧制御発振器508に加えられて、再びロックが実現されるまで出力周波数を減少させる。この位相検出スキームは、周波数の増加または減少からもたらされる位相誤差を感知し、修正措置をもたらす。
ランジスタM105およびM106は、前述の遅延セル900におけるのと同じように動作する。トランジスタM107およびM108は、電圧レベルシフターのように動作する。レベルシフターは、ステージの出力電圧遷移レベルを、入力遷移レベルに近い電圧に動かすことで、発振器の遅延ステージ間の信号互換性を改善する。バイアス電圧1008はこのバランスを最適化するよう設定される。立ち上がり入力信号1002は、立ち下がり出力信号1004を引き起こす。出力信号の変更レートは、遅延入力1006の電圧により設定される、M106により引かれる電流により制御される。立ち下がり入力信号1002および立ち上がり信号1004について、同様の挙動が起こる。遅延制御電圧1006の変動は、入力1002から出力1004のパルス信号の遅延の変動を引き起こすであろう。
例積分制御(PPI)ループフィルタを実施する。2つの入力は、サンプリング位相検出器の2つの出力からの信号を受信する。位相検出器は、サンプリングトランジスタの比較的低い導電性により、有限直列抵抗を有する。位相検出器の抵抗は、M132およびM135の抵抗と直列である。M133およびM136が無限に大きなキャパシタであったならば、2つの抵抗は、遅延ステージの出力からループフィルタの出力への信号ロスを生じるように、電圧分割器を実現する。これはPPIフィルタの比例要素である。M133およびM136の有限キャパシタンスは、M132およびM135と相互作用し、フィルタの伝達関数として0を実現する。これはレスポンスの重要な部分である。PPIフィルタ技術は、位相ロックループの安定した二次閉ループシステムを提供するのに用いられる。他のフィルタが用いられてもよいが、PPIアプローチは最大の柔軟性と帯域幅を有する。トランジスタM134およびM137は、全体的な位相ロックループ閉ループ周波数レスポンスの第3のポールを実施する。これは、位相検出トランジスタのスイッチングによる、ループフィルタの出力の残存交流リップルを減少させるのに用いられる。
Claims (30)
- 非準静的動作モードで動作する複数の有機MOSトランジスタを備える、位相ロックループ回路。
- 差動入力信号を供給するためのアンテナコイルをさらに備える、請求項1に記載の位相ロックループ回路。
- 前記有機MOSトランジスタのゲートキャパシタンス以上の充分な追加キャパシタンスを提供し、並列同調ネットワークを所定の周波数に共振させるキャパシタをさらに備える、請求項1に記載の位相ロックループ回路。
- 有機MOS位相検出回路をさらに備える、請求項1に記載の位相ロックループ回路。
- 差分入力信号を受信するための第1および第2の入力端子を有する有機トランジスタ位相検出器と、
同期出力信号を供給するための出力端子を有する位相検出器に接続された電圧制御発振器と、
前記位相検出器に接続されたフィルタと、
前記電圧制御発振器に電圧制御を提供するための前記フィルタに接続された増幅器とを備える、位相ロックループ分周器。 - 前記第1および第2の入力端子の間に接続されるキャパシタをさらに備える、請求項5に記載の位相ロックループ分周器。
- 前記第1および第2の入力端子の間に接続されるアンテナをさらに備える、請求項5に記載の位相ロックループ分周器。
- 前記電圧制御発振器は、複数の遅延ステージを含む、請求項5に記載の位相ロックループ分周器。
- 前記遅延ステージは、2つの接続されたPMOS有機トランジスタを含む、請求項8に記載の位相ロックループ分周器。
- 前記遅延ステージは、第2の組の2つの接続されたPMOS有機トランジスタに接続された、第1の組の2つの接続されたPMOS有機トランジスタを含む、請求項8に記載の位相ロックループ分周器。
- 前記遅延ステージは、有機トランジスタ差分増幅器を含む、請求項8に記載の位相ロックループ分周器。
- 前記遅延ステージは、電流不足の有機トランジスタインバータを含む、請求項8に記載の位相ロックループ分周器。
- 前記遅延ステージは、フィードバックインバータステージをさらに含む、請求項8に記載の位相ロックループ分周器。
- 偶数個の複数の遅延ステージをさらに備える、請求項8に記載の位相ロックループ分周器。
- 前記位相検出器は、PMOS有機トランジスタを含む、請求項5に記載の位相ロックループ分周器。
- 前記位相検出器は、NMOS有機トランジスタを含む、請求項5に記載の位相ロックループ周波数分割器。
- 前記増幅器は、シングルエンド出力を含む、請求項5に記載の位相ロックループ分周器。
- 前記増幅器は、差分出力を含む、請求項5に記載の位相ロックループ分周器。
- 前記位相検出器の有機トランジスタは、非準静的モードで動作する、請求項5に記載の位相ロックループ分周器。
- 前記第1および第2の入力端子に接続され、前記電圧制限発振器に電力を供給するための出力を有する整流器をさらに備える、請求項5に記載の位相ロックループ分周器。
- 前記第1および第2の入力端子に接続され、前記増幅器に電力を供給するための出力を有する整流器をさらに備える、請求項5に記載の位相ロックループ分周器。
- 前記フィルタは、2つのキャパシタ接続PMOS有機トランジスタを含む第1のPMOSトランジスタステージと、2つのキャパシタ接続PMOS有機トランジスタを含む第2のPMOSトランジスタステージとを含む、請求項5に記載の位相ロックループ分周器。
- 前記フィルタは、2つのキャパシタ接続NMOS有機トランジスタを含む第1のNMOSトランジスタステージと、2つのキャパシタ接続NMOS有機トランジスタを含む第2のNMOSトランジスタステージとを含む、請求項5に記載の位相ロックループ分周器。
- 前記フィルタは、2つのキャパシタを含む第1のNMOSトランジスタステージと、2つのキャパシタを含む第2のNMOSトランジスタステージとを含む、請求項5に記載の位相ロックループ分周器。
- 前記フィルタは、比例積分制御(PPI)ループフィルタを含む、請求項5に記載の位相ロックループ分周器。
- 非準静的動作モードで動作する複数の有機MOSトランジスタを含む、差動入力信号を受信するための位相検出器と、
同調出力信号を供給し、前記位相検出器に反応する電圧制御発振器とを備える、位相ロックループ回路。 - 前記差動入力信号を供給するためのアンテナコイルをさらに備える、請求項26に記載の位相ロックループ回路。
- 前記位相検出器の前記有機MOSトランジスタのゲートキャパシタンス以上の充分な追加キャパシタンスを提供し、並列同調ネットワークを所定の周波数に共振させるキャパシタをさらに備える、請求項26に記載の位相ロックループ回路。
- 前記複数の有機MOSトランジスタは、複数個の有機PMOSトランジスタを含む、請求項26に記載の位相ロックループ回路。
- 前記複数の有機MOSトランジスタは、複数個の有機NMOSトランジスタを含む、請求項26に記載の位相ロックループ回路。
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