JP2007522699A5 - - Google Patents

Claims (15)

1. 集積回路であって、
   第１のデジタル信号処理（ＤＳＰ）素子と第２のＤＳＰ素子とを含む複数のＤＳＰ素子を含み、各ＤＳＰ素子は実質的に同一の構造を有し、各ＤＳＰ素子は、スイッチに接続されるハードワイヤード乗算器を含み、前記スイッチはハードワイヤード加算器に接続され、前記スイッチはレジスタを用いるよう構成され、前記集積回路はさらに、
   前記第１のＤＳＰ素子を前記第２のＤＳＰ素子に接続する専用信号線を含む、集積回路。
2. 前記スイッチは、前記ハードワイヤード加算器への入力を選択する１つ以上のマルチプレクサを含む、請求項１に記載の集積回路。
3. 前記レジスタはopmodeを格納する、請求項２に記載の集積回路。
4. 前記第１のＤＳＰ素子の第１のスイッチは第１のopmodeによって構成され、前記第１のＤＳＰ素子の第２のスイッチは第２のopmodeによって構成される、請求項３に記載の集積回路。
5. 複数の構成可能機能ブロックと、
   前記複数の構成可能機能ブロックのいくつかを接続するプログラマブル配線リソースとをさらに含む、請求項１に記載の集積回路。
6. 前記第１のＤＳＰ素子はさらに、前記プログラマブル配線リソースと前記専用信号線とに接続される出力ポートを含む、請求項５に記載の集積回路。
7. 前記第１のＤＳＰ素子はフィードバックポートをさらに含み、前記フィードバックポートは前記第１のＤＳＰ素子の前記出力ポートに接続される、請求項６に記載の集積回路。
8. 前記第１のＤＳＰ素子は、入力データレートでデータを受けるための入力データポートを含み、
   前記第１のＤＳＰ素子の前記ハードワイヤード乗算器は入力ポートに結合され、
   前記第１のＤＳＰ素子のレジスタは前記入力データレートの大きさのオーダ内で異なった経路を構成可能であり、
   前記第２のＤＳＰ素子の前記ハードワイヤード加算器は、前記第１のＤＳＰ素子の前記ハードワイヤード加算器に結合される、請求項１に記載の集積回路。
9. 前記第１のＤＳＰ素子は、前記第１のＤＳＰ素子の前記ハードワイヤード加算器と前記第１のＤＳＰ素子の前記スイッチとに結合される出力ポートをさらに含む、請求項８に記載の集積回路。
10. 前記第１のＤＳＰ素子は、前記第１のＤＳＰ素子の前記入力データポートと前記第１のＤＳＰ素子の前記ハードワイヤード乗算器との間に結合されるプログラマブルルーティング論理をさらに含む、請求項８に記載の集積回路。
11. 前記プログラマブルルーティング論理は、前記第１のＤＳＰ素子の前記入力データポートを前記第１のＤＳＰ素子の前記スイッチに直接接続する、請求項１０に記載の集積回路。
12. 前記集積回路はプログラマブル論理装置（ＰＬＤ）である、請求項８に記載の集積回路。
13. 前記複数のＤＳＰ素子の各ＤＳＰ素子は、多重化回路を含み、前記多重化回路は、
    第１のマルチプレクサ入力と、
    第２のマルチプレクサ入力と、
    マルチプレクサ出力と、
    選択入力とを有し、
    前記ハードワイヤード加算器は、前記マルチプレクサ出力に接続される第１の加数入力と第２の加数入力とを有し、
    前記レジスタは、複数のコマンドを有し、前記選択入力に接続され、前記コマンドは、前記第１のマルチプレクサ入力または前記第２のマルチプレクサ入力のいずれかを前記マルチプレクサ出力に接続するためのものであり、
    前記複数の接続されたＤＳＰ素子の前記第１のＤＳＰ素子は、前記複数の接続されたＤＳＰ素子の前記第２のＤＳＰ素子に接続される、請求項１に記載の集積回路。
14. 各ＤＳＰ素子の前記ハードワイヤード乗算器は、前記第１のマルチプレクサ入力に接続される、請求項１３に記載の集積回路。
15. 各ＤＳＰ素子は、前記ハードワイヤード乗算器および前記第２のマルチプレクサ入力に接続される前記ＤＳＰ素子への入力をさらに含む、請求項１４に記載の集積回路。