JP2007521702A - 精密制御される遅延をもつ遅延ロックループ - Google Patents

Abstract

本発明は遅延ロックループ回路（２００）を開示し、その回路には遅延させられる信号のための入力手段（２１０）を有し、その入力手段は前記入力信号を第１と第２の分岐へとスプリットする手段を有している。第１の分岐における信号は、その信号を遅延させる部品（２２０）に接続され、第２の分岐における信号は、第１の分岐における遅延部品による遅延に対する遅延のない基準として用いられる。その遅延部品（２２０）は、受動調整可能遅延ラインであり、この回路はその調整可能遅延ラインのための調整手段（２３０）を有し、その調整手段は前記基準信号による影響が及び、第１の分岐には選択された位相遅延がある遅延信号を出力する出力手段を有している。その遅延部品（２２０）は、連続的に調整可能であることがふさわしく、例えば、調整可能な強誘電性の遅延ラインである。

Description

本発明は遅延ロックループ（ＤＬＬ）回路に関し、その回路は、遅延させられる信号のための入力手段（２１０）を有しており、その入力手段には前記入力信号を第１と第２の分岐へとスプリットする手段を有し、第１の分岐における信号は前記信号を遅延させる部品に接続され、第２の分岐における信号は第１の分岐における遅延部品による遅延に対する基準として用いられる。

時間遅延回路は、例えば、発振器、測定機器、周波数乗算器、波形発生器、データ及びクロック回復回路などの多くの電子システムにおいて重要な構成ブロックである。最も一般的には、所望の遅延は、伝送ライン、能動回路、（光及び電気）ケーブル、表面弾性波（ＳＡＷ）回路、或は静磁波（ＭＳＷ）回路を用いることにより得られるものである。

その遅延が制御信号により可変であることがしばしば望まれることがあり、それどころかもっと頻繁に必要とされる。一般に、その遅延が周期のある一部分であることや、そのような部分の整数倍であることが望まれる。そのような場合、遅延ロックループ（ＤＬＬ）がしばしば用いられる。通常、ＤＬＬは、複数の能動回路、最も一般的には複数のインバータにより設計される。

しかしながら、そのようなＤＬＬでは固定数Ｎの遅延セルが用いられる。このことは、Ｍ／Ｎ×３６０°の位相遅延だけが得られることを意味している。なお、０＜Ｍ＜Ｎである。

従って、上述のように、遅延が制御信号により選択でき、その遅延が連続的な範囲、好ましくは０〜３６０°の全範囲で選択できるＤＬＬタイプの回路の必要性がある。

この必要性は本発明により扱われる。本発明では、遅延させられる信号のための入力手段を備えた遅延ロックループ回路を開示している。その入力手段は前記入力信号を第１と第２の分岐へとスプリットする手段を有している。

第１の分岐における信号は、その信号を遅延させる部品に接続され、第２の分岐における信号は、第１の分岐における遅延部品による遅延に対する遅延のない基準として用いられる。本発明によれば、その遅延部品は、受動調整可能遅延ラインであり、その回路は調整可能遅延ラインのための調整手段を有している。

その調整手段には基準信号による影響が及び、第１の分岐には選択された位相遅延をもつ遅延信号を出力する出力手段を有している。

その回路の遅延部品は、連続的に調整可能であることがふさわしく、好ましくは、調整可能な強誘電性の遅延ラインのような受動部品であると良い。調整可能な強誘電性の遅延ラインの代替として、ＳＡＷ回路やＭＳＷ回路でできているものを挙げることもできる。

次に本発明について、添付図面を参照してより詳細に説明する。

本発明の理解を容易にするために、図１には、公知の遅延ロックループ（ＤＬＬ）回路１００が示されている。図１における回路１００は、入力信号Ｖ_inのための第１の入力手段を有している。その入力手段では、入力信号を第１と第２の入力分岐へとスプリットする。

ＤＬＬ回路の第１の入力分岐における信号は、調整可能な遅延部品１２０に入力され、その部品では従って、制御或は調整信号を入力する可能性がある。その制御信号は入力信号Ｖ_inが被る遅延を制御する。

遅延部品１２０からの出力は、第１と第２の出力分岐へとスプリットされる。ここで、第１の出力分岐はＤＬＬ回路からの出力信号として用いられ、その信号には所望の遅延がある。

遅延部品１２０からの第２の出力分岐における遅延は、位相検出器１５０への２つの入力信号の内の１つとして用いられる。

ＤＬＬの第２の入力分岐における信号は、位相検出器１５０への２つの入力信号の内のもう１つの信号として用いられる。従って、位相検出器はその位相差、或は遅延のない信号と遅延部品からの出力信号との間の遅延を検出するために働く。位相検出器からの出力信号は位相差に対応しており、ＤＬＬ回路の第１の入力分岐における遅延部品１２０のための制御信号として用いられる。位相検出器からの出力信号は、遅延部品１２０へと入力される前に、ローパスフィルタ１４０を通過することが適切である。

従って、図１のＤＬＬは制御信号によって変化する位相遅延がある入力信号の位相遅延を提供することができる。しかしながら、そのような現在のＤＬＬにおいて、遅延部品に最も一般的に用いられる構成ブロックは能動回路、通常は、インバータである。例えば、ＤＬＬにおけるインバータの使用は、利用可能な遅延を一定の数の離散的な段階へと制限してしまう。

図２において、本発明に従うＤＬＬ２００が示されており、この回路は公知のＤＬＬの問題を克服している。

本発明のＤＬＬ２００はより初期の頃より知られているＤＬＬに類似したものであり、遅延させられることになる信号Ｖ_inに対する入力手段２１０を有している。入力手段２１０は入力信号を第１と第２の分岐へとスプリットし、第１の分岐における信号はその信号を遅延させる部品２２０に接続される。

図１に示す従来のＤＬＬ１００とは反対に、本発明のＤＬＬ２００は遅延部品として受動的な調整可能遅延ライン２２０を利用する。ＤＬＬ２００の構成要素２２０の詳細な機能と設計とは図３に関連して以下により詳細に発展させて説明する。

しかしながら、調整可能な遅延ライン２２０の１つの重要な特徴は、その遅延ラインを調整して、そのラインにおける信号によりカバーされる電気的距離が、信号の周波数に係らず、いつも同じであることを維持することである。このことは、遅延ライン２２０に入力する信号の位相が、その信号の周波数或は波長に係らず、その遅延ラインの固定点においてはいつも同じであることを意味する。

改めて図２を参照すると、知られた信号位相をもつ４つの点が遅延ライン２００に印付けされている。これらの点各々における位相は測定或は計算により知られており、それは例えば、９０°、１８０°、２７０°、３６０°として示されている。前に述べたように、これらの点における位相は、もし、その遅延ラインが以下に説明することであるが正しく調整され続けるなら、その入力信号の波長に係らず、常に本質的には同じを維持する。

第２の分岐における入力信号は第１の分岐における調整ラインによる遅延に対して、遅延のない基準として用いられる。このことは、この例では、位相検出器２５０として示される位相比較のための手段２５０に接続された第２の分岐における入力信号により達成される。第２の入力信号を取得するために、位相検出器２５０は、この例では３６０°として示されている良く定義された位相づれをもつ遅延ラインにおけるある地点に接続されている。

従って、位相検出器への２つの入力信号は第１の分岐からの遅延のない信号と、３６０°づれた第２の分岐からの信号とである。これら２つの信号の位相差は従って、ゼロであるべきであり、その結果、位相差がゼロに対応する位相検出器から出力信号が得られる。位相検出器２５０からの出力信号は、好ましくはローパスフィルタ２４０を通過した後のものが、調整可能な遅延ライン２２０を制御するための基準信号或は制御信号として用いられる。

その後、位相検出器２５０からのフィルタされた出力信号は、遅延ラインを通過する信号がカバーしなければならない電気的距離を制御する制御手段２３０への入力として用いられる。このようにして、その電気的距離は、入力信号Ｖ_inの波長に係らず、一定かつ所望の値に維持される。

図２に示した上述の位相遅延は単なる例に過ぎず、遅延ラインの適切な地点にアクセスすることによりＤＬＬ２００から如何なる位相差を得ることもできることを再び強調しておく。

フィルタ２４０の機能に関しては、その機能は積分的なものであると言える。

加えて、位相検出器２５０は代替的な実施例では、３６０°とは別の位相位置と比較することができる。

図３では、図２で用いられたような調整可能な遅延ライン２２０がより詳細に示されている。前述のように、遅延ライン２２０は調整可能な強誘電性の遅延ラインであることが好ましい。そのような遅延ラインは、図３に示す部品で構成されている。それは、強誘電性の物質である誘電物質３１０でサポートされた電気伝導体３０５である。次に、その強誘電性物質は接地平面３１５の上に置かれる。図２に示された制御手段２３０への制御信号は、それが伝導体３０５と接地平面３１５との間に電圧Ｖ_TUNEを印加し、これにより、物質３１０の誘電常数εを変更するように接続されている。この誘電常数により電気的距離が所望のように変化するために構成要素２２０を通る波によりカバーされるようにしている。

制御信号Ｖ_TUNEは、抵抗やコイルのような電気部品を介して伝導体に印加されるのがふさわしい。これは、信号に対して高インピーダンスを提供するが、同時にＤＣや低周波数のバイアス電圧は通過させるためである。

述べることができる本発明のいくつかの利点は次の通りである。

・本発明の回路は受動的であるため、入力信号と干渉することはなく、従って、変調入力信号の使用の可能性も提供する。

・受動回路なので、電力を消費しない。

・本発明の回路は広いチューニング範囲を提供する。

・本発明の回路により備えられる位相遅延は、多かれ少なかれ任意に選択可能であり、連続的な範囲にわたり変更可能である。

公知の遅延ロックループを模式的に示すブロック図である。 本発明に従う遅延ロックループの背後にある原理を模式的に示す図である。 本発明の遅延部品のより詳細な構成を示す図である。

Claims (5)

1. 遅延させられる信号のための入力手段（２１０）を有し、前記入力手段には前記入力信号を第１と第２の分岐へとスプリットする手段を有し、前記第１の分岐における信号は前記信号を遅延させる部品（２２０）に接続され、前記第２の分岐における信号は前記第１の分岐における前記遅延部品による遅延に対する遅延のない基準として用いられる遅延ロックループ回路（２００）であって、
   前記遅延部品（２２０）は、受動調整可能遅延ラインであり、
   前記回路には前記調整可能遅延ラインのための調整手段（２３０）を有し、
   前記調整手段は前記基準信号による影響が及び、
   前記第１の分岐には選択された位相遅延がある遅延信号を出力する出力手段を有していることを特徴とする回路。
2. 前記遅延部品（２２０）は、連続的に調整可能であることを特徴とする請求項１に記載の回路。
3. 前記遅延部品（２２０）は、受動部品であることを特徴とする請求項１又は２に記載の回路。
4. 前記遅延部品（２２０）は、調整可能な強誘電性の遅延ラインであることを特徴とする請求項１乃至３のいずれかに記載の回路。
5. 前記第２の分岐は、位相検出器（２５０）を有し、
   前記位相検出器により、前記第２の分岐の前記遅延のない信号は、前記遅延部品による遅延が知られる前記第１の分岐における地点において、前記第１の分岐における前記遅延信号と比較され、
   前記位相検出器（２５０）からの出力信号は、前記第１の分岐の前記遅延部品のための前記調整手段のための制御信号として用いられることを特徴とする請求項１乃至４のいずれかに記載の回路。
   

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