JP2007516651A - トランスを介した全二重通信の方法および装置 - Google Patents

Abstract

パルストランスなどの絶縁バリアを介したデジタル信号の双方向同時通信が提示される。バリアのプライマリ側では、電圧ドライバが、電流領域と電圧領域の両方でＤＣバランスがとれるよう符号化されたデジタル送信データストリームをバリアの反対側へ送る。セカンダリ側では、インピーダンススイッチ回路がデジタル受信データストリームに合わせて、電圧ドライバの負荷インピーダンスを調整する。負荷インピーダンスの調整は、電圧ドライバから発生した電流をサンプリングしてデジタル受信データを抽出することにより、プライマリ側で検出される。電圧ドライバは、ドライバが発生させている電流が主にセカンダリ側の負荷インピーダンスに頼っている時間上の予測ポイントにおいてサンプリングすることができる。他の方法として、既知の送信データにより発生した電流から絶縁バリアの磁化インダクタンス電流を差し引いてもよい。

Description

１．発明の属する技術分野
本発明は電気通信の分野に関するものである。具体的には、本発明はトランスを介した通信に関するものである。

２．背景
一般的に、ある回路の一部分における電圧が別の部分の電圧から隔離されていることが望ましい場合、絶縁バリアが使用される。たとえば、比較的に高い電圧や有害な電圧が比較的低い電圧あるいは電圧に敏感な回路に接触するのを避ける場合である。このような用途の例には、電話、医療、工業やこれらに類似した用途が含まれる。

電話用途の例では、絶縁バリアを通信回路と電話回線の間に設置して、通信回路を電話回線の高電圧から保護する必要がある。しかし、有害な電圧が絶縁バリアの片側から反対側へ渡るのを防ぐことが望ましいのと同時に、バリアの両側にある回路間の信号通信を円滑にすることも望まれる。電話用途における絶縁に関する要件は、一般的に行政によって義務付けられている。（例、ＦＣＣ米連邦通信委員会規則第６８項）

トランスは絶縁バリアの要素として使用される電気装置の種類の一つである。しかし、先行技術におけるトランスを介したデジタル通信は、一般的に双方向の通信に対するパルストランス、あるいは、パルストランスの時分割多重化（すなわち、半二重通信）が必要とされる。先行技術によっては、単一のトランスを介した全二重デジタル通信を行うことは不可能である。

実際には、先行技術においては、単一の絶縁バリアの要素を介した双方向通信を可能とするほとんどの方式が、通信方向を制御するための「信号手」を必要とする。たとえば、通信が絶縁バリアのライン側からホスト側へ発信される場合、送信側（ライン）ドライバへ送信するよう信号が送られ、同時に受信側（ホスト）ドライバへは非アクティブかつ高インピーダンスの状態に入るよう信号が送られる。ホスト側からライン側への通信では、ライン側ドライバが非アクティブ状態となる。

この方式での半二重通信は、各方向の通信が単一方向の信号チャネルを使用するのに順番を待つ必要があるため、通信の帯域幅が狭くなる。しかし、双方向通信を実現するために複数のトランスを使用すると、費用が高くなり、多くの場所をとる。単一のトランスを介して信号の双方向同時通信を提供するシステムがより望ましく、有益であるといえる。

本発明は、トランスを介した全二重通信の方法と装置を提供するものである。実施態様において、第１の側（例、プライマリ）からトランスを介して第１の通信信号（以後「送信データ」と記述）を送出して第１の方向で通信を行い、第２の通信信号（以後「受信データ」と記述）に応じて第２の側（例、セカンダリ）における負荷インピーダンスを調整して逆方向で通信を行うことにより、トランスを介した双方向通信を達成する。

本発明の実施態様において、送信データのデジタルビットストリームを符号化することにより、電流と電圧の両特性のＤＣバランシング（以後「ダブルバランシング」とも記述）がなされる。送出された信号に対するダブルバランス型の符号化方式により、システムは、送信データ信号ドライバ（例、低インピーダンス電圧ドライバ）から発生された電流が、（強力な磁化インダクタンス電流成分がある場合とは反対に）主に調整後の負荷インピーダンスによって決定される時間上の予測ポイントを示す。電流センサーは、これらの時間上の予測ポイントにおいて発生した電流をサンプリングしてインピーダンス調整を検出し、よってバリアの反対側からの受信データを回復する。

別の実施態様においては、データ送信中の磁化インダクタンス電流を既知の送信データに基づいて予測することで、磁化インダクタンス電流をキャンセルすることができる。受信データは、残存するソース電流から負荷インピーダンス調整を検出することにより回復される。従って、全二重データ送信を達成する。

ＤＣバランスの電圧領域と電流領域の２つのレベルに対する送信データの符号化は、ＤＣバランス型の符号化技術、あるいは技術の組み合わせにより、可能となる。この２つのレベルのバランシングは、各ステージ（連続または非連続）で実施されるか、あるいは単一のマルチレベルバランス型の符号化プロセスで実施される。本発明の実施態様において、ＤＣバランスのとれた３ビットの４ビット化ブロックエンコーダに続いてマンチェスタ符号化を使用することにより、適正なバランス信号を生成する。適正な符号化方式の選択は、ドループ時間に対する最悪の場合のコードスペーシング、および信号帯域幅により検討される。

本発明の利点は、トランスのプライマリ側における設計複雑性の集中により、セカンダリ側（通常フローティング）回路が簡易設計で済み、電力要件が最小となることである。たとえば、セカンダリ側のインピーダンススイッチ回路は、微小な電力を使用する簡易なスイッチで構成することができる。さらに、（半二重の切り替え要件とは反対に）連続時間のデータ回復を維持することが可能なため、バリアの両側のコンポーネントは常に同期することとなり、システムタイミングは簡易化される。

発明を実施するため最良の形態

変圧器を介した全二重デジタル通信の方法および装置について説明する。以下の記述において、本発明の実施形態に関するより完全な説明を施すため、多数の事項を詳細に説明する。しかしながら、当業者であれば、これら詳細がなくとも本発明を実施できることは明白である。その他の場合、本発明の明確性を保つため、公知の特徴については詳細説明を行わない。

本発明の実施形態は、たとえば、絶縁バリアに使用されるようなトランスを介した双方向同時通信を提供するものである。絶縁バリアを介した信号通信は、一般的に、電圧を隔離しておくことが望ましい電話、医療、工業や他の用途において有用である。電話用途における絶縁に関する要件は、一般的に行政によって義務付けられている。（例、ＦＣＣ米連邦通信委員会規則第６８項）本説明での論点は電話用途に絞られているが、ここで解説する原理が、トランスを介した通信が望まれる他の用途にも応用できることは、当業者にとって明白である。

実装例：ＤＡＡ実施形態
電話用途において、一般的に通信装置（例、コンピュータ、ファクシミリ機など）は、モデム装置を介してＰＳＴＮ（公衆交換電話網）に接続し、電話回線経由で信号の送受信を行っている。ＤＡＡ回路（データアクセスアレンジメント）は、モデム装置と電話回線の間のインタフェースを、絶縁バリアも含めて提供するものである。ＤＡＡは、「ライン側」（すなわち、電話回線と連結する回路の部分）と、「ホスト側」（すなわち、ホスト装置とより近い関係にある回路の部分で、「モデム側」または「ＤＳＰ側」とも称される）と、ライン側とホスト側を分離する絶縁バリアとによって説明される。絶縁バリアには１つ以上の絶縁要素が含まれ、また１つ以上の絶縁要素形式（トランス、キャパシタ、光カプラなど）が含まれる。

本発明の実施形態は、ＤＡＡ回路における絶縁バリア、あるいは、絶縁バリアの一要素として機能するのに適している。従って、主に以下では、説明のためＤＡＡ回路の関連において、実施形態を論じるものとする。本発明品は、ＤＡＡ回路への使用や、一般的な絶縁バリアのみにも限られないことは、明らかである。

図１は、本発明の実施形態における、ホスト／ＤＳＰをＰＳＴＮに接続するモデムＤＡＡを示すブロック図である。この図において、ＤＡＡ １００は電話網の「ＴＩＰ」と「ＲＩＮＧ」線を経由して、ホストコンピュータ１５０をＰＳＴＮ １６０に接続している。ＤＡＡ １００は、ホスト側インタフェースコンポーネント（ＨＩＣ） １０４と、絶縁バリア １０６と、ライン側インタフェースコンポーネント（ＬＩＣ） １０８と、外部回路１１０とを含んでいる。ＨＩＣ １０４は、ホスト１５０と共に機能するＤＡＡの、インタフェースである。ホスト１５０の例には、ＤＳＰ、パーソナルコンピュータ、またはそれに類似した装置が含まれる。

外部回路１１０は、ＤＡＡがＰＳＴＮ １６０と接続するための回路を提供する。通常、ＰＳＴＮ信号の性質はアナログである。ＰＳＴＮからのアナログ情報は、絶縁バリア １０６を介してＨＩＣ １０４へ送信される前に、ＬＩＣ １０８でデジタル情報に変換される。実施形態において、絶縁バリア１０６はパルストランスである。

電話用途において、電話回線上のアナログ音声帯域信号（例、３００ＨＺ〜３．６ＫＨｚ）は、ＬＩＣ １０８で適切な変調／復調技術（例、８ｋＨｚのサンプリング率に対し１．５３６Ｍｂｐｓのレート）を使用して、デジタルデータに変換される。生成されたデジタルデータは、ステータスと他の情報により時分割多重化され、デジタルデータのビットレート（例、２．０４８Ｍｂｐｓ）よりも高い、効果的な転送速度において、絶縁バリア１０６のトランスを介して送られる。続いてＨＩＣ １０４は、受信されたビットストリームを逆多重化し、たとえば、これを音声帯域信号、ステータスや他の情報といった、複数の要素にする。ＨＩＣ １０４は、音声帯域信号をデジタル方式でフィルタリングし、音声帯域信号をデシメート（あるいは復調）して元の音声帯域情報を抽出し、抽出したデジタル音声帯域データ（例、１６ビットサンプル）をホスト１５０に送信する。

逆の方向（すなわち、ホスト１５０からＰＳＴＮ １６０への送信）では、ＨＩＣ １０４は、ＰＳＴＮ １６０へ送信するデジタル情報をホスト１５０から受信する。ＨＩＣ １０４は、ホスト１５０からのデジタル情報を、デジタルデータストリームあるいは他の形式（例、１６ｋＨｚの８ビットデータ）で受信し、適切な速度のビットストリーム（例、１．５３６Ｍｂｐｓ）に対する適切な変調技術を使用して、情報をシリアライズする。本発明の実施形態において、バリア１０６のトランスを介して送出される信号内において、ＤＣバランスのとれた電流特性と電圧特性を維持するための符号化方式を使用し、これにより、バリアを介する実データ転送速度を、たとえば２．０４８Ｍｂｐｓの、最高転送速度まで上昇させる。その後、デジタルビットストリームがＬＩＣ １０８により受信される。

本発明の実施形態において、絶縁バリア１０６を介した通信は全二重で実施される。バリアを介して通信されるデータに加え、制御、クロック、電力、ステータス、その他の情報も、バリアを介して送信される。たとえば、ＬＩＣ １０８でＨＩＣクロックを再構築するために必要な情報は、ＨＩＣ １０４からバリアを介して送信されるビットストリームに組み込まれる。

実施形態において、ＨＩＣ １０４は電話回線の接続状態が「オンフック」であるときに、ＬＩＣ １０８に電源を供給する。しかし、電話回線接続が「オフフック」に変わった後、電話回線から電力が得られる場合、ＬＩＣ １０８は完全にラインから給電され、ＰＳＴＮの「高電圧」側にフロートする。他の実施形態では、電源が常にバリアを介して送られ、回線からの電力を必要としない「４線式専用回線」方式をサポートしている。

実施形態において、シリアルデータポートは、ＨＩＣ １０４ からホスト１５０に対する「受信」データとステータス情報の送信、またホスト１５０からＨＩＣ １０４に対する「送信」データと制御情報の送信を行う目的で、装備される。

説明の整合性を保つため、以下の説明において、トランス１０６のプライマリ側はＨＩＣ １０４に接続されており、トランス１０６のセカンダリ側はＬＩＣ １０８に接続されているものとする。当業者には、これ以外の配置もまた可能であることは明白である。加えて、ＨＩＣドライバによりプライマリに送出されるデータと制御ビットを「順方向」と記述する。クロッキングと電力もまた順方向において供給されるものとする。バリア１０６を介してＨＩＣ １０４が受信するデータは、「逆方向」と記述する。

パルストランス１０６は、たとえば、１：１（プライマリ：セカンダリ）の巻線比を持つ。しかし、変圧比は本明細書記述内容のみに限定されるものでないということは、当業者に明白である。

パルストランスは、他の絶縁要素と比べて有用である。たとえば、キャパシタと比較した絶縁要素としてのパルストランスの有用性には、低費用の部品表（ＢＯＭ）、構成項目数のより少ないＢＯＭ、優れた同相雑音除去が含まれる。加えて、電話回線の接続状態が「オンフック」であるときに、トランスを介した送電を最小限の電力損失で容易に行うことができる。（例、ＨＩＣ １０４からＬＩＣ １０８への給電）

図２は、本発明の実施形態における、ホスト側インタフェースコンポーネント１０４の具体例のブロック図である。図示した実施形態において、ＨＩＣ １０４は、たとえば、モデムアナログフロントエンド（ＭＡＦＥ）２１０と、送受信フィルタ（ＴＲＦ）２２０と、モデム側バリアインタフェース回路（ＭＳＢＩ）２３０と、モデム側バリアインタフェース有限状態機械（ＭＳＦＳＭ）２５０と、クロック生成回路（ＣＬＫＧＥＮ）２４０とを含む。

ＭＡＦＥインタフェース２１０は、接続する大半のＤＳＰあるいはそれに類似した処理ユニットをサポートするよう設定可能な、双方向データポートを提供する。ＭＡＦＥ ２１０のは、たとえば、設定可能なシリアルデータポートあるいはパラレルデータポートである。ＭＡＦＥ ２１０は、ホスト１５０とＤＡＡ １００の間のインタフェースとなる。本図においては、代表的なインタフェース信号のみが表記されている。たとえば、ＭＡＦＥ ２１０が設定可能なシリアルデータポートである実施形態において、外部通信回線は、７ビット汎用Ｉ／Ｏ（ＧＰＩＯ）インタフェースと、フレーム同期ビット（ＦＳＢ）と、遅延ＦＳＢ（ＦＳＢＤ）と、シリアルインタフェースクロック（ＳＣＬＫ）と、シリアルデータ入力（ＳＤＩ）と、シリアルデータ出力（ＳＤＯ）と、フレーム形式（Ｔｙｐｅ）インジケータと、マスタ／スレイブ制御ビット（Ｍ／ＳＢ）と、ＲＩＮＧ検出／割り込みビット（ＩＮＴＢ／ＲＧＤＴＢ）で構成される信号群２０１とを含む。信号群２０１は、ＤＡＡ装置の外部ピンに構成される。

信号ＴＸＤ ２０３とＲＸＤ ２０４は、所定幅（例、１６ビット幅）の内部信号として構成される。この図において、ＴＸＤ ２０３は、補間フィルタ／ＤＳＤＭ（デジタルシグマ−デルタ変調器）モジュール２２１への入力、ＲＸＤ ２０４はＳｉｎｃ＾３／デシメーションモジュール２２２からの出力である。加えて、補間フィルタ／ＤＳＤＭ ２２１とＳｉｎｃ＾３／デシメーションモジュール２２２に対するクロック信号ＴＲＦＣＬＫ ２０５は、ＭＡＦＥ ２１０内において、ＣＬＫＧＥＮ ２４０で生成されたシステムクロック（ＳｙｓＣｌｋ ２０６）から導かれる。

補間フィルタ／ＤＳＤＭ ２２１は、ＭＡＦＥ ２１０からデジタルデータＴＸＤ ２０３を受信し、必要に応じてデジタルデータを補間フィルタ、かつ／または、オーバーサンプリング量子化器（例、デジタルシグマ−デルタ変調器）に通して処理し、バリアを越える通信のためにＭＳＢＩ ２３０に連結する送信ビットストリーム（ＴＢＳ）２２５を生成する。シグマ−デルタ変調器（あるいはデルタ−シグマ変調器とも呼ばれる）が、１ビットデータストリームを生成することが可能な方式の１つに過ぎないことは、当業者に明白である。本発明は、１ビットデータストリームの生成に用いられる機構に関して、一切の制約を受けない。

１つ以上の実施形態において、トランスミッタは、ＳＤＩインタフェースからたとえば、８ｋＨｚなどの一定レートで１６ビットデータを取り込む送信補間フィルタ（ＴＩＦ）（例、４８タップフィルタ）を始点とする。ＴＩＦは、データを要求されるレート（例、１６ｋＨｚ）に合わせてサンプリング（例、補間）し、元のＴＸＤ ２０３データストリームに存在する複数の入力レートにおいてデータイメージを排除し、１６ビットデータストリームをデジタルシグマ−デルタ変調器に出力する。ＴＸＤ ２０３入力データおよびＴＩＦ処理の出力は、１つ以上の実施形態において、たとえば、２の補数である。

ＴＩＦのサンプリング特性は、帯域内信号に影響を及ぼす追加のフィルタ応答をもたらす。適切なＴＩＦの応答はｓｉｎ（ｘ）／ｘで現され、次のように記すことができる。

20*log [(sin(PI*f/fs))/(PI*f/fs)]

ここで、ｆは入力信号の周波数（例、８ｋＨｚ）、ｆｓはサンプリング周波数（例、１６ｋＨｚ）である。

デジタルシグマ−デルタ変調器（ＤＳＤＭ）は、１６ビットの２の補数から成る送信補間フィルタの出力を入力として受け、ＬＩＣ １０８に対するバリアを介した通信の前に、制御データによる時間多重化およびダブルバランス型の符号化を行う、ＭＳＢＩ ２３０に渡すためのビットストリームを生成する。

受信方向において、符号化されたデータは、複号およびデータとステータスへの分離のために、バリアを介してＬＩＣ １０８からＭＳＢＩ ２３０へ転送される（すなわち、インピーダンス調整を使用する）。データ群（ＲＢＳ ２２６）は、１つ以上のデジタルフィルタ（例、Ｓｉｎｃ＾３フィルタ）に与えられる。各Ｓｉｎｃ＾３フィルタは、［ｓｉｎ（ｘ）／ｘ］３ の周波数応答を持つ。Ｓｉｎｃ＾３フィルタは、要求される出力レート（例、１６ｋＨｚ）において利用可能なサンプルを用意する目的で、同期される。実施形態において、Ｓｉｎｃ＾３フィルタの出力は、入力信号の振幅を表す１７ビットの２の補数である。Ｓｉｎｃ＾３フィルタは、保持作用（すなわち、サンプル周期ごとの間隔）の効果により、通過域におけるドループを取り込み、これは後にデシメーションフィルタなどのＦＩＲ（有限インパルス応答）フィルタによって補正される。

実施形態において、Ｓｉｎｃ＾３フィルタの出力は、別のデジタルＦＩＲフィルタへ入力され、Ｓｉｎｃ＾３フィルタの出力に対して通過域振幅補正を行うとともに、特定周波数（例、４ｋＨｚ）を超えるノイズを排除する。このフィルタの出力は、要求されるレート（例、８ｋＨｚ）における１６ビットの２の補数サンプルとなる最終的な出力データＲＸＤ ２０４を用意する目的で、デシメートされる。そしてＲＸＤ ２０４は、後続の処理とホスト１５０に対する送信のため、ＭＡＦＥ ２１０に送信される。

ＭＳＢＩ ２３０は、ＬＩＣ １０８との通信用に、ＨＩＣと絶縁バリアのインタフェースとして機能する。他の機能に加え、ＭＳＢＩ ２３０は、ＴＢＳ ２２５と制御信号（ＣＴＬ）の適切な符号化および符号化された信号のバリアを介した転送と、ＬＩＣ １０８から得られるＲＢＳ ２２６およびステータス情報（ＳＴＡ）の適切な複号化と、ＬＩＣ １０８からのＲＩＮＧ粗検出の存在感知およびモデム側バリアインタフェース有限状態機械（ＭＳＦＳＭ）２５０への通知と、必要時にＬＩＣ １０８へ給電するための適正な振幅パルス生成とを行うことにより、バリアを介する必要な信号伝達のすべてを取り扱う。ＭＳＦＳＭ ２５０は、ＭＳＢＩ ２３０の機能を制御し、ＬＩＣ １０８にバリアを介して送信される制御信号ＣＴＬを生成する、状態機械である。

再び図１を参照すると、本発明の実施形態における電話回線側は、ＬＩＣ １０８と、外部回路１１０とを含んでいる。ＬＩＣ １０８と外部回路１１０の機能はさらに、図９に示されている。図示の通り、ＬＩＣ １０８は、ブロック９００に囲まれた回路で構成される。バリアトランスを除くすべての他の回路は、本発明の実施形態において、外部回路１１０の一部となる。

ＬＩＣ １０８は、ライン側バリアインタフェース（ＬＳＢＩ） ９０２と、クロック再生回路（ＣＬＫ ＲＥＣ） ９０４と、ライン側有限状態機械（ＬＳＦＳＭ） ９０６と、アナログ−デジタル変換ブロック（ＡＤＣ＋ＦＩＬＴ） ９０８と、デジタル−アナログ変換ブロック（ＤＡＣ＋ＴＬＰＦ） ９１０と、ＡＣインピーダンス整合フィルタ（ＩＰＭＦ） ９１２と、ＡＣ終端フィルタ（ＡＣＧＭ） ９１４と、電圧レギュレータ９１６と、アンチエイリアスフィルタ（ＡＡＦ） ９１８と、送信ドライバ ９２０と、ＤＣ終端フィルタ（ＤＣＧＭ） ９２２と、補助Ａ／Ｄ ９２４と、マルチプレクサ９２６と、ＲＩＮＧ増幅器９２８とを含んでいる。

実施形態において、電話回線（ＴＩＰとＲＩＮＧ）からのアナログ信号は、整流器９３０を通して調整され、極性問題を解消する。整流器９３０は、パッシブ型あるいはアクティブ型である。整流器 ９３０がアクティブ型である実施形態において、その機能はブロック ９００に内含され、アクティブコンポーネントへの電力は、たとえば、ＨＩＣ １０４からバリアを介して供給される。整流器 ９３０のこの他の設定もまた可能である。

整流器９３０の正極は、ブロック９００のＲｘｐ入力を通って、ＡＡＦ ９１８の正極にＡＣ結合される。図示の通り、ＡＡＦ ９１８は１つ以上のフィルタと増幅器で構成される。ＡＡＦ ９１８フィルタは、アクティブ型、パッシブ型、あるいはその両方の組み合わせである。ＡＡＦ ９１８の負極Ｒｘｎは、送信キャンセル用差動送信ドライバ９２０の負出力ＴＸＮとＡＣ結合される。

ＡＡＦ ９１８は、受信信号Ｒｘｐを送信信号ＴＸＮの一部と合算し、受信パスにおける送信信号成分を減少させる。これは、ＡＡＦ ９１８の負極と結合したブロック９００のＲｘｎ入力ピンに送信信号を与える事により達成される。通常、ある程度のトランスハイブリッドロス（ＴＨＬ）が予想される（例、１０ｄＢ）。また、キャンセルの範囲は、一般的に、装置の回線に対するＡＣインピーダンス整合によって異なる。

ＡＡＦ ９１８のアナログ出力は、ＡＤＣ＋ＦＩＬＴ ９０８に連結され、受信ビットストリームＲＢＳに変換される。ＡＤＣ＋ＦＩＬＴ ９０８において、アナログ入力信号は、たとえば、ドイツの課金トーンを減衰するローパスのノッチフィルタのように、特別な要件を満たす目的で、追加的にフィルタリングされる。フィルタリングの後、信号は必要に応じて、たとえばデルタ−シグマ変調器などのアナログ−デジタル変換機によりデジタル化され、受信ビットストリームＲＢＳが生成される。その結果の高周波数１ビットデータストリーム（ＲＢＳ）は、符号化および最終的なＨＩＣ １０４に対するバリアを介した通信のため、ＬＳＢＩ ９０２に送信される。

ＤＣＧＭ ９２２は、電話回線からの入力電圧（ＤＣＩ）と、ＤＣループ電流感知（ＤＣＥ）をモニタリングすることにより、必要とされるＤＣ終端ＤＣＢを設ける。

送信側において、ＬＳＢＩ ９０２がバリアを介して受信した送信ビットストリームは、デジタル−アナログ変換器およびフィルタブロック（ＤＡＣ＋ＴＰＬＦ） ９１０を通して処理され、アナログ送信信号Ｔｘが生成される。ＡＡＦ ９１８からの受信信号（例、Ｒｘ）は、送信信号と合算された後、ＡＣインピーダンス整合フィルタ（ＩＰＭＦ） ９１２に連結される。適正なＡＣ終端はＡＣＧＭ ９１４により設けられる。ＡＣＧＭ ９１４は、ＡＣ電流ＡＣＳと、インピーダンス整合フィルタＩＰＭＦ ９１２のＡＣ出力をモニタリングすることにより、ＡＣ終端を設ける。ＡＣＧＭ ９１４回路は、相互コンダクタンス増幅器として回線を駆動する。回路の入力信号は、外部抵抗（例、４００Ω）を介して印加することにより、電流に変換される。

１つ以上のの実施形態において、ＤＣフィルタリングの後、アナログ−デジタル補助変換機Ａｕｘ Ａ／Ｄ ９２４が、電話回線からのＴＩＰ端子とＲＩＮＧ端子をブロック９００のＲＮＧ＋とＲＮＧ−入力端子に連結することにより、ＲＩＮＧ粗検出に使用される。ＴＩＰ入力とＲＩＮＧ入力は、増幅器９２８に対する差分入力として連結された後、Ａｕｘ Ａ／Ｄ ９２４における変換のため、回線感知信号ＤＣＩおよびＤＣＥと共に多重化される。

その後Ａｕｘ Ａ／Ｄ ９２４の出力は、ブロック９００の状態制御のため、ライン側有限状態機械（ＬＳＦＳＭ） ９０６と連結される。

実施形態において、ＬＩＣ １０８は継続的に補助Ａ／Ｄ ９２４を通して回線をモニタリングし、変換された生データを、バリアを介してＨＩＣ １０４に送信する。その後ＨＩＣ １０４は、ＤＡＡ装置の制御に関する適切な決定をそのデータから解釈する。たとえば、発信者番号、回線使用、Ｐａｒａｌｌｅｌ Ｐｉｃｋ−ｕｐ、極性反転などが、回線感知信号ＤＣＩとＤＣＥから通知される。

トランスを介した全二重方式の信号伝達
ＭＳＢＩ ２３０およびＬＳＢＩ ９０２の機能を理解するために、本発明の実施形態における、絶縁バリアを介した双方向かつ同時のデータ転送（例、全二重）の全体的概念を論じる必要がある。

図３Ａと図３Ｂは、パルストランスを介した双方向データ転送に関連する基本的概念を示すものである。図３Ａは、本発明の実施形態における、トランスの駆動方式の図である。図３Ｂは、電圧信号がＶｉｎを介して送出された場合の、トランスの電圧と電流の値であるＶｉｎ、Ｖｏｕｔ、Ｉｉｎ、Ｉｏｕｔを示している。この図において、ＰＲＰとＰＲＭは、パルス変圧器のプライマリ側にある正極と負極をそれぞれ表している。同様に、ＳＣＰとＳＣＭは、パルス変圧器のセカンダリ側にある正極と負極をそれぞれ表している。

稼動時に、送信データは、入力電圧Ｖｉｎとしてトランスのプライマリ側を流れる。巻線比を１：１と仮定すると、相互インダクタンスにより、入力電圧はセカンダリの出力端子を介して、Ｖｏｕｔとして発生する。その結果、出力電流Ｉｏｕｔは負荷抵抗Ｒ１（例、１ｋΩ）を流れる。トランス中の磁束は即座に変化しないため、入力電流Ｉｉｎはプライマリ側に同時に流入する。

ＲＸＤにより制御されるスイッチを入れ、（図３Ｂで「Ｒｘｄ＝１」と示される波形部分を参照）、その結果、抵抗Ｒ２が抵抗Ｒ１と並列に配置されることにより、負荷インピーダンスは、並列にある２つの抵抗の等価インピーダンスに変化する。たとえば、Ｒ１、Ｒ２がそれぞれ１ｋΩである場合、等価インピーダンスは０．５Ωである。ＩｏｕｔとＩｉｎの成分は、負荷とインピーダンス変化に伴う変化によって異なる。たとえば、Ｒ１のみを負荷インピーダンスとする負荷電流が０．５ミリアンペアである場合、Ｒ２がスイッチ接続されたときの負荷電流は、２倍の１．０ミリアンペアとなる（すなわち、Ｒ１＝Ｒ２＝１ｋΩ）。ゆえに、Ｉｉｎを介して負荷電流を感知することにより（すなわち、スイッチ制御より）、本発明の実施形態は、プライマリ側のインピーダンス変化を検出し、その変化要因である受信データ（ＲＸＤ）を抽出することができる。

スイッチ作動により消散する電力を除き、信号転送におけるすべての電力は、プライマリ側から給電される。

稼動時に、Ｉｉｎは、負荷電流に加えて、磁化インダクタンス成分に影響される。インピーダンス調整を正確に検出するため、負荷によるＩｉｎ成分は、Ｉｉｎの磁化インダクタンス電流から分離される。本発明の実施形態は、ダブルＤＣバランス型、すなわち、電流と電圧の両方についてバランスのとれた、送信データ符号化方式を適用することにより、負荷電流を磁化電流から分離する。ダブルバランシングは、既知の送信データから予測可能な磁化インダクタンス電流の動作を誘発する。

図４は、ダブルバランスのとれていない送信データストリームと、それに対応した磁化電流の不良動作の例を示している。この例において、送信データＴＸＤ ４１０は、トランスを介して送出される符号化データ４２０を得るために、マンチェスタ方式で符号化されている（シングルバランス）。その結果、磁化電流４３０が生成される。この図において、磁化電流４３０はデータパターンに依存したＤＣシフトに影響され、その結果、磁化電流の動作は予測しがたいものとなる。これは、磁化電流からの負荷電流の分離プロセスを困難にする。

予測不能な磁化電流の問題を解決するために、データ符号化により、送信信号のダブルＤＣバランシングを確実にする。ダブルＤＣバランシングは、送信信号が電流と電圧の両方で平衡していることを必要とする。これは、たとえば、複数のシングルバランス型符号化プロセスを送信データに（連続でまたは非連続で）適用することにより、達成される。たとえば、送信信号に対してマンチェスタ符号化（すなわち、１ビット／２ビット）を２度実施すると、ダブルバランスのとれたデータストリームが得られる。別の実施形態においては、電流特性と電圧特性の両方のＤＣバランシングを行う、単一の符号化プロセスを使用することができる。

特定の符号化方式の選択には、ブロックでバランスを取るその符号の、送信帯域幅、回路の複雑性、符号化された信号の減衰時間に対する影響を考慮する。たとえば、２つのマンチェスタエンコーダ（１ビットの２ビット符号化）を連続して使用すると、元の送信帯域幅の４倍を使用する結果となる。一方、７ビット／８ビットエンコーダを使用すると、結果として回路は不必要に複雑なものとなる。本発明の１つ以上の実施形態において、ＤＣバランスのとれた３ビット／４ビットエンコーダをマンチェスタエンコーダと連続して使用し、使用帯域幅の拡大と回路の複雑化を抑え、予測可能な磁化電流を得る。

図５は、本発明の実施形態における、ＴＸＤ ４１０が３ビットの４ビット符号化を介して処理された後の、磁化電流の動作を示す図である。この図において、表５１０はＤＣバランスのとれた３ビットの４ビット符号化方式を示し、波形５２０はその結果の磁化電流を示している。表５１０の示す通り、４ビットデータ方式では、ＤＣバランスのとれたコードワードは“００１１”、“０１０１”、“０１１０”、“１００１”、“１０１０”、“１１００”の、６つのみである。ゆえに、本発明の実施形態における、３ビットの４ビット符号化方式では、バランスのとれたこれら６つのコードワードは、入力３ビットの１（“００１”）から６（“１１０”）までに割り当てられ、残る２つの入力ワード、０（“０００”）と７（“１１１”）は、バランスのとれていない２つの４ビットワード、たとえば、“０００”は“００１０”と“１１０１”、“１１１”は“０１００”と“１０１１”に交互に符号化され、平均してＤＣバランスをとる。

波形５２０の示す通り、送信データの各３ビットグループ（４１１、４１２、４１３、４１４、４１５、４１６、４１７）をＤＣバランスのとれた４ビットに符号化すると、バランスのとれた、予測可能な磁化電流５２０が得られる。よって、ＭＳＢＩ ２３０の機能により、ＤＣバランスのとれたトランス駆動の電流が得られる。

再びＤＡＡ回路例のＭＳＢＩ ２３０について、図６は、本発明の実施形態における、モデム側バリアインタフェースを示している。図示の通り、ＭＳＢＩ ２３０は、制御エンコーダブロック６０２と、シリアルの３ビット化パラレルエンコーダブロック６０４と、３ビット／４ビットエンコーダブロック６０６と、マルチプレクサ６０８と、シリアライザ６１０と、ステータスレジスタ６１２と、デマルチプレクサ６１４と、マンチェスタエンコーダ６１６と、受信検出器６１８と、誤差積分器６２０と、電流発生器６２２と、電流ドライバ６２４と、電圧ドライバ６２６とを含んでいる。

この例において、シリアル送信ビットストリームＴＢＳは、最初に、シリアルの３ビットパラレル化ブロック６０４で３ビットのグループに振り分けられ、次に、トランスドライブの電流と電圧のバランスを維持するために、３ビットの４ビット化エンコーダブロック６０６で符号化される。送信データ速度は符号化により上昇し、たとえば、送信ビットストリームＴＢＳのデータ速度が１．５３６Ｍｂｐｓであると仮定すると、バリアを介したデータ速度は、３ビットから４ビットへの変換およびマンチェスタ符号化の後、１．５３６Ｍｂｐｓ × ４／３ × ２＝４．０９６Ｍｂｐｓである。

実施形態において制御データにより調整された電力信号である合成信号ＣＴＬは、送信ビットストリームと共に時分割多重化され、バリアを介してＨＩＣ １０４からＬＩＣ １０８に送信される。制御データの転送が必要な場合、制御データビット（すなわち、ＣＴＬ）は、ブロック６０２で、“０”は“ｘｘ０１０１ｘｘ”に、“１”は“ｘｘ１０１０ｘｘ”に、それぞれ符号化される。得られた符号化ＣＴＬデータとＴＢＳデータは、マルチプレクサ６０８で時分割多重化された後、ブロック６１６においてマンチェスタ方式で符号化されて送信データＴＸＤが生成され、該送信データＴＸＤは電圧ドライバ６２６によりバリアを介して送出される。

図７は、本発明の実施形態における、制御とデータの符号化を示す図である。図示の通り、データ７０１は送信されるデータ、データ７０２は制御値“０”、データ７０３は送信されるデータ、データ７０４は制御値“１”を示している。実施形態において、制御データの１ビットとＴＢＳの６ビットはバリアを介して交代で転送されるため、制御データの有効転送速度は、送信ビットストリーム速度の１２分の１である（すなわち、ビットレートに６分の１、マンチェスタ符号化に２分の１。例、１．５３６Ｍｂｐｓ／６／２＝１２８Ｋｂｐｓ）。

再度図６を参照すると、受信データＲＸＤは、トランス電流Ｉｔｏｔａｌを磁化電流Ｉｈａｔと負荷電流Ｉｔｅｒｍとに分離することにより、複号化される。回路要素６１８、６２０、６２２、６２４で構成される電流フィードバックの経路は、ＩｘｉｄがＩｈａｔに等しくなるよう強制することにより、磁化インダクタンス電流Ｉｈａｔをキャンセルする作用を持ち、これにより受信データはＩｘｖｄから検出され、抽出される（例、Ｉｘｉｄ＝Ｉｈａｔであれば、Ｉｘｖｄ＝Ｉｔｅｒｍ）。

図示の通り、受信検出器６１８は、受信データを複号化し、ループ誤差を生成する。受信検出器は、たとえば、負荷電流処理回路としきい値検出器とを含んでいる。よって、負荷電流が既知のしきい値よりも低い場合、受信データは“０”（ゼロ）であり、それ以外の場合は“１”である。しきい値検出器の適正な稼動には、各サンプル時間における信号の減衰を防ぐために、電圧ドライバソースインピーダンスに対する磁化インダクタンスの比率（例、時定数）が、ビット時間を大幅に上回ることが必要とされる。

送信データ（マンチェスタ符号）の波形例と、それに対応する電流Ｉｈａｔ、Ｉｔｅｒｍ、Ｉｔｏｔａｌは、図８に示されている。ループ誤差は、図８においてＶ１ ８０１、Ｖ２ ８０２、Ｖ１ ８０３、Ｖ２ ８０４と記されたタイミングポイントにおいて、ソース電流Ｉｘｖｄをサンプリングし、比較することにより、生成される。

ソース電流Ｉｘｖｄに比例する電圧値は、フィードバックループ（例、ＶＭＲ）を通して得ることができる。実施形態において、誤差信号は、電圧Ｖ２とＶ１の差を計算することにより生成される（すなわち、誤差＝Ｖ２−Ｖ１）。誤差積分器６２０は誤差を積分し、フィードバック経路を通して電圧誤差を０にする。電流発生器６２２が積分された誤差信号から必要な電流を生成し、電流ドライバ６２４（例、高インピーダンスドライバ）が電流Ｉｘｉｄ（例、Ｉｈａｔと等しいＩｘｉｄ）を送出することにより、Ｉｔｏｔａｌからの磁化インダクタンス電流をキャンセルし、実質的にＩｘｖｄにおける負荷電流要素を分離する。

図８について、受信信号ＲＸＤは、ビット時間のどの時点でも電流Ｉｘｖｄを（感知電圧ＶＭＲを介して）サンプリングし、感知された値のしきい値に対する規模を比較することにより、複号化される。しきい値は、たとえば、２つのインピーダンス値に対応する２つの感知レベルの平均から導かれる。別の実施形態において、しきい値はプリセットされる。

別の実施形態では、フィードバック要素６２０、６２２、６２４が回路から省かれ、磁化インダクタンス電流がキャンセルされずに残る。この実施形態において、磁化インダクタンス電流が０（ゼロ）に近い適当な区間において、磁化インダクタンス電流の予測可能な性質を利用してソース入力電流の合計Ｉｔｏｔａｌのサンプリングを行い、これにより負荷電流は支配的になることができる。たとえば、送信データのマンチェスタ符号化によって、磁化インダクタンス電流は、連続したビット時間の遷移に近い時点で、０（ゼロ）に近い。したがって受信データＲＸＤは、図８におけるサンプルポイント８１１、８１２に代表される、ビット時間の終了時か、それに近い時点、あるいは、ビット時間の開始時か、それに近い時点において、電圧ＶＭＲをサンプリングすることにより、検出される。

複号化の後、受信信号ＲＸＤは、デマルチプレクサ６１４においてデータとステータス情報に分離（例、多重化）される。データ分は６ビットで構成され、続いてシリアライザ６１０のブロックにおいて受信ビットストリームＲＢＳにシリアライズされる。加えて、ステータスビットは、連続的にステータスレジスタ６１２に書き込まれ、８ビット幅のステータスワードＳＴＡを作成する。

図１０は、本発明の実施形態における、ライン側絶縁バリアインタフェース（ＬＳＢＩ） ９０２を示す機能図である。図示の通り、ＬＳＢＩ ９０２は、整流器１００２と、バリア検出１００４と、エンコーダ／デコーダ（ＥＮＤＥＣ） １００６と、モード検出１００８と、増幅器１０１０とを含んでいる。増幅器１０１０は、送信されたマンチェスタ符号データ（ＭＥＤ）をクロック再生ループに送る。

実施形態において、バリアトランス１０６と、整流器１００２の整流方式は、ＨＩＣ １０４からの３ＶのパルスがＬＩＣ １０８に対して６Ｖパルスに変わるようなものである。６Ｖのパルスは、ダイオードブリッジあるいは他の整流方式（例、アクティブまたはパッシブ）の整流器１００２により、トランス１０６のピンＳＣＰとＳＣＭにおいて整流され、ＬＩＣ １０８に対する正電源電圧ＶＰＳを生成する。実際には、ＨＩＣトランスドライバの有限のインピーダンスやトランスにおける損失、他の寄生要素が原因となり、生成された電圧ＶＰＳは３．０Ｖにより近い。キャパシタ（例、０．１ｕＦ）は、整流電圧の蓄電に使用される。

バリア検出１００４は、トランスの端子ＳＣＰとＳＣＭにおける信号から、生データの検出を実行する。バリア検出１００４はまた、指定された時間（例、２００ミリ秒）を超えて転位がない場合、無転位フラグＮＴＲをアサートする。無転位フラグのアサートの結果、モード検出ブロック１００８からのコマンドを通してＬＳＦＳＭ ９０６がリセットされ、これによりアナログ電力消費が停止される。モード検出ブロック１００８はまた、ＨＩＣ１０４により発行される稼動モードを、ＣＴＬコマンドを通して識別する。

実施形態において、ＬＳＢＩ ９０２は、電力パルスとデータパルスの数を確認することによりＨＩＣ１０４からバリアを介して送られる送信データストリームＴＸＤをモニタリングし、稼動状態を識別する（例、電力パルスはデータパルスと比べより高い電圧で送信される）。たとえば、稼動モードは、混成モードと、データモードと、アイドルモードと、リセットモードとを含んでいる。

混成モードにおいて、電力送信と全二重データ転送は、時分割多重化される。リセットからオフフックコマンドのアサートまで、ＨＩＣ１０４は「混成モード」で稼動する。混成モードの間、ＨＩＣ １０４は、パルストランスバリアを介して、ＬＩＣ １０８に給電する。いくつかの実施形態において、ＨＩＣ １０４はオフフックコマンドがアサートされた後でも、引き続きＬＩＣ １０８に電源を供給する。

データモードにおいて、送信データと受信データは同時かつ継続的に、ＬＩＣ １０８とＨＩＣ １０４の間で、最大データ速度で交換される。アイドルモードにおいて、電力送信とＷａｋｅ−Ｏｎ−Ｒｉｎｇ感知は、時分割多重化される。Ｗａｋｅ−Ｏｎ−Ｒｉｎｇはクロック速度より大幅に遅い速度で感知される一方、電力はクロック速度で直接送信される。リセットモードにおいて、通信は行われず、よって電力損失は最小限になる。

エンコーダ／デコーダ（ＥＮＤＥＣ） １００６は、送信データのＣＴＬとＴＢＳへの複号化と、ＴＢＳの４ビットの３ビット変換を行う。つまり、ＥＮＤＥＣ １００６は、図６についての説明にあった、ホスト側ＨＩＣ １０４でＴＸＤを生成するのに使用した符号化プロセスの、逆を行う。図１１は、本発明の実施形態における、エンコーダ／デコーダ１００６を示す機能図である。

図示の通り、送信データＴＸＤは、ブロック１１０２においてマンチェスタ方式で複号化され、ブロック１１０４においてデータ分と制御分に多重化される。データ分は、ブロック１１０６において、４ビット／３ビット複号化方式（図５についての説明にあった３ビット／４ビット符号化の逆）を通して処理される。得られた３ビットデータは、ブロック１１０８において、回復した送信ビットストリームＴＢＳにシリアライズされる。加えて、制御分はブロック１１１０において複号化され、制御ビットＣＴＬが生成される。

ＥＮＤＥＣ １００６はまた、アナログ−デジタル変換器（ＡＤＣ＋ＦＩＬＴ） ９０８からの受信データＲＢＳとステータスビットを符号化し、合成信号ＲＢＳ＋ＳＴＡを生成する。図示の通り、ステータスビットＳＴＡは、ブロック１１２２においてマンチェスタ方式で符号化され、ブロック１１２４において受信ビットストリームＲＢＳと結合される。

ブロック１１２２と１１２４において、データＲＢＳとステータスビットＳＴＡは、バリアを介した送信のために符号化される。本発明の実施形態において、符号化方式は、最初にブロック１１２２においてステータスビットを２ビットにするマンチェスタ符号化を行い、次にブロック１１２４において、その２ビットのうちの１ビットを６データビットのうちの３ビットの先頭に配置し、もう１ビットを同一の６データビットのうちの残りの３ビットの先頭に配置する。これは、図１２でさらに可視的に示されている。ＲＢＳビットの特別な符号化は必要ないことに留意されたい。

受信シリアルビットは、ＨＩＣ １０４で検出されると、適切にフレーム化され、６ビットのモデムデータと１ビットの制御データとから成る７ビットデータに複号化される。ステータスビットレートはＲＢＳレートの６分の１である。たとえば、ＲＢＳレートが１．５３６Ｍｂｐｓのとき、ＳＴＡレートは２５６Ｋｂｐｓである。

クロック再生
図１３は、本発明の実施形態における、クロック再生回路を示す図である。図示の通り、ＬＩＣ １０８におけるクロック再生は、タイミング抽出ブロック１３０２とクロック多重化ブロック１３０４で構成される、位相ロックループ（ＰＬＬ）により行われる。タイミング抽出ブロック１３０２はイネーブルに伴い、入力ＭＥＤ（すなわち、マンチェスタ符号データ）の周波数レンジを決定し、位相ロックループを適切にセットアップする。ＰＬＬがＭＥＤの周波数にロックするとき、信号ＬＫＤがアサートされ、ＬＳＢＩ ９０２に送られる。

入力ＭＥＤに関連する周波数レンジは、極めて多様である。たとえば、サンプリングレートＦｓが８ｋＨｚのときは１ＭＨｚであるが、Ｆｓ＝１６ｋＨｚのときは４ＭＨｚまで大きくなる。このように、クロック再生回路は、要求されるいかなる周波数レンジにも対応することができる。

クロック再生回路をセットアップするために、図１５Ａに示されるとおり、ＨＩＣ １０４はクロックおよび電力パルスのみを持つプリアンブルを送信する。

実施形態において、ＬＳＢＩ ９０２は最初に電力パルスを反転し、図１５Ｂに示される通り、正確な交互パターンのプリアンブルにする（マンチェスタ遷移は太線で強調表示された部分）。反転の後、パルストレインは、マンチェスタクロックの半分の周波数の、途切れのないプリアンブルパターンとなり、すなわち、遷移はマンチェスタクロックの上昇部分のみで発生する。タイミング抽出回路１３０２は、反転されたプリアンブルのおおよその周波数レンジを自動検出する。その後、この情報はＰＬＬがＰＬＬパラメータを適正にセットするのに使用される。

図１４は、本発明の実施形態における、ＰＬＬを示す詳細図である。クロック再生ＰＬＬは、ＭＥＤの端部毎にトリガーを生成するエッジトリガーブロック１４０２と、タイミング再生マンチェスタエンコーダブロック（ＴＲＭＣ） １４０４と、スイッチ１４０６と、位相検出器（ＰＦＤ） １４１０と、電圧制御オシレータゲイン決定ブロック（ＫＶＣＯ Ｓｅｔ） １４０８と、ロック決定ブロック（ＬＫＤ） １４１２と、電圧制御オシレータ（ＶＣＯ） １４１８と、クロックドライバブロック（Ｄｉｖ６） １４１６と、チャージポンプ（ＣＰ） １４１４とを含んでいる。

本発明の実施形態において、マンチェスタ符号データにロックされたクロック（ＣＬＫ）を得るには、３つの段階がある。第１の段階では、入力ＭＥＤに代表される入力クロック（プリアンブル）のために、ＰＬＬに必要なＫＶＣＯ設定（ＫＶＣＯ １４０８）を推定する。これは、クロック抽出ブロックのＫＶＣＯカウンタを、入力周波数の２倍の速度でカウントを開始するために、一定時間、イネーブルすることにより達成される。

２倍の入力周波数は、エッジトリガーブロック１４０２にＭＥＤ入力信号を通すことにより生成される。エッジトリガーブロックでは、入力信号の両端でワンショットを実行することにより２倍の周波数で信号が生成される。カウントが完了した後、ＰＬＬ全体がパワーアップし、カウンタの最終結果はＫＶＣＯ制御ビットをセットするのに使用される。プリアンブルのカウント時間において、ブロック１４０２で生成された２倍の入力周波数信号は、ＰＬＬに対する基準周波数（ＦＲＥＦ）として使用される。

第２の段階では、ＰＬＬ ＫＶＣＯ制御ビットをセットしてＰＬＬ全体をパワーアップした後、ＰＬＬは、ＭＥＤにロックするプロセスを開始する（ここでもプリアンブル）。ＰＬＬが正常にロックを取得したとき、ブロック１４１２で決定された通り、ＬＫＤ信号はハイになる。

第３の段階では、ＬＫＤ信号がハイになると、ＰＬＬに対するＦＲＥＦは、双方向ワンショット１４０２から、有効なマンチェスタ遷移端を選択するタイミング再生マンチェスタエンコーダブロック（ＴＲＭＣ）１４０４の出力に切り替わる。この切り替えは、グリッチなしに円滑に行われる。信号ＬＫＤのアサートは、ＬＳＢＩ ９０２に対して信号合図するのにも使用され、プリアンブルクロックの代わりにＭＥＤに対するデータ送信を開始することができる。

最後に、ＣＬＫは、ＦＲＥＦよりも数倍速く（例、Ｄｉｖ６＝６の場合６倍）作動する再生マンチェエスタクロックである（すなわち、ＣＬＫ＝ ６＊ＦＲＥＦ）。また、再生マンチェスタクロックの上昇エッジは、有効なデータ遷移にアラインしている。ブロック１４１６のクロックデバイダの値を変更することにより、異なるクロック速度が生成されることに留意されたい。再生クロック信号は、タイミング情報を必要とするライン側のすべての回路（例、ブロック９０８のＡＤＣおよびＥＮＤＥＣブロック１００６）で使用される。

電力供給および制御
レギュレータ９１６は、電話回線から得た電圧を制御し、電話回線から電力が得られる状態において電力を必要とするライン側（ＬＩＣ １０８）のすべての回路装置への給電を担う、適正なデジタルの正電源電圧レベルＶＰＳを生成する。電圧レギュレータ９１６は、感知入力電圧ＳＲＥを得る必要があるとき、トランジスタＱ５を駆動する。

実施形態において、ライン側装置ＬＩＣ １０８への電圧制御は、レギュレータ９１６が行う。電圧レギュレータは、ホストの電力消費を最小化するために、電源ソースを管理する。たとえば、電話がオンフック状態の場合は回線から電力を得られないため、電圧レギュレータ９１６は、バリアからの電力（すなわち、整流器１００２により変換された電力）を給電する。しかし、電力が電話回線から得られる場合、たとえば、電話がオフフック状態のとき、回線からの電力の給電が求められる場合は、電圧レギュレータ９１６は、そのように切り替わる。

回線給電モードにおいて、レギュレータ９１６の実施形態は、図１６の回路１６１０、１６２０を含む。回路１６１０は、ＶＰＳをソースとして出た電流をプリセット値に短絡制御し、一方、回路１６２０は、外部の「カスコード」接続のＮＰＮトランジスタＱ５ １６３０のベースＳＲＢに、そのエミッターＳＲＥが所定の電圧で保持されるよう、駆動電圧を制御する。エミッターＳＲＥにおける電圧は、原則的に装置全体に対する電源電圧（ＶＰＳ）となる。ベース電圧ＳＲＢはそのエミッターよりもダイオード電圧分高いため、チャージポンプは、ベースＳＲＢに合わせて電圧を上げるために、回路１６２０に含まれる。

実施形態において、電力がＨＩＣ １０４からＬＩＣ １０８へ転送されるモードでＤＡＡが稼動している場合に、電圧ＶＰＸはバリアを介さずに発生される。しかし、電力が電話回線から得られる場合、図１７に示す通り、ＶＰＸはチャージポンプを介さずに発生される。チャージポンプは、カスコードトランジスタＱ５ １６３０のベース（すなわち、ＳＲＢ）を駆動するのに十分な電圧を生成するよう設計される。

トランスを介した全二重信号伝達の方法および装置について、ここに説明した。ここに説明した特定の実施形態は説明目的の例に過ぎず、したがって本発明を限定するものではない。本発明は、請求項およびその均等物を含む範囲全体によって、定義される。

本発明の実施形態における、ホスト／ＤＳＰを公衆交換電話網に接続するモデムコーデックＤＡＡ（データアクセスアレンジメント）を示すブロック図である。 本発明の実施形態における、ホスト側インタフェースコンポーネントを示すブロック図である。 本発明の実施形態における、トランスの駆動方式の回路図（Ａ）と図３Ａの回路の信号図（Ｂ）である。 磁化電流上のシングルバランスのデータ信号の影響を示す信号図である。 本発明の実施形態における、送信データが３ビットの４ビット化エンコーダを介して処理された後の、磁化電流の動作を示す信号図である。 本発明の実施形態における、モデム側絶縁バリアインタフェースを示すブロック図である。 本発明の実施形態における、制御とデータの符号化を示す信号図である。 本発明の実施形態における、受信データの複号方式を示す信号図である。 本発明の実施形態における、ライン側インタフェースコンポーネントを示すブロック図である。 本発明の実施形態における、ライン側絶縁バリアインタフェースを示すブロック図である。 本発明の実施形態における、エンコーダ／デコーダを示すブロック図である。 本発明の実施形態における、受信データの符号化を示す信号図である。 本発明の実施形態における、クロック再生回路を示すブロック図である。 本発明の実施形態における、ＰＬＬ（位相ロックループ）を示すブロック図である。 本発明の実施形態における、クロック再生ロックに対する典型的なプリアンブルパルスを示す信号図（Ａ）と、クロック再生ロックに対する反転したプリアンブルパルスを示す信号図（Ｂ）である。 本発明の実施形態における、電力制御方式を示す回路図である。 本発明の実施形態における、ライン側電力とバリア側電力の間にある、ライン側装置に供給するためのスイッチを示すブロック図である。

Claims (12)

1. プライマリ側とセカンダリ側を有するトランスと、
   前記トランスの前記プライマリ側と送信データソースに連結され、前記送信データをＤＣバランスのとれた電流特性と電圧特性を持つ送信データストリームに符号化するよう構成され、さらに前記送信データストリームを前記トランスを介して送出するよう構成された第１構成要素と、
   前記トランスの前記セカンダリ側と受信データソースに連結され、前記送信データストリームを検出し、前記セカンダリ側の負荷インピーダンスを前記受信データに基づいて調整するよう構成された第２構成要素と、を備え、
   前記第１構成要素は前記インピーダンス調整を検出するよう構成されていることを特徴とする装置。
2. 前記トランスは、絶縁バリアの要素であることを特徴とする請求項１記載の装置。
3. 前記第１構成要素は、１つ以上のＤＣバランス型エンコーダで構成されることを特徴とする請求項１記載の装置。
4. 前記１つ以上のＤＣバランス型エンコーダは、マンチェスタエンコーダで構成されることを特徴とする請求項３記載の装置。
5. 前記１つ以上のＤＣバランス型エンコーダは、３ビット／４ビットエンコーダで構成されることを特徴とする請求項３記載の装置。
6. 前記第１構成要素は、前記インピーダンス調整を検出するよう構成された電流センサーで構成されることを特徴とする請求項１記載の装置。
7. 前記電流センサーは、前記トランスの磁化インダクタンス電流が最小規模に近い場合に、ソース電流をサンプリングするよう構成されていることを特徴とする請求項６記載の装置。
8. 前記第１構成要素はさらに、前記トランスの磁化インダクタンス電流をキャンセルするように構成された電流フィードバックループで構成されることを特徴とする請求項６記載の装置。
9. 前記第２構成要素は、複数個のスイッチ可能なインピーダンス値を有するインピーダンス回路で構成されることを特徴とする請求項１記載の装置。
10. 前記インピーダンス回路は、
    第１インピーダンスと、
    前記第１インピーダンスと直列に存在するスイッチと、
    前記第１インピーダンスと前記スイッチと並列に存在する第２インピーダンスと、を備えることを特徴とした請求項９記載の装置。
11. 前記第１インピーダンスと前記第２インピーダンスは、それぞれ、第１抵抗と第２抵抗で構成されることを特徴とする請求項１０記載の装置。
12. 前記スイッチは、ＦＥＴトランジスタで構成されることを特徴とする請求項１０記載の装置。

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