JP2007512701A - トレンチmosfet - Google Patents
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Abstract
この発明は、ドレイン(8)、サブチャネル領域(10)、ボディ(12)およびソース(14)を備えるトレンチMSOSETに関する。コントロールおよびシンクFETとしてMOSFETの使用のために性能指数を向上させるために、トレンチ(20)は、ドリフト領域(10)に隣接して誘電膜(24)で部分的に満たされ、勾配をつけられた不純物拡散プロファイルがドリフト領域(10)内で用いられる。
Description
この発明は、トレンチ絶縁ゲート電界トランジスタ(IGFET―Insulated Gate Field Effect Transistor―)に関し、排他的ではないが特に、コントロールおよびシンクFET(Control and Sync FETs)として使用のためのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)構造に関する。
低電圧トレンチMOSFETは、一般に、例えばパーソナルコンピュータのような電子機器への電源における電圧調整モジュール(VRM―Voltage Regulator Module―)に用いられている。一般に1対のMOSFETが用いられ、コントロールFETおよびシンクFETとして既知である。これらのFETの理想的な特性は、わずかに異なる。シンクFETについては、電力損失の伝導ができるだけ低くなるべきである。電力損失の伝導は特定のオン抵抗(Rds,on)に比例しているので、このパラメータは低減されるべきである。一方、コントロールFETについては、スイッチング損失は最小化されるべきであり、これはゲート・ドレイン間の電荷密度(Qgd)に比例する。
性能指数(FOM―Figure Of Merit―フィガ・オブ・メリット、良度指数、性能係数)は、トランジスタがVRMの中で如何に最適に用いられているのかの表示を提供するため、多数のRds,onおよびQgdとして定義されている。これらが小さければ小さいほどFOMが良いことは注目される。改善された性能指数を提供する構造が必要である。
一般的なトランジスタに関してトレンチMOSFETの寸法を低減する傾向(drive―流れ―)がある。この明細書で考えられる装置の文脈において、その主な利益はアクティブ領域を縮小させてRds,onを低減させることである。このように低減されたサイズのトレンチMOSFETは、例えば、遠紫外線リソグラフィーを用いて、製造可能である。
しかしながら、このサイズの縮小は、コントロールFETにとっては必ずしも魅力的ではなく、それは、従来の構造において、ゲート・ドレイン電荷密度Qgd がサイズの縮小にともなって急激に増加するからである。したがって、この構造のサイズを単純に縮小させることは、期待できる程度に大きな改善を与えることはない。
このように、VRMに関するFETの改善された特性を与えるための、改善された構造が必要である。
この発明によれば、第1導電型のソース領域と、前記ソース領域に隣接し、前記第1導電型と逆の第2導電型のボディ領域と、前記ボディ領域に隣接し、排他独占的に前記第1導電型のドリフト領域と、前記ドリフト領域に隣接する前記第1導電型のドレイン領域であって、前記ボディ領域および前記ドリフト領域が前記ソース領域と該ドレイン領域との間に配置され、前記ドリフト領域よりも高い不純物拡散濃度である前記ドレイン領域と、前記ソース領域から前記ボディ領域を介して前記ドリフト領域へと延びる複数の絶縁トレンチであり、各トレンチが側壁を有し、前記側壁の表面の絶縁膜と、前記絶縁側壁との間の導電性のゲート電極と、を備える、前記絶縁トレンチと、を備え、各トレンチの基底は、前記ボディ領域と前記ドレイン領域との間の前記ドリフト領域の略々全ての長差で隣接する絶縁性プラグが充填され、前記各ゲート電極は、前記ソース領域と前記ボディ領域とに隣接する前記プラグの上部の前記トレンチ内に備えられる、絶縁ゲート電界効果トランジスタが提供される。
この発明は、低減された表面電界(RESURF―reduced surface field―)効果を用いているが、従来のRESURFトランジスタとは違って、RESURFは非最善であり、ドリフト領域に隣接するトレンチがゲート電極ではなく絶縁膜を用いて満たされている。さらに、顕著に低減された表面電界(RESURF)効果を得るためにドリフト領域が両方の導電型のストライプを有する、いくつかの装置とは違って、この発明は単一の導電型のドリフト領域を用いている。
この発明で達成される高い非最善性のRESURFにもかかわらず、この装置は、それでもやはり、従来のトレンチMOSFETと比較すれば、同一の降伏電圧に関して、低減されたRds,onを獲得する。ドリフト不純物拡散濃度は、従来のFETに比較して高くされてもよく、このことはQgdに寄与できるが、これはゲートとドレインとの間の厚い誘電膜によって補償されてもよい。
この装置は、ドリフト領域におけるn型とp型の不純物拡散を用いる装置よりも製造するのに遙かに簡単な方法でこの結果を獲得する。
このプラグは、ドレインに隣接する側壁面上の絶縁膜の間のトレンチを満たす誘電性の詰め物(filler)であっても良い。代替的には、このプラグはトレンチの基底の全体を満たしても良く、さらに、前記ボディ領域と前記ソース領域とから前記ゲート電極を絶縁するために前記プラグの上部のみに提供される側壁絶縁膜であっても良い。
好ましくは、ドリフト領域内の不純物拡散濃度は非画一的であり、さらに好ましくは線形で勾配をつけられ、好ましくはボディ領域に隣接する部分よりもドレイン領域に隣接する部分で不純物拡散濃度がより高くなっている。このQgd値は消耗電荷[depletion charge]により顕著な範囲で決定され、この値は勾配のある不純物拡散のプロファイルを用いて準備され、このプロファイルはQgdにおける改善を達成する。
(後述される)計算は、この発明がQgdにおけるいくつかの改善と共にRds,onにおける顕著な改善を達成できることを示している。したがって、この発明による装置の性能指数は先行技術の装置を上回って顕著に改善される。
実施形態において、ボディ不純物拡散濃度は、0.5×1016〜3×1017cm−3の範囲であり、ドリフト不純物拡散濃度は、1015〜2×1017cm−3の範囲である。特定の値が、Rds,onとQgdとの間に適切なトレードオフを提供するために選択されても良い。
特に、トランジスタは複数のセルを有していても良く、各セルは絶縁トレンチにより囲まれたセルの中心にソース領域を有している。
これらセルは、六角形の幾何学的配置、または、回転された四角形の幾何学的配置を有していても良い。
代替的には、これらセルは、交互のソースおよびトレンチを伴って前記第1の主面を横切って横方向に配置されたストライプであっても良い。
このセルピッチは、典型的には高い方へ30V以下の降伏電圧に関して、0.2〜0.7ミクロンの範囲内であっても良い。より高い降伏電圧のために、このトレンチは、他の部分よりもずっと深くても良く、このことは結果として、例えば、1.5ミクロン以下まで増加されたセルピッチについての、または、依然としてより高い降伏電圧のためにさらにより高くする、要求を導いている。
トレンチは、側壁上にゲート酸化膜を有していても良く、ドリフト領域に隣接するトレンチの基底は、側壁面上のゲート酸化膜の間の充填酸化膜で満たされていても良い。代替的には、窒化物[nitride]またはオキシナイトライド[oxynitride―酸化窒化物―]が詰め物として用いられても良い。
この発明の実施形態は、純粋に例示の方法により、添付図面に従って以下に説明される。 これらの図面は概略であり、縮尺ではないことに注意せよ。同じ参照番号は、異なる図面における同一または類似の機能のために用いられる。
図1は、この発明の第1実施形態による半導体装置の全体にわたる断面を示している。シリコン半導体ボディ2は、逆向きにされた[opposed]第1の主面4と第2の主面6を有する。n+ドレイン領域8は、第2の主面に隣接している。n−ドリフト領域10はドレイン領域8の上面[top]に、pボディ領域12はドレイン領域の上面に、n+ソース領域14はボディ領域12の上面に備えられる。ソースコンタクト16はソース領域14に接するように第1の主面4に備えられ、ドレインコンタクト18はドレイン領域に接するように第2の主面6に備えられている。ソースコンタクト16はまた、ボディ領域12に接続される。
トレンチ20は、第1の主面4からソース領域14、ボディ領域12およびサブチャネル領域10を介して延びており、ドレイン領域・ドリフト領域の接触面26に隣接またはそれよりも深い側壁22および基底24を有している。ゲート酸化膜28は、側壁22に備えられる。トレンチ20の基底は、ドリフト領域10に隣接して、酸化物誘電性充填物[oxide dielectric filler]30が充填される。誘電性充填物30の上部には、ソース領域14およびボディ領域12に隣接して、多結晶シリコンゲート32が設けられている。ゲートコンタクト38はゲート32に接している。
図2に示されているように、具体的な実施例において、複数のセル40が第1の主面を横切って延びて、ソース領域14とトレンチ20とが交互になった複数のストライプを画定する。このセルのピッチは、0.5ミクロンであり、トレンチは、1.2ミクロンの深さと、0.25ミクロンの幅である。A−A線は、図1の断面が与えられるところを示している。技術の熟練した者が十分に意識することになるように、これらのサイズは必要に応じて変更可能である。
p型ボディ領域12は、0.6ミクロンの深さまで延びて、第1の主面4で露出されているので、この領域はA−A線から離隔された位置でソースコンタクト16に接続可能となっている。明瞭のために、ソースコンタクト16は、図2には示されていない。
不純物拡散プロファイルは、図3に深さの関数として示されている。ドリフト領域10の不純物拡散濃度は、ボディ12とドリフト領域10との接合での5×1015cm−3から変化して、ドリフト−ドレインのインターフェース26でおよそ1017cm−3の値へと線形に増加する。ドレイン領域は不純物拡散された1019cm−3のn型であり、ボディ領域は1017cm−3のp型であり、ソースは高濃度で不純物拡散された1021cm−3のn型である。
この特定の実施例において、降伏電圧BVは、p型ボディ領域12/ドリフト領域10の接合の近傍で生ずる降伏に伴って、25Vであるものとして計算されていた。基板抵抗を含んだ1.1mΩ.mm2のRds,onの値は10Vのゲート−ソース電圧に関して計算されたものであり、Qgdは12Vのドレイン−ソース電圧に関して2.2nC/mm2となるように計算されたものである。これは、2.4mΩ.nCの性能指数を与える。これは、具体例としての200nmの厚いトレンチ基底酸化膜と、同一のピッチ、トレンチ幅、降伏電圧を伴うが一定のドリフト不純物拡散濃度を伴う従来のトレンチMOSFETに関する6.3mΩ.nCと同じ水準にみえる[compare―匹敵する・比較する―]。
したがってこの発明は、非常に顕著に改善された性能指数を付与する。
したがってこの発明は、非常に顕著に改善された性能指数を付与する。
第2の実施形態においては、ストライプの幾何学配置の代わりに、図4に示されるように六角形の幾何学配置を示すセル配置が用いられる。各六角形セルの中心は、ソース領域14とボディ領域12とドリフト領域10との積層を含み、トレンチ化されたゲート32の相互接続マトリクスは、これらセルを取り囲んでいる。
計算が実行されて、10Vのゲート−ソース電圧に関して基板抵抗を除いて1.4mΩ.mm2のRds,onの値と、12Vのドレイン−ソース電圧に関して1.6nC/mm2のQgdを付与する。これは、2.2mΩ.nCの性能指数を与える。これは、図1の実施形態よりもむしろ良好である。p型ボディ12の不純物拡散濃度は、しきい値が必要とされるときには、わずかに増加させられても良い。代替的に、n型の代わりにp型多結晶シリコンが、しきい値をやはり増加させるゲート導電層のために用いられることもできる。
最近刊行されたLDMOS構造(ルディクヒュイツ[Ludikhuize]AW,ISPSD301〜304頁、2002年)の性能指数は、22mΩ.nCである。これは、より大きなセルサイズのためであるが、0.5ミクロンピッチへのスケーリング[scaling―拡大・縮小―]でさえ、6.6nC/mm2の上昇を付与する。したがって、この発明は、この刊行された値よりもかなり良好な結果を提供する。
この明細書を読んで理解することから、この技術分野における熟練した技術を有する人にとっては、他の変形や変更が明らかとなるであろう。このような変形や変更は、半導体装置の設計、製造、使用において既に知られており、この明細書で説明された特徴に追加してまたはこれに代えて用いられるであろう、等価で他の特徴を含んでも良い。請求項はこの出願において複数の特徴の個別の結合へと明確化されているが、明細書の開示の範囲もまた、この発明が軽減しようとするのと同一の技術的問題の何れかまたはすべてを軽減するか否かについて、明示または黙示またはその一般化の何れかでこの明細書に記載された何れかの新規な特徴またはこれらの特徴の何れかの新規な結合を含むことは理解されるべきである。これにより出願人は、新たな請求項がこの出願の手続の間に、または、この出願から由来される何れかのさらなる出願の手続の間に、このような特徴、および/または、このような特徴の結合の何れかに明確化されるであろうことに注意を喚起する。
例えば、p型とn型とは逆転されてもよい。
例えば、p型とn型とは逆転されてもよい。
シリコンボディの代わりに、この発明はまた、例えばIII−V属の金属材料を含む他の半導体材料を用いても良い。
例えば、トレンチ内の酸化誘電膜は窒化物[nitride]または酸化窒化物[oxynitride]で置き換えられることもできる。これは、Qgdを増加させるがRds,onを低減させるはずである。逆の効果を有するはずである、低いk[low-k]材料が用いられても良い。
多結晶シリコンゲートの代わりに、他の材料が用いられることが可能である。特に、シリサイドゲートが用いられても良い。
さらに、特定の実施形態が分離するゲート酸化膜およびトレンチ充填物を用いているが、トレンチ内での単一の誘電膜を用いるこの発明を実施することもまた可能である。
n個の原理の1つが用いられても良い。この配置において、追加のソースフィールドプレートは、n個のトレンチ以外の1つのトレンチ内に備えられても良い。
この発明はまた、横方向トレンチMOSFETに適用されてもよい。
Claims (10)
- 第1導電型のソース領域と、
前記ソース領域に隣接し、前記第1導電型と逆の第2導電型のボディ領域と、
前記ボディ領域に隣接し、排他独占的に前記第1導電型のドリフト領域と、
前記ドリフト領域に隣接する前記第1導電型のドレイン領域であって、前記ボディ領域および前記ドリフト領域が前記ソース領域と該ドレイン領域との間に配置され、前記ドリフト領域よりも高い不純物拡散濃度である前記ドレイン領域と、
前記ソース領域から前記ボディ領域を介して前記ドリフト領域へと延びる複数の絶縁トレンチであり、各トレンチが側壁を有し、前記側壁の表面の絶縁膜と、前記絶縁側壁との間の導電性のゲート電極と、を備える、前記絶縁トレンチと、を備え、
各トレンチの基底は、前記ボディ領域と前記ドレイン領域との間の前記ドリフト領域の略々全ての長差で隣接する絶縁性プラグが充填され、前記各ゲート電極は、前記ソース領域と前記ボディ領域とに隣接する前記プラグの上部の前記トレンチ内に備えられる、絶縁ゲート電界効果トランジスタ。 - 前記ドリフト領域における不純物拡散濃度は、ドレイン領域に隣接する部分よりもボディ領域に隣接する部分の方が、より低い請求項1に記載の絶縁ゲート電界効果トランジスタ。
- 前記ボディ領域の不純物拡散濃度は、0.5×1017から3×1017cm−3の範囲内にあり、前記ドリフト領域の不純物拡散濃度は、1015から2×1017cm−3の範囲内である、請求項1および請求項2の何れかに記載の絶縁ゲート電界効果トランジスタ。
- 前記プラグは、前記ドレイン領域に隣接する前記側壁表面の前記絶縁膜間に充填された誘電性のフィラー[filler―詰め物・充填物―]である請求項1ないし請求項3の何れかに記載の絶縁ゲート電界効果トランジスタ。
- 逆向きの第1および第2の主面を有する半導体のディを有するものにおいて、
前記ソース領域は前記ボディ領域の上方で前記第1の主面にあり、前記ボディ領域は前記ドリフト領域の上部にあり、前記ドリフト領域は前記ドレイン領域の上部にあると共に、
前記トレンチは前記第1の主面から前記第2の主面の方に向かい前記ソース領域、前記ボディ領域、前記ドリフト領域を介して延びている、請求項1ないし請求項4の何れかに記載の絶縁ゲート電界効果トランジスタ。 - 複数のセルを有し、各セルは前記絶縁トレンチにより囲まれたセルの中心にソース領域を有している、請求項5に記載の絶縁ゲート電界効果トランジスタ。
- 前記セルは、六角形の幾何学配置を有する、請求項6に記載の絶縁ゲート電界効果トランジスタ。
- 前記トレンチはその複数の側壁上にゲート酸化膜を有し、前記ドリフト領域に隣接する前記トレンチの前記基底は前記トレンチの何れかの側における前記側壁面上の前記ゲート酸化膜間をフィラー酸化膜で充填されている、請求項6または請求項7に記載の絶縁ゲート電界効果トランジスタ。
- 交互にトレンチおよびソース領域を用いて前記第1の主面を横切るストライプとして配置された、複数のセルを有する、請求項に記載の絶縁ゲート電界効果トランジスタ。
- 前記セルのピッチは0.2から0.7ミクロンの範囲内である、請求項6ないし請求項9の何れかに記載の絶縁ゲート電界効果トランジスタ。
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