JP2007503128A - 高絶縁破壊電圧を有する半導体装置 - Google Patents

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Abstract

半導体装置、例えば、ｐｎ接合（１０１）を有するダイオード（２００）がこのｐｎ接合の近傍に、そして、これを跨ぐこともある絶縁材料の電界形成領域（２０１）を有する。電界形成領域（２０１）は好ましくは高誘電率を有し、容量性電圧結合領域（２０４，２０５）を介してｐｎ接合に印加されるのとほぼ同じ電圧に結合される。ｐｎ接合（１０１）間に逆電圧が印加され且つ装置が非道通時に、電界形成領域（２０１）が存在しない場合に存在しうるｐｎ接合空乏領域の限界を超えて延びる電界形成領域の一部分に容量性電界が存在し、電界形成領域内の電界が拡張された電界を誘起し、この拡張された電界は対応して拡張されたｐｎ接合空乏領域（２０８，２０９）までとされ、装置の逆絶縁破壊電圧を増加させる。

Description

この発明は、半導体装置であって、ｐｎ接合と、このｐｎ接合領域の近傍に位置し、半導体装置の逆絶縁破壊電圧を高める電界形成領域とを有する半導体領域を含む半導体装置に関する。
添付図面の図１Ａは既知の単純な半導体ｐｎ接合ダイオード装置１００を示す。整流接合１０１がｐ型領域１０２とｎ型領域１０３との間に形成され、領域１０２及び１０３は、各々、同じ導電型でさらに高濃度にドープされたｐ＋及びｎ＋領域１０６、１０７を介して、装置金属電極１０４及び１０５に接続されている。ダイオードの逆絶縁破壊電圧は許容最大電界（半導体シリコンで約０．２ＭＶ／ｃｍ）に強く関係している。従って、絶縁破壊電圧はｐｎ接合１０１のいずれかの側への、空乏領域の端部１０８，１０９内の電圧の等線図（ｅｑｕｉｌｉｎｅｓ）の分布、即ち、ｐｎ接合の両側のドーピングレベルに依って変わる空乏領域の程度に依って変わる。
図１Ａに示された単純なダイオード内において起こるドーピングレベルと絶縁破壊電圧との直接的な関係はＲＥＳＵＲＦメカニズムとして良く知られているものを用いた様々な既知の構造により回避することができる。
ＲＥＳＵＲＦメカニズム構造を開示している文書の一例がＵＳ−Ａ−４，７５４，３１０（弊社整理番号ＰＨＢ３２７４０）であり、その内容がこの参照により開示に含まれる。この米国特許の例では整流ダイオード、電界効果型トランジスタ、そして、バイポーラトランジスタを含む電力素子が開示されている。単純な整流ダイオードの場合は添付図面の図１Ｂに概略的に示されているものに等しい構造である。図１Ｂに示されているダイオード１００Ｂは交互にｐ型領域とｎ型領域とを有し、電界と空乏領域の端部１０８Ｂ，１０９Ｂとが同じ逆電圧でｐｎ接合のいずれかの側へ相当な距離拡張される。これにより絶縁破壊電圧が高くなる。電界効果型トランジスタの場合、このトランジスタのオン抵抗と絶縁破壊電圧とのトレードオフの関係が、添付図面の図１Ｂに示されている交互のｐ型領域とｎ型領域と同様な態様で、ある導電型の複数第一領域が反対の導電型の複数第二領域と互いに挟まれる領域としてドレインドリフト領域を設けることにより解消される。これら態様の主なる問題は交互のｐ型及びｎ型領域内のＰ及びＮドーピングのバランスが非常に良くなければならないということである。
ＷＯ−Ａ−０１／５９８４７（弊社整理番号ＰＨＮＬ００００６６）として発行され、その内容がこの参照により開示に含まれる、国際特許出願が、縦型高電圧絶縁ゲート電界効果型装置の場合の絶縁破壊電圧とオン抵抗との間のトレードオフを改善する他の方法を提供している。複数電界形成領域が、ドレインドリフト領域を介して、装置の本体領域からドレイン領域に延在している。これら電界形成領域は半絶縁又は抵抗性領域であり、ドレインドリフト領域内の空乏領域をドレイン領域に向かって拡張させて装置の逆絶縁破壊電圧を上げるために、装置が非導通状態で電圧が装置の主電極間に加えられたときにソース領域からの電流リーク経路をもたらす。抵抗性経路に沿って小リーク電流が流れるとこれら抵抗性経路に沿って線形的な電位降下が生じる。そこで、これら経路に沿って、従って、近傍ドレインドリフト領域内に、ほぼ一定な垂直電界が発生し、その結果、電界形成領域が無い場合に不定電界となるときより絶縁破壊電圧が大きくなる。米国特許４，７５４，３１０の発明においては、装置に必要な絶縁破壊電圧を得るために、ドレインドリフト領域のドーピング濃度を高め、従って、従来装置と比べて装置のオン抵抗を小さくすることができる。
ＷＯ−Ａ−０３／０１５１７８（弊社整理番号ＰＨＮＬ０１０５７０）として発行され、その内容がこの参照により開示に含まれる、国際特許出願が、第一濃度にドープされた第一導電型の半導体材料の高濃度にドープされたコレクタ領域を含むコレクタと、第一導電型の半導体材料のエミッタ領域と、エミッタ領域とコレクタとの間に第一導電型と反対の第二導電型の半導体材料のベース領域と、ここでコレクタがさらに高濃度にドープされたコレクタ領域とベース領域との間に延在する低濃度にドープされたドリフト領域を含み、ドリフト領域は第一導電型で第一濃度より低い第二濃度でドープされ、さらにドリフト領域近傍に延在するトレンチと、電圧ブロック動作モードでドリフト領域のキャリアの空乏化を制御するためのドリフト領域から絶縁されたトレンチ内にゲートとを備えるバイポーラトランジスタ構造を開示している。コレクタのドリフト領域は、このドリフト領域のキャリアが空乏化するように、コレクタの高濃度にドープされた領域より低濃度とされている。トレンチ内にゲートを用いることにより、ドリフト領域が高濃度にドープされていても、そうでない場合に比べて空乏化が可能となる。これにより、従来構造に比べてカットオフ周波数及び絶縁破壊電圧が高い製品が可能となる。好都合なことには、この構造は対向する第一、第二面を有する半導体本体上の縦型構造とすることができる。エミッタ領域が第一面に、そして、コレクタ領域が第二面に接続されてもよい。トレンチが、ほぼ第一面に垂直に、エミッタ及びベース領域を介してドリフト領域へと拡張されてもよい。代わりの実施形態では例えば絶縁埋め込み層をゲートとして用いて横型構造とすることができる。ゲートは半絶縁材料でもよく、この構造は、さらに、ドリフト領域とベース領域との境界近傍のゲート端部に第一ゲート接続部と、ドリフト領域と高濃度にドープされたコレクタ領域との境界に第二ゲート接続部とを備えることができる。これにより、ゲートに沿って均一な電界が加えられ、それによって、ドリフト領域に均一な電界が加えられて、低電圧での絶縁破壊を最小限に抑えることができる。この均一な電界は、ドリフト領域内でのドーピング・プロファイルを複雑にせずに達成できる。
ＷＯ−Ａ−０３／０４３０８９（弊社整理番号ＰＨＮＬ０２０９３７）として発行され、その内容がこの参照により開示に含まれる、国際特許出願は、ソース領域とドレイン領域とドレインドリフト領域とを備えた電界効果型トランジスタ半導体装置であって、ドリフト領域近傍に電界形成領域を有し、使用時、ソース及びドレイン領域間に逆電圧が加えられ且つ装置が非導通時に、電界形成領域に、そして、近傍ドリフト領域にほぼ一定な電界が発生するような態様とされ、電界形成領域が第一キャパシタ電極領域と第二キャパシタ電極領域と間のキャパシタ誘電体領域として機能するように調整され、第一及び第二キャパシタ電極領域が誘電体領域の各端部近傍に在り且つ異なる電子エネルギバリアを有することを特徴とする電界効果型トランジスタ半導体装置という発明に関する。
電界がほぼ一定ということは、電界形成領域内、従って、近傍ドリフト領域内の最大電界が所定電圧下において電界形成領域が無い場合に比べて低下し、その結果、装置の絶縁破壊電圧が比較的高くなることを意味する。
ＷＯ−Ａ−０３／０４３０８９による装置においては、使用時、ソース及びドレイン領域間に電圧が加えられ且つ装置が非導通時に、電界形成領域を抵抗性領域ではなくキャパシタ誘電体領域として機能させるのは第一及び第二キャパシタ電極間の異なる電子エネルギバリアであり、電界形成領域には空間電荷が実質的に無く、電界形成領域では、ドリフト領域を伴う第一キャパシタ電極領域と第二キャパシタ電極領域と間の空間電荷が電荷平衡を保っている。これは、即ち、ドレインドリフト領域の電荷に加えて第一キャパシタ電極領域の電荷が第二キャパシタ電極領域の電荷を補償している。その発明において、電界形成領域にほぼ一定な電界を容量的に発生させるのは、電界形成領域を介して加えられるリーク電流ではなく、印加電圧であり、これはＷＯ−Ａ−０１／５９８４７に開示されている態様により与えられる。ＵＳ−Ａ−４，７５４，３１０の態様におけるドリフト領域長さに沿った二つの背反する導電型領域間に正確な電荷平衡をもたらす上での問題がＷＯ−Ａ−０３／０４３０８９の態様では起こらない。
ＷＯ−Ａ−０３／０４３０８９では、電界形成領域は真性半導体材料、又は、ドリフト領域より低濃度にドープされた外因性半導体材料、又は、例えば、酸素ドープ多結晶シリコンと窒素ドープ多結晶シリコンとのいずれか一つを備える半絶縁材料として記載されている。第一キャパシタ電極領域はある導電型の半導体領域で、第二キャパシタ電極領域は第一キャパシタ電極領域と反対の導電型の半導体領域でもよい。この場合、第一及び第二キャパシタ電極領域の異なる電子エネルギバリアがこれら二半導体導電型の異なる仕事関数によりもたされる。これとは別に、第一キャパシタ電極領域が半導体領域で、第二キャパシタ電極領域がショットキーバリア領域でもよい。この場合、第一キャパシタ電極半導体領域の仕事関数は、第二キャパシタ電極ショットキーバリア領域のショットキー電子エネルギバリアとは異なる電子エネルギバリアである。ここに明示された両方の場合において、第一キャパシタ電極領域半導体領域はドレイン領域と導電型が同じである。トランジスタは絶縁ゲート電界効果型トランジスタであってもよい。これは、縦型トランジスタでもよく、それはトレンチ・ゲート・トランジスタでもよい。
この発明によれば、半導体装置であって、ｐｎ接合と該ｐｎ接合近傍に位置して前記装置の逆絶縁破壊電圧を高める電界形成領域とを有する半導体領域を含み、前記電界形成領域は絶縁材料であり使用時に前記ｐｎ接合に印加されるのとほぼ同じ電圧が印加されるように設けられた第一及び第二容量性電圧結合領域に結合され、前記電界形成領域の材料及び容量結合は前記ｐｎ接合間に逆電圧が印加され且つ前記装置が非道通時に、前記電界形成領域が存在しない場合に存在しうるｐｎ接合空乏領域の限界を超える前記電界形成領域の一部分に容量性電界が存在するものであり、前記電界形成領域内の電界は拡張された電界を含み、該拡張された電界はこれに対応して前記半導体領域内に拡張されたｐｎ接合空乏領域までとされる半導体装置が提供される。
この発明の上記限定において「使用時に前記ｐｎ接合に印加されるのとほぼ同じ電圧が印加されるように設けられた容量性電圧結合領域」の意味は記載及びそれに続く図示された例の説明から明らかとなる。それでも、簡潔な説明として、電界形成領域はｐｎ接合を形成する同じｐ及びｎ半導体領域のみに直接結合されてもよく、又は、電界形成領域は一側においてｐ領域近傍のｐ＋領域且つ又は他側においてｎ領域近傍のｎ＋領域に結合されてもよく、又は、電界形成領域は一側においてｐ＋及びｐ両領域且つ又は他側においてｎ＋及びｎ両領域に結合されてもよく、又は、電界形成領域は一又は両側においてこの目的のために設けられ又は半導体装置の主又は制御電極である（例えば金属又は高濃度ドープポリシリコン）導電性領域電極に結合されてもよく、又は、電界形成領域は上記のそのような領域の組み合わせに結合されてもよい。
この発明の装置においては、前記半導体ｐｎ接合近傍の前記電界形成領域は前記ｐｎ接合を跨ぎ又はこのｐｎ接合のｐ側及びｎ側の一つのみに隣接していてもよい。前記電界形成領域は前記ｐｎ接合の横方向拡張部分の一側のみ又は両側に隣接していてもよい。前記電界形成領域は前記ｐｎ接合を有する前記半導体領域の直近でもよく又はパッシベーションの裏打ちとしてＳｉＯ２等の絶縁領域が介在してもよい。前記ｐ領域及びｎ領域は一定な又は非均一な例えば段階的ドーピングのいずれでもよく、オン状態ドリフト領域として使用される場合はいずれの領域も非均一ドーピングが好ましい。
以下に記載されるこの発明の各例では、上記のＵＳ−Ａ−４，７５４，３１０並びに公開された国際特許出願ＷＯ−Ａ−０１／５９８４７、ＷＯ−Ａ−０３／０１５１７８、そして、ＷＯ−Ａ−０３／０４３０８９に開示された各種の態様で逆絶縁破壊電圧増加が達成される。
この発明のさらに詳細な記載及び各例の説明が添付図面を参照して与えられる。
ここで、添付図面の図２を参照すると、この発明の簡単な構成のｐｎ接合ダイオード装置２００が示されている。図１Ａに示された既知のダイオード装置１００と同様に、ダイオード装置２００は、ｐ型領域１０２とｎ型領域１０３との間に形成された整流接合１０１を有し、領域１０２及び１０３は、各々、同じ導電型でさらに高濃度にドープされたｐ＋及びｎ＋領域１０６，１０７を介して、装置金属電極１０４及び１０５に接続されている。ダイオード装置２００は、さらに、ｐｎ接合１０１の横方向に延びた部分の両側近傍で且つｐｎ接合のｐ側１０２及びｎ側１０３を跨ぐ絶縁誘電体材料の電界形成領域２０１を有する。各絶縁誘電体領域２０１が第一及び第二の容量性電圧結合領域２０４及び２０５に結合され、これら容量性電圧結合領域は導電材料で、即ち、それらは金属で、ダイオード装置２００の主金属電極１０４及び１０５と一体化されている。従って、第一及び第二の容量性電圧結合領域２０４及び２０５は電極１０４及び１０５を介してｐｎ接合１０１に加えられるのと実質的に同一電圧で使用されるような態様とされる。各電界形成領域２０１の材料及び容量結合は、逆電圧がｐｎ接合１０１に加えられ且つ装置２００が非導電状態の時に、容量性電界が各電界形成領域２０１の一部分に存在し、これは、図１Ａに破線端部１０８，１０９で示されているように、電界形成領域２０１が無い場合に存在しうるｐｎ接合空乏領域の限界を超えるような材料及び容量結合とされる。電界形成領域２０１内のこの電界が電界の拡張を誘起し、この電界の拡張はそれに対応して半導体領域内に拡張されたｐｎ接合空乏領域までであり、これにより装置２００の逆絶縁破壊電圧が増加する。逆絶縁破壊電圧下でのｐｎ接合空乏領域端部の誘起拡張部分が図２に破線２０８，２０９で示されている。図２に示されるように、各絶縁誘電体領域２０１は、第一及び第二の金属キャパシタ電極領域２０４、２０５に結合されるのに加えて、ｐｎ接合１０１の両側のｐ＋、ｐ、ｎ、そしてｎ＋領域に結合される。これとは別に、各誘電体領域２０１に対して、第一及び第二の金属キャパシタ電極領域の少なくとも一つが、ｐｎ接合１０１を形成するｐ及びｎ領域１０２，１０３の一つを備えることもでき、又は、各誘電体領域２０１に対して、第一及び第二の金属キャパシタ電極領域の少なくとも一つが、同じ導電型のより高濃度にドープされた半導体領域とｐｎ接合を形成する近傍ｐ及びｎ半導体領域、即ち、ｐ＋領域１０６又はｎ＋領域１０７の一つを備えることもできる。例えば、誘電体領域２０１がｐ及びｎ領域１０２，１０３のみに結合され、又は、誘電体領域２０１がｐ＋領域１０６又はｎ＋領域１０７のみに結合されてもよい。
ｐｎ接合空乏領域の拡張の程度とその結果のダイオード装置逆絶縁破壊電圧の増加量の程度とは半導体材料のドーピングレベルに応じたものとなる。ｐｎ接合のｐ側及びｎ側は同じドーピングレベルでもよい。さもなければ、ｐ側とｎ側とではドーピングレベルが異なっても良く、その差が大きい場合は、主に、より低濃度にドープされた側により空乏層幅が決まる。絶縁破壊電圧の増加の程度は、さらに、半導体材料と電界形成誘電体材料との相対幅に応じたものとなる。半導体ｐｎ接合の絶縁破壊電圧の増加は半導体材料と絶縁電界形成領域材料との誘電率差に関係する。この発明の装置の（各）電界形成領域として用いられるのに適切な誘電体材料であるＴａ２Ｏ５の誘電率が大凡２２であるのに対して、例えば、シリコン半導体材料の誘電率は約１１．７乃至１１．９である。さらに、絶縁／誘電体材料の絶縁破壊電界強度はこの発明の装置構造の形態に生じる電界に十分耐えるものであり、それはＴａ２Ｏ５で３−５ＭＶ／ｃｍである。半導体装置に用いられる標準的な誘電体である例えば二酸化シリコンＳｉＯ２や窒化シリコンＳｉ３Ｎ４もこの発明の装置の（各）電界形成領域として用いられてもよい。ＳｉＯ２は誘電率が３．９で、絶縁破壊強度は１２−１５ＭＶ／ｃｍである。Ｓｉ３Ｎ４の誘電率は７−９で、絶縁破壊強度は１０−１１ＭＶ／ｃｍであり、半導体シリコンの絶縁破壊電界強度である０．２ＭＶ／ｃｍよりはるかに高い。
ここで、図３Ａ及び３Ｂを参照すると、各々、図２及び図１Ａに示されたダイオード装置における逆絶縁破壊電圧での電圧等線図を描いたシミュレーションによるグラフが示されている。図３Ａ及び３Ｂでは、縦軸においてｐｎ接合が４．０ミクロンで、ｐ＋領域が０．０から０．２，ｐ領域が０．２から４．０，ｎ領域が４．０から８．０，そして、ｎ＋領域が８．０から８．２である。図２の装置の縦方向高さは図３Ａにおいては実際に必要な高さより高くされており、縦軸においては、２．５ミクロンから５．５ミクロンの全高が影響を説明するのに十分と思われる。図３Ａ及び３Ｂ両方の装置では、半導体シリコンのドーピングレベルがｐ及びｎ領域で１Ｅ１７と同じである。図１Ａの装置の絶縁破壊電圧をシミュレーションしたものが図３Ｂに示され、２１．４ボルトである。図３Ａに示される図２の装置の半導体シリコンの幅は、これはｐｎ接合の横幅であって０．４ミクロンであり、酸化タンタル、Ｔａ２Ｏ５である二つの電界形成絶縁誘電体領域２０１の各々の幅も０．４ミクロンである。シミュレーションしたものが図３Ａに示されている図２の装置の絶縁破壊電圧は２１．４ボルトから３６ボルトに増加している。
図３Ａ及び３Ｂの電圧等線図は次のことを明瞭に示している：（ａ）電界形成領域（図３Ｂに示される端部１０８，１０９）が無い状態で存在するｐｎ接合空乏領域の限界、（ｂ）限界１０８，１０９（図３Ｂ）を超えて延在する各電界形成領域２０１（図３Ａ）の一部分内に存在する容量性電界、そして、（ｃ）半導体領域内に対応して拡張されたｐｎ接合空乏領域（端部２０８，２０９）まで拡張された電界を含む電界形成領域２０１内の容量性電界の影響。
図３Ａに示された図２の装置への影響を幾らか説明すると次の通りである。各電界形成領域に対して、２次元キャパシタが存在し、一つのプレートがｐ領域に、そして、他のプレートがｎ領域に在る（さらに正確には、キャパシタ・プレートが分配され、電圧が高くなるほどプレート間距離が大きくなる）。キャパシタ・プレート周りの電圧分配及び電場線はキャパシタ・プレート周りの材料（形態及びそれらの誘電率）に応じたものとなる。簡単な例は平板キャパシタで、絶縁誘電体がプレート間に挿入され、両プレートの電荷が同じとすると両プレートで電圧が低下する。半導体ダイオードに対して同種の挙動が現れ、接合に平行に絶縁誘電体を導入し、両側の電荷が同じとすると、ダイオードに加わる電圧が低下する。ここで、当初の点まで印加電圧を高めることができる。この動作のために、空乏層にさらなる電荷、即ち、より厚い空乏層が必要となる。その結果、同じ逆バイアスで接合部での電界が小さくなる。これは絶縁破壊電圧が高くなるという結果になる。
図２の装置の変形例では、接合部が上昇し（完全にｐをｎで置き換え）、誘電体領域２０１が存在しないと絶縁破壊電圧は１５ボルトとなり、二つの誘電体領域２０１が存在すると（この場合も０．４ミクロン幅の半導体シリコン及び０．４ミクロン幅の誘電体領域２０１を有する）、絶縁破壊電圧は２８ボルトとなる。この変形例の結果、容量結合がさらに強くなり、従って、空乏層の広がりが低濃度にド−プされたｎ部分内でより強くなる。この低濃度にド−プされた部分内で空乏層が広がるので、より強い結合で影響を強めたいこの容量結合により、この低濃度にド−プされた部分内で空乏層をより簡単に広げることができる。これは電圧をｐ＋側からｎ＋側に近づけることにより達成できる。従って、ｎ領域は抵抗率が高く高電圧を維持する一つの材料である。そこで、これはＭＯＳＦＥＴにも用いることができる。
添付図面の図４は、半導体領域／誘電体領域幅（ミクロン）に対して絶縁破壊電圧（ボルト）をプロットしたもので図２のダイオードをシミュレーションした結果の概要を示す。曲線４１及び４２は両側及び片側接合においてｐ及びｎドーピングレベルが共に５Ｅ１６である場合の結果を示し、即ち、図２に示されたｐｎ接合の両側近傍に誘電体が在る場合とこの接合の片側近傍のみに誘電体が在る場合との両者がこの発明の範疇に入るものとすることができる。曲線４３及び４４は同様に両側及び片側接合においてｐ及びｎドーピングレベルが１Ｅ１７である場合の結果を示している。
これらの結果により以下の実施態様が提案される。ダイオード接合を横切るようにトレンチをエッチングし、好ましくは高誘電率の絶縁材料（例えば、誘電率＞２０のＴａ２Ｏ５）でこれらトレンチを満たし、シリコンのパッシベーションのためにＳｉＯ２で裏打ちする（上記結果／曲線では２ｎｍであった）。臨界電界を形成するために、延いては、高絶縁破壊電圧とするために過剰電荷（即ち、より広い空乏領域）が必要となる。エッチングはストライプ状に行うことができるが、六角形又は四角形のメッシュ状に行う方がさらに良いかもしれず、これは、電圧の広がりがより強いからであり、これは、同電圧下で、さらに高い電荷、従って、さらに広い空乏層が必要となるからである。このメッシュ状、即ち、セル状の配置がより高い面積／体積比をもたらし、高ｋで覆われたより大きい面積がより強い容量結合を与え、従って、空乏層がより広がり（ＲＥＳＵＲＦがより良くなり）、且つ、絶縁破壊電圧がより高くなる。
この発明においては、半導体ダイオード装置に関連して記載された上記コンセプトは、順方向電圧降下、即ち、オン抵抗と絶縁破壊電圧との間により良いトレードオフを与えるバイポーラ接合トランジスタやＭＯＳＦＥＴ等の逆バイアス接合を有する他の如何なる装置にも適用できる。例えば、ＭＯＳ装置では、ドレイン拡張部分のドーピングレベルが高ければ高いほどオン抵抗にとっては良いが、要求される絶縁破壊電圧がドーピングレベルを制限してしまう。ｐｎ接合近傍且つ場合によってはこれを跨ぐ電界形成領域に、好ましくは、高誘電率の絶縁材料を用いることにより、この制限が緩やかになる。この近傍電界形成領域は例えばトレンチ内で縦方向、しかし、例えば接合終端部では横方向となってもよい。さらに、ＳＯＩ（シリコン・オン・インシュレータ）装置においても、上部又は底部において電界形成誘電体層で酸化層を置き換える、又は、酸化層と電界形成誘電体層とのサンドイッチとすることにより上記メカニズムを用いることができる。電界形成誘電体で酸化物を完全に置き換えたこの態様が添付図面の図５に示されており、ここでは、層５１はシリコン基板で、層５２は埋め込み高ｋ誘電体電界形成領域で、層５３はｐｎ接合１０１を有するＳＯＩ半導体シリコン領域で、層５４は上部高ｋ誘電体電界形成領域で、層５５は電界プレートである。逆絶縁破壊電圧下でのｐｎ接合空乏領域の誘起された拡張端部が破線５０８，５０９で示されている。
この発明の範疇のすべての装置において、電界形成絶縁材料の誘電率が高いほど絶縁破壊電圧への有益な効果が高くなる。即ち、電界形成絶縁／誘電材料のｋ値が高いほど、半導体ｐｎ接合近傍の領域内の電界形成材料の電界の電圧等線図の拡張が大きくなり、従って、最大電界が小さくなり（電界がさらに緩やかになり）、そして、これに対応して誘起された半導体材料内の電界及びｐｎ接合空乏領域の拡張が大きくなり、従って、ｐｎ接合の逆絶縁破壊電圧が大きくなる。電界形成材料のｋ値が大きくなるほどこの材料の領域が薄くなって半導体ｐｎ接合の絶縁破壊電圧を増加させることができる。酸化タンタルＴａ２Ｏ５（ｋ値が約２２）が電界形成領域の材料として好ましい。二酸化シリコンＳｉＯ２（ｋ値が約４）や窒化シリコンＳｉ３Ｎ４（ｋ値が約８）等のシリコン半導体技術でよく知られている他の絶縁材料もこの発明の装置の電界形成領域として用いることができるが、この領域は、近傍ｐｎ半導体接合での絶縁破壊電圧と同様な増加を達成するには、Ｔａ２Ｏ５よりかなり厚くなければいけないであろう。誘電体電界形成領域は如何なる電流も通さないので、電界形成領域／層は薄くｋが高いほど効果が高まり、これは、装置領域に、結果としてさらに小さくなった装置オン抵抗を有するさらに並列なダイオード／トランジスタセルが形成されるからである。この発明の電界形成領域として用いることができ、そして、窒化シリコン窒化よりｋ値が高い他の誘電材料は、例えば、酸化アルミニウムＡｌ２Ｏ３（Ｋ＝４．５−８．４）、チタン酸ストロンチウムＳｉＴｉＯ３、チタン酸バリウムＢａＴｉＯ３（Ｋ＝１２−１５）である。さらにｋ値が高い材料の例としてはＣｏＴｉＯ３（Ｋ＝４０）がある。ＳｉＯ２よりｋ値が高く、特に、Ｓｉ３Ｎ４よりｋ値が高い誘電材料は、この発明の電界形成領域として用いるのに好ましい。
添付図面の図６は、この発明のプラナーゲート縦型絶縁ゲート電界効果型トランジスタ半導体装置６０の一部の断面を示している。装置６０は、上部にｎ−ドレインドリフト領域１１が在るｎ＋基板ドレイン領域１４を有するシリコン半導体本体を備える。絶縁ゲート構造Ｇは半導体本体上部表面に設けられたゲート誘電体層３０とゲート導電層３１とから成る。絶縁ゲート構造Ｇは、上面から見ると、ドレインドリフト領域１１と共にｐｎ接合３４を形成し、そして、ｎ＋ソース領域３３を含むｐ型本体領域３２から成るソースセルから各々が形成される複数開口を有する規則的なメッシュ又はグリッドを形成している。図６は、二ソースセルの各々の半分を示しており、一つのセルはゲート構造Ｇの示された断面の各側面にある。絶縁領域３５がゲート構造Ｇ上部に設けられている。すべてのソース領域３３のコンタクトをとるソースメタライゼーション３６が絶縁領域３５上部の半導体表面に設けられておりソース電極Ｓを形成している。絶縁ゲート構造Ｇに対する電気的接続が絶縁領域３５を介した開口により施される。メタライゼーション層１６がドレイン領域１４とコンタクトが取られドレイン電極Ｄを形成している。電界形成領域６１が，これらはＴａ２Ｏ５でも良いが、各々が、ｐ本体３２とｎ−ドレインドリフト領域１１との間のｐｎ接合３４近傍にあり、そして、各々が、ｎ＋ドレイン領域と一体化されている第一容量性電圧結合領域６２と、第二容量性電圧結合領域であって、好ましくは、高濃度にドープされたポリシリコン、又は、これら二領域と同電位である装置のｐ本体領域３２とソース領域３３とに近い金属（ソースメタライゼーション３６の拡張部でもよい）から成る第二容量性電圧結合領域６３との間に容量結合されている。第二容量性電圧結合領域６３はｐ本体領域３２又はソース領域３３自体であってもよい。金属又は高濃度にドープされたポリシリコンの第二容量性電圧結合領域６３が、これは、ｎドレインドリフト領域１１内で空乏化が強いため好ましいが、（図示されない）薄い絶縁層により半導体シリコンから分離されると好ましい。図６Ａは図６の装置の一部を拡大したもので、Ｔａ２Ｏ５電界形成領域を設けることの効果を説明するものである。図６Ａは電界形成領域６１内とｐｎ接合３４領域内の近傍半導体領域の、装置の逆絶縁破壊電圧（ソースからドレイン）での、電圧等線図を示している。装置の絶縁破壊電圧を増加させるｐｎ接合領域内での電界形成は空乏領域までに制限される。破線６８は、ｐｎ接合空乏領域の拡張端部を示しており、この空乏領域は一部のみがドレインドリフト領域１１を介して拡張している。これは、上記議論した図３Ａのダイオードにおける空乏領域の拡張に対応する。上記議論したＷＯ０１／５９８４７文書の例では、電界形成はドレインドリフト領域全体に渡って拡張し、さらに、電界形成半絶縁導体領域がｎ＋ドレイン領域とコンタクトが取られる部位までｐｎ接合から離れている。
この発明の態様の効果は電界形成領域が絶縁性であり、容量的に結合され、そして、空乏領域のみを形成し、そして、空乏領域からはるか外側の空乏層を含む半導体材料内には電界を「形成」しないことである。ＷＯ−Ａ−０１／５９８４７及びＷＯ−Ａ−０３／０４３０８９における態様では、電界形成領域として半絶縁材料を用いるが、電界の拡張は半絶縁層の長さ全体に渡り、これが、元の空乏領域からはるか外側のｐｎ接合を有する半導体内の空乏層の拡張を誘起し、この空乏層の拡張が装置の要求される絶縁破壊電圧に必要される以上にその容量を高めることになる。この発明の容量結合された絶縁電界形成領域により、拡張が自然に制限され、何故ならば、逆バイアスに適用される「フィードバック」が起きるように空乏層電荷の増加が拡張を決定する。ＷＯ−Ａ−０１／５９８４７の態様に存在する（寄生）過剰電流リークを避け、空乏領域に対する電界形成を制限するのが絶縁電界形成領域の使用目的である。ＷＯ−Ａ−０１／５９８４９は、この半絶縁特性を確保するために窒化シリコンの処理及び組成を必要とするであろう半絶縁層のための窒化シリコンの使用可能性について述べていることに留意されたい。もし、窒化シリコンがこの発明の電界形成材料として用いられると、その処理及び組成はその絶縁特性を確保するものではなくなるであろう。何故ならば、絶縁電界形成領域の効果は空乏層が存在する半導体シリコンの一部に限られるからであり、電界形成領域の始まり及び終了の正確な位置はＷＯ−Ａ−０１／５９８４７の態様より明瞭でないからである。従って、図６に示される装置においては、電界形成領域１１はｐｎ接合３４のｐ側のみに近いが、電界形成領域１１は、第二容量性電圧結合領域である金属ソース電極３６，Ｓまで拡張し、従って、ｐｎ接合を跨ぐものでもよい。この場合、電界形成領域１１は、半導体領域（これはｐ本体でありｎドレインドリフト領域）内の逆バイアスｐｎ接合の両側における電圧とは電圧が少し異なる容量性電圧結合領域に結合されるであろう。従って、この効果はそれ程大きくないが満足するものとなろう。絶縁層が第二の容量性電圧結合金属コンタクトと半導体領域との間に設けられてもよい。この発明の範疇における他の装置では、例えば図２に見られるダイオードでは、絶縁電界形成領域を、これは電流を通さないので、二金属キャパシタ電極間に接続することができる。
ＷＯ−Ａ−０３／０４３０８９に記載されている電界効果型装置の例では、電界形成領域は真性半導体材料として、又は、ドリフト領域より低濃度にドープされた外因性 半導体材料として、又は、半絶縁材料として記載され、そして、電界形成領域端部近傍の第一及び第二キャパシタ電極領域が異なる電子エネルギバリアを有する。これに対して、この発明の電界効果型トランジスタでは、電界形成材料は絶縁材料であり、絶縁電界形成領域両端部の容量性電圧結合領域は異なる電子エネルギバリアを有しても良いが有する必要もなく、そして、重要なことは、電界形成領域の一部内の電界が（図６Ａに示されるように）電界の拡張を誘起し、これはｐ本体−ドリフト領域接合近傍の空乏領域までに制限され、そして、ドリフト領域全体には及ばず、即ち、容量性電界形成は、装置内で電圧降下が生じる空乏層幅までに制限される。
添付図面の図７は、この発明の縦型トレンチ・ゲート絶縁ゲート電界効果型トランジスタ半導体装置７０の一部における断面を示している。半導体本体はｐ型本体領域３２内にｎ＋ソース領域３３を有し、ｐ型本体領域３２はｎ−ドレインドリフト領域１１と共にｎ＋ドレイン領域１４上にｐｎ接合３４を形成している。トレンチゲート・ゲート構造Ｇは、半導体本体上面からソース領域３３及びｐｎ接合３４を超えてドレインドリフト領域１１内に達するトレンチ７５を備える。ゲート構造Ｇは、ゲート導電材料３１とトレンチ７５近傍の半導体本体との間においてトレンチ７５内に設けられた絶縁層７６を備える。上部絶縁層３５がゲート導電材料３１上部に設けられている。図６を参照して説明されたのと同様に、二ソースセルの各々の半分が図７に示され、一つのセルがトレンチゲート構造Ｇの示された部分の各側面にある。電界形成絶縁誘電体領域７１は、これらは例えばＴａ２Ｏ５でもよいが、各々が、ｐ本体３２とｎ−ドレインドリフト領域１１との間のｐｎ接合３４の近傍で且つこれを跨ぎ、そして、各々が、ｎ＋ドレイン領域１４と一体化されている第一容量性電圧結合領域７２と金属ソース電極３６と一体化されている第二容量性電圧結合領域７３との間に容量結合されている。ＷＯ−Ａ−０３／０４３０８９に記載されている電界効果型装置の例では、電界形成領域はｐ本体とｎ−ドレインドリフト領域との間の接合を跨いでいない。図７Ａは装置のソース・ドレイン間絶縁破壊電圧における電圧等線図を、破線により、電界形成領域７１の一部の非均一電界として、さらに、ｐｎ接合３４両端の近傍半導体領域内の誘起された拡張空乏領域７７，７８内の非均一電界として示している。図６と同様に、拡張空乏領域の端部７８が部分的にのみドレインドリフト領域１１内へ延びている。
一般的な事項として、ＷＯ−Ａ−０３／０４３０８９に記載されている電界効果型装置はすべて基本的に電界形成領域のための絶縁誘電体を置き換えることによりこの発明の範疇内で変形可能である。添付図面の図６及び７を参照して記載された装置は主にそのような置き換えによる変形例である。
この発明による変形例となるＷＯ−Ａ−０３／０４３０８９に記載されている横型絶縁ゲート電界効果型装置の例の断面図及び平面図が添付図面の図８Ａ及び８Ｂに各々示されている。ｎ＋ソース領域３３，ｎ＋ドレイン領域１４，そして、ｎ−ドレインドリフト領域１１が装置の主表面下に設けられている。ゲート誘電体層３０及びゲート導電層３１を有するプラナー絶縁ゲートが主表面上に設けられている。ｐ本体チャネル形成領域３２も主表面下に設けられている。電界形成絶縁誘電体領域８１が，これはＴａ２Ｏ５でも良いが、ｐ本体３２とｎドレインドリフト領域１１との間のｐｎ接合の近傍即ち近くにあり且つ薄い絶縁ＳｉＯ２領域８２によりドレインドリフト領域１１から分離されている主表面上に設けられている。電界形成領域８１のための第一容量性電圧結合領域８４がドレイン電極１６により形成されている。ソースメタライゼーション電極３６がソース領域３３とコンタクトが取られ、ゲート導電層３１を覆う絶縁層８３上まで延び、誘電体電界形成領域８１の一端近傍で電界形成領域８１のための第二容量性電圧結合領域８５を与えるｐ＋領域とコンタクトが取られる。ソース電極３６が直接電界形成領域８１とコンタクトが取られることによりｐ＋領域は省略できる。装置８０は基板８７上の埋め込み酸化層８６を含む絶縁基板（ＳＯＩ）プロセス構造上にシリコン層を用いて形成されたものとして示されている。
添付図面の図９はこの発明のバイポーラトランジスタ９０の概略を示している。両側に電界形成誘電体／絶縁領域９５が設けられた構造内にｎ＋エミッタ領域９１，ｐ＋ベース領域９２，ｎコレクタドリフト領域９３，そして、ｎ＋コレクタ領域９４が埋め込まれ，逆電圧下で、ベース・コレクタ接合において電界／空乏領域を拡張させ、且つ、逆絶縁破壊電圧を増加させる。
一般的に事項として、ＷＯ−Ａ−０３／０１５１７８に開示されているすべてのバイポーラトランジスタ構造は、基本的にＷＯ−Ａ−０３／０１５１７８でゲート領域と称されている半絶縁電界形成領域を絶縁／誘電材料で置き換えることによりこの発明の範疇内で変形可能である。この例の断面図が添付図面の図１０に示されており、これはＷＯ−Ａ−０３／０１５１７８の図３に示された構造の変形例である。
図１０のバイポーラトランジスタ９０では、縦型構造が、複数のメサ９０１を有するｎ＋コレクタ基板９４を有し、各メサ９０１は、ｎコレクタドリフト領域９３，薄いｐ型ベース層９２，エミッタ・ベース空間電荷領域９６，そして、エミッタ領域９１から成る。各メサ９０１は、トレンチ９０２により囲まれ、これは、任意であるが、薄いパッシベーションＳｉＯ２絶縁層９０３によりメサから分離されてもよく、そして、メサ９０１内のｐｎベース９２コレクタ９３接合を跨ぐ電界形成領域９５として，好ましくはｋが高い絶縁／誘電材料を含む。各電界形成領域９５のための第一容量性電圧結合領域がｎ＋コレクタ領域９４と一体化して形成され、各電界形成領域９５のための第二容量性電圧結合領域９７が誘電体９５上の金属コンタクトにより形成されている。これとは別に、第二容量性電圧結合領域コンタクトがベース又はエミッタに接続されてもよい。
添付図面の図１１はこの発明のシリコン・オン・インシュレータ（ＳＯＩ）構造１１０の他例を示している。酸化物基板１１４上に示され、ｐｎ接合１１１を形成する半導体ｐ及びｎ領域１１２、１１３は単純なダイオード装置であるが、電界効果型トランジスタの本体及びドレインドリフト領域、又は、バイポーラトランジスタのベース及びコレクタドリフト領域等のドリフト領域を組み込むものとしても考えられる。好ましくはｋが高い絶縁誘電体電界形成領域の二部分１１５，１１６がｐ及びｎ半導体領域の上部及び後部に設けられている。図１１に示される構造では、この構造の左側及び右側への（図示されない）コンタクトにより、電圧を半導体領域１１２，１１３、そして、電界形成領域１１５，１１６に印加することができる。これとは別に、電圧印加のためのコンタクトがｐ及びｎ領域１１２，１１３に対してのみ取られ、これが、電界形成領域１１５，１１６のために必要な第一及び第二容量性電圧結合領域を与えるものとすることができる。ｐ及びｎ半導体領域の後部並びに上部における高ｋ電界形成領域の存在により、この発明の容量性電界形成が電荷の三次元（非線形）分布を伴うこともできることが説明される。逆絶縁破壊電圧下で拡張されたｐｎ接合空乏領域の端部が破線１１７、１１８，そして、１１９により示されている。
添付図面の図１２は、ｐｎ接合の終端、これは、ｐ領域１２３とｎ領域１２４との間に示されているｐｎ接合１２２が表面横方向でスムースな曲線で終端する点であり、絶縁破壊電圧を増加させるために、絶縁／誘電体（好ましくは、高ｋの）電界形成領域１２１がこの発明において用いられた構造を示している。この発明においては表面横方向上部の電界形成領域１２１により表面横方向上部に形成されたｐｎ接合１２２の空乏領域の曲率半径が大きくなり（点線１２５で示された空乏領域が破線１２６まで拡張され）、従って、ｐｎ接合の絶縁破壊電圧が増加する。ｐｎ接合に加えられた当該逆電圧がコンタクトＡ及びＢ、又は、Ａ及びＣに加えられる。高ｋ電界形成領域１２１はｐ及びｎ領域１２３、１２４に接触しているので（示されているように直接、又は、薄い絶縁物を介して）、これは自然に、ｐｎ接合１２２に加えられたのと同電圧に容量的に結合される。コンタクトＡ及びＢの場合、ｐ及びｎ領域１２３、１２４のみが電界形成領域１２１のための第一及び第二の容量性電圧結合領域として機能する。そのような終端は、これは図１２に見られるようにこの発明の恩恵であるが、プラナー半導体装置のほとんどすべてのｐｎ接合近傍にて生じる。従って、プラナー装置におけるそのような接合は、図１２に見られるような単純なダイオードか、又は、例えば、ベース・コレクタ接合となりうる。
この開示を読むことにより他の各種の変形及び変更が当業者にとって明らかとなる。そのような変形及び変更はこの技術分野ですでに知られている同等物及び他の特徴を含むことができ、そして、ここに開示された特徴の代わりに又は加えて用いることができる。
特許請求の範囲はある特定の特徴の組み合わせとして編成されているが、この発明の範疇は、ここに明瞭に又は暗に記載された如何なる新規な特徴又は新規な特徴の組み合わせ、又は、それから派生する特徴を、いかなる請求項に規定されたこの発明に関係するかしないに関わらず、又は、この発明が解決する如何なる又はすべての技術的課題を軽減するかしないに関わらず含むものである。
各実施形態のコンテクストにて記載された特徴は組み合わされて単一の実施形態としてもよい。これとは逆に、簡潔さのために単一の実施形態のコンテクストにて記載された特徴は別々に又は如何なる適切な組み合わせとされてもよい。そのような特徴及び又はそのような特徴の組み合せに対して新規な請求項が、この出願の継続中に、又は、これから派生するいかなるさらなる出願の継続中においても作成されうることを出願人はここに告知するものである。
上述の如く記載された既知の半導体装置の概略断面図である。 上述の如く記載された既知の半導体装置の概略断面図である。 この発明の半導体ダイオード装置の概略断面図である。 図２に示されるダイオード装置の絶縁破壊における電圧の等線図を説明するグラフである。 図１Ａに示されるダイオード装置の絶縁破壊における電圧の等線図を説明するグラフである。 図２のダイオードのシミュレーション結果をプロットしたグラフである。 この発明の電界形成層を組み込んだシリコン・オン・インシュレータ構造を示す図である。 この発明のプレーナー・ゲート縦型絶縁ゲート電界効果型トランジスタ半導体装置の一部における概略断面図である。 この発明のプレーナー・ゲート縦型絶縁ゲート電界効果型トランジスタ半導体装置の一部における概略断面図である。 この発明の縦型トレンチ・ゲート絶縁ゲート電界効果型トランジスタ半導体装置の一部における概略断面図である。 この発明の縦型トレンチ・ゲート絶縁ゲート電界効果型トランジスタ半導体装置の一部における概略断面図である。 この発明の横型絶縁ゲート電界効果型トランジスタ装置の断面図である。 この発明の横型絶縁ゲート電界効果型トランジスタ装置の平面図である。 この発明のバイポーラトランジスタの概略を示す図である。 この発明のバイポーラトランジスタの断面図である。 この発明のシリコン・オン・インシュレータ構造の概略斜視図である。 この発明のｐｎ接合終端構造の概略断面図である。

Claims (18)

  1. 半導体装置であって、ｐｎ接合と該ｐｎ接合近傍に位置して前記装置の逆絶縁破壊電圧を高める電界形成領域とを有する半導体領域を含み、前記電界形成領域は絶縁材料であり使用時に前記ｐｎ接合に印加されるのとほぼ同じ電圧が印加されるように設けられた第一及び第二容量性電圧結合領域に結合され、前記電界形成領域の材料及び容量結合は、前記ｐｎ接合間に逆電圧が印加され且つ前記装置が非道通時に、前記電界形成領域が存在しない場合に存在しうるｐｎ接合空乏領域の限界を超える前記電界形成領域の一部分に容量性電界が存在するものであり、前記電界形成領域内の電界は拡張された電界を含み、該拡張された電界はこれに対応して前記半導体領域内に拡張されたｐｎ接合空乏領域までとされる半導体装置。
  2. 前記電界形成領域絶縁材料は二酸化シリコンより誘電率が高い請求項１に記載の装置。
  3. 前記電界形成領域絶縁材料は窒化シリコンより誘電率が高い請求項２に記載の装置。
  4. 前記電界形成絶縁材料は酸化タンタルＴａ２Ｏ５である請求項３に記載の装置。
  5. 前記絶縁電界形成領域は前記ｐｎ接合のｐ側及びｎ側の一つのみに隣接している請求項１乃至４いずれか一項に記載の装置。
  6. 前記絶縁電界形成領域は前記ｐｎ接合のｐ側及びｎ側の両側に隣接している請求項１乃至４いずれか一項に記載の装置。
  7. 前記ｐｎ接合の横方向の一側のみに隣接しているそのような絶縁電界形成領域がある請求項５又は６に記載の装置。
  8. 前記ｐｎ接合の横方向の両側に隣接しているそのような絶縁電界形成領域がある請求項５又は６に記載の装置。
  9. 前記第一及び第二容量性電圧結合領域の少なくとも一つは前記ｐｎ接合を形成するｐ及びｎ半導体領域の一つを備える請求項１乃至４いずれか一項に記載の装置。
  10. 前記第一及び第二容量性電圧結合領域の少なくとも一つは前記ｐｎ接合を形成するｐ及びｎ半導体領域の一つと同導電型で且つ隣接するより高濃度にドープされた半導体領域を備える請求項１乃至４いずれか一項に記載の装置。
  11. 前記第一及び第二容量性電圧結合領域の少なくとも一つは導電材料領域を備える請求項１乃至４いずれか一項に記載の装置。
  12. 前記導電材料領域は前記装置の主電極と一体化されている請求項１１に記載の装置。
  13. 前記容量的に結合された絶縁電界形成領域は絶縁領域により前記ｐｎ接合を有する前記半導体領域から分離されている請求項１乃至１２いずれか一項に記載の装置。
  14. 前記装置はダイオード装置で前記ｐｎ接合は前記ダイオード装置の整流接合である請求項１乃至１３いずれか一項に記載の装置。
  15. 前記装置はバイポーラトランジスタで前記ｐｎ接合は前記装置のベース領域とコレクタドリフト領域との接合である請求項１乃至１３いずれか一項に記載の装置。
  16. 前記装置は電界効果型トランジスタで前記ｐｎ接合は前記装置のチャネル形成領域とドレインドリフト領域との接合である請求項１乃至１３いずれか一項に記載の装置。
  17. 前記ドリフト領域は不均一にドープされている請求項１５又は１６に記載の装置。
  18. 前記拡張されたｐｎ接合空乏領域は前記ドリフト領域を介して部分的にのみ延びる請求項１５乃至１７いずれか一項に記載の装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017118097A (ja) * 2015-12-17 2017-06-29 日亜化学工業株式会社 電界効果トランジスタ
US9972710B2 (en) 2015-12-17 2018-05-15 Nichia Corporation Field effect transistor
US10109501B2 (en) 2015-11-20 2018-10-23 Fuji Electric Co., Ltd. Manufacturing method of semiconductor device having a voltage resistant structure

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004007197B4 (de) 2004-02-13 2012-11-08 Infineon Technologies Ag Hochsperrendes Halbleiterbauelement mit niedriger Durchlassspannung
US7808050B2 (en) 2005-06-22 2010-10-05 Nxp B.V. Semiconductor device with relatively high breakdown voltage and manufacturing method
US7667265B2 (en) * 2006-01-30 2010-02-23 Fairchild Semiconductor Corporation Varying mesa dimensions in high cell density trench MOSFET
US7759650B2 (en) 2006-04-25 2010-07-20 Koninklijke Philips Electronics N.V. Implementation of avalanche photo diodes in (Bi)CMOS processes
JP5298432B2 (ja) 2007-01-31 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
US7652329B2 (en) * 2007-07-13 2010-01-26 Semiconductor Components Industries, Llc Vertical MOS transistor and method therefor
WO2009050669A2 (en) * 2007-10-19 2009-04-23 Nxp B.V. High voltage semiconductor device
EP2058862B1 (en) 2007-11-09 2018-09-19 ams AG Field-effect transistor and method for producing a field-effect transistor.
US20090236254A1 (en) * 2008-03-20 2009-09-24 Jenkins Shawn E Accessible Hand Hygiene System
KR101418398B1 (ko) 2008-07-04 2014-07-11 페어차일드코리아반도체 주식회사 필드 형성층을 구비하는 고전압 반도체소자 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
EP0519741B1 (en) 1991-06-21 1997-05-02 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor element
DE19632412A1 (de) 1996-08-05 1998-02-12 Sifu Hu Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
JP2000164855A (ja) * 1998-11-30 2000-06-16 Nippon Telegr & Teleph Corp <Ntt> 絶縁ゲート型半導体装置及びその製法
GB0003186D0 (en) * 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv A semiconductor device
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
JP2003017695A (ja) * 2001-07-03 2003-01-17 Mitsubishi Electric Corp 半導体装置
US6573558B2 (en) 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US6774434B2 (en) 2001-11-16 2004-08-10 Koninklijke Philips Electronics N.V. Field effect device having a drift region and field shaping region used as capacitor dielectric

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109501B2 (en) 2015-11-20 2018-10-23 Fuji Electric Co., Ltd. Manufacturing method of semiconductor device having a voltage resistant structure
JP2017118097A (ja) * 2015-12-17 2017-06-29 日亜化学工業株式会社 電界効果トランジスタ
US9972710B2 (en) 2015-12-17 2018-05-15 Nichia Corporation Field effect transistor

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Publication number Publication date
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