JP2007503119A - レーザドライバ回路 - Google Patents

Abstract

【課題】 パルスデータ信号のデューティサイクルを制御するためのデバイス、システム及び方法が開示される。
【解決手段】 入力信号に応答して、パルスデータ出力信号を生成することができ、パルスデータ出力信号は或るデューティサイクルを含む。パルスデータ出力信号のデューティサイクルは、パルスデータ出力信号の平均電力の近似値に少なくとも或る程度基づいて調整することができる。

Description

本明細書に開示される発明の内容は、光伝送媒体によりデータを伝送する際に用いられる技術に関する。

データは通常、レーザダイオードによって生成される光エネルギーのパルスとして、光伝送媒体（たとえば、光ファイバケーブル）により伝送される。そのようなレーザダイオードは通常、パルスデータ信号内の符号化されたデータのパルスによって変調される電流信号によって駆動される。そのようなパルスデータ信号は通常、信号周期内に伝送される一連のシンボルとして生成される。各信号周期のパルス周期部分において、エネルギーパルスの有無によって、そのパルス周期中に伝送されるシンボル値を指示することができる。

パルスデータ信号は通常、「デューティサイクル」を有することを特徴とし、「デューティサイクル」は、パルスデータ信号内の信号周期に対するパルス周期の比を表す。光伝送媒体においてデータを伝送するために用いられる特定のフォーマット、プロトコル又は標準規格に応じて、パルスデータ信号（レーザダイオードを駆動するための電流信号を変調するために用いられる）内の信号周期は通常、その特定のフォーマット、プロトコル又は標準規格に準拠するようなデューティサイクルを有するように調整される。

図１は、垂直共振器面発光レーザ（ＶＣＳＥＬ）を駆動する際に用いられることになる電流信号のデューティサイクルを制御するために用いることができる従来のデューティサイクル制御回路１０を示す。出力段１４が、端子１２において受信される入力信号に応答して、パルスデータ出力信号を生成する。デューティサイクル調整回路１６が、出力段１４に接続される差動端子上のＤＣレベルを調整して、パルスデータ出力信号のデューティサイクルを変化させる。マーク−スペースモニタ回路１８が、差動端子２４上のＤＣ電圧を表す電圧を、演算増幅器２０に与える。マーク−スペース基準回路２２が、１００％デューティサイクルの差動端子２４上のＤＣ電圧を表す電圧を生成する。抵抗Ｒ１及びＲ２を選択して、マーク−スペース基準回路２２の出力において電圧を分圧することができる。分圧された電圧及びマーク−スペースモニタ回路１８の出力が演算増幅器２０の入力端子において受信される。その後、演算増幅器２０の出力がデューティサイクル調整回路１６に与えられ、端子２４上のＤＣ電圧を変化させる。

添付の図面を参照して、本発明のいくつかの実施の形態が説明されることになるが、それらの実施の形態は限定するものではなく、また全てを網羅するものでもない。なお、図面では、他に指定されない限り、種々の図面を通して、類似の参照番号が類似の部品を指している。

本明細書全体を通して、「一つの実施の形態」又は「或る実施の形態」を参照することは、その実施の形態に関連して説明される特定の特徴部、構造又は特性が本発明の少なくとも１つの実施の形態に含まれることを意味する。したがって、本明細書全体を通して種々の場所において「一つの実施の形態」又は「或る実施の形態」という言い回しが見られても、全て同じ実施の形態を参照しているとは限らない。さらに、それらの特定の特徴部、構造又は特性を１つ又は複数の実施の形態において組み合わせることもできる。

本明細書において参照されるときの「機械読取り可能」命令は、１つ又は複数の論理演算を実行するために１つ又は複数の機械が理解することができる表現のことを指している。たとえば、機械読取り可能命令は、１つ又は複数のデータオブジェクト上で１つ又は複数の演算を実行するために、プロセッサコンパイラが解釈することができる命令を含むことができる。しかしながら、これは機械読取り可能命令の単なる一例であり、本発明の実施の形態はこの点に関して限定されない。

本明細書において参照されるときの「機械読取り可能媒体」は、１つ又は複数の機械によって読み取ることができる表現を保持することができる媒体のことを指している。たとえば、機械読取り可能媒体は、機械読取り可能命令又はデータを格納するための１つ又は複数の記憶デバイスを含むことができる。そのような記憶デバイスは、たとえば光学、磁気又は半導体記憶媒体のような記憶媒体を含むことができる。しかしながら、これは機械読取り可能媒体の単なる一例であり、本発明の実施の形態はこの点に関して限定されない。

本明細書において参照されるときの「ロジック」は、１つ又は複数の論理演算を実行するための構造のことを指している。たとえば、ロジックは、１つ又は複数の入力信号に基づいて１つ又は複数の出力信号を与える回路を含むことができる。そのような回路は、デジタル入力を受信して、デジタル出力を与える有限状態機械、あるいは１つ又は複数のアナログ入力信号に応答して１つ又は複数のアナログ出力信号を与える回路を含むことができる。そのような回路は、特定用途向け集積回路（ＡＳＩＣ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）において提供される場合がある。またロジックは、メモリに記憶される機械読取り可能命令と、それと組み合わせて用いられる、そのような機械読取り可能命令を実行するための処理回路とを含むことができる。しかしながら、これは、ロジックを提供することができる構造の単なる例であり、本発明の実施の形態はこの点に関して限定されない。

本明細書において参照されるときの「パルスデータ信号」は、パルス状の信号プロファイルに従ってエネルギーを伝送する信号のことを指している。パルスデータ信号は、情報を表現するために、高エネルギー状態と低エネルギー状態との間で絶えず変化することができる。たとえば、パルスデータ信号は、１つの「信号周期」にわたって、高信号電圧と低信号電圧との間で絶えず変化することができ、高信号電圧と低信号電圧との間の遷移は、その信号周期内で概ね瞬時に行われる。この例では、パルスデータ信号は、各信号周期において、１ビットを伝送することができる。各信号周期の一部において、「パルス周期」が、そのパルス周期にわたって高信号電圧パルスが存在することによって１つのシンボル（「１」など）を表し、そのパルス周期にわたって低信号電圧信号が存在することによって別のシンボル（「０」など）を表すことができる。しかしながら、これはパルスデータ信号の単なる例であり、本発明の実施の形態はこの点に関して限定されない。

本明細書において参照されるときの「デューティサイクル」は、パルスデータ信号の信号周期の持続時間とパルス周期の持続時間との間の関係のことを指している。デューティサイクルは、パルス周期によって示される信号周期持続時間のパーセンテージとして表すことができる。たとえば、５０％のデューティサイクルは、パルス周期が信号周期の半分に及ぶことを指示し、２５％のデューティサイクルは、パルス周期が信号周期の４分の１に及ぶことを指示することができる。

本明細書において参照されるときの信号の「平均電力」は、或る時間にわたって伝送される平均電力のことを指している。パルス周期において高信号電圧を伝送する（たとえば、「１」を表現するために）パルスデータ信号は、或る平均電力を伝送することができ、その平均電力は、或るパルス周期に関連するデューティサイクルに応じて異なる場合がある。たとえば、そのようなパルスデータ信号は、デューティサイクルが大きくなると、高い平均電力を伝送することができ、デューティサイクルが小さくなると、低い平均電力を伝送することができる。しかしながら、これは、信号の平均電力を如何に決定することができるかの単なる一例であり、本発明の実施の形態はこの点に関して限定されない。

本明細書において参照されるときの「差動信号」は、一対の導電端子にわたって伝送することができる信号のことを指している。差動信号は、情報によって変調される大きさを有する電圧信号を含むことができる。たとえば、差動信号は、一対の導電端子間にかかる電圧信号を含むことができる。しかしながら、これは差動信号の単なる例であり、本発明の実施の形態はこの点に関して限定されない。

手短に言うと、本発明の実施の形態は、パルスデータ信号のデューティサイクルを制御するためのデバイス及び方法に関する。入力信号に応答して、パルスデータ出力信号を生成することができ、そのパルスデータ出力信号は、或るデューティサイクルを含む。パルスデータ出力信号のデューティサイクルは、パルスデータ出力信号の平均電力の近似値に少なくとも或る程度基づいて調整することができる。しかしながら、これは単なる１つの例示的な実施の形態であり、他の実施の形態はこの点に関して限定されない。

図２は、本発明の一つの実施の形態による、光伝送媒体においてデータを送信し、且つ光伝送媒体からデータを受信するためのシステムの概略図である。光トランシーバ１０２が、光ファイバケーブルのような光伝送媒体において光信号１１０を送信又は１１２を受信することができる。光トランシーバ１０２は、たとえば、波分割多重、波長分割多重（ＷＤＭ）又は多値振幅シグナリング（ＭＡＳ）のような任意の光データ伝送フォーマットに従って、送信信号１１０を変調することができるか、又は受信信号１１２を復調することができる。たとえば、光トランシーバ１０２の送信部（図示せず）は、光伝送媒体において多数のデータ「レーン」を送信するためにＷＤＭを用いることができる。

物理媒体依存（ＰＭＤ）部１０４は、受信された光信号１１２に応答して、光トランシーバ１０２から電気信号を受信し、適当に処理するために、ＴＩＡ（図示せず）及び／又は制限増幅器（ＬＩＡ）（図示せず）のような回路を配設することができる。ＰＭＤ部１０４は、光信号を送信するために、光トランシーバ１０２内のレーザデバイス（図示せず）に対してレーザドライバ回路（図示せず）からの電力を与えることもできる。物理媒体接続（ＰＭＡ）部１０６は、ＰＭＤ部１０４から受信される適当に処理された信号からデータを再生するために、クロック及びデータ再生回路（図示せず）並びに逆多重化回路（図示せず）を含むことができる。ＰＭＡ部１０６は、データレーンにおいてＰＭＤ部にデータを送信するための多重化回路（図示せず）、並びにレイヤ２部１０８からのパラレルデータ信号をシリアルデータ信号に変換し、且つクロック及びデータ再生回路によって与えられるシリアルデータ信号に基づいて、レイヤ２部１０８にパラレルデータ信号を与えるためのシリアライザ／デシリアライザ（Ｓｅｒｄｅｓ）も備えることができる。

一つの実施の形態によれば、レイヤ２部１０８は、ＩＥＥＥ標準規格８０２．３ａｅ−２００２、第４６条に定義されるような媒体独立インターフェース（ＭＩＩ）においてＰＭＡ部１０６に接続される媒体アクセス制御（ＭＡＣ）デバイスを含むことができる。他の実施の形態では、レイヤ２部１０８は、順方向誤り訂正ロジック、及び国際電気通信連合（ＩＴＵ）によって発行された同期光ネットワーク／同期デジタル階層（ＳＯＮＥＴ／ＳＤＨ）標準規格の１つのバージョンに従ってデータを送受信するためのフレーマを備えることができる。しかしながら、これらは、光伝送媒体上で送信するためのパラレルデータ信号を与えることができるレイヤ２デバイスの単なる例であり、本発明の実施の形態はこの点に関して限定されない。

レイヤ２デバイス１０８は、処理プラットフォーム上にある他のデバイスと通信するためのいくつかの入力／出力（Ｉ／Ｏ）システム（図示せず）のうちの任意のものにも接続することができる。そのようなＩ／Ｏシステムは、たとえば、処理システムに接続される多重化されたデータバス、又はマルチポートスイッチ構造を含むことができる。レイヤ２部１０８は、パケット分類デバイスを通してマルチポートスイッチ構造に接続することもできる。しかしながら、これらは、レイヤ２デバイスに接続することができるＩ／Ｏシステムの単なる例であり、本発明の実施の形態はこの点に関して限定されない。

レイヤ２デバイス１０８は、プリント回路基板上のバックプレーンインターフェース（図示せず）によってＰＭＡ部１０６にも接続することができる。そのようなバックプレーンインターフェースは、ＩＥＥＥ標準規格８０２．３ａｅ−２００２、第４７条において与えられるような１０ギガビットイーサネット（登録商標）アタッチメントユニットインターフェース（ＸＡＵＩ）を提供するデバイスを含むことができる。他の実施の形態では、そのようなバックプレーンインターフェースは、オプティカルインターネットワーキングフォーラム（ＯＩＦ）によって規定されるようなシステムパケットインターフェース（ＳＰＩ）のいくつかのバージョンのうちの任意のものを含むことができる。しかしながら、これらは、レイヤ２デバイスをＰＭＡ部に接続するためのバックプレーンインターフェースの単なる例であり、本発明の実施の形態はこの点に関して限定されない。

図３は、図２に示されるシステムの一つの実施の形態による、光伝送媒体においてデータを送信し、且つ光伝送媒体からデータを受信するためのシステム２００の概略図である。光トランシーバ２０２が、光伝送媒体において光信号２１０を送信するためのレーザデバイス２０８と、光伝送媒体から光信号２１２を受信するための光検出器部２１４とを備える。光検出器部２１４は、受信した光信号２１２を、トランスインピーダンス増幅器／制限増幅器（ＴＩＡ／ＬＩＡ）回路２２０に与えられることになる１つ又は複数の電気信号に変換するための１つ又は複数のフォトダイオード（図示せず）を備えることができる。レーザドライバ回路２２２が、ＰＭＡ部２３２からのデータ信号に応答して、電流信号２１６を変調することができる。その後、レーザデバイス２０８が、電流信号２１６に応答して、送信される光信号２１０を変調し、増幅することができる。

図４は、図３に示されるＰＭＤ部の一つの実施の形態による、レーザドライバ３００の概略図を示す。入力増幅器３０２において、ＰＭＡ部から「１」及び「０」のような２値シンボルから成るシンボル列としてデータを受信することができる。２値シンボルは２レベル信号として表すことができる。リタイマ回路３０４が、クロック信号に応答して、２値シンボルの時間間隔を調整することができる。デューティサイクル制御回路３０６が、リタイミング（時間調整）された２値シンボル列に応答して、増幅器３０８にパルスデータ出力信号を与えることができる。入力増幅器３０２及びリタイマ回路３０４はＰＭＤ部の一部であるように示されるが、そのような入力増幅器及びリタイマ回路は、レーザドライバ回路を含むＰＭＤ部に接続されるＰＭＡ部内に設けることもできることは理解されたい。出力段回路３１０が、増幅器３０８からの増幅されたパルスデータ出力信号に応答して、且つ出力電力制御回路３１２から決定されるバイアス電流及び変調電流のために設定されたレベルに基づいて、レーザダイオード３１４をドライブするための電流信号を与えることができる。

図５は、図４に示されるレーザドライバの一つの実施の形態による、デューティサイクル制御回路４００の回路図を示す。デューティサイクル制御回路４００は、単一の半導体デバイス又は多数の半導体デバイス内に形成することができる。別法では、デューティサイクル制御回路４００は、半導体デバイス内に形成されるデバイスに接続される１つ又は複数の「オフチップ」構成要素を含むこともできる。入力端子においてリタイマ回路から２値シンボル列を受信するのに応答して、増幅器４０２が、出力端子４０８及び４１０上に差動電圧（Ｖ_ａ及びＶ_ｂ）を生成することができる。ハードリミッティング回路又は制限増幅器４０４が、差動電圧Ｖ_ａ−Ｖ_ｂに応答して、差動端子４１４上にパルスデータ出力信号を生成することができる。電流ステアリングデバイス４０６が、出力端子４０８から電流を引き込むか、又は出力端子４０８に電流を加える（電流ｉ_ａを引き込むか、又は加える）ことにより、且つ出力端子４１０から電流を引き込むか、又は出力端子４１０に電流を加える（電流ｉ_ｂを引き込むか、又は加える）ことにより、パルスデータ出力信号のデューティサイクルを変化させることができる。たとえば、電流ステアリングデバイス４０６は「電流スキュー」を引き起こし、一方の出力端子４０８又は４１０から或る量の電流を引き込み、引き込まれた電流を他方の端子に加える。しかしながら、これは、パルスデータ出力信号のデューティサイクルを調整するために、電流ステアリングデバイスを如何に用いることができるかの単なる一例であり、本発明の実施の形態はこの点に関して限定されない。

図６Ａ〜図７Ｂは、デューティサイクル制御回路４００の一つの実施の形態に従って、端子４０８及び４１０に電流を加えるか、又は端子４０８及び４１０から電流を引き込むことにより、電流ステアリングデバイス４０６がパルスデータ出力信号のデューティサイクルを如何に変化させることができるかを示す。各信号周期τ中に、２値シンボル（たとえば「１」又は「０」）を送信することができる。簡単にするために、ハードリミッティング回路４０４が各信号周期τ内のパルス周期中に高信号電圧を生成することができるように、各信号周期τ中に２値「１」が送信されているものと仮定されるであろう。しかしながら、２値信号のシンボル列が、「１」及び「０」シンボルがランダムに混在したものを含むことができることは理解されたい。信号周期τ内のパルス周期の長さは、シンボル周期τ中の「１」の２値シンボルに応答して、Ｖ_ａ−Ｖ_ｂが閾値電圧Ｖ_０を超える持続時間によって決定することができる。したがって、ハードリミッティング回路４０４は、Ｖ_ａ−Ｖ_ｂが閾値電圧Ｖ_０を超えるときに、端子４１４上に、設定された高信号電圧を生成することができる。

図６Ａは、約５０パーセントのデューティサイクルを有するパルスデータ信号を生成するための端子４０８及び４１０にかかる差動信号の挙動を例示する図を示す。「１」に応答して、Ｖ_ａ−Ｖ_ｂが信号周期τの約半分にわたって閾値電圧Ｖ_０を超え、結果として、パルス周期が信号周期τの半分に及ぶ、約５０パーセントのデューティサイクルになるように、電流ステアリングデバイス４０６がｉ_ａ及びｉ_ｂを設定することができる。図６Ｂは、図６Ａに示される差動信号に応答して生成されるパルスデータ出力信号のタイミングを示す。パルスデータ出力信号が高信号電圧Ｖ_Ｈを有するパルス周期が、（１／２）τに及ぶ。信号周期の残りの部分では、パルスデータ出力信号は、低信号電圧Ｖ_Ｌに降下する。

図７Ａは、約６０パーセントのデューティサイクルを有するパルスデータ信号を生成するための差動信号の挙動を例示する図を示す。「１」に応答して、Ｖ_ａ−Ｖ_ｂが信号周期τの約６０パーセントにわたって閾値電圧Ｖ_０を超え、結果として、パルス周期が信号周期τの半分に及ぶ、約６０パーセントのデューティサイクルになるように、電流ステアリングデバイス４０６がｉ_ａ及びｉ_ｂを設定することができる。図７Ｂは、図７Ａに示される差動信号に応答して生成されるパルスデータ出力信号のタイミングを示す。パルスデータ出力信号が高信号電圧Ｖ_Ｈを有するパルス周期が、０．６τに及ぶ。信号周期の残りの部分では、パルスデータ出力信号は、低信号電圧Ｖ_Ｌに降下する。図６Ａ〜図７Ｂは、電流ステアリングデバイス４０６が、デューティサイクルを約５０パーセント及び６０パーセントになるように如何に調整することができるかの例を示すにすぎないこと、及び電流ステアリングデバイス４０６が５０パーセントよりも小さくなるか、又は６０パーセントよりも大きくなるようにデューティサイクルを調整することができることは理解されたい。

一つの実施の形態によれば、電流ステアリングデバイス４０６は、端子４１４上に与えられるパルスデータ出力信号の平均電力の近似値に応答することができる。ここで示される実施の形態では、パルスデータ出力信号は「１」又は「０」のいずれかを等しい確率で送信することができるものと仮定する。したがって、任意の信号周期のパルス周期中に、パルスデータ出力信号は、等しい確率で、高信号電圧又は低信号電圧を有することができる。差動増幅器４１２がパルスデータ出力信号を受信し、差動電圧を、演算増幅器４１６の反転入力端子及び非反転入力端子に与えることができる。

電流ステアリングデバイス４０６の第１の入力端子及び演算増幅器４１６の出力端子にコンデンサ４２２を接続することができる。コンデンサ４２２は、演算増幅器４１６の出力端子からの増幅された信号を受信し、積分して、電流ステアリングデバイス４０６の第１の入力端子において、平均電力近似値（すなわち、パルスデータ出力信号の近似値）を表す電圧を保持する。電流ステアリングデバイス４０６の第１の入力端子の電圧と第２の入力端子の基準電圧Ｖ_ｒｅｆとの間の差に応答して、電流ステアリングデバイス４０６は、電流ｉ_ａ及びｉ_ｂを調整して、上記のようにパルスデータ出力信号のデューティサイクルを調整又は保持することができる。

一つの実施の形態では、コンデンサ４２２は、パルスデータ出力信号に関連する最大周波数（たとえば、１０、４０又は１００ギガヘルツまで）に基づいて、ループを安定化させるような大きさにすることができる。さらに、コンデンサ４２２は、オフチップコンデンサとして、電流ステアリングデバイス４０６及び演算増幅器４１６に接続することもできる。

一つの実施の形態によれば、ポテンシオメータ４１８を用いて、電圧源Ｖ_ｃｃと、差動増幅器４１２の出力端子との間に抵抗を割り当てることができる。ポテンシオメータ４１８を設定することにより、差動増幅器４１２の利得を増減することができ、それに応じて、演算増幅器４１６から電流ステアリングデバイス４０６に与えられる電圧が増減する。デューティサイクル制御回路４００は、単一の半導体デバイス内に形成することができるが、一つの実施の形態では、ポテンシオメータ４１８は、パルス出力データ信号のデューティサイクルを変化させるように手動で設定することができるオフチップデバイスを含むことができる。

図８は、図５に示される差動増幅器４１２の一つの実施の形態に基づく差動増幅器５００を示す。差動増幅器５００は、パルスデータ出力信号を、トランジスタ５０６及び５０８のベース端子に加えられる差動信号として受信し、出力端子５０２及び５０４において差動出力信号を（たとえば演算増幅器４１６に）与えることができる。差動増幅器の別の実施の形態では、パルスデータ出力信号は、差動出力端子において出力電圧を与えるバイポーラトランジスタのベース端子において受信することができる。差動増幅器４１２を形成するために、電界効果トランジスタが用いられるか、バイポーラトランジスタが用いられるかにかかわらず、トランジスタを形成して、意図した動作周波数（たとえば１０、４０又は１００ギガヘルツ）でパルスデータ出力信号に応答することができ、コンデンサ４２２において平均電力を正確に近似できるようになる。

抵抗Ｒ_１及びＲ_２は、差動増幅器５００の利得を変化させるために、電圧源Ｖ_ｃｃと、出力端子５０２及び５０４のそれぞれとの間に割り当てられる抵抗を表すことができる。たとえば、電圧源Ｖ_ｃｃと、出力端子５０２及び５０４のそれぞれとの間にＲ_Ｔ（ただし、ここで例示される実施の形態では、Ｒ_１＋Ｒ_２＝Ｒ_Ｔ）の全抵抗を割り当てるように、ポテンシオメータ（たとえばポテンシオメータ４１８）を設定することができる。全抵抗Ｒ_Ｔの端子はそれぞれ、差動増幅器４１２の対応する出力端子に接続することができ、ポテンシオメータ４８は、全抵抗Ｒ_Ｔの端子間の場所に電圧源Ｖ_ｃｃを配置するように設定することができる。

図９は、図５に示される入力段増幅器４０２の一つの実施の形態に基づく入力段増幅器６００の回路図である。バイポーラトランジスタ６０２及び６０４のベース端子において差動データ入力信号を受信し、抵抗Ｒにテール電流Ｉ_０の一部を流し、差動出力端子（たとえば、差動端子４０８及び４１０）上に電圧Ｖ_ａ及びＶ_ｂを与えることができる。電流源６０６及び６０８が電流ｉ_ａ及びｉ_ｂをモデル化しており、それらの電流は、上記のように端子４０８及び４１０上の電流をスキューするように電流ステアリングデバイス４０６によって制御される。ここで例示される実施の形態では、テール電流Ｉ_０は、電流スキュー（すなわちｉ_ａ−ｉ_ｂ）がテール電流Ｉ_０を超えないように設定することができる。

現時点で、本発明の例示的な実施の形態と見なされるものを図示及び説明してきたが、本発明の真の範囲から逸脱することなく、種々の他の変更形態を実施することができ、同等のものを代わりに用いることができることは当業者には理解されよう。さらに、本明細書に記載される中心的な発明の概念から逸脱することなく、特定の状況を本発明の教示に適合させるように、数多くの変更を行うことができる。それゆえ、本発明は開示される特定の実施の形態に限定されるのではなく、本発明は添付の特許請求の範囲内に入る全ての実施の形態を含むことが意図されている。

垂直共振器面発光レーザ（ＶＣＳＥＬ）を駆動する際に用いられることになる電流信号のデューティサイクルを制御するために用いることができる、従来のデューティサイクル制御回路１０を示す図である。 本発明の一つの実施の形態による、光伝送媒体においてデータを送信し、且つ光伝送媒体からデータを受信するためのシステムの概略図である。 図３に示されるシステムの一つの実施の形態による、データ伝送システムの物理媒体接続（ＰＭＡ）部及び物理媒体依存（ＰＭＤ）部の概略図である。 図３に示されるＰＭＤ部の一つの実施の形態による、レーザドライバの概略図である。 図４に示されるレーザドライバの一つの実施の形態による、デューティサイクル制御回路の回路図である。 図５に示されるデューティサイクル制御回路の一つの実施の形態による、約５０パーセントのデューティサイクルを有するパルスデータ信号を生成するための差動信号の挙動を示す図である。 図６Ａに示される差動信号に応答する、パルスデータ出力信号のタイミング特性を示す図である。 図５に示されるデューティサイクル制御回路の一つの実施の形態による、約６０パーセントのデューティサイクルを有するパルスデータ信号を生成するための差動信号の挙動を示す図である。 図７Ａに示される差動信号に応答する、パルスデータ出力信号のタイミング特性を示す図である。 図５に示されるデューティサイクル制御回路の一つの実施の形態による差動増幅器を示す図である。 図５に示されるデューティサイクル制御回路の一つの実施の形態による入力段増幅器の回路図である。

Claims (17)

1. 入力信号を受信するための入力段と、
   前記入力信号に応答してパルスデータ出力信号を生成するための制限増幅器であって、該パルスデータ出力信号は或るデューティサイクルを含む、制限増幅器と、
   前記パルスデータ出力信号に基づいて、出力電流信号を変調するための出力段と、
   前記パルスデータ出力信号の平均電力の近似値に少なくとも或る程度基づいて、前記パルスデータ出力信号の前記デューティサイクルを制御するためのデューティサイクル制御回路とを備える、レーザドライバ回路。
2. 前記入力信号は２レベル信号を含む、請求項１に記載のレーザドライバ回路。
3. 前記入力段は、前記制限増幅器に接続される第１の端子及び第２の端子上に差動信号を生成し、前記デューティサイクル制御回路は、前記パルスデータ出力信号の前記平均電力の前記近似値に応答して、前記第１の端子及び前記第２の端子のうちの少なくとも一方にオフセット電流を加えるための電流ステアリング回路を含む、請求項１に記載のレーザドライバ回路。
4. 前記デューティサイクル制御回路は、前記パルスデータ出力信号の前記デューティサイクルを調整するように設定可能なポテンシオメータをさらに備える、請求項１に記載のレーザドライバ回路。
5. 前記デューティサイクル制御回路は、前記パルスデータ出力信号に応答して、第１の端子及び第２の端子上に差動電圧を生成するための差動増幅器をさらに備え、前記ポテンシオメータは、前記差動増幅器に接続され、電圧源と前記第１の端子及び前記第２の端子のうちの少なくとも一方との間の抵抗を決定し、前記差動電圧を変化させる、請求項４に記載のレーザドライバ回路。
6. 前記ポテンシオメータは、前記電圧源と、前記第１の端子及び前記第２の端子のそれぞれとの間に接続される抵抗を割り当てるように設定できる、請求項５に記載のレーザドライバ回路。
7. 入力信号に応答してパルスデータ出力信号を生成することであって、該パルスデータ出力信号は或るデューティサイクルを含む、生成すること、及び
   前記パルスデータ出力信号の平均電力の近似値に少なくとも或る程度基づいて、前記パルスデータ出力信号の前記デューティサイクルを制御することを含む、方法。
8. 前記入力信号に応答して、第１の端子及び第２の端子上に差動信号を生成すること、及び
   前記パルスデータ出力信号の前記平均電力の前記近似値に応答して、前記第１の端子及び前記第２の端子のうちの少なくとも一方にオフセット電流を加えることをさらに含む、請求項７に記載の方法。
9. 前記パルスデータ出力信号の前記デューティサイクルを調整するようにポテンシオメータを設定することをさらに含む、請求項７に記載の方法。
10. 前記パルスデータ出力信号に応答して、第１の端子及び第２の端子上に差動電圧を生成すること、及び
    電圧源と前記第１の端子及び前記第２の端子のうちの少なくとも一方との間の抵抗を決定し、前記差動電圧を変化させるように前記ポテンシオメータを設定することをさらに含む、請求項９に記載の方法。
11. 前記電圧源と前記第１の端子及び前記第２の端子のそれぞれとの間に接続される抵抗を割り当てるように前記ポテンシオメータを設定することをさらに含む、請求項１０に記載の方法。
12. パラレルデータ信号に応答して、シリアルデータ信号を与えるためのシリアライザと、
    光学伝送媒体に接続され、電流信号に応答して、該光学伝送媒体において光信号を送信するようになっているレーザデバイスと、
    レーザドライバ回路とを備えるシステムであって、該レーザドライバ回路は、
    入力信号を受信するための入力段と、
    前記入力信号に応答してパルスデータ出力信号を生成するための制限増幅器であって、該パルスデータ出力信号はデューティサイクルを含む、制限増幅器と、
    前記パルスデータ出力信号に基づいて、前記電流信号を変調するための出力段と、
    前記パルスデータ出力信号の平均電力の近似値に少なくとも或る程度基づいて、前記パルスデータ出力信号の前記デューティサイクルを制御するためのデューティサイクル調整回路とを備える、システム。
13. 前記パラレルデータ信号を与えるためのＳＯＮＥＴフレーマをさらに備える、請求項１２に記載のシステム。
14. 前記ＳＯＮＥＴフレーマに接続されるスイッチ構造をさらに備える、請求項１３に記載のシステム。
15. 媒体独立インターフェースにおいて前記パラレルデータ信号を与えるためのイーサネット（登録商標）ＭＡＣをさらに備える、請求項１３に記載のシステム。
16. 前記イーサネット（登録商標）ＭＡＣに接続される多重化されたデータバスをさらに備える、請求項１５に記載のシステム。
17. 前記イーサネット（登録商標）ＭＡＣに接続されるスイッチ構造をさらに備える、請求項１５に記載のシステム。

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