JP2007330082A - スイッチング素子駆動回路 - Google Patents

Abstract

【課題】 対のスイッチング素子の内の上側のスイッチング素子を駆動するためにレベルシフト回路及びフリップフロップ回路を含む駆動回路においてスイッチング制御信号のオン期間又はオフ期間の幅が短くなると、フリップフロップ回路のリセットパルス又はセットパルスの欠落が生じる恐れがあった。
【解決手段】
スイッチ制御信号に含まれているパルスの前縁と後縁とに同期してセットパルスとリセットパルスとを形成する。セットパルス又はリセットパルスが欠落した時に補正セットパルス又は補正リセットパルスを発生する補正パルス発生回路１０５を設ける。補正セットパルス又は補正リセットパルスを付加するための補正パルス付加回路１０６を設ける。
【選択図】図６

Description

本発明は、ハーフブリッジ型インバータや単相及び３相フルブリッジ型インバータの上側（ハイサイド）のスイッチング素子の駆動に好適なスイッチング素子駆動回路に関する。

従来のブートストラップ方式ハーフブリッジ型インバータは、図１に示すように例えば電界効果トランジスタ（FET）から成る第１及び第２のスイッチング素子のQ1、Q2の直列回路を含む主回路１００と、第１及び第２のスイッチング素子のQ1、Q2を交互にオン・オフ制御するための第１及び第２のスイッチ制御信号を発生するスイッチ制御信号発生回路１０１と、上側（ハイサイド）の第１のスイッチング素子Q1を駆動するための第１の駆動回路１０２と、下側（ローサイド）の第２のスイッチング素子Q2を駆動するための第２の駆動回路１０３と、ブートストラップ電源回路１０４とを有する。
主回路１００における第１のスイッチング素子Q1の一端は直流電源端子１aを介して直流電源１に接続され、他端は第２のスイッチング素子Q2を介して共通端子即ちグランド端子１bに接続されている。第１及び第２のスイッチング素子Q1、Q2の相互接続点２とグランド端子１bとの間に負荷３が接続されている。
スイッチ制御信号発生回路１０１は、第１及び第２のスイッチング素子のQ1、Q2を交互にオン・オフ制御するための２値信号から成る第１及び第２のスイッチ制御信号を第１及び第２の駆動回路１０２、１０３の第１及び第２のスイッチ制御信号入力端子４、５に供給する。第１の駆動回路１０２は第１のスイッチ制御信号入力端子４の第１のスイッチ制御信号をレベルシフトした信号に変換し、この信号によって第１のスイッチング素子のQ1をオン・オフ制御する。第２の駆動回路１０３は第２のスイッチ制御信号入力端子５の第２のスイッチ制御信号に応答して第２のスイッチング素子Q２をオン・オフ制御する。

次に、上側の第１のスイッチング素子Q1を駆動するための第１の駆動回路１０２を詳しく説明する。上側の第１のスイッチング素子Q1のソース端子は、直流電源端子１ａの電圧からグランド端子１ｂの電圧まで電圧レベルが変化する。このため、第１のスイッチング素子Q1をオン駆動するには、第１のスイッチング素子Q1の制御端子（ゲート端子）に対して第１のスイッチング素子Q1のソース端子よりも高い電圧レベル（例えば、１５Ｖ）を有する駆動信号を供給することが要求される。この要求に応えるために、第１の駆動回路１０２は、第１のスイッチ制御信号入力端子４と、入力フィルタ６と、パルス発生回路７と、レベルシフト回路８と、第１及び第２のフィルタ回路９、１０と、ＲＳ型のフリップフリップ回路１１と、駆動増幅器１２と、ブートストラップ電源端子１３と、ソース接続端子１４と、ゲート接続端子１５とを有する。

第１のスイッチ制御信号入力端子４は、ハーフブリッジ型インバータの正常駆動時には、図２（Ａ）に示すように第１のスイッチング素子Q1のオン期間ｔ１〜ｔ３に高レベル（第１の電圧値）となり、オフ期間ｔ３〜ｔ５に低レベル（第２の電圧値）となる第１のスイッチ制御信号を供給する。
第１のスイッチ制御信号入力端子４に接続された入力フィルタ６は、例えばバッファ増幅器と抵抗とコンデンサとから成る周知のローパスフィルタ（ＬＰＦ）であり、第１のスイッチ制御信号よりも高い周波数のノイズを除去する。

パルス発生回路７は、遅延回路１６と、第１のNOT回路（否定回路）１７と、パルス発生論理回路１８とから成る。

遅延回路１６は、入力フィルタ６を介して第１のスイッチ制御信号入力端子４に接続された第２のNOT回路１９と、この第２のNOT回路１９に接続された第３のNOT回路２０と、遅延時間Ｔ1を得るための第１の抵抗R1及び第１のコンデンサC1と、第１のコンデンサC1の一端に接続された反転及び波形整形回路としての第４のNOT回路２１とから成る。なお、第１のコンデンサC1の一端は第１の抵抗R1を介して第３のNOT回路２０に接続され、その他端はグランドに接続されている。第１のコンデンサC1は、第１のスイッチ制御信号入力端子４から供給された第１のスイッチ制御信号の高レベル期間に第１の抵抗R1を介して徐々に充電され、第１のスイッチ制御信号の低いレベル期間に第１の抵抗R1を介して徐々に放電される。従って、第１のコンデンサC1の電圧波形は、Ｒ1とＣ1の時定数により変わる。第４のNOT回路２１は所定のしきい値（基準値）を有し、第１のコンデンサC1の電圧がしきい値よりも高い時に低レベルの出力を発生し、第１のコンデンサC1の電圧がしきい値よりも低い時に高レベルの出力を発生する。これにより、遅延回路１６は、図２（Ａ）の第１のスイッチ制御信号を位相反転し且つ第１の遅延時間Ｔ1だけ遅延した信号を図２（Ｃ）に示すように出力する。

パルス発生論理回路１８は、排他的（EXCLUSIVE）NORゲート２２と、第５のNOT回路２３と、第１及び第２のAND(論理積)ゲート２４、２５とから成る。排他的NORゲート２２の一方の入力端子は遅延回路１６に含まれている第４のNOT回路２１に接続され、他方の入力端子は第１のNOT回路１７に接続されている。従って、排他的NORゲート２２は、図２（Ｃ）に示す遅延回路１６の出力と図２（Ａ）に示す第１のスイッチ制御信号とを入力として図２（Ｄ）に示す第１のスイッチ制御信号パルスを出力する。即ち、排他的NORゲート２２は２つの入力が互いに同一の値を有しているｔ1〜ｔ2、ｔ3〜ｔ4、ｔ5〜ｔ6期間に高レベル（論理の１）のパルスを発生する。図２（D）に示すパルス列には、図２（Ａ）に示す第１のスイッチ制御信号の高レベル期間の開始時点ｔ１に同期したパルスと低レベル期間の開始時点ｔ３に同期したパルスとが含まれている。

第１のANDゲート２４の一方の入力端子は入力フィルタ６を介して第１のスイッチ制御信号入力端子４に接続され、この他方の入力端子は排他的NORゲート２２に接続されている。従って、図２（A）のパルスと図２（D）のパルスとの論理積出力を示す図２（E）のセットパルス（第１のパルス）が第１のANDゲート２４から得られる。図２（E）のセットパルスは図２（Ａ）の第１のスイッチ制御信号の高レベル（第１の電圧レベル）期間の開始に同期してｔ1〜ｔ2、ｔ5〜ｔ6期間に発生する。

第２のANDゲート２５の一方の入力端子は第５のNOT回路２３と入力フィルタ６とを介して第１のスイッチ制御信号入力端子４に接続され、この他方の入力端子は排他的NORゲート２２に接続されている。従って、第２のANDゲート２５は、図２（B）に示す第５のNOT回路２３の出力と図２（D）に示す排他的NORゲート２２の出力との論理積出力を示す図２（F）のリセットパルス（第２のパルス）を出力する。図２（F）のリセットパルス（第２のパルス）は図２（A）の第１のスイッチ制御信号の高レベル（論理の１）期間の終り即ち低レベル（論理の０）期間の開始に同期してｔ3〜ｔ4期間に発生する。

レベルシフト回路８は、電界効果トランジスタで示されている第１及び第２のレベルシフトスイッチ２６、２７と第１及び第２のレベルシフト抵抗２８、２９とから成る。第１のレベルシフトスイッチ２６のドレイン（第１の主電極）は第１のレベルシフト抵抗２８を介してブートストラップ電源端子１３に接続され、このソース（第２の主電極）はグランドに接続されている。第２のレベルシフトスイッチ２７のドレイン（第１の主電極）は第２のレベルシフト抵抗２９を介してブートストラップ電源端子１３に接続され、このソース（第２の主電極）はグランドに接続されている。
ブートストラップ電源回路１０４は、ブートストラップ電源端子１３及びソース接続端子１４に、後述する第１及び第２のフィルタ回路９、１０、フリップフロップ回路１１及び駆動増幅器１２の動作電源電圧を供給するためのものであり、ブートストラップ用ダイオード４１とブートストラップ用コンデンサ４２とから成る。ブートストラップ用コンデンサ４２の一端はブートストラップ電源端子１３に接続され、ブートストラップ用コンデンサ４２の他端はソース接続端子１４に接続されている。ブートストラップ用ダイオード４１のカソードはブートストラップ用コンデンサ４２の一端に接続され、ブートストラップ用ダイオード４１のアノードは入力フィルタ６及びパルス発生回路７の動作電源電圧を供給するための制御電源４０の正極側に接続されている。ブートストラップ電源回路１０４の電源電圧は第１のスイッチング素子Ｑ1を充分に駆動できる電圧（例えば１５Ｖ）に設定されている。なお、ブートストラップ用ダイオード４１に直列に電流制限用の抵抗を接続することもできる。
制御電源４０の負極側端子は、主回路１００における直流電源１の共通端子即ちグランド端子１bに接続されている。従って、ブートストラップ用コンデンサ４２は、第２のスイッチング素子Ｑ２のオンの期間に制御電源４０の電圧（例えば１５Ｖ）に充電される。
制御電源４０の正極側端子及び負極側端子は、第１の駆動回路１０２の制御電源端子４０ａ及びグランド端子４０ｂに接続されている。図示が省略されているが、制御電源端子４０ａ及びグランド端子４０ｂはレベルシフト回路８よりも前の各回路の電源端子、グランド端子に接続されている。
第１のANDゲート２４の出力が高レベルの期間（例えばｔ1〜ｔ2）には、第１のレベルシフトスイッチ２６がオンになり、このドレインの電圧が低下し、第１のレベルシフトＮＯＴ回路３０の入力しきい値以下になり、第１のレベルシフトNOT回路３０の出力が高レベルになる。第２のANDゲート２５の出力が高レベルの期間（例えばｔ3〜ｔ4）には、第２のレベルシフトスイッチ２７がオンになり、このドレインの電圧が低下し、第２のレベルシフトＮＯＴ回路３１のしきい値以下になり、第２のレベルシフトNOT回路３１の出力が高レベルになる。従って、レベルシフト回路８から導出されている第１及び第２のレベルシフト信号出力導体３２、３３から第１及び第２のレベルシフトＮＯＴ回路３０，３１を動作可能なレベルシフト信号が得られる。この第１及び第２のレベルシフト信号をレベルシフトセット信号及びレベルシフトリセット信号と呼ぶことにする。

第１のフィルタ回路９は、第１のレベルシフトＮＯＴ回路３０と入力段バッファ増幅器３４と波形整形回路３５と第２の抵抗R2と第３のコンデンサC2とを有している。第２の抵抗R2の一端はバッファ増幅器３４及び第１のレベルシフトＮＯＴ回路３０を介して第１のレベルシフト信号出力導体３２に接続され、この他端は第２のコンデンサC2の一端に接続されていると共に波形整形回路３５を介してフリップフロップ１１のセット端子Sにも接続されている。第２のコンデンサC2の他端は、ソース接続端子１４を介して第１及び第２のスイッチング素子Q1、Q2の相互接続点２に接続されている。第２の抵抗R2と第２のコンデンサC2とから成る回路はdｖ／ｄｔフィルタを構成するものであって、第１の時定数τ₁を有している。波形整形回路３５は第２のコンデンサC2から得られる電圧波形を所定のしきい値を有して方形波に整形する例えば周知のシュミット・トリガ回路から成り、セットパルスを形成する。波形整形回路３５の出力は、第２のコンデンサC2の電圧がしきい値（所定電圧値）よりも低い時には低レベルに保たれ、セットパルスを出力しない。従って、パルス幅が狭いノイズが侵入して第２のコンデンサC2が充電されても、この電圧が波形整形回路３５のしきい値以下の時には誤ったセットパルスが発生しない。

第２のフィルタ回路１０は、第２のレベルシフトＮＯＴ回路３１と入力段バッファ増幅器３７と波形整形回路３８と第３の抵抗R3と第３のコンデンサC3とから成る。第３の抵抗R3の一端は入力段バッファ増幅器３７及び第２のレベルシフトＮＯＴ回路３１を介して第２のレベルシフト信号出力導体３３に接続され、この他端は第３のコンデンサC3の一端に接続されていると共に波形整形回路３８を介してフリップフロップ回路１１のリセット端子Rに接続されている。第３のコンデンサC3の他端はソース接続端子１４を介して第１及び第２のスイッチング素子Q1、Q2の相互接続点２に接続されている。第３の抵抗R3と第３のコンデンサC3とから成る回路は、ｄｖ／ｄｔフィルタを構成するものであって、第２の時定数τ₂を有している。第３の抵抗R3の抵抗値は第２の抵抗R2の抵抗値と同一であること、第３のコンデンサC3の容量は第２のコンデンサC2の容量と同一であること、第２の時定数τ₂は第１の時定数τ₁と同一であることが望ましい。波形整形回路３８は、第３のコンデンサC3から得られる電圧波形を所定のしきい値を有して方形波に整形する例えば周知のシュミットトリガ回路から成り、リセットパルスを形成する。パルス幅が狭いノイズが侵入して第３のコンデンサC３が充電されても、この電圧が波形整形回路３８のしきい値以下の時には誤ったリセットパルスが発生しない。なお、第１及び第２のフィルタ回路９，１０を第１及び第２のパルスフィルタと呼ぶこともできる。

フリップフロップ回路１１は、第１及び第２のフィルタ回路９，１０から得られるレベルシフトセットパルス及びレベルシフトリセットパルスに応答してセット状態及びリセット状態となり、正常時には図２（A）に示す第１のスイッチ制御信号をレベルシフトしたものに相当する図２（I）に示す信号を出力端子Qから送出する。フリップフロップ回路１１の出力端子Qは駆動増幅器１２とゲート接続端子１５とを介して第１のスイッチング素子Q1の制御端子（ゲート端子）に接続されている。

フリップフロップ回路１１の対の電源端子及び駆動増幅器１２の対の電源端子はブートストラップ電源端子１３とソース接続端子１４とに接続されている。

次に、図１の回路の動作を図２〜図４を参照して説明する。なお、以下の説明において遅延回路１６に基づく遅延以外の遅延を無視する。
図１の第１のスイッチ制御信号入力端子４に供給されるスイッチ制御信号のオン期間Ｔｏｎとオフ期間Ｔｏｆｆが図２（Ａ）に示すように正常範囲に収まっている時、即ち第１のスイッチ制御信号のオン期間Ｔｏｎ及びオフ期間Ｔｏｆｆの両方が遅延回路１６の遅延時間Ｔ１よりも長い時には、図２（Ａ）の第１のスイッチ制御信号を図２（Ｃ）に示すように位相反転し且つ遅延した信号を遅延回路１６から得ることができる。このように遅延回路１６から遅延信号が正常に得られる時には、図２（Ａ）に示す第１のスイッチ制御信号入力端子４の第１のスイッチ制御信号をレベルシフトしたものとに相当する信号を図２（I）に示すようにフリップフロップ回路１１から得ることができる。フリップフロップ回路１１の出力は駆動増幅器１２を介して第１のスイッチング素子Ｑ１のゲート・ソース間に供給され、第１のスイッチング素子Ｑ１は図２（A）（I）の信号に対応して正常にオン・オフする。

図３は図１の第１のスイッチ制御信号入力端子４の信号のオン期間Ｔｏｎが遅延回路１６の遅延時間Ｔ１よりも短い時の図１のＡ〜I点の電圧状態を図２と同様に示している。図３（Ａ）のｔ１〜ｔ２に示す第１のスイッチ制御信号のオン期間Ｔｏｎが遅延時間Ｔ1に比べて短い時には、遅延回路１６のコンデンサＣ1の電圧レベルが波形整形回路として機能する第４のＮＯＴ回路２１のしきい値に達しない。このため遅延回路１６の出力即ち第４のＮＯＴ回路２１の出力は図３（Ｃ）に示すように高レベルＨ（論理の１）の状態を連続的に維持する。この結果、排他的ＮＯＲゲート２２からは図３（Ｄ）に示すように図３（Ａ）に示す第１のスイッチ制御信号に対応する信号が得られる。即ち、図３（Ａ）の第１のスイッチ制御信号の低レベルから高レベルへの立上りに同期したパルスは発生するが、立下りに同期したパルスは発生しない。第１のＡＮＤゲート２４は、図３（Ｄ）のパルスと実質的に同一の図３（Ｅ）のセットパルスを出力する。第２のＡＮＤゲート２５の出力は、連続的に低レベルに保たれ、リセットパルスが発生しない。即ち、図３においてｔ1〜ｔ2、ｔ3〜ｔ4、ｔ5〜ｔ6期間には図３（Ｂ）に示す第４のＮＯＴ回路２３の出力が低レベルであり、且つｔ1以前、ｔ2〜ｔ3、ｔ4〜ｔ5及びｔ6以後の期間には図３（Ｄ）の排他的ＮＯＲゲート２２の出力が低レベルあるので、第２のＡＮＤゲート２５の出力が常に低レベルに保たれ、リセットパルスが発生しない。図３（Ｇ）（Ｈ）に示すフリップフロップ回路１１の入力信号は、図３（Ｅ）（Ｆ）に示す信号がレベルシフト回路８を通過した後の信号に相当しているので、もし、図３のｔ1時点から図３（Ａ）の第１のスイッチ制御信号のオン期間Ｔｏｎが所定幅よりも狭くなったとすれば、フリップフロップ回路１１の出力が図３（Ｉ）に示すようにｔ1時点から連続して高レベルになり、第１のスイッチング素子Ｑ1が連続的にオン状態になり、負荷３に対して正常に電流を流すことができなくなり、且つ第１のスイッチング素子Ｑ1が過電流あるいは過熱によって破壊する恐れがある。このため、第１のスイッチング制御信号のオン期間Ｔｏｎを所定幅よりも狭くすることができない。このように第１のスイッチ制御信号のオン期間Ｔｏｎの下限が制限されると、デューティ比の可変範囲が狭くなる。

図４は図１の第１のスイッチ制御信号入力端子４の信号のオン期間Ｔｏｎが図２よりも大幅に広くなり且つオフ期間Ｔｏｆｆが遅延回路１６の遅延時間T1よりも狭くなった場合の図１のＡ〜Ｉ点の電圧状態を図２と同様に示す。図４（Ａ）のオン期間Ｔｏｎが広く且つオフ期間Ｔｏｆｆが狭い第１のスイッチ制御信号が遅延回路１６に入力すると、遅延回路１６のコンデンサＣ1を充電期間が長く、放電期間が短くなる。このため、放電期間に第１のコンデンサＣ1の電圧が波形整形回路として機能する第４のＮＯＴ回路２１のしきい値以下にならない。このため、遅延回路１６の出力即ち第４のＮＯＴ回路２１の出力は図４（Ｃ）に示すように低レベルＬ（論理の０）の状態を連続的に維持する。この結果、図４（Ｄ）に示す排他的ＮＯＲゲート２２の出力は図４（Ａ）の位相反転信号となる。また、図４（Ｅ）に示す第１のＡＮＤゲート２４の出力は連続的に低レベルに保たれ、セットパルスが発生しない。図４（Ｆ）に示す第２のＡＮＤゲート２５の出力は、図４（Ｂ）に示す第５のＮＯＴ回路２３の出力と実質的に同一になる。即ち、図４においては、図４（Ａ）の第１のスイッチ制御信号の高レベルから低レベルの立下りに同期したパルスは発生するが、立上りに同期したパルスは発生しない。図４（Ｇ）（Ｈ）に示すフリップフロップ回路１１の入力信号は、図４（Ｅ）（Ｆ）に示す信号がレベルシフト回路８を通過した後の信号に相当するので、もし、図４のｔ1時点から図４（Ａ）の第１のスイッチ制御信号のオフ期間Ｔｏｆｆが所定幅よりも狭くなったとすれば、フリップフロップ回路１１の出力が図４（Ｉ）に示すようにｔ1時点から連続して低レベルになり、第１のスイッチング素子Ｑ1が連続的にオフ状態になり、負荷３に対して正常に電流を流すことができなくなる。これは第１のスイッチ制御信号のオフ期間Ｔｏｆｆをあまり狭くできないこと、換言すればオン期間Ｔｏｎをあまり広くできないことを意味する。
特開2004-274866号公報

上述から明らかなように、図１の従来の駆動回路では、スイッチング素子をオン・オフ制御するためのスイッチ制御信号のオン期間又はオフ期間又はこれ等の両方を大幅に狭めることが困難であった。そこで、本発明の目的は、スイッチ制御信号のオン期間又はオフ期間又はこれ等の両方を狭めることが可能なスイッチング素子駆動回路を提供することにある。

上記課題を解決するための本発明は、スイッチング素子をオン状態にする時に第１の電圧値になり、前記スイッチング素子をオフ状態にする時に第２の電圧値となるスイッチ制御信号が入力されるスイッチ制御信号入力端子と、
前記スイッチ制御信号入力端子に接続され且つ前記スイッチ制御信号の前記第２の電圧値から前記第１の電圧値への転換に同期して第１のパルスを発生する機能と前記第１の電圧値から前記第２の電圧値への転換に同期して第２のパルスを発生する機能とを有し且つ前記第１のパルスを出力する第１の出力導体と前記第２のパルスを出力する第２の出力導体とを有しているパルス発生回路と、
前記スイッチ制御信号入力端子と前記パルス発生回路とに接続され且つ前記パルス発生回路から前記第１のパルスが得られなかった時に前記第１のパルスと同様な機能を有する第１の補正パルスを発生する第１の機能と前記パルス発生回路から前記第２のパルスが得られなかった時に前記第２のパルスと同様な機能を有する第２の補正パルスを発生する第２の機能との内の少なくとも１つを有している補正パルス発生回路と、
前記パルス発生回路と前記補正パルス発生回路とに接続され且つ前記パルス発生回路の出力に前記補正パルス発生回路の出力を付加する機能を有している補正パルス付加回路と、
前記補正パルス付加回路を介して前記パルス発生回路及び前記補正パルス発生回路に接続され且つ前記第１のパルス又は前記第１の補正パルスをレベルシフトした第１のレベルシフト信号を出力する第１のレベルシフト信号出力導体と前記第２のパルス又は前記第２の補正パルスをレベルシフトした第２のレベルシフト信号を出力する第２のレベルシフト信号出力導体とを有しているレベルシフト回路と、
前記レベルシフト回路の前記第１及び第２のレベルシフト信号出力導体に接続された第１及び第２の入力端子と前記スイッチング素子の制御端子にオン・オフ制御信号を供給するための出力端子とを有し、且つ前記第１のパルス又は第１の補正パルスを前記レベルシフト回路でレベルシフトしたものに応答して前記スイッチング素子のオンを示す出力を送出し、前記第２のパルス又は前記第２の補正パルスを前記レベルシフト回路でレベルシフトしたものに応答して前記スイッチング素子のオフを示す出力を送出するフリップフロップ回路とに係わるものである。

なお、請求項２に示すように、前記パルス発生回路は、
前記スイッチ制御信号入力端子に接続され且つ前記スイッチ制御信号に所定の遅延を与える機能を有している遅延回路と、前記スイッチ制御信号入力端子と前記遅延回路とに接続され、且つ前記スイッチ制御信号の前記第１の電圧値の持続時間幅が所定値よりも長く且つ前記第２の電圧値の持続時間幅が所定値よりも長い時に、前記スイッチ制御信号の前記第２の電圧値から前記第１の電圧値への転換に同期して第１のパルスを発生し、前記第１の電圧値から前記第２の電圧値への転換に同期して第２のパルスを発生するパルス発生論理回路とから成ることが望ましい。
また、請求項３に示すように、前記遅延回路は、前記スイッチ制御信号に対して第１の時間の遅延を与え且つ前記スイッチ制御信号を位相反転する回路であることが望ましい。
また、請求項４に示すように、前記パルス発生論理回路は、前記遅延回路に接続された一方の入力端子と前記スイッチ制御信号入力端子に接続された他方の入力端子とを有する排他的NORゲートと、前記スイッチ制御信号入力端子に接続されたNOT回路と、前記スイッチ制御信号入力端子に接続された一方の入力端子と前記排他的NORゲートに接続された他方の入力端子と前記第１のパルスを出力する出力端子とを有する第１のANDゲートと、前記NOT回路に接続された一方の入力端子と前記排他的NORゲートに接続された他方の入力端子と前記第２のパルスを出力する出力端子とを有する第２のANDゲートとを備えていることが望ましい。
また、請求項５に示すように、更に、前記第１のレベルシフト信号出力導体と前記フリップフロップ回路の前記第１の入力端子との間に接続され且つ第１の時定数を有している第１のフィルタ回路と、前記第２のレベルシフト信号出力導体と前記フリップフロップ回路の前記第２の入力端子との間に接続され且つ第２の時定数を有している第２のフィルタ回路とを備え、前記第２の時定数は前記第１の時定数と実質的に同一であることが望ましい。
また、請求項６に示すように、前記補正パルス付加回路は前記第１のパルス又は前記第１の補正パルスを出力するための第１の出力導体と前記第２のパルス又は前記第２の補正パルスを出力するための第２の出力導体とを有し、前記補正パルス発生回路は、前記補正パルス付加回路の前記第１の出力導体に接続された一方の入力端子と前記補正パルス付加回路の前記第２の出力導体に接続された他方の入力端子と前記第１のパルス又は前記第１の補正パルスに応答してセット状態を示す信号を出力し、前記第２のパルス又は前記第２の補正パルスに応答してリセット状態を示す信号を出力する出力端子とを有している補正パルス形成用フリップフリップ回路と、前記補正パルス形成用フリップフリップ回路の前記出力端子に接続された一方の入力端子と前記スイッチ制御信号入力端子に接続された他方の入力端子とを有する排他的ORゲートと、前記排他的ORゲートに接続され且つ所定の遅延時間を有している補正パルス形成用遅延回路と、前記スイッチ制御信号入力端子に接続された一方の入力端子と前記補正パルス形成用遅延回路に接続された他方の入力端子と前記第１の補正パルスを出力する出力端子とを有する第１の補正パルス形成用ANDゲートと、前記スイッチ制御信号入力端子に補正パルス形成用NOT回路を介して接続された一方の入力端子と前記補正パルス形成用遅延回路に接続された他方の入力端子と前記第２の補正パルスを出力する出力端子とを有する第２の補正パルス形成用ANDゲートとを備えていることが望ましい。
また、請求項７に示すように、前記補正パルス発生回路は、更に、前記補正パルス付加回路の前記第１の出力導体と前記補正パルス形成用フリップフリップ回路の一方の入力端子との間に接続され且つ前記第１及び第２の時定数よりも大きい第３の時定数を有している第３のフィルタ回路と、前記補正パルス付加回路の前記第２の出力導体と前記補正パルス形成用フリップフリップ回路の他方の入力端子との間に接続され且つ前記第１及び第２の時定数よりも大きい第４の時定数を有している第４のフィルタ回路とを備えていることが望ましい。

本発明は次の効果を有する。
（１） スイッチ制御信号のオン期間又はオフ期間が大幅に短くなることに基づいて第１のパルス（例えばセットパルス）又は第２のパルス（例えばリセットパルス）が欠落した時に補正パルス発生回路から第１の補正パルス（例えば補正セットパルス）又は第２の補正パルス（例えば補正リセットパルス）が得られ、これがレベルシフト回路を介してフリップフロップ回路に送られる。従って、フリップフロップ回路のセット及びリセット動作を維持することができ、スイッチング素子のオン・オフ動作を維持することができる。
（２） 補正パルス発生回路による第１の補正パルス又は第２の補正パルスは、スイッチ制御信号とパルス発生回路の出力とに基づいて作成されるので、これ等を容易且つ正確に形成することができる。

次に図５〜図１３を参照して本発明の実施形態を説明する。

図５に本発明の実施例１に従うブートストラップ方式のハーフブリッジ型インバータが示され、図６に図５の第１の駆動回路１０２aが詳しく示されている。図５及び図６の多くの部分は図１と同一に形成されているので、図５及び図６において図１と実質的に同一の部分には同一の参照符号を付し、その説明を省略する。また、図６のＡ〜Ｐ点の電圧波形を示す図７〜図９の（Ａ）〜（Ｐ）の中の（Ａ）〜（Ｆ）の波形は図２〜図４の（Ａ）〜（Ｆ）と同一であるので、その説明を省略する。

図５に示す本発明の実施例１に従うブートストラップ方式ハーフブリッジ型インバータは、第１及び第２のスイッチング素子のQ1、Q2の直列回路を含む主回路１００と、第１及び第２のスイッチング素子のQ1、Q2を交互にオン・オフ制御するための第１及び第２のスイッチ制御信号を発生するスイッチ制御信号発生回路１０１と、上側（ハイサイド）の第１のスイッチング素子Q1を駆動するための第１の駆動回路１０２ａと、下側（ローサイド）の第２のスイッチング素子Q2を駆動するための第２の駆動回路１０３と、ブートストラップ電源回路１０４とを有する。図５において、主回路１００とスイッチ制御信号発生回路１０１と第２の駆動回路１０３とブートストラップ電源回路１０４とは図１において同一の参照符号で示すものと同一に構成され、上側（ハイサイド）の第１のスイッチング素子Q1を駆動するための第１の駆動回路１０２ａのみが本発明に従って変形されている。

本発明に従って変形された第１の駆動回路１０２ａは、図１と同一に構成された第１のスイッチ制御信号入力端子４と、入力フィルタ６と、パルス発生回路７と、レベルシフト回路８と、第１及び第２のフィルタ回路９、１０と、フリップフリップ回路１１と、駆動増幅器１２と、ブートストラップ電源端子１３と、ソース接続端子１４と、ゲート接続端子１５とを有する他に、本発明に従う補正パルス発生回路１０５と、補正パルス付加回路１０６とを有する。

パルス発生回路７は図５において遅延回路１６とＮＯＴ回路１７とパルス発生論理回路１８とで概略的に示され、図６に更に詳しく示されている。図１と図６との比較から明らかなように図６のパルス発生回路７は図１で同一の参照符号で示すものと同一に構成されており、図７（Ａ）に示すスイッチ制御信号の第２の電圧値（低レベル）から第１の電圧値（高レベル）への転換に同期して第１のパルス（セットパルス）を発生する機能と第１の電圧値（高レベル）から第２の電圧値（低レベル）への転換に同期して第２のパルス（リセットパルス）を発生する機能とを有する。このパルス発生回路７に含まれているパルス発生論理回路１８から発生する第１のパルス（セットパルス）は第１の出力導体５１に送出され、第２のパルス（リセットパルス）は第２の出力導体５２に送出される。

本発明に従う補正パルス発生回路１０５の第１及び第２の入力導体５５，５６は補正パルス付加回路１０６を介してパルス発生論理回路１８の第１及び第２の出力導体５１，５２に接続されている。この補正パルス発生回路１０５の第３の入力導体５７は入力フィルタ６を介して第１のスイッチ制御信号入力端子４に接続されている。補正パルス発生回路１０５は、パルス発生回路７から第１のパルス（セットパルス）が得られなかった時に第１のパルスと同様な機能を有する第１の補正パルス（補正セットパルス）を発生する第１の機能と、パルス発生回路７から第２のパルス（リセットパルス）が得られなかった時に第２のパルスと同様な機能を有する第２の補正パルス（補正リセットパルス）を発生する第２の機能とを有している。補正パルス発生回路１０５で形成された第１及び第２の補正パルスは、第１及び第２の出力導体５８，５９を介して補正パルス付加回路１０６に供給される。

補正パルス発生回路１０５は、図６に詳しく示すように、第３及び第４のフィルタ回路６１，６２と、ＲＳ型の補正パルス形成用フリップフリップ回路６３と、排他的ORゲート６４と、補正パルス形成用遅延回路６５と、第１及び第２の補正パルス形成用ANDゲート６６，６７と、補正パルス形成用ＮＯＴ回路６８とから成る。

第３のフィルタ回路６１は、補正パルス付加回路１０６の第１の出力導体即ちレベルシフト回路８の第１の入力導体５３と補正パルス形成用フリップフリップ回路６３の第１の入力端子即ちセット端子Ｓとの間に接続されている。
第４のフィルタ回路６２は、補正パルス付加回路１０６の第２の出力導体即ちレベルシフト回路８の第２の入力導体５４と補正パルス形成用フリップフリップ回路６３の第２の入力端子即ちリセット端子Ｒとの間に接続されている。
第３及び第４のフィルタ回路６１，６２は、第１及び第２のフィルタ回路９，１０と同様にノイズ除去機能を有し、補正パルス形成用フリップフリップ回路６３はフリップフリップ回路１１と同様にパルス再現機能を有する。

第３のフィルタ回路６１は、２つのＮＯＴ回路６９，７０と入力段バッファ増幅器７１と波形整形回路７２と第４の抵抗R４と第４のコンデンサC４とを有している。第４の抵抗R４の一端は２つのＮＯＴ回路６９，７０と入力段バッファ増幅器７１とを介して補正パルス付加回路１０６の第１の出力導体５３に接続され、この他端は第４のコンデンサC４の一端に接続されていると共に波形整形回路６１を介して補正パルス形成用フリップフロップ回路６３のセット端子Sにも接続されている。第４のコンデンサC４の他端はグランドに接続されている。第４の抵抗R４と第４のコンデンサC４とから成る回路はdｖ／ｄｔフィルタを構成するものであって、第３の時定数τ₃を有している。波形整形回路７２は第４のコンデンサC４から得られる電圧波形を所定のしきい値を有して方形波に整形する例えば周知のシュミット・トリガ回路から成る。波形整形回路７２の出力は、第４のコンデンサC４の電圧がしきい値（所定電圧値）よりも低い時には低レベルに保たれ、セットパルスを出力しない。従って、パルス幅が狭いノイズが侵入して第４のコンデンサC４が充電されても、この電圧が波形整形回路７２のしきい値以下の時には誤ったセットパルスを出力しない。第４の抵抗R４と第４のコンデンサC４とに基づく第３の時定数τ₃を、第１のフィルタ回路９の第２の抵抗R２と第２のコンデンサC２とに基づく第１の時定数τ₁ と同一又はこれよりも大きくすることが望ましい。第３の時定数τ₃を第１の時定数τ₁よりも大きく設定すると、フリップフリップ回路１１のためのセットパルスの欠落を予測して補正セットパルスを発生することができる。

第４のフィルタ回路６２は、２つのＮＯＴ回路７３，７４と入力段バッファ増幅器７５と波形整形回路７６と第５の抵抗R５と第５のコンデンサC５とを有している。第５の抵抗R５の一端は２つのＮＯＴ回路７３，７４と入力段バッファ増幅器７５とを介して補正パルス付加回路１０６の第２の出力導体５４に接続され、この他端は第５のコンデンサC５の一端に接続されていると共に波形整形回路７６を介して補正パルス形成用フリップフロップ回路６３のリセット端子Ｒにも接続されている。第５のコンデンサC５の他端はグランドに接続されている。第５の抵抗R５と第５のコンデンサC５とから成る回路はdｖ／ｄｔフィルタを構成するものであって、第４の時定数τ₄を有している。波形整形回路７６は第５のコンデンサC５から得られる電圧波形を所定のしきい値を有して方形波に整形する例えば周知のシュミット・トリガ回路から成る。波形整形回路７６の出力は、第５のコンデンサC５の電圧がしきい値（所定電圧値）よりも低い時には低レベルに保たれ、リセットパルスを出力しない。従って、パルス幅が狭いノイズが侵入して第５のコンデンサC５が充電されても、この電圧が波形整形回路７６のしきい値以下の時には誤ったリセットパルスを出力しない。第５の抵抗R５と第５のコンデンサC５とに基づく第４の時定数τ₄を、第２のフィルタ回路１０の第３の抵抗R３と第３のコンデンサC３とに基づく第２の時定数τ₂と同一又はこれよりも大きくすることが望ましい。第４の時定数τ₄を第２の時定数τ₂よりも大きく設定すると、フリップフロップ回路１１のためのリセットパルスの欠落を予測して補正リセットパルスを発生することができる。なお、第４の時定数τ₄を第３の時定数τ₃と同一に設定することが望ましい。

補正パルス形成用フリップフロップ回路６３は、第３及び第４のフィルタ回路６１，６２から得られる図７、図８、図９の（Ｊ）（Ｋ）に示すセットパルス及びリセットパルスに応答してセット状態及びリセット状態となり、図７、図８、図９の（Ｌ）に示す信号を出力端子Ｑから送出する。

排他的ORゲート６４は補正パルス形成用フリップフリップ回路６３の出力端子に接続された一方の入力端子と入力フィルタ６を介して第１のスイッチ制御信号入力端子４に接続された他方の入力端子とを有し、図７、図８、図９の（Ｍ）に示す信号を出力する。なお、図７に示すようにセットパルス及びリセットパルスが正常に発生している時には、排他的ORゲート６４の出力が常に低レベルに保たれる。また、図８に示すようにリセットパルスが欠落した時及び図９に示すようにセットパルスが欠落した時には、排他的ORゲート６４から高レベルのパルスが発生する。

補正パルス形成用遅延回路６５は、入力バッファ回路としてのＮＯＴ回路７７と、反転及び波形整形回路としてのＮＯＴ回路７８と、第６の抵抗Ｒ６と第６のコンデンサＣ６とから成る。第６の抵抗Ｒ６と第６のコンデンサＣ６は第５の時定数τ₅を有している。第６のコンデンサC6の一端は第６の抵抗R６を介してNOT回路７７に接続され、その他端はグランドに接続されている。第６のコンデンサC６は、NOT回路７７の出力の高レベル期間に第６の抵抗R6を介して徐々に充電され、NOT回路７７の出力の低いレベル期間に第６の抵抗R６を介して徐々に放電される。従って、第６のコンデンサC６の電圧波形はＲ６とＣ6の時定数により変わる。反転及び波形整形回路としてのＮＯＴ回路７８は所定のしきい値（基準値）を有し、第６のコンデンサC６の電圧がしきい値よりも高い時に低レベルの出力を発生し、第６のコンデンサC６の電圧がしきい値よりも低い時に高レベルの出力を発生する。これにより、補正パルス形成用遅延回路６５は、図８、図９の（Ｍ）に示す信号に対して時間Ｔ２の遅延を与えて図８、図９の（Ｎ）に示す信号を出力する。

第１の補正パルス形成用ANDゲート６６は、入力フィルタ６を介してスイッチ制御信号入力端子４に接続された一方の入力端子と補正パルス形成用遅延回路６５に接続された他方の入力端子とを有し、図９（Ｅ）に示すようにセットパルスが欠落した時に出力導体５８に図９（Ｏ）に示す補正セットパルスを出力する。

第２の補正パルス形成用ANDゲート６７は、ＮＯＴ回路６８と入力フィルタ６とを介してスイッチ制御信号入力端子４に接続された一方の入力端子と補正パルス形成用遅延回路６５に接続された他方の入力端子とを有し、図８（Ｆ）に示すようにリセットパルスが欠落した時に出力導体５９に図８（Ｐ）に示す補正リセットパルスを出力する。

補正パルス付加回路１０６は、第１及び第２のＯＲゲート（論理和回路）７９，８０から成る。第１のＯＲゲート７９は第１のＡＮＤゲート２４に接続された一方の入力端子と第１の補正パルス形成用ANDゲート６６に接続された他方の入力端子とを有し、第１のＡＮＤゲート２４から得られたセットパルス又は第１の補正パルス形成用ANDゲート６６から得られた補正セットパルスを第１の出力導体５３に出力する。第２のＯＲゲート８０は第２のＡＮＤゲート２５に接続された一方の入力端子と第２の補正パルス形成用ANDゲート６７に接続された他方の入力端子とを有し、第２のＡＮＤゲート２５から得られたリセットパルス又は第２の補正パルス形成用ANDゲート６７から得られた補正リセットパルスを第２の出力導体５４に出力する。

次に図５及び図６に示すハーフブリッジ型インバータの動作を図７〜図９を参照して説明する。
図６のパルス発生回路７から正常にセットパルス及びリセットパルスが発生している時には、図６のＡ〜Ｐ点に図７（Ａ）〜（Ｐ）に示す電圧波形が得られる。なお、図７（Ａ）〜（Ｉ）の波形は図２（Ａ）〜（Ｉ）の波形と同一である。第１及び第２のＡＮＤゲート２４、２５から得られた図７（Ｅ）（Ｆ）に示すセットパルス及びリセットパルスは第１及び第２のＯＲゲート７９，８０と第３及び第４のフィルタ回路６１，６２を介して補正パルス形成用フリップフロップ回路６３のセット端子Ｓ及びリセット端子Ｒに送られる。この時の補正パルス形成用フリップフロップ回路６３のセットパルス及びリセットパルスは図７（Ｊ）（Ｋ）に示されており、図７（Ｅ）（Ｆ）に示すものと実質的に同一である。補正パルス形成用フリップフロップ回路６３はｔ１時点でセット状態に転換し、ｔ３時点でリセット状態に転換する。従って、補正パルス形成用フリップフロップ回路６３から図７（Ａ）のスイッチ制御信号と実質的に同一の波形を有する図７（Ｌ）に示す出力が得られる。排他的ＯＲゲート６４の２つの入力は同一であるので、排他的ＯＲゲート６４の出力は図７（Ｍ）に示すように低レベル（Ｌ）に保たれる。なお、もし図７（Ａ）のスイッチ制御信号と図７（Ｌ）の補正パルス形成用フリップフロップ回路６３の出力とに僅かな相違があり、微小幅のパルス又はノイズが排他的ＯＲゲート６４から出力されたとしても、これは補正パルス形成用遅延回路６５で吸収される。排他的ＯＲゲート６４の出力が図７（Ｍ）に示すように低レベル（Ｌ）の時には、補正パルス形成用遅延回路６５の出力、第１及び第２の補正パルス形成用ＡＮＤゲート６６，６７の出力も図７（Ｎ）（Ｏ）（Ｐ）に示すように低レベル（Ｌ）になる。従って、図７の正常にセットパルス及びリセットパルスが発生している時には、補正セットパルス及び補正リセットパルスが発生せず、レベルシフト回路８の入力は第１及び第２のＡＮＤゲート２４，２５の出力と同一であり、レベルシフト回路８の出力段のフリップフロップ回路１１から図２（Ｉ）と同様な波形を有する図７（Ｉ）の出力を得ることができる。

図８は図６の第１のスイッチ制御信号入力端子４の信号のオン期間Ｔｏｎが遅延回路１６の遅延時間Ｔ１よりも短い時の図６のＡ〜Ｐ点の電圧状態を図７と同様に示す。図６のパルス発生回路７は図１で同一参照符号で示すものと同一であるので、図８（Ａ）〜（Ｆ）の波形は図３（Ａ）〜（Ｆ）の波形と同一である。
図８（Ｅ）に示すようにｔ１時点でセットパルスが発生すると、このセットパルスは第１のＯＲゲート７９とレベルシフト回路８と第１のフィルタ回路９とを介してフリップフロップ回路１１のセット端子Ｓに入力すると同時に、第１のＯＲゲート７９と第３のフィルタ回路６１とを介して補正パルス形成用フリップフロップ回路６３のセット端子Ｓに図８（Ｊ）に示すセットパルスが入力する。これにより、補正パルス形成用フリップフロップ回路６３の出力は図８（Ｌ）に示すようにｔ１時点で高レベルに転換する。その後、ｔ２時点で排他的ＯＲゲート６４の２つの入力が互いに異なるレベルになると、排他的ＯＲゲート６４の出力が図８（Ｍ）に示すように高レベルに転換する。排他的ＯＲゲート６４の出力は補正パルス形成用遅延回路６５に入力し、この補正パルス形成用遅延回路６５の出力が図８（Ｎ）に示すようにｔ2時点から時間Ｔ2だけ遅延したｔ３時点で高レベルに転換する。補正パルス形成用遅延回路６５の出力がｔ３時点で高レベルに転換すると、第２の補正パルス形成用ＡＮＤゲート６７の出力も図８（Ｐ）に示すように高レベルに転換し、更に第２のＯＲゲート８０の出力も図８（Ｈ）に示すように高レベルに転換する。第２のＯＲゲート８０の出力が図８（Ｈ）のｔ３時点で高レベルに転換すると、第４のフィルタ回路６２の出力も図８（Ｋ）に示すように高レベルに転換し、補正パルス形成用フリップフロップ回路６３がリセットされ、この出力が図８（Ｌ）に示すようにｔ3時点で低レベルに転換する。これにより、排他的ＯＲゲート６４の出力も図８（Ｍ）に示すようにｔ3時点で低レベルに転換する。補正パルス形成用遅延回路６５の出力は、図８（Ｎ）に示すようにｔ3時点から時間Ｔ2だけ遅延したｔ4時点で低レベルに転換する。この結果、第２の補正パルス形成用ＡＮＤゲート６７の出力が図８（Ｐ）に示すようにｔ4時点で低レベルに転換し、更に第２のＯＲゲート８０の出力も図８（Ｈ）に示すようにｔ4時点で低レベルに転換する。これにより、図８（Ｇ）に示すセットパルスと、図８（Ｈ）に示す補正リセットパルスが得られ、これがレベルシフト回路８と第１及び第２のフィルタ回路９，１０を介してフリップフロップ回路１１に入力することによって図８（Ｉ）に示す出力が得られる。図８のｔ5〜ｔ8期間、及びｔ9〜ｔ12期間においてもｔ1〜ｔ4期間と同様な動作が生じる。これにより、図８（Ｆ）に示すようにリセットパルスの欠落が生じても、フリップフロップ回路１１のセット状態とリセット状態とが交互に得られる。即ち、第１のスイッチング素子Ｑ1の動作がオン状態に固定されることを防止できる。

図９は図６の第１のスイッチ制御信号入力端子４の信号のオフ期間Toffが遅延回路１６の遅延時間T１よりも短い時の図６のA〜P点の電圧状態を図７と同様に示す。図６のパルス発生回路７は図１で同一参照符号で示すものと同一であるので、図９（A）〜（F）の波形は図３（A）〜（F）の波形と同一である。
図９（F）に示すようにｔ1時点でリセットパルスが発生すると、このリセットパルスは第２のORゲート８０とレベルシフト回路８と第２のフィルタ回路１０とを介してフリップフロップ回路１１のリセット端子Rに入力すると同時に、第２のORゲート８０と第４のフィルタ回路６２を介して補正パルス形成用フリップフロップ回路６３のリセット端子Rに入力する。補正パルス形成用フリップフロップ回路６３は、図９（Ｋ）のリセットパルスに応答してリセット状態になり、この出力は図９（L）に示すようにｔ1時点で低レベルに転換する。その後、ｔ2時点で排他的ORゲート６４の２つの入力が互いに異なるレベルになると、排他的ORゲート６４の出力が図９（M）に示すように高レベルに転換する。排他的ORゲート６４の出力は補正パルス形成用遅延回路６５に入力し、この補正パルス形成用遅延回路６５の出力が図９（N）に示すようにｔ2時点から時間T2だけ遅延したｔ3時点で高レベルに転換する。補正パルス形成用遅延回路６５の出力がｔ3時点で高レベルに転換すると、第１の補正パルス形成用ANDゲート６６の出力も図９（O）に示すように高レベルに転換し、更に、第１のORゲート７９の出力も図９（G）に示すように高レベルに転換する。第１のORゲート７９の出力が図９（G）のｔ3時点で高レベルに転換すると、第３のフィルタ回路６１の出力も図９（J）に示すように高レベルに転換し、補正パルス形成用フリップフロップ回路６３がセットされ、この出力が図９（L）に示すようにｔ3時点で高レベルに転換する。これにより、排他的ORゲート６４の出力も図９（M）に示すようにｔ3時点で低レベルに転換する。補正パルス形成用遅延回路６５の出力は、図９（N）に示すようにｔ3時点から時間T2だけ遅延したｔ4時点で低レベルに転換する。この結果、第１の補正パルス形成用ANDゲート６６の出力が図９（O）に示すようにｔ4時点で低レベルに転換し、更に第１のORゲート７９の出力も図９（G）に示すようにｔ4時点で低レベルに転換する。これにより、図９（G）に示す補正セットパルスと、図９（H）に示すリセットパルスが得られ、これがレベルシフト回路８と第１及び第２のフィルタ回路９，１０を介してフリップフロップ回路１１に入力することによって図９（I）に示す出力が得られる。図９のｔ5〜ｔ8期間、及びｔ9〜ｔ12期間においてもt１〜t４期間と同様な動作が生じる。これにより、図９（E）に示すようにセットパルスの欠落が生じても、フリップフロップ回路１１のセット状態とリセット状態とが交互に得られる。即ち、第１のスイッチング素子Ｑ1の動作がオフ状態に固定されることを防止できる。

上述から明らかなように本実施例は次の効果を有する。
（１） 図８（A）に示すように第１のスイッチ制御信号のオン期間Tonが所定時間よりも短くなるとこによって図８（F）に示すようにリセットパルスの欠落が生じても、図８（H）に示す補正リセットパルスが発生するので、RS型のフリップフロップ回路１１のセット状態及びリセット状態が交互に得られ、第１のスイッチング素子Q1のオン・オフ駆動を継続することができる。
（２） 図９（A）に示すように第１のスイッチ制御信号のオフ期間Toffが所定時間よりも短くなることによって図９（E）に示すようにセットパルスの欠落が生じても、図９（G）に示す補正セットパルスが発生するので、RS型のフリップフロップ回路１１のセット状態及びリセット状態が交互に得られ、第１のスイッチング素子Q1のオン・オフ駆動を継続することができる。
従って、図７、図８及び図９の（Ａ）に示すスイッチ制御信号におけるデューティ比Ｔｏｎ／Ｔｓを比較的小さくすることができる。また、デューティ比Ｔｏｎ／Ｔｓを大きくすることもできる。即ち、デューティ比の制御範囲が広くなり、負荷３に供給する電力の制御範囲を広くすることができる。
（３） 第３及び第４のフィルタ回路６１，６２の第３及び第４の時定数τ₃及びτ₄は、第１及び第２のフィルタ回路９，１０の第１及び第２の時定数τ₁及びτ₂よりも大きい。従って、第３及び第４のフィルタ回路６１、６２は第１及び第２のフィルタ回路９、１０よりもパルスを通過させ難い。即ち、第１及び第２のフィルタ回路９、１０を通過することができるパルスが第３及び第４のフィルタ回路６１、６２を通過することができない。これは、フリップフロップ回路１１のセットパルス又はリセットパルスの欠落を第３及び第４のフィルタ回路６１、６２に基いて予測できることを意味する。もし、第１又は第２のフィルタ回路９又は１０においてセットパルス又はリセットパルスの欠落が生じるようなフィルタ特性のバラツキがあったとしても、第３又は第４のフィルタ回路６１又は６２においてもセットパルス又はリセットパルスの欠落が生じ、図８又は図９と同様な動作で補正セットパルス又は補正リセットパルスが作成される。これにより、フリップフロップ回路１１のセットとリセットとの繰り返しを維持することができる。なお、第１及び第２のフィルタ回路９、１０の時定数を小さく設定すれば、第１のスイッチング素子Q1のデューティ比の可変範囲が広がる。
（４） 補正パルス発生回路１０５は、第１及び第２のフィルタ回路９、１０とほぼ同一の回路構成の第３及び第４のフィルタ回路６１、６２、補正パルス形成用フリップフロップ回路６３、補正パルス形成用排他的ORゲート６４、補正パルス形成用遅延回路６５、第１及び第２の補正パルス形成用ANDゲート６６，６７等で形成されているので、正確且つ容易に補正セットパルス及び補正リセットパルスを形成することができる。

本発明は上述の実施例に限定されるものではなく、例えば次の変形が可能なものである。
（１） パルス発生回路７の遅延回路１６中の第４のNOT回路２１及び補正パルス発生回路１０５の補正パルス形成用遅延回路６５中のNOT回路７８を図１０に示す波形整形機能を有する周知のシュミット・トリガ回路９０とNOT回路９１とから成る回路に置き換えることができる。この場合、シュミット・トリガ回路の入力端子はコンデンサC1又はC6に接続する。NOT回路９１は図１０に示すようにシュミット・トリガ回路９０の出力段に接続するか、又は入力段に接続する。シュミット・トリガ回路９０はコンデンサC1、C6の電圧が所定レベル以上になった時に方形波を発生する機能を有する。
（２） 図１０のシュミット・トリガ回路９０の代わりに、図１１に示す比較器９２を設けることができる。この場合、比較器９２の一方の入力端子はコンデンサC1又はC6に接続され、他方の入力端子は基準電圧源９３に接続される。また、図１０のシュミット・トリガ回路９０の代わりに図１０に示す所定のしきい値を有する増幅器９４又は図１３に示す所定のしきい値を有するORゲート９５等の論理回路を接続することができる。なお、ORゲート９５の２つの入力端子を短絡することが望ましい。
（３） 第１〜第４のフィルタ回路９、１０、６１、６２の波形整形回路３５，３８，７２，７６を図１１の比較器９２と基準電圧源９３とから成る回路に置き換えること、又は図１２の所定のしきい値を有する増幅器９４に置き換えること、又は図１９の所定のしきい値を有するORゲート９５に置き換えることができる。
（４） 排他的NORゲート２２を排他的ORゲートとNOT回路との組み合せ回路に置き換えることができる。
（５） RS型のフリップフロップ回路１１及び補正パルス形成用フリップフロップ回路６３を、これと同様な機能を有する別の論理回路に置き換えることができる。
（６） 排他的ＮORゲート２２の他方の入力端子を第１のNOT回路１７に接続する代わりに、入力フィルタ６又は第１のスイッチ制御信号入力端子４に直接に接続することができる。
（７） 遅延回路１６の第２及び第３のNOT回路１９、２０を１つのバッファ増幅器に置き換えることができる。
（８） 第３及び第４のフィルタ回路６１、６２に含まれているNOT回路６９、７０、７３、７４を省くこともできる。
（９） 第２のANDゲート２５と第５のNOT回路２３との組み合せをこれ等と同等の機能を有する１つの論理回路に置き換えることができる。
（１０） 第２の補正パルス形成用ANDゲート６７とNOT回路６８との組み合せを、これ等と同等な機能を有する１つの論理回路に置き換えることができる。
（１１） 第１及び第２のフィルタ回路９，１０の両方又はいずれか一方を省くことができる。
（１２） 第３及び第４のフィルタ回路６１、６２の両方又はいずれか一方を省くことができる。
（１３） セットパルスの欠落が生じない場合には、第１の補正パルス形成用ANDゲート６６、及び第１のORゲート７９を省くことができる。また、リセットパルスの欠落が生じない場合には第２の補正パルス形成用ANDゲート６７及び第２のORゲート８０を省くことができる。
（１４） ハーフブリッジ型インバータの第１のスイッチング素子Q1以外のスイッチング回路のスイッチング素子の駆動にも本発明を適用することができる。なお、本発明に従うスイッチング素子駆動回路はハーフブリッジ型インバータや単相及び３相ブリッジ型インバータで交互にオン・オフ動作する対のスイッチング素子の内の上側（ハイサイド）のスイッチング素子の駆動に好適な回路である。
（１５） 第１及び第２のスイッチング素子Q１、Q２及び第１及び第２のレベルシフト用スイッチ２６、２７をFET以外のIGBT等の別の半導体スイッチに置き換えることができる。

従来のブートストラップ方式ハーフブリッジ型インバータを示す回路図である。 図１のハーフブリッジ型インバータの正常動作時の図１のA〜I点を示す波形図である。 図１のハーフブリッジ型インバータにおいてリセットパルスの欠落が生じた時のA〜I点の電圧を示す波形図である。 図1のハーフブリッジ型インバータにおいてセットパルスの欠落が生じた時の図１のA〜I点の電圧を示す波形図である。 本発明の実施例１に従うブートストラップ方式ハーフブリッジ型インバータを示す回路図である。 図５の第１のスイッチング素子のための第１の駆動回路を詳しく示す回路図である。 図６の第１の駆動回路が正常に動作している時の図６のA〜P点の電圧を示す波形図である。 図６の第１の駆動回路においてリセットパルスが欠落した時の図６のA〜P点の電圧を示す波形図である。 図６の第１の駆動回路においてリセットパルスが欠落した時の図６のA〜P点の電圧を示す波形図である。 図６の波形整形機能を有するNOT回路の代りに使用可能な回路を示す回路図である。 図１０のシュミット・トリガ回路の代りに使用可能な波形整形回路を示す回路図である。 波形整形機能を有する増幅器を示す回路図である。 波形整形機能を有するORゲートを示す回路図である。

符号の説明

４ 第１のスイッチ制御信号入力端子
７ パルス発生回路
８ レベルシフト回路
１１ フリップフロップ回路
１６ 遅延回路
１８ パルス発生論理回路
６３ 補正パルス形成用フリップフロップ回路
105 補正パルス発生回路
106 補正パルス付加回路

Claims (7)

1. スイッチング素子をオン状態にする時に第１の電圧値になり、前記スイッチング素子をオフ状態にする時に第２の電圧値となるスイッチ制御信号が入力されるスイッチ制御信号入力端子と、
   前記スイッチ制御信号入力端子に接続され且つ前記スイッチ制御信号の前記第２の電圧値から前記第１の電圧値への転換に同期して第１のパルスを発生する機能と前記第１の電圧値から前記第２の電圧値への転換に同期して第２のパルスを発生する機能とを有し且つ前記第１のパルスを出力する第１の出力導体と前記第２のパルスを出力する第２の出力導体とを有しているパルス発生回路と、
   前記スイッチ制御信号入力端子と前記パルス発生回路とに接続され且つ前記パルス発生回路から前記第１のパルスが得られなかった時に前記第１のパルスと同様な機能を有する第１の補正パルスを発生する第１の機能と前記パルス発生回路から前記第２のパルスが得られなかった時に前記第２のパルスと同様な機能を有する第２の補正パルスを発生する第２の機能との内の少なくとも１つを有している補正パルス発生回路と、
   前記パルス発生回路と前記補正パルス発生回路とに接続され且つ前記パルス発生回路の出力に前記補正パルス発生回路の出力を付加する機能を有している補正パルス付加回路と、
   前記補正パルス付加回路を介して前記パルス発生回路及び前記補正パルス発生回路に接続され且つ前記第１のパルス又は前記第１の補正パルスをレベルシフトした第１のレベルシフト信号を出力する第１のレベルシフト信号出力導体と前記第２のパルス又は前記第２の補正パルスをレベルシフトした第２のレベルシフト信号を出力する第２のレベルシフト信号出力導体とを有しているレベルシフト回路と、
   前記レベルシフト回路の前記第１及び第２のレベルシフト信号出力導体に接続された第１及び第２の入力端子と前記スイッチング素子の制御端子にオン・オフ制御信号を供給するための出力端子とを有し、且つ前記第１のパルス又は第１の補正パルスを前記レベルシフト回路でレベルシフトしたものに応答して前記スイッチング素子のオンを示す出力を送出し、前記第２のパルス又は前記第２の補正パルスを前記レベルシフト回路でレベルシフトしたものに応答して前記スイッチング素子のオフを示す出力を送出するフリップフロップ回路と
   を備えたスイッチング素子駆動回路。
2. 前記パルス発生回路は、
   前記スイッチ制御信号入力端子に接続され且つ前記スイッチ制御信号に所定の遅延を与える機能を有している遅延回路と、
   前記スイッチ制御信号入力端子と前記遅延回路とに接続され、且つ前記スイッチ制御信号の前記第１の電圧値の持続時間幅が所定値よりも長く且つ前記第２の電圧値の持続時間幅が所定値よりも長い時に、前記スイッチ制御信号の前記第２の電圧値から前記第１の電圧値への転換に同期して第１のパルスを発生し、前記第１の電圧値から前記第２の電圧値への転換に同期して第２のパルスを発生するパルス発生論理回路と
   から成ることを特徴とする請求項１記載のスイッチング素子駆動回路。
3. 前記遅延回路は、前記スイッチ制御信号に対して第１の時間の遅延を与え且つ前記スイッチ制御信号を位相反転する回路であることを特徴とする請求項２記載のスイッチング素子駆動回路。
4. 前記パルス発生論理回路は、
   前記遅延回路に接続された一方の入力端子と前記スイッチ制御信号入力端子に接続された他方の入力端子とを有する排他的NORゲートと、
   前記スイッチ制御信号入力端子に接続されたNOT回路と、
   前記スイッチ制御信号入力端子に接続された一方の入力端子と前記排他的NORゲートに接続された他方の入力端子と前記第１のパルスを出力する出力端子とを有する第１のANDゲートと、
   前記NOT回路に接続された一方の入力端子と前記排他的NORゲートに接続された他方の入力端子と前記第２のパルスを出力する出力端子とを有する第２のANDゲートと
   を備えていることを特徴とする請求項２又は３記載のスイッチング素子駆動回路。
5. 更に、前記第１のレベルシフト信号出力導体と前記フリップフロップ回路の前記第１の入力端子との間に接続され且つ第１の時定数を有している第１のフィルタ回路と、
   前記第２のレベルシフト信号出力導体と前記フリップフロップ回路の前記第２の入力端子との間に接続され且つ第２の時定数を有している第２のフィルタ回路とを備え、
   前記第２の時定数は前記第１の時定数と実質的に同一であることを特徴とする請求項１乃至４のいずれか１つに記載のスイッチング素子の駆動回路。
6. 前記補正パルス付加回路は、前記第１のパルス又は前記第１の補正パルスを出力するための第１の出力導体と前記第２のパルス又は前記第２の補正パルスを出力するための第２の出力導体とを有し、
   前記補正パルス発生回路は、前記補正パルス付加回路の前記第１の出力導体に接続された一方の入力端子と前記補正パルス付加回路の前記第２の出力導体に接続された他方の入力端子と前記第１のパルス又は前記第１の補正パルスに応答してセット状態を示す信号を出力し、前記第２のパルス又は前記第２の補正パルスに応答してリセット状態を示す信号を出力する出力端子とを有している補正パルス形成用フリップフリップ回路と、
   前記補正パルス形成用フリップフリップ回路の前記出力端子に接続された一方の入力端子と前記スイッチ制御信号入力端子に接続された他方の入力端子とを有する排他的ORゲートと、
   前記排他的ORゲートに接続され且つ所定の遅延時間を有している補正パルス形成用遅延回路と、
   前記スイッチ制御信号入力端子に接続された一方の入力端子と前記補正パルス形成用遅延回路に接続された他方の入力端子と前記第１の補正パルスを出力する出力端子とを有する第１の補正パルス形成用ANDゲートと、
   前記スイッチ制御信号入力端子に補正パルス形成用NOT回路を介して接続された一方の入力端子と前記補正パルス形成用遅延回路に接続された他方の入力端子と前記第２の補正パルスを出力する出力端子とを有する第２の補正パルス形成用ANDゲートと
   を備えていることを特徴とする請求項２記載のスイッチング素子の駆動回路。
7. 前記補正パルス発生回路は、更に、前記補正パルス付加回路の前記第１の出力導体と前記補正パルス形成用フリップフリップ回路の一方の入力端子との間に接続され且つ前記第１及び第２の時定数よりも大きい第３の時定数を有している第３のフィルタ回路と、
   前記補正パルス付加回路の前記第２の出力導体と前記補正パルス形成用フリップフリップ回路の他方の入力端子との間に接続され且つ前記第１及び第２の時定数よりも大きい第４の時定数を有している第４のフィルタ回路と
   を備えていることを特徴とする請求項６記載のスイッチング素子の駆動回路。

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