JP2007317718A - ワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法 - Google Patents
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Abstract
【課題】本発明の課題は、ボンディング領域の省スペース化が図れるワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法を提供することである。
【解決手段】
本発明の半導体リレー201は、FETチップ103aのソース電極パッドS1とFETチップ103bのソース電極パッドS2とは、3本のAuワイヤ211a〜211cによりボンディング接続されており、3本のAuワイヤ211a〜211cのワイヤループ形状は、所謂、M字状となっており、ワイヤループのほぼ中央で共通リード106cに導電性接着剤311a〜311cにより導電的に接続されている。
【選択図】図1
【解決手段】
本発明の半導体リレー201は、FETチップ103aのソース電極パッドS1とFETチップ103bのソース電極パッドS2とは、3本のAuワイヤ211a〜211cによりボンディング接続されており、3本のAuワイヤ211a〜211cのワイヤループ形状は、所謂、M字状となっており、ワイヤループのほぼ中央で共通リード106cに導電性接着剤311a〜311cにより導電的に接続されている。
【選択図】図1
Description
本発明は、ワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法に関する。
先ず、半導体リレー(ノーマリオフ型)の一例を図10を用いて説明する。図10は半導体リレーの回路図である。
図10において、17は発光素子としてのLED、16a,16bはLED17の入力端子、18は受光素子としてのフォトダイオードアレイ、20は放電回路、21a,21bは放電回路20の出力端子、22,23は出力用スイッチング素子としての二重拡散型のnチャネル・エンハンスメント型のMOSFET(以降、単にMOSFETと呼ぶ)、24a,24bは半導体リレーの出力端子である。
ノーマリオフ型の双方向通電可能な半導体リレーの回路構成は、LED17に光結合して、フォトダイオードアレイ18が配置されている。
また、フォトダイオードアレイ18のアノードとカソードは、それぞれ放電回路20に接続されている。
放電回路20の一方の出力端子21aは、2個のMOSFET22,23の共通接続されたゲートに接続され、他方の出力端子21bは、2個のMOSFET22,23の共通接続されたソースに接続されている。
また、2個のMOSFET22,23のドレインは、それぞれ半導体リレーの出力端子24a,24bに接続されている。
尚、MOSFET22,23のベースとソース間は短絡させてある。これは、ドレインとソース間に高電圧が印加されたときにドレイン(n)・ベース(p)・ソース(n)でなる寄生トランジスタが動作してオフ時の耐圧が低下することを防止するためである。
また、二重拡散型のMOSFET22,23のベースとドレイン間には寄生ダイオードが生じるため、双方向通電用の半導体リレーは、相補的なスイッチング動作が可能なように2個のMOSFET22,23が逆接続された格好となる。
尚、上記では、ノーマリオフ型の半導体リレーの例で説明したが、ノーマリオン型の半導体リレーもある。但し、その場合、MOSFETをnチャネル・ディプレッション型のMOSFETとし、フォトダイオードアレイ18の接続を反転させて、ゲートとソース間の電圧印加方向をゲート側を負、ソース側を正とする。
次に、この半導体リレーの動作について説明する。
先ず、入力端子16a,16b間に電気信号が印加されるとLED17が発光し、この光信号をフォトダイオードアレイ18が受光し、その両端に出力電圧(直流電圧)を発生する。
この出力電圧は、出力端子21a,21bを介して、それぞれ共通接続されたゲートとソース間に供給され、これによって、2個のMOSFET22,23は導通状態になる。
そして、2個のMOSFET22,23が共に導通状態になると、半導体リレーの出力端子24a,24b間は導通状態となる。
次に、入力端子16a,16b間に電気信号が印加されなくなると、LED17が発光を停止し、フォトダイオードアレイ18は受光しなくなるため、その両端に発生していた出力電圧がなくなる。
このため、それぞれ共通接続されたゲートとソース間の電圧もなくなり、これによって、2個のMOSFET22,23は非導通状態になる。
そして、2個のMOSFET22,23が共に非導通状態になると、半導体リレーの出力端子24a,24b間は非導通状態となる。
ここで、放電回路20は、半導体リレーの導通状態において、それぞれ共通接続されたゲートとソース間に蓄積された電荷を迅速に放電する。これによって、半導体リレーは導通状態から非導通状態へ迅速に切り換えられる。(例えば、特許文献1参照)。
次に、このような半導体リレーの要部の従来のワイヤボンディング構造を図11を用いて説明する。図11はワイヤボンディング構造の模式図である。
図11において、101は従来の半導体リレー、102は受光チップ、103a,103bはMOSFETチップ(以降、単にFETチップと呼ぶ)、106aは受光チップ102を搭載したアイランド、106bはアイランド106aに延設されたボンディング領域としての共通リード、107aはFETチップ103aを搭載したアイランド、107bはアイランド107aに延設された出力リード、108aはFETチップ103bを搭載したアイランド、108bはアイランド108aに延設された出力リード、A1,A2は受光チップ102表面に形成されたアノード電極パッド、Kは受光チップ102表面に形成されたカソード電極パッド、G1,G2はFETチップ103a,103b表面に形成されたゲート電極パッド、S1,S2はFETチップ103a,103b表面に形成されたソース電極パッド、109はカソード電極パッドKと共通リード106bとを接続するAuワイヤ、110a,110bはアノード電極パッドA1,A2とゲート電極パッドG1,G2とを接続するAuワイヤ、111a〜111cはソース電極パッドS1と共通リード106bとを接続するAuワイヤ、111d〜111fはソース電極パッドS2と共通リード106bとを接続するAuワイヤである。
従来の半導体リレー101は、LEDチップ(図示せず)と、フォトダイオードアレイと放電回路とが一体化された受光チップ102と、2個のFETチップ103a,103bの4個の半導体チップを備えている。(図5中には、チップ部分を破線で囲んで示す)
そして、受光チップ102を搭載したアイランド106aに延設された共通リード106bを挟んで両側に、FETチップ103a,103bをそれぞれ搭載したアイランド107a,108aが対向配置されている。
尚、FETチップ103a,103bは、その裏面に形成されたドレイン電極(図示せず)とアイランド107a,108aとが導電的に面接着されて、それぞれ出力リード107b,108bに電気的に接続されている。
そして、カソード電極パッドKと共通リード106bとは、Auワイヤ109によりボンディング接続されている。
また、アノード電極A1,A2とゲート電極パッドG1,G2とは、それぞれ、Auワイヤ110a,110bによりボンディング接続されている。
また、ソース電極パッドS1,S2と共通リード106bとは、それぞれ、3本ずつのAuワイヤ111a〜111c,111d〜111fによりボンディング接続されている。
すなわち、共通リード106b(ボンディング領域)上には、合計7個のボンディング点が設けられている。
このため、先端に一定の面積を有するキャピラリ(図示せず)で他のワイヤのボンディング点を踏みつけたりしないように、7個のボンディング点は、互いに一定距離だけ離間させる必要があり、共通リード106b(ボンディング領域)は、ボンディング点の増加に伴い大きくならざるを得なかった。
ここで、ソース電極パッドS1,S2と共通リード106bとを複数(本例では3本ずつ)のAuワイヤで接続する理由は、Auワイヤの電気抵抗分を低減するためである。
半導体リレーは、大電流を流す際のオン抵抗を低減することが要求され、このためには、ひとつには、外部抵抗低減のためにソース電極パッド間を複数のAuワイヤを使用して接続すること、また、もうひとつには、内部抵抗低減のためにFETチップのセル数を増加させることが有効な手段であった。
次に、このような半導体リレー101の製造方法は、アイランド106a,107a,108a上にそれぞれ受光チップ102、FETチップ103a,103bを搭載し、その後、それぞれの半導体チップ102,103a,103b間および共通リード106b間をAuワイヤ109,110a,110b,111a〜111c,111d〜111fでボンディング接続する。
特開2004−6778号公報 図15
しかしながら、外部抵抗低減のためのAuワイヤの本数増加は共通リード106b(ボンディング領域)の面積増大を招き、内部抵抗低減のためのFETチップ103a,103bのセル数増加はチップの面積増大を招くため、パッケージサイズを一定とした場合、両者は、図中のW1寸法方向で競合したトレードオフの関係となった。
本発明の課題は、ボンディング領域の省スペース化が図れるワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法を提供することである。
本発明のワイヤボンディング構造は、
両端を第1,第2の接続点にボンディング接続されたワイヤの中間部が第3の接続点に導電性接着剤を用いて接続されたワイヤボンディング構造である。
両端を第1,第2の接続点にボンディング接続されたワイヤの中間部が第3の接続点に導電性接着剤を用いて接続されたワイヤボンディング構造である。
また、本発明のワイヤボンディング構造の製造方法は、
第3の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、第1,第2の接続点間のワイヤループが第3の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、ワイヤの中間部を第3の接続点となる部分に押し付けて、ワイヤループを変形させ、導電性接着剤と接触させるワイヤ成形工程と、
次に、導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法である。
第3の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、第1,第2の接続点間のワイヤループが第3の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、ワイヤの中間部を第3の接続点となる部分に押し付けて、ワイヤループを変形させ、導電性接着剤と接触させるワイヤ成形工程と、
次に、導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法である。
また、本発明のワイヤボンディング構造の他の製造方法は、
第1,第2の接続点間のワイヤループが、第3の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、ワイヤの中間部を第3の接続点となる部分に押し付けて、ワイヤループを変形させるワイヤ成形工程と、
次に、第3の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法である。
第1,第2の接続点間のワイヤループが、第3の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、ワイヤの中間部を第3の接続点となる部分に押し付けて、ワイヤループを変形させるワイヤ成形工程と、
次に、第3の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法である。
また、本発明の半導体リレーは、
入力信号に応じて光信号を発光する発光チップと、
発光チップが発光する光信号を受光して光起電力を発生する受光チップと、
受光チップが発生する光起電力をゲートとソース間に印加し、ドレインとソース間の導通/非導通を切り換える、ゲートとソースとがそれぞれ共通接続された2個の出力用のFETチップとを有し、
2個のFETチップをそれぞれ搭載した2個のアイランドは、受光チップを搭載すると共に受光チップと電気的に接続されたアイランドに延設されたボンディング領域としての共通リードを挟んで両側に対向配置され、ワイヤの両端が第1,第2の接続点としての2個のFETチップのそれぞれのソース電極パッドにボンディング接続され、ワイヤの中間部が第3の接続点としての共通リードに導電性接着剤を用いて接続された半導体リレーである。
入力信号に応じて光信号を発光する発光チップと、
発光チップが発光する光信号を受光して光起電力を発生する受光チップと、
受光チップが発生する光起電力をゲートとソース間に印加し、ドレインとソース間の導通/非導通を切り換える、ゲートとソースとがそれぞれ共通接続された2個の出力用のFETチップとを有し、
2個のFETチップをそれぞれ搭載した2個のアイランドは、受光チップを搭載すると共に受光チップと電気的に接続されたアイランドに延設されたボンディング領域としての共通リードを挟んで両側に対向配置され、ワイヤの両端が第1,第2の接続点としての2個のFETチップのそれぞれのソース電極パッドにボンディング接続され、ワイヤの中間部が第3の接続点としての共通リードに導電性接着剤を用いて接続された半導体リレーである。
本発明の半導体リレーの製造方法は、
第3の接続点となる共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、第1,第2の接続点としての2個のFETチップのそれぞれのソース電極パッド間のワイヤループが第3の接続点となる共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、ワイヤの中間部を第3の接続点となる共通リードの所定位置に押し付けて、ワイヤループを変形させ、導電性接着剤と接触させるワイヤ成形工程と、
次に、導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法である。
第3の接続点となる共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、第1,第2の接続点としての2個のFETチップのそれぞれのソース電極パッド間のワイヤループが第3の接続点となる共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、ワイヤの中間部を第3の接続点となる共通リードの所定位置に押し付けて、ワイヤループを変形させ、導電性接着剤と接触させるワイヤ成形工程と、
次に、導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法である。
本発明の半導体リレーの他の製造方法は、
第1,第2の接続点としての2個のFETチップのそれぞれのソース電極パッド間のワイヤループが第3の接続点となる共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、ワイヤの中間部を第3の接続点となる共通リードの所定位置に押し付けて、ワイヤループを変形させるワイヤ成形工程と、
次に、第3の接続点となる共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法である。
第1,第2の接続点としての2個のFETチップのそれぞれのソース電極パッド間のワイヤループが第3の接続点となる共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、ワイヤの中間部を第3の接続点となる共通リードの所定位置に押し付けて、ワイヤループを変形させるワイヤ成形工程と、
次に、第3の接続点となる共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法である。
本発明のワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法によれば、ボンディング領域の省スペース化が図れ、その結果として、半導体リレーにおいては、その分、FETチップのセル数を増加させオン抵抗を低減できる。あるいは、その分、パッケージの小型化ができる。
本発明は、ボンディング領域の省スペース化が図れるワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法を提供するという目的を、両端が第1,第2の接続点にボンディング接続されたワイヤの中間部を第3の接続点に導電性接着剤を用いて接続することで実現した。
本発明のワイヤボンディング構造を備えた半導体リレー(ノーマリオフ型)の一例を図1を用いて説明する。尚、図1は本発明のワイヤボンディング構造を備えた半導体リレーの要部の模式図である。また、図11と同一部分には同一符号を用いる。また、半導体リレーの回路図および動作については、従来技術での説明と同じであるため説明を省略する。
図1において、201は本発明の半導体リレー、102は受光チップ、103a,103bはMOSFETチップ(以降、単にFETチップと呼ぶ)、106aは受光チップ102を搭載したアイランド、106cはアイランド106aに延設されたボンディング領域としての共通リード、107aはFETチップ103aを搭載したアイランド、107bはアイランド107aに延設された出力リード、108aはFETチップ103bを搭載したアイランド、108bはアイランド108aに延設された出力リード、A1,A2は受光チップ102表面に形成されたアノード電極パッド、Kは受光チップ102表面に形成されたカソード電極パッド、G1,G2はFETチップ103a,103b表面に形成されたゲート電極パッド、S1,S2はFETチップ103a,103b表面に形成されたソース電極パッド、109はカソード電極パッドKと共通リード106cとを接続するAuワイヤ、110a,110bはアノード電極パッドA1,A2とゲート電極パッドG1,G2とを接続するAuワイヤ、211a,211b,211cはソース電極パッドS1とソース電極パッドS2とを接続するAuワイヤ、311a,311b,311cは導電性接着剤である。
本発明の半導体リレー201は、LEDチップ(図示せず)と、フォトダイオードアレイと放電回路とが一体化された受光チップ102と、2個のFETチップ103a,103bの4個の半導体チップを備えている。(図5中には、チップ部分を破線で囲んで示す)
そして、受光チップ102を搭載したアイランド106aに延設された共通リード106cを挟んで両側に、FETチップ103a,103bをそれぞれ搭載したアイランド107a,108aが対向配置されている。
尚、FETチップ103a,103bは、その裏面に形成されたドレイン電極(図示せず)とアイランド107a,108aとが導電的に面接着されて、それぞれ出力リード107b,108bに電気的に接続されている。
そして、カソード電極パッドKと共通リード106cとは、Auワイヤ109によりボンディング接続されている。
また、アノード電極A1,A2とゲート電極パッドG1,G2とは、それぞれ、Auワイヤ110a,110bによりボンディング接続されている。
また、第1,第2の接続点としての2個のFETチップ103a,103bのソース電極パッドS1,S2は、3本のAuワイヤ211a〜211cによりボンディング接続されている。
そして、3本のAuワイヤ211a〜211cのワイヤループ形状は、所謂、M字状となっており、ワイヤループのほぼ中央で第3の接続点としての共通リード106cの所定位置に導電性接着剤311a〜311cにより導電的に接続されている。
尚、ソース電極パッドS1,S2と共通リード106cとを3本のAuワイヤ211a〜211cで接続するのは、Auワイヤの電気抵抗分を低減するためである。
すなわち、共通リード106c上には、合計4個の接続点が設けられている。
ここで、4個の接続点のうち、3個は導電性接着剤311a〜311cによる接続点であり、キャピラリ(図示せず)によるボンディング点は1個だけである。尚、この例では、導電性接着剤がそれぞれ3個の接続点毎に分離塗布された構成で説明するが、3個の接続点をまとめて被覆するように一括塗布された構成であってもよい。
このため、キャピラリ(図示せず)で他のAuワイヤのボンディング点を踏みつけたりする心配がない上、接続点を互いに離間させる距離が少なくて済み、共通リード106c(ボンディング領域)の幅W2は、従来のワイヤボンディング構造の幅W1に比べて狭くてよく、その分(W2−W1)、省スペース化が図れる。
即ち、パッケージサイズを同じとした場合、その分(幅W2−幅W1)だけ、FETチップ103a,103bのセル数を増加させることができる。あるいは、FETチップ103a,103bサイズ(セル数)を同じとした場合、パッケージサイズを小型化できる。
次に、このような半導体リレー201の製造方法を図3,4を用いて説明する。図3,4は製造方法を説明する模式図である。
先ず、図3(a)に示すように、アイランド106a,107a,108a上にそれぞれ受光チップ102、FETチップ103a,103bを搭載した後、第3の接続点となる共通リード106cの所定位置に導電性接着剤311a〜311cをシリンジ(図示せず)またはスタンプ(図示せず)を用いて塗布する。尚、この例では、導電性接着剤をそれぞれ3個の接続点毎に分離塗布することで説明するが、3個の接続点をまとめて被覆するように一括塗布してもよい。
次に、図3(b)に示すように、それぞれの半導体チップ102,103a,103b間および共通リード106c間をAuワイヤ109,110a,110b,211a〜211cでボンディング接続する。
ここで、Auワイヤ211a〜211cは、そのワイヤループがそれぞれ第3の接続点となる共通リード106cの所定位置の上方を通過するようにボンディング接続する。
次に、図4(c)に示すように、Auワイヤ211a〜211cの中間部を第3の接続点となる共通リード106cの所定位置に押し付けてワイヤループを変形させ、導電性接着剤311a〜311cと接触させる。
このとき、ワイヤループを変形させる方法としては、図9(a)に示すような、先端の尖った薄板状の押し付け治具411を上方から下降させて、Auワイヤ211a〜211cを導電性接着剤311a〜311cと接触する高さまで変形させる。
ここで、この製造方法の変形例として、図9(b)に示すように、押し付け治具411の先端に、予め、導電性接着剤311a〜311cを付着させ、その押し付け治具411の先端でAuワイヤ211a〜211cを第3の接続点となる共通リード106cの所定位置に押し付けるようにすると、ワイヤ成形工程と塗布工程とを同時に行えて好適である。
その後、導電性接着剤311a〜311cを硬化させて接続が完了する。
次に、他の製造方法を図5,6を用いて説明する。図5,6は製造方法を説明する模式図である。
先ず、図5(a)に示すように、アイランド106a,107a,108a上にそれぞれ受光チップ102、FETチップ103a,103bを搭載した後、それぞれの半導体チップ102,103a,103b間および共通リード106c間をAuワイヤ109,110a,110b,211a〜211cでボンディング接続する。
ここで、Auワイヤ211a〜211cは、そのワイヤループがそれぞれ第3の接続点となる共通リード106cの所定位置の上方を通過するようにボンディング接続する。
次に、図5(b)に示すように、Auワイヤ211a〜211cの中間部を第3の接続点となる共通リード106cの所定位置に押し付けて、ワイヤループを変形させる。
このとき、ワイヤループを変形させる方法としては、図9(a)に示すような、先端の尖った薄板状の押し付け治具411を上方から下降させて、Auワイヤ211a〜211cを変形させる。
次に、図6(c)に示すように、第3の接続点となる共通リード106cの所定位置に導電性接着剤311a〜311cをシリンジ(図示せず)またはスタンプ(図示せず)を用いて塗布する。尚、この例では、導電性接着剤をそれぞれ3個の接続点毎に分離塗布することで説明するが、3個の接続点をまとめて被覆するように一括塗布してもよい。
ここで、この製造方法の変形例として、図9(b)に示すように、押し付け治具411の先端に、予め、導電性接着剤311a〜311cを付着させ、その押し付け治具411の先端でAuワイヤ211a〜211cを第3の接続点となる共通リード106cの所定位置に押し付けるようにすると、ワイヤ成形工程と塗布工程とを同時に行えて好適である。
その後、導電性接着剤311a〜311cを硬化させて接続が完了する。
尚、上記では、3本のAuワイヤ211a〜211cが、平行配線された構成で説明したが、第2の実施例として、図2に示すように、交差配線された構成であってもよい。この構成では、共通リード106c上の接続点数をさらに低減できる。
次に、このような第2の実施例の製造方法を図7,8を用いて説明する。図7,8は製造方法を説明する模式図である。
先ず、図7(a)に示すように、アイランド106a,107a,108a上にそれぞれ受光チップ102、FETチップ103a,103bを搭載した後、第3の接続点となる共通リード106cの所定位置に導電性接着剤311bをシリンジ(図示せず)またはスタンプ(図示せず)を用いて塗布する。
次に、図7(b)に示すように、それぞれの半導体チップ102,103a,103b間および共通リード106c間をAuワイヤ109,110a,110b,211a〜211cでボンディング接続する。
ここで、Auワイヤ211a〜211cは、それらのワイヤループが第3の接続点となる共通リード106cの所定位置の上方で立体交差するように、異なるループ高さでボンディング接続する。
次に、図8(c)に示すように、Auワイヤ211a〜211cの中間部(立体交差部)を第3の接続点となる共通リード106cの所定位置に押し付けてワイヤループを変形させ、導電性接着剤311bと接触させる。
このとき、ワイヤループを変形させる方法としては、図9(a)に示すような、先端の尖った薄板状の押し付け治具411を上方から下降させて、Auワイヤ211a〜211cを導電性接着剤311bと接触する高さまで変形させる。
ここで、この製造方法の変形例として、図9(c)に示すように、押し付け治具411の先端に、予め、導電性接着剤311bを付着させ、その押し付け治具411の先端でAuワイヤ211a〜211cを第3の接続点となる共通リード106cの所定位置に押し付けるようにすると、ワイヤ成形工程と塗布工程とを同時に行えて好適である。
その後、導電性接着剤311bを硬化させて接続が完了する。
尚、上記では、導電性接着剤311bの塗布後、ワイヤ成形する順で説明したが、ワイヤ成形後、導電性接着剤311bを塗布する順であっても構わない。
このような製造方法によると、共通リード106c上に多数のボンディング点を設ける必要がないため、共通リード106c(ボンディング領域)の省スペース化が図れる。
本発明は、ボンディング領域の省スペース化が図れる、ワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法に適用できる。
17 LED
16a,16b LED17の入力端子
18 フォトダイオードアレイ
20 放電回路
21a,21b 放電回路20の出力端子
22,23 MOSFET
24a,24b 半導体リレーの出力端子
101 従来の半導体リレー
102 受光チップ
103a,103b MOSFETチップ
106a 受光チップ102を搭載したアイランド
106b,106c アイランド106aに延設されたボンディング領域としての共通リード
107a FETチップ103aを搭載したアイランド
107b アイランド107aに延設された出力リード
108a FETチップ103bを搭載したアイランド
108b アイランド108aに延設された出力リード
109 カソード電極パッドKと共通リード106bとを接続するAuワイヤ
110a,110b アノード電極パッドA1,A2とゲート電極パッドG1,G2とを接続するAuワイヤ
111a〜111c ソース電極パッドS1と共通リード106bとを接続するAuワイヤ
111d〜111f ソース電極パッドS2と共通リード106bとを接続するAuワイヤ
201 本発明の半導体リレー
211a,211b,211c ソース電極パッドS1とソース電極パッドS2とを接続するAuワイヤ
311a,311b,311c 導電性接着剤
411 押し付け治具
A1,A2 受光チップ102表面に形成されたアノード電極パッド
G1,G2 FETチップ103a,103b表面に形成されたゲート電極パッド
K 受光チップ102表面に形成されたカソード電極パッド
S1,S2 FETチップ103a,103b表面に形成されたソース電極パッド
W1 共通リード106bの幅寸法
W2 共通リード106cの幅寸法
16a,16b LED17の入力端子
18 フォトダイオードアレイ
20 放電回路
21a,21b 放電回路20の出力端子
22,23 MOSFET
24a,24b 半導体リレーの出力端子
101 従来の半導体リレー
102 受光チップ
103a,103b MOSFETチップ
106a 受光チップ102を搭載したアイランド
106b,106c アイランド106aに延設されたボンディング領域としての共通リード
107a FETチップ103aを搭載したアイランド
107b アイランド107aに延設された出力リード
108a FETチップ103bを搭載したアイランド
108b アイランド108aに延設された出力リード
109 カソード電極パッドKと共通リード106bとを接続するAuワイヤ
110a,110b アノード電極パッドA1,A2とゲート電極パッドG1,G2とを接続するAuワイヤ
111a〜111c ソース電極パッドS1と共通リード106bとを接続するAuワイヤ
111d〜111f ソース電極パッドS2と共通リード106bとを接続するAuワイヤ
201 本発明の半導体リレー
211a,211b,211c ソース電極パッドS1とソース電極パッドS2とを接続するAuワイヤ
311a,311b,311c 導電性接着剤
411 押し付け治具
A1,A2 受光チップ102表面に形成されたアノード電極パッド
G1,G2 FETチップ103a,103b表面に形成されたゲート電極パッド
K 受光チップ102表面に形成されたカソード電極パッド
S1,S2 FETチップ103a,103b表面に形成されたソース電極パッド
W1 共通リード106bの幅寸法
W2 共通リード106cの幅寸法
Claims (15)
- 両端を第1,第2の接続点にボンディング接続されたワイヤの中間部が第3の接続点に導電性接着剤を用いて接続されたワイヤボンディング構造。
- 前記第1の接続点は第1の半導体チップの電極パッドであり、前記第2の接続点は第2の半導体チップの電極パッドであり、前記第3の接続点は前記第1,第2の半導体チップと電気的に接続されたリードである請求項1に記載のワイヤボンディング構造
- 前記ワイヤが、複数本、平行配線された請求項1または2に記載のワイヤボンディング構造。
- 前記ワイヤが、複数本、交差配線された請求項1または2に記載のワイヤボンディング構造。
- 前記ワイヤは、Auワイヤである請求項1から4のいずれかに記載のワイヤボンディング構造。
- 請求項1から5のいずれかに記載のワイヤボンディング構造の製造方法であって、
前記第3の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、前記第1,第2の接続点間のワイヤループが前記第3の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、前記ワイヤの中間部を前記第3の接続点となる部分に押し付けて、前記ワイヤループを変形させ、前記導電性接着剤と接触させるワイヤ成形工程と、
次に、前記導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法。 - 請求項1から5のいずれかに記載のワイヤボンディング構造の製造方法であって、
前記第1,第2の接続点間のワイヤループが、前記第3の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、前記ワイヤの中間部を前記第3の接続点となる部分に押し付けて、前記ワイヤループを変形させるワイヤ成形工程と、
次に、前記第3の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、前記導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法。 - 先端の尖った薄板状の押し付け治具の先端に、予め、導電性接着剤を付着させ、その先端で前記ボンディング工程後のワイヤを前記第3の接続点となる部分に押し付けて、前記ワイヤ成形工程と前記塗布工程とを同時に行う請求項6または7に記載のワイヤボンディング構造の製造方法。
- 入力信号に応じて光信号を発光する発光チップと、
前記発光チップが発光する光信号を受光して光起電力を発生する受光チップと、
前記受光チップが発生する光起電力をゲートとソース間に印加し、ドレインとソース間の導通/非導通を切り換える、ゲートとソースとがそれぞれ共通接続された2個の出力用のFETチップとを有し、
前記2個のFETチップをそれぞれ搭載した2個のアイランドは、前記受光チップを搭載すると共に前記受光チップと電気的に接続されたアイランドに延設されたボンディング領域としての共通リードを挟んで両側に対向配置され、ワイヤの両端が第1,第2の接続点としての前記2個のFETチップのそれぞれのソース電極パッドにボンディング接続され、前記ワイヤの中間部が第3の接続点としての前記共通リードに導電性接着剤を用いて接続された半導体リレー。 - 前記ワイヤが、複数本、平行配線された請求項9に記載の半導体リレー。
- 前記ワイヤが、複数本、交差配線された請求項9に記載の半導体リレー。
- 前記ワイヤは、Auワイヤである請求項9から11のいずれかに記載の半導体リレー。
- 請求項9から12のいずれかに記載の半導体リレーの製造方法であって、
前記第3の接続点となる前記共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、前記第1,第2の接続点としての前記2個のFETチップのそれぞれのソース電極パッド間のワイヤループが前記第3の接続点となる前記共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、前記ワイヤの中間部を前記第3の接続点となる前記共通リードの所定位置に押し付けて、前記ワイヤループを変形させ、前記導電性接着剤と接触させるワイヤ成形工程と、
次に、前記導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法。 - 請求項9から12のいずれかに記載の半導体リレーの製造方法であって、
前記第1,第2の接続点としての前記2個のFETチップのそれぞれのソース電極パッド間のワイヤループが前記第3の接続点となる前記共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、前記ワイヤの中間部を前記第3の接続点となる前記共通リードの所定位置に押し付けて、前記ワイヤループを変形させるワイヤ成形工程と、
次に、前記第3の接続点となる前記共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、前記導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法。 - 先端の尖った薄板状の押し付け治具の先端に、予め、導電性接着剤を付着させ、その押し付け治具の先端で前記ボンディング工程後のワイヤを前記第3の接続点となる前記共通リードの所定位置に押し付けて、前記ワイヤ成形工程と前記塗布工程とを同時に行う請求項13または14に記載の半導体リレーの製造方法。
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JP2006142880A JP2007317718A (ja) | 2006-05-23 | 2006-05-23 | ワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法 |
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JP2006142880A JP2007317718A (ja) | 2006-05-23 | 2006-05-23 | ワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN108682657A (zh) * | 2018-07-12 | 2018-10-19 | 无锡市宏湖微电子有限公司 | 一种大功率固态继电器封装结构 |
-
2006
- 2006-05-23 JP JP2006142880A patent/JP2007317718A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN108682657A (zh) * | 2018-07-12 | 2018-10-19 | 无锡市宏湖微电子有限公司 | 一种大功率固态继电器封装结构 |
CN108682657B (zh) * | 2018-07-12 | 2024-04-09 | 无锡市宏湖微电子有限公司 | 一种大功率固态继电器封装结构 |
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