JP2007304802A - データ処理装置及びそのプログラム - Google Patents
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Abstract
【解決手段】データ処理装置1のコントローラプロセッサ14は、予め自身に設定されてある画像処理に応じた連携状態のセルアレイの処理量をカウントし、カウントした処理量が規定値に至ると、その次にセル30のコンフィギュレーションレジスタ35に書き込むはずであったコンフィギュレーションデータのセットを飛ばして同レジスタの書き換えを行うことにより、不要となった画像処理の実行をスキップさせるようにした。
【選択図】図1
Description
本願発明の実施形態について説明する。
図1は、本実施形態にかかるデータ処理装置1のハードウェア概略構成を示す図である。このデータ処理装置1は、複合機などの画像形成装置に内蔵され、光学系デバイスに原稿を走査させて得た画像データに各種画像処理を順次施してから印字エンジンなどの画像形成デバイスへ出力する。
このデータ処理装置1は、外部インターフェース11、データパスプロセッサ12、コンフィギュレーションメモリ13、コントローラプロセッサ14、DRAM(Dynamic Random Access Memory)インターフェース15、PCIインターフェース16、及びDMAC(Direct Memory Access Controller)17を備える。これら各部はバスを介して接続され、DMAC17による調停の下に各種データの遣り取りを行う。
図2、図3はデータパスプロセッサ12の構成の詳細を示す図である。データパスプロセッサ12は、図2に示すように、各々が連携して動作する64個のセル30を縦横に8列ずつ並べてなるセルアレイと、そのセルアレイより出力されるデータをバッファリングしておくためのバッファ40とを有する。各セル30の各々は、図示しないコンフィギュレーションバスを介してコンフィギュレーションメモリ13と繋がっており、また、各セル同士及び各セルとバッファは、図示しないデータバスを介して繋がっている。
図3に示すように、セル30の各々は、演算器31、選択器32、入力端子33、出力端子34、コンフィギュレーションレジスタ35、読出器36を備えてなる。演算器31は、加減算回路、乗算回路、否定論理積回路、排他的論理和回路、マルチプレクサなどの各種演算回路を含んでおり、選択器32はこれらのうち1つの演算回路を選択する。入力端子33は、自身の他のセル30及びバッファ40へとそれぞれ繋がるデータバスのうち1つを選択して演算器31の入力側と接続するスイッチを有している。また、出力端子34は、自身の他のセル30及びバッファ40へとそれぞれ繋がるデータバスのうち1つを選択して演算器31の出力側と接続するスイッチを有している。コンフィギュレーションレジスタ35は、コンフィギュレーションバスが接続されており、コンフィギュレーションメモリ13からこのコンフィギュレーションバスを介して伝送されてくるコンフィギュレーションデータを記憶する。
a連携状態基本制御機能
これは、DRAM20に記憶されているコンフィギュレーションデータの各セットをセルアレイに実行させる各画像処理の基本的な順序に従って選択し、選択したセットを基に各セル30のコンフィギュレーションレジスタ35の記憶内容を書き換えていく機能である。この機能に従った制御が行われることにより、データパスプロセッサ12のセルアレイは自身の連携状態を順次遷移させながら各種画像処理を実行する。
b連携状態割込制御機能
これは、予め設定されたある画像処理をそれに応じた連携状態のセルアレイに実行させた処理量が規定値に達すると、その次に各セル30のコンフィギュレーションレジスタ35に書き込むコンフィギュレーションデータのセットを基本的な順序と異なる順序で選択する機能である。
図に示す例では、画像処理A乃至Eをこの順序で実行させる記述内容のコンフィギュレーションカスタマイズプログラムをコンパイルすることによって得られた、セットA、セットB、セットC、セットD、セットEの計5セットのコンフィギュレーションデータがDRAM20に記憶されているものとする。これらの5セットのコンフィギュレーションデータを記憶したDRAM20に外部インターフェース11から入力された処理待ち画像データが記憶されたときのコントローラプロセッサ14の振る舞いを以下に詳述する。
完了通知信号の供給を受けたコントローラプロセッサ14は、コンフィギュレーションメモリ13に読み出してあるD、B、Cの3セットのうち読み出し順が最も早かったセットBのコンフィギュレーションデータで各セルのコンフィギュレーションレジスタ35を書き換えることにより、セルアレイを画像処理Bを実行可能な連携状態へと遷移させる(状態4)。更に、DRAM20に記憶されているセットEの各コンフィギュレーションデータを、セットBの各コンフィギュレーションデータがそれまで書き込まれていたコンフィギュレーションメモリ13の記憶領域へ読み出す(状態5)。
割込み通知信号の供給を受けたコントローラプロセッサ14は、コンフィギュレーションメモリ13に読み出してあるD、E、Cの3セットのうち読み出し順が最も早かったセットCとその次に早かったセットDを飛ばし、セットEのコンフィギュレーションデータで各セルのコンフィギュレーションレジスタ35を書き換えることにより、セルアレイを画像処理Eを実行可能な連携状態へと遷移させる(状態7)。つまり、画像処理Bの処理量が規定値に至ったために不要となった画像処理CとDをスキップさせるのである。
完了通知信号の供給を受けたコントローラプロセッサ14は、バッファに記憶された画像処理E済みデータをDRAMインターフェース15に記憶させる。DRAMインターフェース15に記憶された画像処理E済みデータは、外部インターフェース11を介して印字デバイスへ出力される。
本願発明は、種々の変形実施が可能である。
上記実施形態におけるコントローラプロセッサ14は、予め自身に設定されてある画像処理に応じた連携状態のセルアレイの処理量をカウントし、カウントした処理量が規定値に至ると、その次にセル30のコンフィギュレーションレジスタ35に書き込むはずであったコンフィギュレーションデータのセットを飛ばして同レジスタ35の書き換えを行うことにより、不要となった画像処理の実行をスキップさせるようになっている。これに対し、予め自身に設定されてある画像処理に応じた連携状態のセルアレイが処理対象とした画像データが所定の属性(例えば、文字orイメージ)を持つ画像データであったときに、その次にセル30のコンフィギュレーションレジスタ35に書き込むコンフィギュレーションデータのセットを基本的な順序と異なる順序で選択するようにしてもよい。この変形例によると、エッジ強調と平滑化といったような画像の属性に応じて一方が選択されるような2者択一的な処理がセルアレイに実行させる一連の画像処理の中に含まれている場合に、それらの前段階で実行されることになるテキスト/イメージ分離処理などの処理結果に応じて一方を選択して実行させるといった制御も自在となる。要するに、本願発明にかかるコントローラプロセッサ14は、ある連携状態のセル群にデータ処理を行わせて得た処理結果が所定の条件を満たしたときに、その次に各セル30のレジスタ35に書き込むコンフィギュレーションデータのセットを基本的な順番と異なる順番で選択するようにさえなっていれば、条件の内容は問わない。
また、上記実施形態におけるデータパスプロセッサ12のセルアレイは、64個のセルを縦横にそれぞれ8個ずつ並べてなるものであったが、セル30の個数及びその配列はこれに限定されるものでない。
また、上記実施形態においてセルアレイを成す各セル30の演算器31は、加減算回路、乗算回路、否定論理積回路、排他的論理和回路、マルチプレクサなどの各種演算回路を含んで構成されていたが、加算と減算を別回路として構成してもよい。要するに、各種画像処理で用いられる主要な演算機能を有してさえいれば、その回路構成の如何は問わない。
Claims (8)
- 自身の外部にある各素子のうちいずれかと結線され得る入力端子と出力端子、前記入力端子から入力されるデータに各種演算のうちいずれかを行って前記出力端子から出力させる演算器、入出端子と出力端子の各々と結線させる外部の素子と前記演算器の演算内容とを指定するデータであるコンフィギュレーションデータを記憶するためのメモリ、及び前記メモリに記憶されるコンフィギュレーションデータを読み出し、読み出したコンフィギュレーションデータが指定する素子と前記両端子の各々を結線させると共にそのコンフィギュレーションデータが指定する演算内容の演算を前記演算器に行わせるデータ読出器をそれぞれ有する素子である各セルを集めたセル群と、
各種データ処理を前記セル群が実行できるようにその各セルを連携させるためのコンフィギュレーションデータのセットを、データ処理の種別毎に記憶した第1の記憶手段と、
前記セル群に実行させるデータ処理の順序を示すローテーションデータを記憶した第2の記憶手段と、
前記第1の記憶手段に記憶されたコンフィギュレーションデータのセットを前記第2の記憶手段に記憶されたローテーションデータが示す順序に従って選択し、選択したセットを基に前記セル群の各セルのメモリの記憶内容を書き換えてそれら各セルの連携状態を遷移させながら各種データ処理を順次実行させる手段であって、ある連携状態のセル群にデータ処理を行わせて得た処理結果が所定の条件を満たすと、その次に前記セルのメモリに書き込むコンフィギュレーションデータのセットを前記第2の記憶手段に記憶されたローテーションデータが示す順序と異なる順序で選択するコンフィギュレーション制御手段と
を備えたデータ処理装置。 - 請求項1に記載のデータ処理装置において、
前記コンフィギュレーション制御手段は、
前記ある連携状態のセル群に実行させたデータ処理の処理量が所定値に至ると、前記ローテーションデータに従うと次に選択するはずであったコンフィギュレーションデータをスキップして更にその次のコンフィギュレーションデータのセットを選択する
データ処理装置。 - 請求項1に記載のデータ処理装置において、
前記コンフィギュレーション制御手段は、
前記ある連携状態のセル群に実行させたデータ処理の処理対象の中に所定の属性を有するデータが含まれていたとき、前記ローテーションデータに従うと次に選択するはずであったコンフィギュレーションデータをスキップして更にその次のコンフィギュレーションデータのセットを選択する
データ処理装置。 - 請求項1乃至3に記載のデータ処理装置において、
前記セル群は、
隣接する複数のセル毎にグループ化されたセルアレイを形成している
データ処理装置。 - 請求項1乃至4に記載のデータ処理装置において、
前記セル群を成す各セルが有する演算器は、
加減算回路、乗算回路、否定論理積回路、排他的論理和回路、定数出力回路、及びそれらのうちいずれかを選択する選択回路を有し、
前記コンフィギュレーションデータは、
前記選択回路に選択させる回路を指定する
データ処理装置。 - 請求項1乃至5に記載のデータ処理装置において、
前記セル群を成す各セルが有する入力端子の各々は、
自身の外部にあるセルその他の素子にそれぞれ繋がる入力線と、それらの入力線のうちのいずれかと接続されるスイッチを有し、
前記コンフィギュレーションデータは、
前記スイッチと接続させる入力線を指定する
データ処理装置。 - 請求項1乃至6に記載のデータ処理装置において、
前記セル群を成す各セルが有する出力端子の各々は、
自身の外部にあるセルその他の素子にそれぞれ繋がる出力線と、それらの出力線のうちのいずれかと接続されるスイッチを有し、
前記コンフィギュレーションデータは、
前記スイッチと接続させる出力線を指定する
データ処理装置。 - 自身の外部にある各素子のうちいずれかと結線され得る入力端子と出力端子、前記入力端子から入力されるデータに各種演算のうちいずれかを行って前記出力端子から出力させる演算器、入出端子と出力端子の各々と結線させる外部の素子と前記演算器の演算内容とを指定するデータであるコンフィギュレーションデータを記憶するためのメモリ、及び前記メモリに記憶されるコンフィギュレーションデータを読み出し、読み出したコンフィギュレーションデータが指定する素子と前記両端子の各々を結線させると共にそのコンフィギュレーションデータが指定する演算内容の演算を前記演算器に行わせるデータ読出器をそれぞれ有する素子である各セルを集めたセル群と、各種データ処理を前記セル群が実行できるようにその各セルを連携させるためのコンフィギュレーションデータのセットを、データ処理の種別毎に記憶した第1の記憶手段と、前記セル群に実行させるデータ処理の順序を示すローテーションデータを記憶した第2の記憶手段とを備えたコンピュータ装置に、
前記第1の記憶手段に記憶されたコンフィギュレーションデータのセットを前記第2の記憶手段に記憶されたローテーションデータが示す順序に従って選択し、選択したセットを基に前記セル群の各セルのメモリの記憶内容を書き換えてそれら各セルの連携状態を遷移させながら各種データ処理を順次実行させる機能であって、ある連携状態のセル群にデータ処理を行わせて得た処理結果が所定の条件を満たすと、その次に前記セルのメモリに書き込むコンフィギュレーションデータのセットを前記第2の記憶手段に記憶されたローテーションデータが示す順序と異なる順序で選択するコンフィギュレーション制御機能
を実現させるプログラム。
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