JP2007279957A - Current source circuit and comparator having the same - Google Patents
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Abstract
Description
本発明は、所定の電流を生成する電流源回路、およびこの電流源回路を含むコンパレータに関するものである。 The present invention relates to a current source circuit that generates a predetermined current and a comparator including the current source circuit.
従来、この種の電流源回路としては、例えば、特許文献１に記載されるものが知られている。
この従来の電流源回路は、自励式で起動可能な定電流源回路において、起動回路自体に消費電流が流れず、安定した自動起動を可能とするものである。
さらに具体的には、従来の電流源回路は、２つのカレントミラー回路と、これら等カレントミラー回路の電流利得を定める抵抗とからなる定電流源回路において、その定電流源回路の出力ノードと低電源電位との間にダイオード接続のトランジスタを複数個直列に接続したものである。
Conventionally, as this type of current source circuit, for example, the one described in
This conventional current source circuit is a constant current source circuit that can be activated by a self-excitation type, and does not flow current in the activation circuit itself, enabling stable automatic activation.
More specifically, the conventional current source circuit is a constant current source circuit composed of two current mirror circuits and a resistor that determines the current gain of these current mirror circuits. A plurality of diode-connected transistors are connected in series with the power supply potential.
このような構成の従来の電流源回路では、そのダイオードの直列接続回路の全体のしきい値を、定常時の上記出力ノードの電圧よりも高くしておくことで、定常時には、その直列接続回路はオフとなり電流消費はなく、電源低下後の起動時のみにオンとなって再起動が可能となる。
このように、従来の電流源回路では、起動回路自体に消費電流が流れず、安定した自動起動が可能となる。
In the conventional current source circuit having such a configuration, the entire threshold value of the series connection circuit of the diodes is set higher than the voltage of the output node in the steady state, so that the series connection circuit in the steady state can be obtained. Is turned off and consumes no current, and is turned on only at the start-up after the power supply is lowered and can be restarted.
Thus, in the conventional current source circuit, current consumption does not flow in the starting circuit itself, and stable automatic starting is possible.
しかし、従来の電流源回路では、電源電圧の大きな変動があるとき、例えば電源の立ち上がり時や立ち下がり時に、カレントミラー回路で生成される電流を一時的にブースト（増加）するようなことはできない。このため、従来の電流源回路は、電源電圧の大きな変動時に、生成電流の一時的なブーストを必要とするような電子回路の電流源、例えばコンパレータなどの電流源に使用できないという不具合がある。
そこで、本発明の目的は、電源電圧の大きな変動時に、その変動に直ちに応答して生成電流を一時的にブーストさせることができる電流源回路を提供することにある。
また、本発明の他の目的は、そのような電流源回路を含み、電源電圧の大きな変動時に、ゲインを増加させて、回路の応答速度を高めることができるコンパレータを提供することにある。
Accordingly, an object of the present invention is to provide a current source circuit capable of temporarily boosting a generated current in response to a large fluctuation of a power supply voltage immediately in response to the fluctuation.
Another object of the present invention is to provide a comparator including such a current source circuit and capable of increasing the gain and increasing the response speed of the circuit when the power supply voltage fluctuates greatly.
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、第１のカレントミラー回路と第２のカレントミラー回路とを含み、所定電流を発生する電流源回路であって、電源電圧の上昇時に所定以上の上昇を検出し、これを検出したときに、前記電流源回路に供給すべき所定のブースト電流を生成するブースト回路を備えている。
In order to solve the above problems and achieve the object of the present invention, each invention has the following configuration.
That is, the first invention is a current source circuit that includes a first current mirror circuit and a second current mirror circuit, and generates a predetermined current, and detects an increase of a predetermined level or more when the power supply voltage increases. When this is detected, a boost circuit is provided that generates a predetermined boost current to be supplied to the current source circuit.
第２の発明は、第１の発明において、前記ブースト回路は、電源電圧の上昇時に、この上昇に遅れて所定の時定数で充電する充電回路と、前記充電回路の充電電圧と前記電源電圧との差の電圧を使用してオンし、オンのときに前記ブースト電流を生成し、この生成したブースト電流を前記第２のカレントミラー回路に供給するブースト用トランジスタと、を備えている。 According to a second invention, in the first invention, the boost circuit is charged with a predetermined time constant behind the increase when the power supply voltage is increased, and the charging voltage of the charging circuit and the power supply voltage are And a boosting transistor that generates the boost current when the voltage is on and supplies the generated boost current to the second current mirror circuit.
第３の発明は、第２の発明において、前記ブースト回路は、前記充電回路の充電電荷が電源電圧を上回る場合に、その電荷を放電する放電回路をさらに備えている。
第４の発明は、第２または第３の発明において、前記充電回路は、電源電圧の上昇時にオンする充電用トランジスタと、前記充電用トランジスタと直列に接続され、その充電用トランジスタがオンのときに充電されるコンデンサと、からなる。
According to a third aspect, in the second aspect, the boost circuit further includes a discharge circuit that discharges the charge when the charge of the charge circuit exceeds a power supply voltage.
According to a fourth invention, in the second or third invention, the charging circuit is connected in series with the charging transistor that is turned on when the power supply voltage is increased, and the charging transistor is on. And a capacitor to be charged.
第５の発明は、第２、第３、または第４の発明において、前記ブースト用トランジスタは、自己に流れる電流を制限するリミッタを含んでいる。
第６の発明は、第１カレントミラー回路と第２カレントミラー回路とを含み、所定電流を発生する電流源回路であって、電源電圧の低下時に所定以上の低下を検出し、これを検出したときに、前記電流源回路に供給すべき所定のブースト電流を生成するブースト回路を備えている。
According to a fifth invention, in the second, third, or fourth invention, the boosting transistor includes a limiter that limits a current flowing through the boosting transistor.
A sixth invention includes a first current mirror circuit and a second current mirror circuit, and is a current source circuit that generates a predetermined current, and detects a decrease above a predetermined level when a power supply voltage is decreased. Sometimes, a boost circuit for generating a predetermined boost current to be supplied to the current source circuit is provided.
第７の発明は、第６の発明において、前記ブースト回路は、電源電圧により充電され、前記電源電圧の低下時に、この低下に遅れて放電する充放電回路と、前記充放電回路の電圧と前記電源電圧との差の電圧を使用してオンし、オンのときに前記ブースト電流を生成し、この生成したブースト電流を前記第２のカレントミラー回路に供給するブースト用トランジスタと、を備えている。 In a seventh aspect based on the sixth aspect, the boost circuit is charged by a power supply voltage, and when the power supply voltage decreases, a charge / discharge circuit that discharges after the decrease, the voltage of the charge / discharge circuit, A boost transistor that is turned on using a voltage that is different from a power supply voltage, generates the boost current when the voltage is on, and supplies the generated boost current to the second current mirror circuit; .
第８の発明は、第７の発明において、前記充放電回路は、抵抗とコンデンサとの直列回路からなり、この直列回路が高電位の電源端子と低電位の電源端子との間に接続されている。
第９の発明は、第７または第８の発明において、前記充放電回路は、自己に流れる電流を制限するリミッタを含んでいる。
In an eighth aspect based on the seventh aspect, the charge / discharge circuit comprises a series circuit of a resistor and a capacitor, and the series circuit is connected between a high potential power supply terminal and a low potential power supply terminal. Yes.
In a ninth aspect based on the seventh or eighth aspect, the charge / discharge circuit includes a limiter for limiting a current flowing through the charge / discharge circuit.
第１０の発明は、第１カレントミラー回路と第２カレントミラー回路とを含み、所定電流を発生する電流源回路であって、電源電圧の上昇時に所定以上の上昇を検出し、これを検出したときに、前記電流源回路に供給すべき所定の第１のブースト電流を生成する第１のブースト回路と、電源電圧の低下時に所定以上の低下を検出し、これを検出したときに、前記電流源回路に供給すべき所定の第２のブースト電流を生成する第２のブースト回路と、を備えている。 A tenth aspect of the present invention is a current source circuit that includes a first current mirror circuit and a second current mirror circuit and generates a predetermined current, and detects a rise above a predetermined level when the power supply voltage rises. A first boost circuit for generating a predetermined first boost current to be supplied to the current source circuit, and a decrease of a predetermined level or more when a power supply voltage is decreased, and the current is detected when the decrease is detected. And a second boost circuit that generates a predetermined second boost current to be supplied to the source circuit.
第１１の発明は、電流源回路を含み、この電流源回路で生成される電流によって動作するコンパレータにおいて、前記電流源回路は、第１の発明乃至第１０の発明のうちのいずれかの電流源回路から構成される。
このような構成からなる本発明の電流源回路によれば、電源電圧の大きな変動時に、その変動に直ちに応答して生成電流を一時的にブーストさせることができる。
An eleventh aspect of the present invention includes a current source circuit, and a comparator that operates by a current generated by the current source circuit, wherein the current source circuit is any one of the first to tenth aspects of the present invention. It consists of a circuit.
According to the current source circuit of the present invention having such a configuration, when the power supply voltage greatly fluctuates, the generated current can be temporarily boosted in response to the fluctuation immediately.
また、本発明のコンパレータによれば、電源電圧の大きな変動時に、ゲインを増加させて、回路の応答速度を高めることができる。 Further, according to the comparator of the present invention, the response speed of the circuit can be increased by increasing the gain when the power supply voltage fluctuates greatly.
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の電流源回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係る電流源回路は、図１に示すように、第１カレントミラー回路１と、第２カレントミラー回路２と、第１ブースト回路３と、第２ブースト回路４と、高電位側の電源端子５と、低電位側の電源端子６と、バイアス入力端子７と、を備えている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
The configuration of the first embodiment of the current source circuit of the present invention will be described with reference to FIG.
As shown in FIG. 1, the current source circuit according to the first embodiment includes a first
第１カレントミラー回路１と第２カレントミラー回路２とは、図１に示すように、２段に積み重ねられている。
第１カレントミラー回路１は、電源端子５から所定の電流を生成し、これを第２カレントミラー回路２に供給するようになっている。
第２カレントミラー回路２は、バイアス入力端子７に接続されて所定のバイアス電圧ＶＢが供給され、所定の電流（バイアス電流）が流れるようになっている。また、第２カレントミラー回路２には、後述のように、第１ブースト回路３からブースト電流ＩＢ１が、また第２ブースト回路４からはブースト電流ＩＢ２が供給されるようになっている。
The first
The first
The second
このために、第１カレントミラー回路１は、２つのＰ型のＭＯＳトランジスタＭ１、Ｍ２と、抵抗Ｒ１とから構成される。第２カレントミラー回路２は、２つのＮ型のＭＯＳトランジスタＭ３、Ｍ４から構成される。
さらに具体的には、ＭＯＳトランジスタＭ１のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＭ２のゲートに接続されている。ＭＯＳトランジスタＭ１のソースと基板端子は、電源端子５に接続されて電源電圧ＶＤＤが印加されるようになっている。
For this purpose, the first
More specifically, the gate of the MOS transistor M1 is connected to its own drain and to the gate of the MOS transistor M2. The source and substrate terminal of the MOS transistor M1 are connected to the
ＭＯＳトランジスタＭ２のゲートは、ＭＯＳトランジスタＭ１のゲートに接続されている。ＭＯＳトランジスタＭ２のソースは、抵抗Ｒ１を介して電源端子５に接続されている。ＭＯＳトランジスタＭ２の基板端子は、電源端子５に接続されて電源電圧ＶＤＤが印加されるようになっている。
ＭＯＳトランジスタＭ１のドレインは、ＭＯＳトランジスタＭ３のドレインに接続されている。ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ４のドレインに接続されている。ＭＯＳトランジスタＭ３のゲートは、ＭＯＳトランジスタＭ４のゲートに接続されている。ＭＯＳトランジスタＭ３のソースと基板端子は、電源端子６に接続されている。
The gate of the MOS transistor M2 is connected to the gate of the MOS transistor M1. The source of the MOS transistor M2 is connected to the
The drain of the MOS transistor M1 is connected to the drain of the MOS transistor M3. The drain of the MOS transistor M2 is connected to the drain of the MOS transistor M4. The gate of the MOS transistor M3 is connected to the gate of the MOS transistor M4. The source and substrate terminal of the MOS transistor M3 are connected to the
ＭＯＳトランジスタＭ４のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＭ３のゲートに接続されている。ＭＯＳトランジスタＭ４のソースと基板端子は、電源端子６に接続されている。
また、第２カレントミラー回路２を構成するＭＯＳトランジスタ３、４の各ゲートは、バイアス入力端子７に接続され、任意のバイアス電圧ＶＢが印加されるようになっている。このため、そのバイアス電圧ＶＢの任意の設定により、第２カレントミラー回路２は、所望の電流を生成できるようになっている。
The gate of the MOS transistor M4 is connected to its own drain and to the gate of the MOS transistor M3. The source and substrate terminal of the MOS transistor M4 are connected to the
The gates of the
また、ＭＯＳトランジスタＭ４のドレインは、第１ブースト回路３を構成するＭＯＳトランジスタＭ５のドレインと接続されている。このため、その第１ブースト回路３が生成するブースト電流ＩＢ１が、ＭＯＳトランジスタＭ４に供給されるようになっている。
さらに、ＭＯＳトランジスタＭ４のドレインは、第２ブースト回路４を構成するＭＯＳトランジスタＭ８のドレインと接続されている。このため、その第２ブースト電流生成回路４が生成するブースト電流ＩＢ２が、ＭＯＳトランジスタＭ４に供給されるようになっている。
The drain of the MOS transistor M4 is connected to the drain of the MOS transistor M5 that constitutes the
Further, the drain of the MOS transistor M4 is connected to the drain of the MOS transistor M8 constituting the second boost circuit 4. For this reason, the boost current IB2 generated by the second boost current generation circuit 4 is supplied to the MOS transistor M4.
第１ブースト回路３は、電源電圧の上昇時に所定以上の上昇を検出し、例えば、電源電圧の立ち上がり時のように電源電圧の急激な上昇を検出し、これを検出したときに、所定のブースト電流ＩＢ１を生成して第２カレントミラー回路２に供給するようになっている。
このために、第１ブースト回路３は、図１に示すように、充電回路３１と、ブーストスイッチ用のＰ型のＭＯＳトランジスタＭ５と、放電用のＰ型のＭＯＳトランジスタＭ６とを備えている。
The
For this purpose, as shown in FIG. 1, the
充電回路３１は、電源電圧の立ち上がり時に、この立ち上がりに遅れて所定の時定数で充電する回路であり、Ｐ型のＭＯＳトランジスタＭ７とコンデンサ（キャパシタ）Ｃ１とが直列接続され、この直列回路が電源端子５と電源端子６との間に接続されている。
ＭＯＳトランジスタＭ５は、その充電回路３１の充電電圧でオンオフ制御され、オンするときにブースト電流ＩＢ１を生成し、この生成したブースト電流ＩＢ１を第２カレントミラー回路２に供給するようになっている。
The charging
The MOS transistor M5 is on / off controlled by the charging voltage of the charging
ＭＯＳトランジスタＭ６は、充電回路３１のコンデンサＣ１の充電電圧が、電源電圧ＶＤＤを上回る場合にオンし、これによりそのコンデンサＣ１の充電電荷を放電させて、その充電電圧が電源電圧ＶＤＤを上回らないようにしている。
さらに具体的には、ＭＯＳトランジスタＭ７のゲートは、第１カレントミラー回路１を構成するＭＯＳトランジスタＭ１のドレインに接続されている。ＭＯＳトランジスタＭ７のソースおよび基板端子は、電源端子５に接続されて電源電圧ＶＤＤが印加されるようになっている。ＭＯＳトランジスタＭ７のドレインは、コンデンサＣ１を介して電源端子６に接続されている。
The MOS transistor M6 is turned on when the charging voltage of the capacitor C1 of the charging
More specifically, the gate of the MOS transistor M7 is connected to the drain of the MOS transistor M1 constituting the first
また、ＭＯＳトランジスタＭ７のドレインとコンデンサＣ１との共通接続部は、ＭＯＳトランジスタＭ５のゲートに接続されている。ＭＯＳトランジスタＭ５のソースおよび基板端子は、電源端子５に接続されて電源電圧ＶＤＤが印加されるようになっている。ＭＯＳトランジスタＭ５のドレインは、バイアス入力端子７に接続されるとともに、第２カレントミラー回路２を構成するＭＯＳトランジスタＭ４のドレインに接続されている。
The common connection between the drain of the MOS transistor M7 and the capacitor C1 is connected to the gate of the MOS transistor M5. The source and substrate terminal of the MOS transistor M5 are connected to the
ＭＯＳトランジスタＭ６のゲートは、電源端子５に接続されて電源電圧ＶＤＤが印加されるようになっている。ＭＯＳトランジスタＭ６のソースおよび基板端子は、ＭＯＳトランジスタＭ７のドレインとコンデンサＣ１との共通接続部に接続されている。ＭＯＳトランジスタＭ６のドレインは、電源端子６に接続されている。
第２ブースト回路４は、電源電圧の低下時に所定以上の低下を検出し、例えば、電源電圧の立ち下がり時のように電源電圧の急激な低下を検出し、これを検出したときに、所定のブースト電流ＩＢ２を生成して第２カレントミラー回路２に供給するようになっている。
The gate of the MOS transistor M6 is connected to the
The second boost circuit 4 detects a predetermined decrease or more when the power supply voltage decreases, for example, detects a sudden decrease in the power supply voltage as when the power supply voltage falls, and when this is detected, A boost current IB2 is generated and supplied to the second
このために、第２ブースト電流生成回路４は、図１に示すように、充放電回路４１と、ブーストスイッチ用のＰ型のＭＯＳトランジスタＭ８と、を備えている。
充放電回路４１は、電源が投入中はほぼ電源電圧ＶＤＤまで充電されており、電源電圧ＶＤＤの立ち下がり時に、この立ち下がりに遅れて放電する回路であり、抵抗Ｒ２と、ダイオード接続されたＮ型のデプレッションＭＯＳトランジスタＭ９と、コンデンサＣ２とが直列接続され、この直列回路が電源端子５と電源端子６との間に接続されている。
For this purpose, as shown in FIG. 1, the second boost current generation circuit 4 includes a charge /
The charge /
ここで、ダイオード接続されたＮ型のＭＯＳトランジスタＭ９は、充放電回路４１の充電電流を制限するリミッタとしての機能を備えている。
ＭＯＳトランジスタＭ８は、その充放電回路４１の電圧でオンオフ制御され、オンするときにブースト電流ＩＢ２を生成し、この生成したブースト電流ＩＢ２を第２カレントミラー回路２に供給するようになっている。
Here, the diode-connected N-type MOS transistor M <b> 9 has a function as a limiter that limits the charging current of the charging / discharging
The MOS transistor M8 is ON / OFF controlled by the voltage of the charge /
さらに具体的には、抵抗Ｒ２は、その一端側が電源端子５に接続され、その他端側がダイオード接続されたＭＯＳトランジスタＭ９のドレインに接続されている。ＭＯＳトランジスタＭ９のゲートとソースは接続され、その共通接続部がコンデンサＣ２を介して電源端子６に接続されている。ＭＯＳトランジスタＭ９の基板端子は、電源端子６に接続されている。
More specifically, the resistor R2 has one end connected to the
ＭＯＳトランジスタＭ８のゲートおよび基板端子は、電源端子５に接続されて電源電圧ＶＤＤが印加されるようになっている。ＭＯＳトランジスタＭ８のソースは、ダイオード接続されたＭＯＳトランジスタＭ９とコンデンサＣ２との共通接続部に接続されている。ＭＯＳトランジスタＭ８のドレインは、第２カレントミラー回路２を構成するＭＯＳトランジスタＭ４のドレインに接続されている。
The gate and substrate terminal of the MOS transistor M8 are connected to the
次に、このような構成からなる第１実施形態の動作例について、図２〜図４を参照して説明する。
この第１実施形態では、電源の投入時の場合のように、電源端子５に印加される電源電圧ＶＤＤが短時間（例えば、数〔ｍＳ〕〜数百〔ｍＳ〕）に上昇する場合には、第１ブースト回路３がブースト動作する。一方、電源のオフ時の場合のように、電源端子５に印加される電源電圧ＶＤＤが短時間に低下する場合において、第２ブースト回路４がブースト動作する。
Next, an operation example of the first embodiment having such a configuration will be described with reference to FIGS.
In the first embodiment, when the power supply voltage VDD applied to the
そこで、まず、第１ブースト回路３の動作例について、図２を参照して説明する。
いま、図２（Ｃ）に実線で示すように、電源電圧ＶＤＤが立ち上がりを開始すると、これに伴ってＭＯＳトランジスタＭ７がオンするので、コンデンサＣ１がその電源電圧ＶＤＤによって充電を開始する。
電源電圧ＶＤＤの立ち上がり動作中は、コンデンサＣ１の充電電圧ＶＣ１は、２（Ｃ）の破線で示すように電源電圧ＶＤＤと同じような傾きで上昇していき、この充電電ＶＣ１がブースト用のＭＯＳトランジスタＭ５のゲート電圧となる。
Therefore, first, an operation example of the
Now, as indicated by a solid line in FIG. 2C, when the power supply voltage VDD starts to rise, the MOS transistor M7 is turned on accordingly, and the capacitor C1 starts to be charged by the power supply voltage VDD.
During the rising operation of the power supply voltage VDD, the charging voltage VC1 of the capacitor C1 rises with a slope similar to that of the power supply voltage VDD as shown by the broken line 2 (C). It becomes the gate voltage of the transistor M5.
このため、電源電圧ＶＤＤの立ち上がり動作中には、ＭＯＳトランジスタＭ５のゲートとソースとの間には、その電源電圧ＶＤＤと充電電圧ＶＣ１との差である電位差ΔＶ１が発生する（図２（Ｃ）参照）。
従って、電源電圧ＶＤＤの立ち上がり動作中には、その電位差（しきい値電圧）ΔＶ１によってＭＯＳトランジスタＭ５がオンとなり、ＭＯＳトランジスタＭ５には比較的大きな電流が流れ、この電流は図１に示すブースト電流ＩＢ１を形成する。
For this reason, during the rising operation of the power supply voltage VDD, a potential difference ΔV1 that is the difference between the power supply voltage VDD and the charge voltage VC1 is generated between the gate and source of the MOS transistor M5 (FIG. 2C). reference).
Therefore, during the rising operation of the power supply voltage VDD, the MOS transistor M5 is turned on by the potential difference (threshold voltage) ΔV1, and a relatively large current flows through the MOS transistor M5. This current is the boost current shown in FIG. IB1 is formed.
このブースト電流ＩＢ１は、例えば図２（Ｂ）に示すように急激に立ち上がる波形となり、ＭＯＳトランジスタＭ４に流れ込む。このため、このときに、ＭＯＳトランジスタＭ４に流れるバイアスバイアス電流Ｉ０は、第２カレントミラー回路２で規定される本来（ブーストなしの場合）のバイアス電流の他に、ブースト電流ＩＢ１が加算（補充）された電流となり、その波形は例えば図２（Ａ）に示すようになる。 The boost current IB1 has a waveform that rises rapidly as shown in FIG. 2B, for example, and flows into the MOS transistor M4. Therefore, at this time, the bias bias current I0 flowing through the MOS transistor M4 is added (supplemented) to the boost current IB1 in addition to the original bias current defined by the second current mirror circuit 2 (in the case of no boost). The waveform is as shown in FIG. 2A, for example.
その後、図２（Ｃ）に示すように、電源電圧ＶＤＤの立ち上がり動作が終了すると、ブース電流ＩＢ１は急激に減少し、ＭＯＳトランジスタＭ５のオフによりそのブースト電流ＩＢ１は流れなくなる（図２（Ｂ）参照）。そのブースト電流ＩＢ１の減少に伴って、ＭＯＳトランジスタＭ４に流れるバイアス電流Ｉ０は減少し、そのブースト電流ＩＢ１は流れなくなると、ＭＯＳトランジスタＭ４に流れるバイアス電流Ｉ０は、第２カレントミラー回路２で規定される本来の電流となる（図２（Ａ）参照）。
Thereafter, as shown in FIG. 2C, when the rising operation of the power supply voltage VDD is completed, the booth current IB1 decreases rapidly, and the boost current IB1 does not flow when the MOS transistor M5 is turned off (FIG. 2B). reference). As the boost current IB1 decreases, the bias current I0 flowing through the MOS transistor M4 decreases. When the boost current IB1 stops flowing, the bias current I0 flowing through the MOS transistor M4 is defined by the second
ここで、図２（Ｂ）に示すブースト電流ＩＢ１は、図２（Ｃ）に示す電源電圧ＶＤＤの勾配が大きいほど大きくなる。そのブースト電流ＩＢ１の立ち上がりを緩やかにするには、ＭＯＳトランジスタＭ７のゲート長さを長くし、そのゲート幅を小さくしたりコンデンサＣ１の容量値を大きくすることにより調整自在である。
次に、第２ブースト回路４の動作例について、図３を参照して説明する。
Here, the boost current IB1 illustrated in FIG. 2B increases as the gradient of the power supply voltage VDD illustrated in FIG. 2C increases. In order to moderate the rise of the boost current IB1, the gate length of the MOS transistor M7 can be increased, and the gate width can be reduced or the capacitance value of the capacitor C1 can be increased.
Next, an operation example of the second boost circuit 4 will be described with reference to FIG.
いま、図３（Ｃ）に実線で示すように、電源電圧ＶＤＤが立ち下がりを開始するが、この立ち下がり以前は、コンデンサＣ２の充電電圧ＶＣ２は、図３（Ｃ）の破線で示すように電源電圧ＶＤＤと同じ電圧となっている。
そして、電源電圧ＶＤＤが立ち下がりを開始すると、その電源電圧ＶＤＤは図３（Ｃ）に示すように急激に低下していく。ＭＯＳトランジスタＭ８は、そのゲートに電源電圧ＶＤＤが印加され、そのソースにコンデンサＣ２の充電電圧ＶＣ２が印加されている。
Now, as indicated by the solid line in FIG. 3C, the power supply voltage VDD starts to fall, but before this fall, the charging voltage VC2 of the capacitor C2 is as shown by the broken line in FIG. It is the same voltage as the power supply voltage VDD.
Then, when the power supply voltage VDD starts to fall, the power supply voltage VDD rapidly decreases as shown in FIG. In the MOS transistor M8, the power supply voltage VDD is applied to the gate, and the charging voltage VC2 of the capacitor C2 is applied to the source.
このため、電源電圧ＶＤＤが立ち下がりを開始すると、ＭＯＳトランジスタＭ８のゲートの電位は電源電圧ＶＤＤに応じて立ち下がりを開始する。その開始の直後は、ＭＯＳトランジスタＭ８のソースは、コンデンサＣ２の充電電圧ＶＣ２が電源電圧ＶＤＤと同じ電圧であるので、ＭＯＳトランジスタＭ８はオンすることができない。
ところが、電源電圧ＶＤＤの立ち下がりが開始から時間が経過すると、充電電圧ＶＣ２と電源電圧ＶＤＤとの電位差が、ＭＯＳトランジスタＭ８をオンできる電位差ΔＶ２となる（図３（Ｃ）参照）。これにより、ＭＯＳトランジスタＭ８がオンすると、コンデンサＣ２の充電電荷がＭＯＳトランジスタＭ８に流れ、この電流が図１のブースト電流ＩＢ２を形成する。
Therefore, when the power supply voltage VDD starts to fall, the potential of the gate of the MOS transistor M8 starts to fall according to the power supply voltage VDD. Immediately after the start, the source of the MOS transistor M8 cannot turn on the MOS transistor M8 because the charging voltage VC2 of the capacitor C2 is the same voltage as the power supply voltage VDD.
However, when time elapses from the start of the fall of the power supply voltage VDD, the potential difference between the charging voltage VC2 and the power supply voltage VDD becomes a potential difference ΔV2 that can turn on the MOS transistor M8 (see FIG. 3C). Thereby, when the MOS transistor M8 is turned on, the charge of the capacitor C2 flows to the MOS transistor M8, and this current forms the boost current IB2 of FIG.
このような動作により、コンデンサＣ２の充電電圧ＶＣ２は低下するが、電源電圧ＶＤＤの立ち下がり動作中は、上記の電位差ΔＶ２が維持され、その維持されている期間は、には、ＭＯＳトランジスタＭ８がオンとなり、ブースト電流ＩＢ２が流れ続ける。
このブースト電流ＩＢ２は、例えば図３（Ｂ）に示すように急激に立ち上がる波形となり、ＭＯＳトランジスタＭ４に流れ込む。このため、このときに、ＭＯＳトランジスタＭ４に流れるバイアス電流Ｉ０は、第２カレントミラー回路２で規定される本来の電流の他に、ブースト電流ＩＢ２が加算された電流となり、その波形は例えば図３（Ａ）に示すようになる。
By such an operation, the charging voltage VC2 of the capacitor C2 decreases, but the potential difference ΔV2 is maintained during the falling operation of the power supply voltage VDD, and during the maintained period, the MOS transistor M8 is The boost current IB2 continues to flow.
The boost current IB2 has a waveform that rises rapidly as shown in FIG. 3B, for example, and flows into the MOS transistor M4. Therefore, at this time, the bias current I0 flowing through the MOS transistor M4 is a current obtained by adding the boost current IB2 to the original current defined by the second
その後、図３（Ｃ）に示すように、電源電圧ＶＤＤの立ち下がり動作が終了すると、ブース電流ＩＢ２は急激に減少し、ＭＯＳトランジスタＭ８のオフによりそのブースト電流ＩＢ２は流れなくなる（図３（Ｂ）参照）。そのブースト電流ＩＢ２の減少に伴って、ＭＯＳトランジスタＭ４に流れるバイアス電流Ｉ０は減少し、そのブースト電流ＩＢ２は流れなくなると、ＭＯＳトランジスタＭ４に流れるバイアス電流Ｉ０は、第２カレントミラー回路２で規定される本来の電流となる（図３（Ａ）参照）。
Thereafter, as shown in FIG. 3C, when the falling operation of the power supply voltage VDD is completed, the booth current IB2 decreases rapidly, and the boost current IB2 does not flow when the MOS transistor M8 is turned off (FIG. 3B )reference). As the boost current IB2 decreases, the bias current I0 flowing through the MOS transistor M4 decreases. When the boost current IB2 stops flowing, the bias current I0 flowing through the MOS transistor M4 is defined by the second
ここで、図３（Ｂ）に示すブースト電流ＩＢ２は、図３（Ｃ）に示す電源電圧ＶＤＤの勾配が大きいほど大きくなる。電源電圧ＶＤＤの急激な減少時のバイアス電流Ｉ０のブースト動作（電流保持）を行うには、コンデンサＣ２の容量値を大きくしたり、抵抗Ｒ２の抵抗値を大きくしたり、ＭＯＳトランジスタＭ９のクランプ電流を多くするように、サイズ調整を行うことで設定自在である。 Here, the boost current IB2 shown in FIG. 3B increases as the gradient of the power supply voltage VDD shown in FIG. 3C increases. In order to perform the boost operation (current holding) of the bias current I0 when the power supply voltage VDD is suddenly decreased, the capacitance value of the capacitor C2, the resistance value of the resistor R2 is increased, or the clamp current of the MOS transistor M9 is increased. It can be set by adjusting the size so as to increase the number.
次に、この第１実施形態の他の動作例について、図４を参照して説明する。
この動作例は、電源電圧ＶＤＤが図４（Ｂ）に示すように立ち下がった場合の動作を示す。この場合には、第２ブースト回路４が動作してブースト電流ＩＢ２が供給され、これにより、第２カレントミラー回路２のＭＯＳトランジスタＭ４に流れるバイアス電流Ｉ０が図４（Ａ）に示すようになる。
すなわち、図４（Ａ）からわかるように、ＭＯＳトランジスタＭ４に流れるバイアス電流Ｉ０は、ブースト回路４がない場合には破線のようになって一時的に立ち下がるが、ブースト回路４がある場合には実線のようになって大きなブースト電流が補充される。
Next, another operation example of the first embodiment will be described with reference to FIG.
This operation example shows an operation when the power supply voltage VDD falls as shown in FIG. In this case, the second boost circuit 4 operates and the boost current IB2 is supplied, whereby the bias current I0 flowing through the MOS transistor M4 of the second
That is, as can be seen from FIG. 4A, the bias current I0 flowing through the MOS transistor M4 falls temporarily as shown by a broken line when there is no boost circuit 4, but when the boost circuit 4 is present. Becomes a solid line and a large boost current is replenished.
以上説明したように、この第１実施形態によれば、電源電圧の大きな変動時、特に、電源電圧の立ち上がり時およびそのオフ時に、その変動に瞬時に応答して生成電流を一時的にブーストさせることができる。
また、この第２実施形態では、ブースト回路３、４は、電源電圧の大きな変動時にのみブースト電流を発生し、それ以外のときには定常電流が流れない構成を採用するので、消費電流を非常に小さくすることができる。
As described above, according to the first embodiment, when the power supply voltage fluctuates greatly, particularly when the power supply voltage rises and when it is turned off, the generated current is temporarily boosted in response to the fluctuation instantaneously. be able to.
In the second embodiment, the
（第２実施形態）
本発明の電流源回路の第２実施形態の構成について、図５を参照して説明する。
この第２実施形態に係る電流源回路は、図１に示す第１実施形態の構成を基本とし、図１の第１ブースト回路３を、図５の第１ブースト回路３Ａに置き換えるようにしたものである。
すなわち、第１ブースト回路３Ａは、図１に示す第１ブースト回路３の構成を基本とし、これにダイオード接続されたＮ型のデプレッションＭＯＳトランジスタＭ１０からなるリミッタを追加するようにしたものである。
(Second Embodiment)
The configuration of the second embodiment of the current source circuit of the present invention will be described with reference to FIG.
The current source circuit according to the second embodiment is based on the configuration of the first embodiment shown in FIG. 1, and the
That is, the
具体的には、そのＭＯＳトランジスタＭ１０のゲートとソースが接続され、その共通接続部がバイアス入力端子７およびＭＯＳトランジスタＭ４のドレインにそれぞれ接続されている。ＭＯＳトランジスタＭ１０のドレインは、ＭＯＳトランジスタＭ５のドレインに接続されている。ＭＯＳトランジスタの基板端子は、電源端子６に接続されている。
この第２実施形態は、上記の第１ブースト回路３Ａにリミッタを追加した点を除けば、第１実施形態の構成と基本的に共通するので、その共通部分については同一符号を付して説明を省略する。
Specifically, the gate and source of the MOS transistor M10 are connected, and the common connection is connected to the
The second embodiment is basically the same as the configuration of the first embodiment except that a limiter is added to the
このような構成からなる第２実施形態は、その動作は第１実施形態の動作と同様であるので、その説明は省略する。
従って、この第２実施形態によれば、第１実施形態と同様の作用効果を実現することができる。
Since the operation of the second embodiment having such a configuration is the same as that of the first embodiment, description thereof is omitted.
Therefore, according to the second embodiment, it is possible to realize the same operation and effect as the first embodiment.
（第３実施形態）
本発明の電源装置の第３実施形態の構成について、図６を参照して説明する。
この第３実施形態に係る電流源回路は、図１に示す第１実施形態の構成を基本とし、図１の第２ブースト回路４を、図６の第２ブースト回路４Ａに置き換えるようにしたものである。
すなわち、第２ブースト回路４Ａは、図１に示す第２ブースト回路４の構成から、ＭＯＳトランジスタＭ９からなるリミッタを省略するようにしたものである。
(Third embodiment)
The configuration of the third embodiment of the power supply device of the present invention will be described with reference to FIG.
The current source circuit according to the third embodiment is based on the configuration of the first embodiment shown in FIG. 1, and the second boost circuit 4 in FIG. 1 is replaced with the
That is, the
この第３実施形態は、上記の第２ブースト回路４Ａがリミッタを省略した点を除けば、第１実施形態の構成と基本的に共通するので、その共通部分については同一符号を付して説明を省略する。
このような構成からなる第３実施形態は、その動作は第１実施形態の動作と同様であるので、その説明は省略する。
従って、この第３実施形態によれば、第１実施形態と同様の作用効果を実現することができる。
The third embodiment is basically the same as the configuration of the first embodiment except that the
Since the operation of the third embodiment having such a configuration is the same as that of the first embodiment, the description thereof is omitted.
Therefore, according to the third embodiment, it is possible to achieve the same operation and effect as the first embodiment.
（その他の実施形態）
次に、本発明のコンパレータについて説明する。
例えば、シリーズレギュレータなどの電源装置において、その電源電圧の立ち上がり時またはその立ち下がり時に（以下、電源電圧の大きな変動時に）、それを瞬時に検出するコンパレータを含むものが望まれる。そして、そのようなコンパレータは、差動増幅回路からなり、これを動作させるために本発明に係る電流源回路（電流バイアス回路）を含んでいる。
(Other embodiments)
Next, the comparator of the present invention will be described.
For example, a power supply device such as a series regulator is desired that includes a comparator that instantaneously detects the power supply voltage when the power supply voltage rises or falls (hereinafter, when the power supply voltage greatly fluctuates). Such a comparator includes a differential amplifier circuit, and includes a current source circuit (current bias circuit) according to the present invention in order to operate the differential amplifier circuit.
このように、電流源回路を含むコンパレータにおいて、電源電圧の大きな変動時に、コンパレータの動作を補償するために、電流源回路として上記のようにブースト機能を有する実施形態に係る電流源回路が有効である。
そこで、本発明のコンパレータは、電流源回路を含むコンパレータにおいて、その電流源回路として上記の各実施形態に係る電流源回路を使用するようにしたものである。
As described above, in the comparator including the current source circuit, the current source circuit according to the embodiment having the boost function as described above is effective as the current source circuit in order to compensate the operation of the comparator when the power supply voltage fluctuates greatly. is there.
Therefore, the comparator of the present invention uses a current source circuit according to each of the above embodiments as a current source circuit in a comparator including a current source circuit.
このような構成からなるコンパレータによれば、電源電圧の大きな変動時に、電流源回路に瞬時に一時的にブースト電流が供給されるので、そのときに回路のゲインを増加させて、回路の応答速度を高めることができる。 According to the comparator having such a configuration, when the power supply voltage greatly fluctuates, the boost current is temporarily temporarily supplied to the current source circuit. At that time, the circuit gain is increased to increase the circuit response speed. Can be increased.
１・・・第１カレントミラー回路、２・・・第２カレントミラー回路、３、３Ａ・・・第１ブースト回路、４、４Ａ・・・第２ブースト回路、５・・・電源端子、６・・・電源端子、７・・・バイアス入力端子、３１・・・充電回路、４１・・・充放電回路。
DESCRIPTION OF
Claims (11)
電源電圧の上昇時に所定以上の上昇を検出し、これを検出したときに、前記電流源回路に供給すべき所定のブースト電流を生成するブースト回路を備えていることを特徴とする電流源回路。 A current source circuit that includes a first current mirror circuit and a second current mirror circuit and generates a predetermined current;
A current source circuit comprising a boost circuit that detects a rise above a predetermined level when a power supply voltage rises and generates a predetermined boost current to be supplied to the current source circuit when the rise is detected.
電源電圧の上昇時に、この上昇に遅れて所定の時定数で充電する充電回路と、
前記充電回路の充電電圧と前記電源電圧との差の電圧を使用してオンし、オンのときに前記ブースト電流を生成し、この生成したブースト電流を前記第２のカレントミラー回路に供給するブースト用トランジスタと、
を備えていることを特徴とする請求項１に記載の電流源回路。 The boost circuit is
A charging circuit that charges with a predetermined time constant behind the rise when the power supply voltage rises;
A boost that is turned on using a voltage difference between the charging voltage of the charging circuit and the power supply voltage, generates the boost current when turned on, and supplies the generated boost current to the second current mirror circuit Transistors for
The current source circuit according to claim 1, comprising:
電源電圧の上昇時にオンする充電用トランジスタと、
前記充電用トランジスタと直列に接続され、その充電用トランジスタがオンのときに充電されるコンデンサと、
からなること特徴とする請求項２または請求項３に記載の電流源回路。 The charging circuit is
A charging transistor that turns on when the power supply voltage rises;
A capacitor connected in series with the charging transistor and charged when the charging transistor is on;
The current source circuit according to claim 2 or 3, characterized by comprising:
電源電圧の低下時に所定以上の低下を検出し、これを検出したときに、前記電流源回路に供給すべき所定のブースト電流を生成するブースト回路を備えていることを特徴とする電流源回路。 A current source circuit that includes a first current mirror circuit and a second current mirror circuit and generates a predetermined current;
A current source circuit comprising: a boost circuit that detects a decrease of a predetermined value or more when a power supply voltage is decreased, and generates a predetermined boost current to be supplied to the current source circuit when the decrease is detected.
電源電圧により充電され、前記電源電圧の低下時に、この低下に遅れて放電する充放電回路と、
前記充放電回路の電圧と前記電源電圧との差の電圧を使用してオンし、オンのときに前記ブースト電流を生成し、この生成したブースト電流を前記第２のカレントミラー回路に供給するブースト用トランジスタと、
を備えていることを特徴とする請求項６に記載の電流源回路。 The boost circuit is
A charge / discharge circuit that is charged by a power supply voltage and discharges with a delay when the power supply voltage decreases;
A boost that is turned on using the voltage of the difference between the voltage of the charge / discharge circuit and the power supply voltage, generates the boost current when turned on, and supplies the generated boost current to the second current mirror circuit Transistors for
The current source circuit according to claim 6, comprising:
電源電圧の上昇時に所定以上の上昇を検出し、これを検出したときに、前記電流源回路に供給すべき所定の第１のブースト電流を生成する第１のブースト回路と、
電源電圧の低下時に所定以上の低下を検出し、これを検出したときに、前記電流源回路に供給すべき所定の第２のブースト電流を生成する第２のブースト回路と、
を備えていることを特徴とする電流源回路。 A current source circuit that includes a first current mirror circuit and a second current mirror circuit and generates a predetermined current;
A first boost circuit that detects a rise above a predetermined level when the power supply voltage rises, and generates a predetermined first boost current to be supplied to the current source circuit when this is detected;
A second boost circuit that detects a decrease of a predetermined value or more when the power supply voltage decreases, and generates a predetermined second boost current to be supplied to the current source circuit when the decrease is detected;
A current source circuit comprising:
前記電流源回路は、請求項１乃至請求項１０のうちのいずれかの電流源回路から構成されることを特徴とするコンパレータ。 In a comparator including a current source circuit and operated by a current generated by the current source circuit,
11. The comparator according to claim 1, wherein the current source circuit includes any one of the current source circuits according to claim 1.
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160110A (en) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | Charging circuit |
| JPS6310215A (en) * | 1986-07-02 | 1988-01-16 | Matsushita Electric Ind Co Ltd | Constant current circuit |
| JPH07121255A (en) * | 1993-10-27 | 1995-05-12 | Nec Corp | Constant current source circuit |
| JPH07122066A (en) * | 1993-10-28 | 1995-05-12 | Sony Corp | Boosting circuit |
| JPH09116399A (en) * | 1995-10-23 | 1997-05-02 | Nec Corp | Comparator circuit |
| JPH09252227A (en) * | 1996-03-14 | 1997-09-22 | Fujitsu Ltd | Comparator circuit, oscillation circuit and voltage detection circuit |
| JPH11296245A (en) * | 1998-04-14 | 1999-10-29 | Nec Corp | Semiconductor circuit |
| JP2001326535A (en) * | 2000-05-16 | 2001-11-22 | New Japan Radio Co Ltd | Bias circuit |
| JP2003195958A (en) * | 2001-12-27 | 2003-07-11 | Mitsumi Electric Co Ltd | Constant current source circuit and integrated circuit |
-
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160110A (en) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | Charging circuit |
| JPS6310215A (en) * | 1986-07-02 | 1988-01-16 | Matsushita Electric Ind Co Ltd | Constant current circuit |
| JPH07121255A (en) * | 1993-10-27 | 1995-05-12 | Nec Corp | Constant current source circuit |
| JPH07122066A (en) * | 1993-10-28 | 1995-05-12 | Sony Corp | Boosting circuit |
| JPH09116399A (en) * | 1995-10-23 | 1997-05-02 | Nec Corp | Comparator circuit |
| JPH09252227A (en) * | 1996-03-14 | 1997-09-22 | Fujitsu Ltd | Comparator circuit, oscillation circuit and voltage detection circuit |
| JPH11296245A (en) * | 1998-04-14 | 1999-10-29 | Nec Corp | Semiconductor circuit |
| JP2001326535A (en) * | 2000-05-16 | 2001-11-22 | New Japan Radio Co Ltd | Bias circuit |
| JP2003195958A (en) * | 2001-12-27 | 2003-07-11 | Mitsumi Electric Co Ltd | Constant current source circuit and integrated circuit |
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