JP2011186618A - Constant voltage output circuit - Google Patents

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Yukihisa Ogata
幸久 小形
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Abstract

<P>PROBLEM TO BE SOLVED: To solve such the problem that since it is difficult to operate a constant voltage output circuit with low power consumption in the conventional technology, a constant voltage output circuit which prevents an output voltage from becoming a prescribed voltage or more and which can be operated with the low power consumption, is requested. <P>SOLUTION: The constant voltage output circuit is provided with: a constant voltage generation part which uses a power supply voltage to be supplied from a power supply terminal as a power source, and outputs a prescribed voltage to an output terminal; and a control part which generates pull-out currents to the output terminal, when the voltage corresponding to the power supply voltage rises by a prescribed change rate or more. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、定電圧出力回路に関するものである。   The present invention relates to a constant voltage output circuit.

従来のマイクロコントローラ等に内蔵される定電圧出力回路には、特許文献１に開示されている定電圧出力回路１がある。図７に定電圧出力回路１の回路構成を示す。図７に示すように、定電圧出力回路１は、基準電源２と、差動増幅器３と、出力トランジスタＴＰ１と抵抗素子Ｒ１を有する。出力トランジスタＴＰ１と抵抗素子Ｒ１は、一次電源電圧端子ＶＤＤと接地端子ＧＮＤ間に直列に接続される。出力トランジスタＴＰ１は、差動増幅器３の出力電圧Ｖａｍｐに応じて導通状態が制御される。抵抗素子Ｒ１は、両端にかかる電位を所定の抵抗値で分圧する。その分圧した電位をＶｉｎとする。差動増幅器３は、一次電源電圧端子ＶＤＤから供給される電圧で動作する。差動増幅器３は、非反転入力に基準電源２から出力される基準電圧Ｖｒｅｆ、反転入力に電位Ｖｉｎが入力される。定電圧出力回路１は、出力トランジスタＴＰ１と抵抗素子Ｒ１の中間ノードの電位を出力電圧Ｖｒｅｇとして出力する。   As a constant voltage output circuit built in a conventional microcontroller or the like, there is a constant voltage output circuit 1 disclosed in Patent Document 1. FIG. 7 shows a circuit configuration of the constant voltage output circuit 1. As shown in FIG. 7, the constant voltage output circuit 1 includes a reference power supply 2, a differential amplifier 3, an output transistor TP1, and a resistance element R1. The output transistor TP1 and the resistance element R1 are connected in series between the primary power supply voltage terminal VDD and the ground terminal GND. The conduction state of the output transistor TP1 is controlled according to the output voltage Vamp of the differential amplifier 3. The resistance element R1 divides the potential applied to both ends by a predetermined resistance value. The divided potential is defined as Vin. The differential amplifier 3 operates with a voltage supplied from the primary power supply voltage terminal VDD. In the differential amplifier 3, the reference voltage Vref output from the reference power supply 2 is input to the non-inverting input, and the potential Vin is input to the inverting input. The constant voltage output circuit 1 outputs the potential of the intermediate node between the output transistor TP1 and the resistance element R1 as the output voltage Vreg.

定電圧出力回路１は、半導体集積回路ＣＨＩＰ１に形成されている。半導体集積回路ＣＨＩＰ１は、定電圧出力回路１の出力電圧Ｖｒｅｇを電源電圧として動作するマイクロコントローラ等の負荷回路ＲＬを有する。また、安定化容量ＣＳが半導体集積回路ＣＨＩＰ１の端子５を経由して負荷回路ＲＬと定電圧出力回路１に接続されている。なお、便宜上、上記符号「ＶＤＤ」「ＧＮＤ」は、それぞれ端子名を示すと同時に、一次電源電圧、接地電圧を示すものとする。   The constant voltage output circuit 1 is formed in the semiconductor integrated circuit CHIP1. The semiconductor integrated circuit CHIP1 includes a load circuit RL such as a microcontroller that operates using the output voltage Vreg of the constant voltage output circuit 1 as a power supply voltage. A stabilizing capacitor CS is connected to the load circuit RL and the constant voltage output circuit 1 via the terminal 5 of the semiconductor integrated circuit CHIP1. For the sake of convenience, the symbols “VDD” and “GND” indicate the terminal name and the primary power supply voltage and the ground voltage, respectively.

図８に定電圧出力回路１の動作を説明するタイミングチャートを示す。図８に示すように、時刻ｔ０の電源投入時では、一次電源電圧ＶＤＤは定電圧出力回路１の規定出力電圧より低い。以下、定電圧出力回路１の規定出力電圧を「規定の電圧」と称し、その電圧値を「Ｖｒｅｇ−ｉｄｅａｌ」とする。よって、差動増幅器３の出力電圧Ｖａｍｐはほぼ接地電圧ＧＮＤレベルとなり、定電圧出力回路１の出力電圧Ｖｒｅｇは、ほぼ一次電源電圧ＶＤＤとなる。   FIG. 8 shows a timing chart for explaining the operation of the constant voltage output circuit 1. As shown in FIG. 8, when the power is turned on at time t0, the primary power supply voltage VDD is lower than the specified output voltage of the constant voltage output circuit 1. Hereinafter, the specified output voltage of the constant voltage output circuit 1 is referred to as “specified voltage”, and the voltage value is referred to as “Vreg-ideal”. Therefore, the output voltage Vamp of the differential amplifier 3 is approximately at the ground voltage GND level, and the output voltage Vreg of the constant voltage output circuit 1 is approximately the primary power supply voltage VDD.

時刻ｔ１で、ＶＤＤ＞Ｖｒｅｇ−ｉｄｅａｌとなり、一次電源電圧ＶＤＤと出力電圧Ｖｒｅｇとの差と、負荷回路ＲＬの消費電流に応じて差動増幅器３の出力電圧Ｖａｍｐが変化する。これにより、出力トランジスタＴＰ１のゲート電位が制御され、定電圧出力回路１は規定の電圧Ｖｒｅｇ−ｉｄｅａｌと等しい電圧を出力する。その後、時刻ｔ２で一時電源電圧ＶＤＤが一定になる。   At time t1, VDD> Vreg-ideal, and the output voltage Vamp of the differential amplifier 3 changes according to the difference between the primary power supply voltage VDD and the output voltage Vreg and the current consumption of the load circuit RL. Thereby, the gate potential of the output transistor TP1 is controlled, and the constant voltage output circuit 1 outputs a voltage equal to the specified voltage Vreg-ideal. Thereafter, the temporary power supply voltage VDD becomes constant at time t2.

時刻ｔ３で一次電源電圧ＶＤＤが低下し始める。このため一次電源電圧ＶＤＤと電圧Ｖｒｅｇの電位差が小さくなる。しかし、差動増幅器３の出力電圧Ｖａｍｐも低下するため、出力電圧Ｖｒｅｇは一定電圧を保持する。   At time t3, the primary power supply voltage VDD starts to decrease. For this reason, the potential difference between the primary power supply voltage VDD and the voltage Vreg is reduced. However, since the output voltage Vamp of the differential amplifier 3 also decreases, the output voltage Vreg maintains a constant voltage.

ここで、時刻ｔ４において、負荷回路ＲＬが消費電力の小さいスタンバイモードに遷移するとする。そのとき、負荷回路ＲＬの抵抗が上昇して見えるため、出力トランジスタＴＰ１のオン抵抗との比により、定電圧出力回路１の出力電圧Ｖｒｅｇが上昇する。そのため差動増幅器３の出力Ｖａｍｐもそれに追従して電位が上がり、出力電圧Ｖｒｅｇを所定の電圧に保持する。   Here, at time t4, it is assumed that the load circuit RL shifts to a standby mode with low power consumption. At that time, since the resistance of the load circuit RL appears to increase, the output voltage Vreg of the constant voltage output circuit 1 increases due to the ratio to the on-resistance of the output transistor TP1. Therefore, the potential of the output Vamp of the differential amplifier 3 increases accordingly, and the output voltage Vreg is held at a predetermined voltage.

更に一次電源電圧ＶＤＤが低下し、時刻ｔ５で、一次電源電圧ＶＤＤが規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以下なる。この場合、差動増幅器３の出力電圧Ｖａｍｐは接地電圧ＧＮＤレベルにまで低下して固定される。   Further, the primary power supply voltage VDD decreases, and at time t5, the primary power supply voltage VDD becomes equal to or lower than the specified voltage Vreg-ideal. In this case, the output voltage Vamp of the differential amplifier 3 is lowered and fixed to the ground voltage GND level.

時刻ｔ６で一次電源電圧ＶＤＤが急激に立ち上がる。この場合、差動増幅器３が応答するまで、差動増幅器３の出力電圧Ｖａｍｐは変化しない。このため、出力電圧Ｖｒｅｇは規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以上に上昇する。このとき、安定化容量ＣＳは、出力電圧Ｖｒｅｇと同じ電圧レベルまで充電されている。このため、時刻ｔ０での電源立ち上あげ時点より早く、出力電圧Ｖｒｅｇに応じて充電される。   At time t6, the primary power supply voltage VDD suddenly rises. In this case, the output voltage Vamp of the differential amplifier 3 does not change until the differential amplifier 3 responds. For this reason, the output voltage Vreg rises above the specified voltage Vreg-ideal. At this time, the stabilization capacitor CS is charged to the same voltage level as the output voltage Vreg. For this reason, the battery is charged according to the output voltage Vreg earlier than the power-up time at time t0.

時刻ｔ７で差動増幅器３が応答を始めると出力電圧ＶｒｅｇはＶｒｅｇ＞Ｖｒｅｇ−ｉｄｅａｌとなる。このため、差動増幅器３の出力電圧Ｖａｍｐは、ほぼ一次電源電圧ＶＤＤになる。それに従い、出力トランジスタＴＰ１は、ほぼオフ状態になり、電荷の供給が停止する。但し、この時点で負荷回路３がスタンバイモードになっているため、負荷回路３での電流消費がない。よって、安定化容量Ｃ１に蓄積された過剰電荷はほとんど放電されずに保持される。そのため出力電圧Ｖｒｅｇは、規定の電圧Ｖｒｅｇ−ｉｄｅａｌよりも高いＶｒｅｇ＞Ｖｒｅｇ−ｉｄｅａｌの状態が継続する。   When the differential amplifier 3 starts to respond at time t7, the output voltage Vreg becomes Vreg> Vreg-ideal. For this reason, the output voltage Vamp of the differential amplifier 3 is substantially the primary power supply voltage VDD. Accordingly, the output transistor TP1 is almost turned off, and the supply of charge is stopped. However, since the load circuit 3 is in the standby mode at this time, there is no current consumption in the load circuit 3. Therefore, the excess charge accumulated in the stabilization capacitor C1 is held without being discharged. Therefore, the output voltage Vreg continues to be in a state of Vreg> Vreg-ideal that is higher than the specified voltage Vreg-ideal.

時刻ｔ８になって負荷回路３が動作モードに遷移すると消費電流が増加する。このことにより、安定化容量ＣＳの過剰電荷が放電され、出力電圧Ｖｒｅｇは、規定の電圧Ｖｒｅｇ−ｉｄｅａｌの電位レベルに復帰する。   When the load circuit 3 shifts to the operation mode at time t8, the current consumption increases. As a result, excess charge in the stabilization capacitor CS is discharged, and the output voltage Vreg returns to the potential level of the specified voltage Vreg-ideal.

このように一次電源電圧ＶＤＤの急激な上昇により、規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以上の電圧が負荷回路３に継続的に印加された場合、負荷回路３内のトランジスタのゲート酸化膜に過剰な電界がかかる。このため、負荷回路３内のトランジスタのゲート酸化膜の破壊、劣化が発生する。   As described above, when a voltage higher than the specified voltage Vreg-ideal is continuously applied to the load circuit 3 due to a sudden rise in the primary power supply voltage VDD, an excessive electric field is generated in the gate oxide film of the transistor in the load circuit 3. Take it. For this reason, breakdown and deterioration of the gate oxide film of the transistor in the load circuit 3 occur.

特に近年、集積回路の消費電力低減のため、定電圧出力回路の差動増幅器に供給する電流を低減するようになり、差動増幅器の応答速度が遅くなっている。一方で半導体集積回路の微細化が進み酸化膜の耐圧が低下している。このため、上述した問題が顕著になってきている。   Particularly in recent years, in order to reduce the power consumption of an integrated circuit, the current supplied to the differential amplifier of the constant voltage output circuit has been reduced, and the response speed of the differential amplifier has become slow. On the other hand, miniaturization of semiconductor integrated circuits has progressed, and the breakdown voltage of the oxide film has decreased. For this reason, the problem mentioned above has become remarkable.

この問題に対処する技術が、特許文献２に開示されている。特許文献２の定電圧出力回路１０の回路構成を図９に示す。図９に示すように、定電圧出力回路１０は、定電流源２０と、差動増幅器３０と、ＰＭＯＳトランジスタＴＰ４１と、ＮＭＯＳトランジスタＴＮ４１と、抵抗素子Ｒ４１〜Ｒ４３と、ダイオードＤ４１、Ｄ４２とを有する。   A technique for dealing with this problem is disclosed in Patent Document 2. The circuit configuration of the constant voltage output circuit 10 of Patent Document 2 is shown in FIG. As shown in FIG. 9, the constant voltage output circuit 10 includes a constant current source 20, a differential amplifier 30, a PMOS transistor TP41, an NMOS transistor TN41, resistance elements R41 to R43, and diodes D41 and D42. .

ＰＭＯＳトランジスタＴＰ４１は、電源電圧ＶＤＤと出力端子ＶＯＵＴ間に接続されている。ＮＭＯＳトランジスタＴＮ４１は、出力端子ＶＯＵＴと接地端子ＧＮＤ間に接続され、ゲートが差動増幅器３０の出力に接続されている。抵抗素子Ｒ４１、Ｒ４２、ダイオードＤ４１が、出力端子ＶＯＵＴと接地端子ＧＮＤ間に直列に接続されている。抵抗素子Ｒ４３、ダイオードＤ４１が、出力端子ＶＯＵＴと接地端子ＧＮＤ間に直列に接続されている。差動増幅器３０は、非反転入力が抵抗素子Ｒ４１、Ｒ４２の中間ノードＶＤ１、反転入力が抵抗素子Ｒ４３とダイオードＤ４２の中間ノードＶＤ２に接続されている。なお、便宜上、上記符号「ＶＤ１」「ＶＤ２」「ＶＯＵＴ」は、それぞれノード名および出力端子名を示すと同時に、そのノード及び端子の電圧を示すものとする。   The PMOS transistor TP41 is connected between the power supply voltage VDD and the output terminal VOUT. The NMOS transistor TN41 is connected between the output terminal VOUT and the ground terminal GND, and the gate is connected to the output of the differential amplifier 30. Resistor elements R41 and R42 and a diode D41 are connected in series between the output terminal VOUT and the ground terminal GND. A resistance element R43 and a diode D41 are connected in series between the output terminal VOUT and the ground terminal GND. The differential amplifier 30 has a non-inverting input connected to the intermediate node VD1 of the resistance elements R41 and R42, and an inverting input connected to the resistance node R43 and the intermediate node VD2 of the diode D42. For convenience, the symbols “VD1”, “VD2”, and “VOUT” indicate the node name and the output terminal name, respectively, and simultaneously indicate the voltage of the node and the terminal.

定電圧出力回路１０は、このような接続構成により、以下のような動作を行う。まず、差動増幅器３０は、ノードＶＤ２の電位を基準電位として、ノードＶＤ１の電位が等しくなるよう、ＮＭＯＳトランジスタＴＮ４１の導通状態を制御する。このことにより、出力電圧ＶＯＵＴを定電圧として出力している。このことは、以下のような式で表せる。
ＶＤ２＝ＶＤ１＋（（ＶＯＵＴ−ＶＤ１）×Ｒ４２／(Ｒ４１＋Ｒ４２)） The constant voltage output circuit 10 performs the following operation with such a connection configuration. First, the differential amplifier 30 controls the conduction state of the NMOS transistor TN41 so that the potential of the node VD1 becomes equal with the potential of the node VD2 as a reference potential. As a result, the output voltage VOUT is output as a constant voltage. This can be expressed by the following equation.
VD2 = VD1 + ((VOUT−VD1) × R42 / (R41 + R42))

従って、電源電圧ＶＤＤの変動や定電流源２１の変動によりＰＭＯＳトランジスタＴＰ４１からの過剰な電流の流れ込みが発生した場合、
ＶＤ２＜ＶＤ１＋（（ＶＯＵＴ−ＶＤ１）×Ｒ４２／(Ｒ４１＋Ｒ４２)）
となる。これによりＰＭＯＳトランジスタＴＰ３２のゲート電圧がＰＭＯＳトランジスタＴＰ３３の電位に対して高くなる。このため、ＰＭＯＳトランジスタＴＰ３２のソースに流れこむ電流が減少し、ＮＭＯＳトランジスタN３２のゲート電位が下がる。よって、ＮＭＯＳトランジスタＴＮ４１のゲート電位が上昇し、出力端子ＶＯＵＴに流れ込んだ過剰電荷を接地端子ＧＮＤに放出し、出力電圧ＶＯＵＴを所定の電圧に戻す。 Accordingly, when excessive current flows from the PMOS transistor TP41 due to fluctuations in the power supply voltage VDD or fluctuations in the constant current source 21,
VD2 <VD1 + ((VOUT−VD1) × R42 / (R41 + R42))
It becomes. As a result, the gate voltage of the PMOS transistor TP32 becomes higher than the potential of the PMOS transistor TP33. For this reason, the current flowing into the source of the PMOS transistor TP32 decreases, and the gate potential of the NMOS transistor N32 decreases. As a result, the gate potential of the NMOS transistor TN41 rises, and excess charge flowing into the output terminal VOUT is discharged to the ground terminal GND, and the output voltage VOUT is returned to a predetermined voltage.

上述したように、定電圧出力回路１０では主としてＰＭＯＳトランジスタＴＰ４１のオン抵抗（以下Ｒｐ４１とする）とＮＭＯＳトランジスタＴＮ４１のオン抵抗（以下Ｒｎ４１とする）の比で出力電圧ＶＯＵＴを発生させている。そのため、出力電圧ＶＯＵＴが所定の電圧より高くなった場合、Ｒｎ３を低くし、出力電圧ＶＯＵＴが所定の電圧より低くなった場合Ｒｎ３を高くすることによって出力電圧ＶＯＵＴを所定の電位に復帰させることができ、高速に所定の電位への復帰を可能にしている。   As described above, the constant voltage output circuit 10 generates the output voltage VOUT mainly by the ratio of the on-resistance of the PMOS transistor TP41 (hereinafter referred to as Rp41) and the on-resistance of the NMOS transistor TN41 (hereinafter referred to as Rn41). Therefore, when the output voltage VOUT is higher than the predetermined voltage, Rn3 is lowered, and when the output voltage VOUT is lower than the predetermined voltage, the output voltage VOUT is returned to the predetermined potential by increasing Rn3. It is possible to return to a predetermined potential at high speed.

特開２００７−１４８８６２号公報JP 2007-148862 A 特開２００４−８６７５０号公報JP 2004-86750 A

しかし、図９の定電圧出力回路１０ではＮＭＯＳトランジスタＴＮ４１に流れる電流分が、抵抗素子Ｒ４１、Ｒ４２、ダイオードＤ４２、及び、抵抗素子Ｒ４３、ダイオードＤ４２を流れる電流以外に加算され、系全体として消費電流が増加する。   However, in the constant voltage output circuit 10 of FIG. 9, the current flowing through the NMOS transistor TN41 is added to the current other than the current flowing through the resistance elements R41 and R42, the diode D42, and the resistance element R43 and the diode D42. Will increase.

また、出力端子ＶＯＵＴに接続される負荷回路の抵抗をＲＬとした場合、ＶＯＵＴ＝ＶＤＤ×Ｒｐ４１／（Ｒｐ４１＋(Ｒｎ４１／／ＲＬ)）となる。従って、ＲＬが変化しても出力電圧ＶＯＵＴを一定に保つためには（Ｒｎ３／／ＲＬ）を一定に保つ必要がある。そのため、負荷回路がスタンバイ等の低消費電流モードを有し、電流を低減したとしても、その減少分をＲｎ３で消費する必要が生じる。よって、システム全体で、消費電流削減の効果が得ることができないという問題がある。   When the resistance of the load circuit connected to the output terminal VOUT is RL, VOUT = VDD × Rp41 / (Rp41 + (Rn41 // RL)). Therefore, in order to keep the output voltage VOUT constant even when RL changes, it is necessary to keep (Rn3 // RL) constant. Therefore, even if the load circuit has a low current consumption mode such as standby and the current is reduced, it is necessary to consume the reduced amount by Rn3. Therefore, there is a problem that the effect of reducing current consumption cannot be obtained in the entire system.

本発明は、電源端子から供給される電源電圧を電源とし、所定の電圧を出力端子に出力する定電圧生成部と、前記電源電圧に応じた電圧が所定の変化率以上で上昇した場合、前記出力端子に対し引き抜き電流を発生させる制御部と、を有する定電圧出力回路である。   The present invention uses a power supply voltage supplied from a power supply terminal as a power supply, and outputs a predetermined voltage to an output terminal, and when a voltage corresponding to the power supply voltage rises at a predetermined change rate or more, And a control unit that generates a drawing current for the output terminal.

本発明にかかる定電圧出力回路は、電源電圧の変動に応じた電圧が所定の変化率以上で上昇した場合に、制御部が出力端子に対して引き抜き電流を発生させる。このことにより、所定の変化率以上で上昇した電源電圧に対する、定電圧生成部の応答の遅延により発生する出力端子の電圧上昇を防ぎ、早期に出力端子の電圧を所定の電圧に戻すことができる。   In the constant voltage output circuit according to the present invention, the control unit generates a drawing current for the output terminal when the voltage corresponding to the fluctuation of the power supply voltage rises at a predetermined change rate or more. As a result, it is possible to prevent a voltage increase at the output terminal caused by a delay in the response of the constant voltage generation unit with respect to the power supply voltage that has risen at a predetermined change rate or higher, and to quickly return the voltage at the output terminal to the predetermined voltage. .

本発明にかかる定電圧出力回路は、出力電圧が所定の電圧以上になるのを防ぎ、且つ、低消費電力で動作することができる。   The constant voltage output circuit according to the present invention can prevent the output voltage from exceeding a predetermined voltage and can operate with low power consumption.

実施の形態１にかかる定電圧出力回路を有するシステム構成である。1 is a system configuration having a constant voltage output circuit according to a first exemplary embodiment; 実施の形態１にかかる定電圧出力回路の動作のタイミングチャートである。3 is a timing chart of the operation of the constant voltage output circuit according to the first exemplary embodiment; 実施の形態２にかかる定電圧出力回路を有するシステム構成である。3 is a system configuration having a constant voltage output circuit according to a second embodiment; 実施の形態２にかかる定電圧出力回路の動作のタイミングチャートである。6 is a timing chart of the operation of the constant voltage output circuit according to the second exemplary embodiment; 実施の形態３にかかる定電圧出力回路を有するシステム構成である。4 is a system configuration having a constant voltage output circuit according to a third exemplary embodiment. 実施の形態３にかかる定電圧出力回路の動作のタイミングチャートである。10 is a timing chart of the operation of the constant voltage output circuit according to the third exemplary embodiment. 従来の定電圧出力回路の構成である。This is a configuration of a conventional constant voltage output circuit. 従来の定電圧出力回路の動作のタイミングチャートである。It is a timing chart of operation | movement of the conventional constant voltage output circuit. 従来の定電圧出力回路の構成である。This is a configuration of a conventional constant voltage output circuit.

発明の実施の形態１   Embodiment 1 of the Invention

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる定電圧出力回路１００と、その定電圧出力回路１００に接続される容量素子ＣＳと、外部の負荷回路ＲＬを含めたシステム構成の一例を示す。図１に示すように、定電圧出力回路１００は、定電圧生成部１１０と、電圧変動検出部１２０と、放電部１３０と、出力端子ＶＯＵＴとを有する。   Hereinafter, a specific first embodiment to which the present invention is applied will be described in detail with reference to the drawings. FIG. 1 shows an example of a system configuration including a constant voltage output circuit 100 according to the first embodiment, a capacitive element CS connected to the constant voltage output circuit 100, and an external load circuit RL. As shown in FIG. 1, the constant voltage output circuit 100 includes a constant voltage generation unit 110, a voltage fluctuation detection unit 120, a discharge unit 130, and an output terminal VOUT.

定電圧生成部１１０は、基準電源１１１と、スタートアップ回路１１２と、差動増幅器１１３と、出力トランジスタＴＰ１０１と、抵抗素子Ｒ１０１、Ｒ１０２とを有する。   The constant voltage generation unit 110 includes a reference power supply 111, a startup circuit 112, a differential amplifier 113, an output transistor TP101, and resistance elements R101 and R102.

基準電源１１１は、基準電源電圧Ｖｒｅｆを出力する。基準電源１１１は、例えば、バンドギャップリファレンス回路等からなる。この方式では、例えば２Ｖ以下の比較的低電圧の基準電圧を生成することができる。基準電源１１１から出力された基準電源電圧Ｖｒｅｆは差動増幅器１１３の非反転入力に入力される。   The reference power supply 111 outputs a reference power supply voltage Vref. The reference power supply 111 is composed of, for example, a band gap reference circuit. In this method, for example, a relatively low reference voltage of 2 V or less can be generated. The reference power supply voltage Vref output from the reference power supply 111 is input to the non-inverting input of the differential amplifier 113.

スタートアップ回路１１２は、一次電源ＶＤＤの電源投入と同時に基準電源１１１を正常動作させるためのものである。例えば、基準電源１１１が、バイアス用に定電流源を内蔵している場合、この定電流源は、カレントミラー接続された複数のトランジスタで構成される。この定電流源のカレントミラー回路は、入力カレントミラートランジスタが定常バイアス状態にならない限り動作しない。このため、スタートアップ回路１１２は、電源投入と同時に定電流源のカレントミラー回路をバイアスして、基準電源１１１が正常動作させる機能を有する。   The start-up circuit 112 is for operating the reference power supply 111 normally at the same time when the primary power supply VDD is turned on. For example, when the reference power supply 111 has a built-in constant current source for bias, the constant current source is composed of a plurality of transistors connected in a current mirror. This current mirror circuit of the constant current source does not operate unless the input current mirror transistor is in a steady bias state. Therefore, the startup circuit 112 has a function of causing the reference power supply 111 to operate normally by biasing the current mirror circuit of the constant current source simultaneously with turning on the power.

差動増幅器１１３は、非反転入力が基準電源１１１、反転入力が抵抗素子Ｒ１０１とＲ１０２の中間ノードであるノードＡ、出力が出力トランジスタＴＰ１０１のゲートに接続されている。差動増幅器１１３は、後述する電位Ｖｉｎと、基準電源電圧Ｖｒｅｆに応じて電圧Ｖａｍｐを出力する。差動増幅器１１３には、高電位側電源として一次電源電圧ＶＤＤ、低電位側電源として接地電圧ＧＮＤが供給される。なお、上述した基準電源１１１、スタートアップ回路１１２も高電位側電源として一次電源ＶＤＤ、低電位側電源として接地電圧ＧＮＤが供給される。また、便宜上、上記符号「ＶＤＤ」「ＧＮＤ」は、それぞれ一次電源電圧、接地電圧を示すと同時に、その端子名を示すものとする。また、出力端子ＶＯＵＴからの出力電圧をＶｒｅｇとする。   In the differential amplifier 113, the non-inverting input is connected to the reference power supply 111, the inverting input is connected to the node A that is an intermediate node between the resistance elements R101 and R102, and the output is connected to the gate of the output transistor TP101. The differential amplifier 113 outputs a voltage Vamp according to a potential Vin described later and a reference power supply voltage Vref. The differential amplifier 113 is supplied with a primary power supply voltage VDD as a high potential power supply and a ground voltage GND as a low potential power supply. The reference power supply 111 and the start-up circuit 112 described above are also supplied with the primary power supply VDD as the high potential power supply and the ground voltage GND as the low potential power supply. For convenience, the symbols “VDD” and “GND” indicate the primary power supply voltage and the ground voltage, respectively, and the terminal names thereof. Further, the output voltage from the output terminal VOUT is Vreg.

出力トランジスタＴＰ１０１は、ＰＭＯＳトランジスタで構成される。出力トランジスタＴＰ１０１は、ソースが一次電源端子ＶＤＤ、ドレインが出力端子ＶＯＵＴ、ゲートが差動増幅器１１３の出力に接続される。   The output transistor TP101 is composed of a PMOS transistor. The output transistor TP101 has a source connected to the primary power supply terminal VDD, a drain connected to the output terminal VOUT, and a gate connected to the output of the differential amplifier 113.

抵抗素子Ｒ１０１は、一端が出力端子ＶＯＵＴ、他端がノードＡに接続される。抵抗素子Ｒ１０２は、一端がノードＡ、他端が接地端子ＧＮＤに接続される。ここで、抵抗素子Ｒ１０１、Ｒ１０２の中間ノードであるノードＡの電位をＶｉｎとする。   The resistor element R101 has one end connected to the output terminal VOUT and the other end connected to the node A. The resistor element R102 has one end connected to the node A and the other end connected to the ground terminal GND. Here, the potential of the node A that is an intermediate node between the resistance elements R101 and R102 is Vin.

以上のような構成の定電圧出力回路１００は、出力端子ＶＯＵＴから出力される電圧Ｖｒｅｇ（以下、出力電圧Ｖｒｅｇと称す）を抵抗素子Ｒ１０１、Ｒ１０２で分圧し、差動増幅器１１３の反転入力にフィードバックしている。このため、定電圧出力回路１００は、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌとなるように動作する。   The constant voltage output circuit 100 configured as described above divides the voltage Vreg output from the output terminal VOUT (hereinafter referred to as output voltage Vreg) by the resistance elements R101 and R102, and feeds back to the inverting input of the differential amplifier 113. is doing. For this reason, the constant voltage output circuit 100 operates so that the output voltage Vreg becomes the specified voltage Vreg-ideal.

電圧変動検出部１２０は、容量素子Ｃ１０１と、抵抗素子Ｒ１０３とを有する。容量素子Ｃ１０１は、一端が一次電源端子ＶＤＤ、他端がノードＢに接続される。抵抗素子Ｒ１０３は、一端がノードＢ、他端が接地端子ＧＮＤに接続される。ノードＢの電位をＶｓｂとして、放電部１３０へ出力する。この電圧Ｖｓｂは、一次電源ＶＤＤの変動に応じてレベルが変化する。   The voltage fluctuation detection unit 120 includes a capacitive element C101 and a resistive element R103. The capacitor C101 has one end connected to the primary power supply terminal VDD and the other end connected to the node B. The resistance element R103 has one end connected to the node B and the other end connected to the ground terminal GND. The potential of node B is output to discharge unit 130 as Vsb. The level of the voltage Vsb changes according to the fluctuation of the primary power supply VDD.

放電部１３０は、ＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２を有する。ＮＭＯＳトランジスタＴＮ１０１は、ドレインが出力端子ＶＯＵＴ、ソースがノードＣ、ゲートがノードＢに接続される。ＮＭＯＳトランジスタＴＮ１０２は、ドレインがノードＣ、ソースが接地端子ＧＮＤ、ゲートが負荷回路ＲＬに接続される。よって、ノードＢの電圧Ｖｓｂに応じて、ＮＭＯＳトランジスタＴＮ１０１の導通状態が制御される。   The discharge unit 130 includes NMOS transistors TN101 and TN102. The NMOS transistor TN101 has a drain connected to the output terminal VOUT, a source connected to the node C, and a gate connected to the node B. The NMOS transistor TN102 has a drain connected to the node C, a source connected to the ground terminal GND, and a gate connected to the load circuit RL. Therefore, the conduction state of the NMOS transistor TN101 is controlled according to the voltage Vsb of the node B.

負荷回路ＲＬは、出力端子ＶＯＵＴに接続され、定電圧出力回路１００が出力する出力電圧Ｖｒｅｇを電源電圧として動作する外部負荷回路である。負荷回路ＲＬは、マイクロコントローラ等の所定の機能を有する回路ブロックであり、通常動作を行う通常動作モードと、スタンバイ等の省電力動作モードを有している。以下では、負荷回路ＲＬがスタンバイモードを利用する場合を例にして説明を行う。但し、負荷回路ＲＬが、スタンバイモードに限らず、その他の低消費電力動作状態となる場合であっても、本実施の形態で適用可能である。なお、スタンバイモード時では、負荷回路ＲＬの消費電流が減少する。負荷回路ＲＬは、通常動作モード時にはロウレベル、スタンバイモード時にはハイレベルの論理を有するスタンバイ信号を出力する。   The load circuit RL is an external load circuit that is connected to the output terminal VOUT and operates using the output voltage Vreg output from the constant voltage output circuit 100 as a power supply voltage. The load circuit RL is a circuit block having a predetermined function, such as a microcontroller, and has a normal operation mode in which normal operation is performed and a power saving operation mode such as standby. In the following, description will be given by taking as an example the case where the load circuit RL uses the standby mode. However, the present embodiment can be applied to the case where the load circuit RL is not limited to the standby mode but is in another low power consumption operation state. In the standby mode, the current consumption of the load circuit RL decreases. The load circuit RL outputs a standby signal having a low level logic in the normal operation mode and a high level logic in the standby mode.

容量素子ＣＳは、出力端子ＶＯＵＴと接地端子ＧＮＤ間に接続される。容量素子ＣＳは、出力端子ＶＯＵＴの供給する電圧が変動しないための安定化容量として機能する。   The capacitive element CS is connected between the output terminal VOUT and the ground terminal GND. The capacitor element CS functions as a stabilizing capacitor for preventing the voltage supplied from the output terminal VOUT from fluctuating.

上述した、定電圧出力回路１００の動作について図面を参照しながら詳細に説明する。図２に定電圧出力回路１００の動作を説明するタイミングチャートの一例を示す。図２に示すように、時刻ｔ０において、一次電源ＶＤＤが電源投入される。このとき、出力電圧Ｖｒｅｇを抵抗素子Ｒ１０１、Ｒ１０２で分圧した電圧、つまりノードＡの電圧Ｖｉｎは基準電源電圧Ｖｒｅｆより低い。このため、差動増幅器１１３の出力電圧Ｖａｍｐはほぼ接地電圧ＧＮＤレベルとなり、出力トランジスタＴＰ１０１がオン状態となる。よって、出力端子ＶＯＵＴから出力される出力電圧Ｖｒｅｇは、一次電源電圧ＶＤＤに追従して上昇する。出力電圧Ｖｒｅｇが上昇すると、ノードＡの電圧Ｖｉｎも高くなる。この電圧Ｖｉｎと基準電源電圧Ｖｒｅｆの電圧差に応じて、差動増幅器１１３の出力電圧Ｖａｍｐが変化する。この電圧Ｖａｍｐに応じて出力トランジスタＴＰ１０１の導通状態、つまりオン抵抗が変化する。   The operation of the constant voltage output circuit 100 described above will be described in detail with reference to the drawings. FIG. 2 shows an example of a timing chart for explaining the operation of the constant voltage output circuit 100. As shown in FIG. 2, the primary power supply VDD is turned on at time t0. At this time, the voltage obtained by dividing the output voltage Vreg by the resistance elements R101 and R102, that is, the voltage Vin at the node A is lower than the reference power supply voltage Vref. For this reason, the output voltage Vamp of the differential amplifier 113 is substantially at the ground voltage GND level, and the output transistor TP101 is turned on. Therefore, the output voltage Vreg output from the output terminal VOUT rises following the primary power supply voltage VDD. When the output voltage Vreg increases, the voltage Vin at the node A also increases. The output voltage Vamp of the differential amplifier 113 changes according to the voltage difference between the voltage Vin and the reference power supply voltage Vref. The conduction state of the output transistor TP101, that is, the on-resistance changes in accordance with the voltage Vamp.

時刻ｔ１において、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌで安定する。なお、実際には差動増幅器１１３の応答時間分のオーバーシュードがあるため減衰振動しながら安定にむかう。このため、時刻ｔ２付近で出力電圧Ｖｒｅｇが安定することになる。   At time t1, the output voltage Vreg is stabilized at the specified voltage Vreg-ideal. Actually, since there is an overshoot corresponding to the response time of the differential amplifier 113, it is stable while being damped. For this reason, the output voltage Vreg is stabilized around time t2.

一方、時刻ｔ１では、負荷回路ＲＬは、スタンバイモードに入っていないためスタンバイ信号はロウレベルにある。従って、ＮＭＯＳトランジスタＴＮ１０２がオフである。よって、出力電圧端子ＶＯＵＴと接地端子ＧＮＤは遮断されている。このため、図７の従来の定電圧出力回路１と同様の動作を行う。つまり、時刻ｔ１以降は、一次電源電圧ＶＤＤ（もしくはＶｉｎ）と出力電圧Ｖｒｅｇの差と負荷回路ＲＬの消費電流に応じて差動増幅器１１３の出力電圧Ｖａｍｐが変化する。このことにより、出力トランジスタＴＰ１０１のオン抵抗が変化し、出力電圧Ｖｒｅｇが一定の電圧に保たれる。   On the other hand, at time t1, since the load circuit RL is not in the standby mode, the standby signal is at a low level. Therefore, the NMOS transistor TN102 is off. Therefore, the output voltage terminal VOUT and the ground terminal GND are cut off. Therefore, the same operation as the conventional constant voltage output circuit 1 of FIG. 7 is performed. That is, after time t1, the output voltage Vamp of the differential amplifier 113 changes according to the difference between the primary power supply voltage VDD (or Vin) and the output voltage Vreg and the current consumption of the load circuit RL. As a result, the on-resistance of the output transistor TP101 changes, and the output voltage Vreg is maintained at a constant voltage.

時刻ｔ２まで一次電源電圧ＶＤＤが上昇し、その後一定になる。このとき、ノードＢの電位Ｖｓｂも時刻ｔ２まで上昇する。時刻ｔ２以降では、一次電源電圧ＶＤＤが一定となるため、容量素子Ｃ１０１に抵抗素子Ｒ１０３を介して充電が行われる。これに応じてノードＢの電位Ｖｓｂは低下する。よって、ＮＭＯＳトランジスタＴＮ１０１の導通状態も変化するが、ＮＭＯＳトランジスタＴＮ１０２がオフ状態のため、定電圧出力部１１０の動作に影響がない。   The primary power supply voltage VDD rises until time t2, and then becomes constant. At this time, the potential Vsb of the node B also rises until time t2. Since the primary power supply voltage VDD is constant after time t2, the capacitor C101 is charged via the resistor element R103. In response to this, the potential Vsb of the node B decreases. Therefore, although the conduction state of the NMOS transistor TN101 also changes, the operation of the constant voltage output unit 110 is not affected because the NMOS transistor TN102 is off.

時刻ｔ３で一次電源電圧ＶＤＤが低下し始める。これに応じて、一次電源電圧ＶＤＤと出力電圧Ｖｒｅｇとの電位差が小さくなる。よって、差動増幅器１１３の出力電圧Ｖａｍｐも低下し、出力トランジスタＴＰ１０１の導通状態が制御される。結果として出力電圧Ｖｒｅｇが一定電圧を保持される。   At time t3, the primary power supply voltage VDD starts to decrease. Accordingly, the potential difference between the primary power supply voltage VDD and the output voltage Vreg is reduced. Therefore, the output voltage Vamp of the differential amplifier 113 is also reduced, and the conduction state of the output transistor TP101 is controlled. As a result, the output voltage Vreg is maintained at a constant voltage.

時刻ｔ４で、負荷回路ＲＬが消費電力の小さいスタンバイモードに遷移する。以降、時刻ｔ１１まで負荷回路ＲＬがスタンバイモードとなるため、スタンバイ信号がハイレベルとなる。このため、ＮＭＯＳトランジスタＴＮ１０２がオン状態となる。なお、負荷回路ＲＬがマイクロコントローラ等を内蔵しているセットである場合、電源スイッチが切られた場合のデータ保持等を目的にスタンバイモードが頻繁に用いられる。このように、時刻ｔ４にスタンバイモードに遷移した瞬間、負荷回路ＲＬに供給する電流が減少し、出力電圧Ｖｒｅｇが上昇する。このため、差動増幅器１１３の出力電圧Ｖａｍｐも、追従して電位が上昇し、出力電圧Ｖｒｅｇを一定に保持する。但し、本例のタイミングチャートではさらに一次電源電圧ＶＤＤが低下している。よって、再び、差動増幅器１１３の出力電圧Ｖａｍｐが低下し、出力電圧Ｖｒｅｇを一定の電圧に保持する。   At time t4, the load circuit RL shifts to a standby mode with low power consumption. Thereafter, since the load circuit RL is in the standby mode until time t11, the standby signal becomes high level. For this reason, the NMOS transistor TN102 is turned on. When the load circuit RL is a set incorporating a microcontroller or the like, the standby mode is frequently used for the purpose of holding data when the power switch is turned off. As described above, at the moment of transition to the standby mode at time t4, the current supplied to the load circuit RL decreases and the output voltage Vreg increases. For this reason, the potential of the output voltage Vamp of the differential amplifier 113 rises following it, and the output voltage Vreg is held constant. However, in the timing chart of this example, the primary power supply voltage VDD further decreases. Therefore, the output voltage Vamp of the differential amplifier 113 decreases again, and the output voltage Vreg is held at a constant voltage.

時刻ｔ５で一次電源電圧ＶＤＤが、規定の電圧Ｖｒｅｇ−ｉｄｅａｌを下回る。このため差動増幅器１１３の出力電圧Ｖａｍｐは出力できる最低電圧で一定となり、出力電圧Ｖｒｅｇは一次電源電圧ＶＤＤに応じて低下する。   At time t5, the primary power supply voltage VDD falls below the specified voltage Vreg-ideal. For this reason, the output voltage Vamp of the differential amplifier 113 becomes constant at the lowest voltage that can be output, and the output voltage Vreg decreases according to the primary power supply voltage VDD.

時刻ｔ６で一定になった後、時刻ｔ７で一次電源電圧ＶＤＤが急激に立ち上がる。このように、所定の変化率以上で一次電源電圧ＶＤＤが一定レベル以上上昇すると、差動増幅器１１３による応答の遅延のため、電圧Ｖａｍｐの電圧変化が間に合わない。このため、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以上に上昇する。またノードＢの電圧Ｖｓｂが、容量素子Ｃ１０１と抵抗素子Ｒ１０３との充電特性により一次電源電圧ＶＤＤに応じて上昇する。   After becoming constant at time t6, the primary power supply voltage VDD suddenly rises at time t7. Thus, when the primary power supply voltage VDD rises above a certain level at a predetermined change rate or higher, the voltage change of the voltage Vamp is not in time due to the delay of the response by the differential amplifier 113. For this reason, the output voltage Vreg rises above the specified voltage Vreg-ideal. Further, the voltage Vsb at the node B rises according to the primary power supply voltage VDD due to the charging characteristics of the capacitive element C101 and the resistive element R103.

時刻ｔ８で、ＮＭＯＳトランジスタＴＮ１０１のゲート電圧Ｖｓｂがスレッシュホールド電圧Ｖｔ１０１を越え、ＮＭＯＳトランジスタＴＮ１０１が導通状態となる。また、ＮＭＯＳトランジスタＴＮ１０２が導通状態である。このため、出力端子ＶＯＵＴと接地端子ＧＮＤが、放電部１３０のＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２を介して接続される。よって、放電部１３０が出力端子ＶＯＵＴの過剰電荷の放電を行う。このことにより、出力電圧Ｖｒｅｇが低下する。   At time t8, the gate voltage Vsb of the NMOS transistor TN101 exceeds the threshold voltage Vt101, and the NMOS transistor TN101 becomes conductive. Further, the NMOS transistor TN102 is in a conductive state. For this reason, the output terminal VOUT and the ground terminal GND are connected via the NMOS transistors TN101 and TN102 of the discharge unit 130. Therefore, the discharge unit 130 discharges excess charges at the output terminal VOUT. As a result, the output voltage Vreg decreases.

時刻ｔ９で、一次電源電圧ＶＤＤの上昇が止まるため、出力電圧Ｖｒｅｇの電位上昇も止まる。一方、放電部１３０により出力端子ＶＯＵＴが放電されているため、出力電圧Ｖｒｅｇは規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以下に電圧が低下する。但し、同時に容量Ｃ１０１の一端、つまり、一次電源端子ＶＤＤ側の電極の電圧上昇も止まる。このため、容量Ｃ１０１が充電されるに従いノードＢの電圧Ｖｓｂが低下し、ＮＭＯＳトランジスタＴＮ１０１のオン抵抗が増加する。このことにより、出力端子ＶＯＵＴからの放電は緩やかになる。   Since the primary power supply voltage VDD stops rising at time t9, the potential rise of the output voltage Vreg also stops. On the other hand, since the output terminal VOUT is discharged by the discharge unit 130, the output voltage Vreg drops below the specified voltage Vreg-ideal. However, at the same time, the voltage rise at one end of the capacitor C101, that is, the electrode on the primary power supply terminal VDD side also stops. For this reason, as the capacitor C101 is charged, the voltage Vsb at the node B decreases, and the on-resistance of the NMOS transistor TN101 increases. As a result, the discharge from the output terminal VOUT is moderated.

時刻ｔ１０において、電圧Ｖｓｂがスレッシュホールド電圧Ｖｔ１０１を下回り、ＮＭＯＳトランジスタＴＮ１０１がオフ状態になる。つまり、放電部１３０の動作が停止する。その後、一次電源電圧ＶＤＤの電圧変動がないため、出力電圧Ｖｒｅｇは規定の電圧Ｖｒｅｇ−ｉｄｅａｌと等しい電圧で安定する。   At time t10, the voltage Vsb falls below the threshold voltage Vt101, and the NMOS transistor TN101 is turned off. That is, the operation of the discharge unit 130 stops. Thereafter, since there is no voltage fluctuation of the primary power supply voltage VDD, the output voltage Vreg is stabilized at a voltage equal to the specified voltage Vreg-ideal.

時刻ｔ１１において、負荷回路ＲＬは、スタンバイモードから通常動作モードに復帰する。以降、定電圧出力回路１００は、従来の定電圧出力回路１と同様の動作を行い、出力電圧Ｖｒｅｇが、規定の電圧Ｖｒｅｇ−ｉｄｅａｌと等しい電圧で継続して出力される。   At time t11, the load circuit RL returns from the standby mode to the normal operation mode. Thereafter, the constant voltage output circuit 100 performs the same operation as the conventional constant voltage output circuit 1, and the output voltage Vreg is continuously output at a voltage equal to the specified voltage Vreg-ideal.

ここで、図９の従来の定電圧出力回路１０は、２つの負荷回路Ｒｉｎ（抵抗素子Ｒ４１、Ｒ４２、ダイオードＤ４１を直列接続した回路と抵抗素子Ｒ４３、ダイオードＤ４２を直列接続した回路）の出力（ＶＤ１、ＶＤ２）を入力とする差動増幅器３０がＮＭＯＳトランジスタＴＮ４１の導通状態を制御している。よって、上記ＶＤ１、ＶＤ２の電位差に応じて、ＮＭＯＳトランジスタＴＮ４１の導通状態を変化させ、出力端子ＶＯＵＴからの過剰電位を放電させ、出力電圧ＶＯＵＴを一定に保っている。この回路構成では、ＰＭＯＳトランジスタＴＰ４１に流す電流を、出力端子ＶＯＵＴに接続する外部負荷回路ＲＬ（例えばマイクロコントローラ等）の消費電流と、上記２つの負荷回路Ｒｉｎの消費電流の合計の最大値に設定する必要がある。また、定電圧出力回路１０は、外部負荷回路ＲＬがスタンバイモードになって、消費電流が減った場合、ＮＭＯＳトランジスタＴＮ４１に流す電流を増加させなければならない。よって、外部の負荷回路を含めたシステム全体では消費電流は一定となるため、減らすことができない。   Here, the conventional constant voltage output circuit 10 of FIG. 9 has outputs of two load circuits Rin (a circuit in which resistance elements R41 and R42 and a diode D41 are connected in series and a circuit in which a resistance element R43 and a diode D42 are connected in series). The differential amplifier 30 having VD1 and VD2) as inputs controls the conduction state of the NMOS transistor TN41. Therefore, the conduction state of the NMOS transistor TN41 is changed according to the potential difference between the VD1 and VD2, and the excess potential from the output terminal VOUT is discharged, so that the output voltage VOUT is kept constant. In this circuit configuration, the current flowing through the PMOS transistor TP41 is set to the maximum value of the sum of the current consumption of the external load circuit RL (for example, a microcontroller) connected to the output terminal VOUT and the current consumption of the two load circuits Rin. There is a need to. The constant voltage output circuit 10 must increase the current flowing through the NMOS transistor TN41 when the external load circuit RL is in the standby mode and the current consumption is reduced. Therefore, since the current consumption is constant in the entire system including the external load circuit, it cannot be reduced.

実施の形態１にかかる定電圧出力回路１００は、通常動作モード時の出力電圧Ｖｒｅｇを、出力トランジスタＴＰ１０１と、直列接続された抵抗素子Ｒ１０１、Ｒ１０２により行っている。このため、スタンバイモード等により外部負荷回路ＲＬの消費電流が減った場合、差動増幅器１１３からの出力Ｖａｍｐが上昇し、出力トランジスタＴＰ１０１のオン抵抗を増加する。このことにより、システム全体の消費電流を減少させる。そして、一次電源電圧ＶＤＤの電圧上昇の傾きが一定レベルを超えたときのみ、電圧変動検出部１２０のノードＢの電位Ｖｓｂが上昇する。このことにより、放電部１３０のＮＭＯＳトランジスタＴＮ１０１が導通し、出力端子ＶＯＵＴの過剰電荷を接地端子ＧＮＤに放電させる。よって、定電圧出力回路１００は、一次電源電圧ＶＤＤの変動時のみ一時的にシステム全体の消費電流が増加するものの、外部負荷回路ＲＬの消費電流が減った場合を含め、当該定電圧出力回路１００を含めたシステム全体の定常的な消費電流を従来に比べ削減することが出来る。   In the constant voltage output circuit 100 according to the first embodiment, the output voltage Vreg in the normal operation mode is performed by the output transistor TP101 and the resistance elements R101 and R102 connected in series. For this reason, when the consumption current of the external load circuit RL decreases due to the standby mode or the like, the output Vamp from the differential amplifier 113 increases and the on-resistance of the output transistor TP101 increases. This reduces the current consumption of the entire system. Then, the potential Vsb of the node B of the voltage fluctuation detection unit 120 rises only when the slope of the voltage rise of the primary power supply voltage VDD exceeds a certain level. As a result, the NMOS transistor TN101 of the discharge unit 130 becomes conductive, and the excess charge at the output terminal VOUT is discharged to the ground terminal GND. Therefore, in the constant voltage output circuit 100, the current consumption of the entire system is temporarily increased only when the primary power supply voltage VDD changes, but the constant voltage output circuit 100 includes the case where the current consumption of the external load circuit RL decreases. As a result, it is possible to reduce the steady current consumption of the entire system including the conventional system.

発明の実施の形態２   Embodiment 2 of the Invention

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図３に本実施の形態２にかかる定電圧出力回路２００と、その定電圧出力回路２００に接続される容量素子ＣＳと、外部の負荷回路ＲＬを含めたシステム構成の一例を示す。図３に示すように、定電圧出力回路２００は、基準電源１１１と、スタートアップ回路１１２と、差動増幅器１１３と、電圧変動検出部１２０と、放電部２３０と、出力他トランジスタＴＰ１０１と、抵抗素子Ｒ１０１、Ｒ１０２、Ｒ１０４と、出力端子ＶＯＵＴとを有する。また、放電部２３０は、ＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２、ＴＮ１０４を有する。   Hereinafter, a specific second embodiment to which the present invention is applied will be described in detail with reference to the drawings. FIG. 3 shows an example of a system configuration including a constant voltage output circuit 200 according to the second embodiment, a capacitive element CS connected to the constant voltage output circuit 200, and an external load circuit RL. As shown in FIG. 3, the constant voltage output circuit 200 includes a reference power supply 111, a startup circuit 112, a differential amplifier 113, a voltage fluctuation detection unit 120, a discharge unit 230, an output other transistor TP101, and a resistance element. R101, R102, R104 and an output terminal VOUT are provided. The discharge unit 230 includes NMOS transistors TN101, TN102, and TN104.

なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態２では、実施の形態１との変更点のみの説明を行う。なお、その他の構成は実施の形態１の定電圧出力回路１００と同じであるため、説明は省略する。   In addition, the structure which attached | subjected the code | symbol same as FIG. 1 among the code | symbols shown by the figure has shown the structure which is the same as that of FIG. 1, or similar. In the second embodiment, only the differences from the first embodiment will be described. Since other configurations are the same as those of the constant voltage output circuit 100 of the first embodiment, description thereof is omitted.

抵抗素子Ｒ１０１、Ｒ１０２、Ｒ１０４は、出力端子ＶＯＵＴと接地端子ＧＮＤとの間に直列接続される。抵抗素子Ｒ１０１は、一端が出力端子ＶＯＵＴ、他端がノードＡに接続される。抵抗素子Ｒ１０２は、一端がノードＡ、他端がノードＤに接続される。抵抗素子Ｒ１０２は、一端がノードＤ、他端が接地端子ＧＮＤに接続される。ここで、ノードＡの電位をＶｉｎ１、ノードＤの電位をＶｉｎ２とする。   The resistance elements R101, R102, R104 are connected in series between the output terminal VOUT and the ground terminal GND. The resistor element R101 has one end connected to the output terminal VOUT and the other end connected to the node A. The resistor element R102 has one end connected to the node A and the other end connected to the node D. The resistance element R102 has one end connected to the node D and the other end connected to the ground terminal GND. Here, the potential of the node A is Vin1, and the potential of the node D is Vin2.

電圧変動検出部１２０の容量素子Ｃ１０１の一端が出力端子ＶＯＵＴ、他端がノードＢに接続される。よって、ノードＢの電位Ｖｓｂは、出力端子ＶＯＵＴの出力電圧Ｖｒｅｇの変動によりレベルが変化する。   One end of the capacitive element C101 of the voltage variation detection unit 120 is connected to the output terminal VOUT and the other end is connected to the node B. Accordingly, the level of the potential Vsb of the node B changes due to the fluctuation of the output voltage Vreg of the output terminal VOUT.

放電部２３０は、ＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２、ＴＮ１０３を有する。ＮＭＯＳトランジスタＴＮ１０３は、ドレインが出力端子ＶＯＵＴ、ソースがノードＥ、ゲートがノードＤに接続される。ＮＭＯＳトランジスタＴＮ１０１は、ドレインがノードＥ、ソースがノードＣ、ゲートがノードＢに接続される。ＮＭＯＳトランジスタＴＮ１０２は、ドレインがノードＣ、ソースが接地端子ＧＮＤに接続され、ゲートにスタンバイ信号が入力される。ここで、ＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２、ＴＮ１０３のスレッシュホールド電圧Ｖｔ１０１、Ｖｔ１０２、Ｖｔ１０３とし、本実施の形態２では同じ値であるものとする。   The discharge unit 230 includes NMOS transistors TN101, TN102, and TN103. The NMOS transistor TN103 has a drain connected to the output terminal VOUT, a source connected to the node E, and a gate connected to the node D. The NMOS transistor TN101 has a drain connected to the node E, a source connected to the node C, and a gate connected to the node B. The NMOS transistor TN102 has a drain connected to the node C, a source connected to the ground terminal GND, and a standby signal input to the gate. Here, the threshold voltages Vt101, Vt102, and Vt103 of the NMOS transistors TN101, TN102, and TN103 are assumed to be the same values in the second embodiment.

定電圧出力回路２００のその他の構成は、実施の形態１の定電圧出力回路１００と同様なため説明は省略する。   Since the other configuration of the constant voltage output circuit 200 is the same as that of the constant voltage output circuit 100 of the first embodiment, description thereof is omitted.

上述した定電圧出力回路２００の動作について図面を参照しながら詳細に説明する。図４に定電圧出力回路２００の動作を説明するタイミングチャートの一例を示す。なお、最初の電源立ち上げ時の各部の動作は実施の形態１の定電圧出力回路１００とほぼ同じなので説明を省略する。図４に示すように、時刻ｔ０において、負荷回路ＲＬがスタンバイモードになる。このため、出力電圧Ｖｒｅｇは、一瞬上昇した後、規定の電圧Ｖｒｅｇ−ｉｄｅａｌに戻って安定する。また、負荷回路ＲＬがスタンバイモードのため、スタンバイ信号はハイレベルとなり、ＮＭＯＳトランジスタＴＮ１０２がオン状態となる。   The operation of the constant voltage output circuit 200 described above will be described in detail with reference to the drawings. FIG. 4 shows an example of a timing chart for explaining the operation of the constant voltage output circuit 200. Note that the operation of each unit at the first power-on is almost the same as that of the constant voltage output circuit 100 of the first embodiment, and a description thereof will be omitted. As shown in FIG. 4, at time t0, the load circuit RL enters the standby mode. For this reason, the output voltage Vreg rises for a moment and then returns to the specified voltage Vreg-ideal and stabilizes. Further, since the load circuit RL is in the standby mode, the standby signal becomes high level, and the NMOS transistor TN102 is turned on.

時刻ｔ１で一次電源電圧ＶＤＤが低下をはじめる。出力電圧Ｖｒｅｇは、最初は一定であるものの、一次電源電圧ＶＤＤが規定の電圧Ｖｒｅｇ−ｉｄｅａｌに近づくに従い、出力トランジスタＴＰ１０１のオン抵抗により、一次電源電圧ＶＤＤの低下以上に低下する。このとき、電圧変動検出部１２０のノードＢの電圧Ｖｓｂは、接地電圧ＧＮＤ以下になり、放電部２３０内のＮＭＯＳトランジスタＴＮ１０１はオフ状態を継続する。このため、出力端子ＶＯＵＴと接地端子ＧＮＤは遮断されたままであり、定電圧出力回路２００は通常動作を続け、システムへの影響は無い。   At time t1, the primary power supply voltage VDD starts to decrease. Although the output voltage Vreg is initially constant, as the primary power supply voltage VDD approaches the specified voltage Vreg-ideal, the output voltage Vreg decreases more than the decrease of the primary power supply voltage VDD due to the ON resistance of the output transistor TP101. At this time, the voltage Vsb at the node B of the voltage variation detection unit 120 becomes equal to or lower than the ground voltage GND, and the NMOS transistor TN101 in the discharge unit 230 continues to be in the off state. For this reason, the output terminal VOUT and the ground terminal GND remain cut off, and the constant voltage output circuit 200 continues normal operation with no influence on the system.

時刻ｔ２で一次電源電圧ＶＤＤが一定となる。このとき、出力電圧Ｖｒｅｇも一定電圧で安定する。そのため、電圧変動検出部１２０の出力Ｖｓｂは、抵抗素子Ｒ１０３を経て容量素子Ｃ１０１に充電された過剰電荷を放電する。その後、接地電圧ＧＮＤレベルに復帰し、安定する。このとき、出力電圧Ｖｒｅｇを抵抗素子Ｒ１０１、Ｒ１０２と抵抗素子Ｒ１０４で抵抗分割した電圧、つまり、ノードＤの電圧Ｖｉｎ２はＮＭＯＳトランジスタＴＮ１０３のスレッシュホールド電圧Ｖｔ１０３を上回っている。   The primary power supply voltage VDD becomes constant at time t2. At this time, the output voltage Vreg is also stabilized at a constant voltage. For this reason, the output Vsb of the voltage fluctuation detection unit 120 discharges excess charge charged in the capacitive element C101 via the resistance element R103. Thereafter, it returns to the ground voltage GND level and becomes stable. At this time, the voltage obtained by resistance-dividing the output voltage Vreg by the resistance elements R101 and R102 and the resistance element R104, that is, the voltage Vin2 at the node D is higher than the threshold voltage Vt103 of the NMOS transistor TN103.

時刻ｔ３で実施の形態１と同様、所定の変化率以上で一次電源電圧ＶＤＤが上昇する。それに従って、出力電圧Ｖｒｅｇも上昇する。この出力電圧Ｖｒｅｇの上昇に伴い、電圧変動検出部１２０のノードＢの電圧Ｖｓｂが上昇する。そして、時刻ｔ４で、電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を越え、オン状態となる。このため、出力端子ＶＯＵＴと接地端子ＧＮＤとが導通し、放電部１３０が放電動作を行う。このことにより、出力電圧Ｖｒｅｇの電圧上昇を抑制する。   At time t3, as in the first embodiment, the primary power supply voltage VDD rises above a predetermined rate of change. Accordingly, the output voltage Vreg also increases. As the output voltage Vreg increases, the voltage Vsb at the node B of the voltage variation detector 120 increases. At time t4, the voltage Vsb exceeds the threshold voltage Vt101 of the NMOS transistor TN101 and is turned on. For this reason, the output terminal VOUT and the ground terminal GND become conductive, and the discharge unit 130 performs a discharge operation. This suppresses the voltage increase of the output voltage Vreg.

その後、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌに近づくと差動増幅器１１３の出力電圧Ｖａｍｐが上昇し、出力電圧Ｖｒｅｇを規定の電圧Ｖｒｅｇ−ｉｄｅａｌで安定させる。そのため、電圧変動検出部１２０のノードＢの電圧Ｖｓｂは容量素子１０１と抵抗素子Ｒ１０３の放電特性に従い低下を始める。そして、時刻ｔ５で、電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１以下になり、ＮＭＯＳトランジスタＴＮ１０１がオフ状態になる。よって、出力端子ＶＯＵＴと接地端子ＧＮＤが遮断され、放電部２３０は放電動作を停止する。その後、電圧Ｖｓｂは接地電圧ＧＮＤレベルで安定する。   Thereafter, when the output voltage Vreg approaches the specified voltage Vreg-ideal, the output voltage Vamp of the differential amplifier 113 increases, and the output voltage Vreg is stabilized at the specified voltage Vreg-ideal. Therefore, the voltage Vsb at the node B of the voltage variation detector 120 starts to decrease according to the discharge characteristics of the capacitive element 101 and the resistive element R103. At time t5, the voltage Vsb becomes equal to or lower than the threshold voltage Vt101 of the NMOS transistor TN101, and the NMOS transistor TN101 is turned off. Therefore, the output terminal VOUT and the ground terminal GND are cut off, and the discharge unit 230 stops the discharge operation. Thereafter, the voltage Vsb is stabilized at the ground voltage GND level.

時刻ｔ６で一次電源電圧ＶＤＤが低下を始める。このとき、時刻ｔ１と同様に各部の電圧も変化する。例えば、一次電源電圧ＶＤＤの低下に従ってノードＡの電位Ｖｉｎ１も低下する。電位Ｖｉｎ１が基準電源電圧Ｖｒｅｆ以下になり、差動増幅器１１３の出力電圧Ｖａｍｐも低下し、時刻ｔ７では、差動増幅器１１３の出力電圧Ｖａｍｐが接地電圧ＧＮＤレベルになる。このとき、出力トランジスタＴＰ１０１は、オン状態となる。よって、出力電圧Ｖｒｅｇは、一次電源電圧ＶＤＤの低下に従って低下する。   At time t6, the primary power supply voltage VDD starts to decrease. At this time, the voltage of each part also changes like time t1. For example, the potential Vin1 of the node A also decreases as the primary power supply voltage VDD decreases. The potential Vin1 becomes equal to or lower than the reference power supply voltage Vref, and the output voltage Vamp of the differential amplifier 113 also decreases. At time t7, the output voltage Vamp of the differential amplifier 113 becomes the ground voltage GND level. At this time, the output transistor TP101 is turned on. Therefore, the output voltage Vreg decreases as the primary power supply voltage VDD decreases.

時刻ｔ８で一次電源ＶＤＤの電圧が一定となる。しかし、一次電源電圧ＶＤＤの電圧低下が大きい場合、同様に出力電圧Ｖｒｅｇも大きく低下し、ノードＤの電位Ｖｉｎ２がＮＭＯＳトランジスタＴＮ１０３のスレッシュホールド電圧Ｖｔ１０３を下回ってしまう。この場合、ＮＭＯＳトランジスタＴＮ１０３はオフ状態となり、放電部２３０の放電動作は、出力電圧Ｖｒｅｇの電圧値に関わらず停止する。   At time t8, the voltage of the primary power supply VDD becomes constant. However, when the voltage drop of the primary power supply voltage VDD is large, the output voltage Vreg is also greatly lowered, and the potential Vin2 of the node D becomes lower than the threshold voltage Vt103 of the NMOS transistor TN103. In this case, the NMOS transistor TN103 is turned off, and the discharge operation of the discharge unit 230 stops regardless of the voltage value of the output voltage Vreg.

時刻ｔ９で、一次電源電圧ＶＤＤが再び所定の変化率以上で一次電源電圧ＶＤＤが上昇を始める。これに従い、出力電圧Ｖｒｅｇも上昇する。このとき、放電部２３０は放電動作をしていない。よって、出力電圧Ｖｒｅｇは、ほぼ一次電源電圧ＶＤＤの変化と同じ傾きで上昇する。   At time t9, the primary power supply voltage VDD starts to rise again when the primary power supply voltage VDD is equal to or higher than a predetermined change rate. Accordingly, the output voltage Vreg also increases. At this time, the discharge unit 230 is not discharging. Therefore, the output voltage Vreg rises with substantially the same slope as the change of the primary power supply voltage VDD.

時刻ｔ１０で、電圧変動検出部１２０のノードＢの電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を上回り、ＮＭＯＳトランジスタＴＮ１０１がオン状態となる。しかし、ノードＤの電位Ｖｉｎ２がＮＭＯＳトランジスタＴＮ１０３のスレッシュホールド電圧Ｖｔ１０３を下回っているため、ＮＭＯＳトランジスタＴＮ１０３はオフ状態であり、放電部２３０は放電動作をしない。よって、出力電圧Ｖｒｅｇは、ほぼ一次電源電圧ＶＤＤの変化と同じ傾きで上昇する。   At time t10, the voltage Vsb at the node B of the voltage fluctuation detection unit 120 exceeds the threshold voltage Vt101 of the NMOS transistor TN101, and the NMOS transistor TN101 is turned on. However, since the potential Vin2 of the node D is lower than the threshold voltage Vt103 of the NMOS transistor TN103, the NMOS transistor TN103 is in an off state, and the discharging unit 230 does not perform a discharging operation. Therefore, the output voltage Vreg rises with substantially the same slope as the change of the primary power supply voltage VDD.

更に出力電圧Ｖｒｅｇが上昇すると、時刻ｔ１１で、電圧Ｖｉｎ２がＮＭＯＳトランジスタＴＮ１０３のスレッシュホールド電圧Ｖｔ１０３を上回る。このため、ＮＭＯＳトランジスタＴＮ１０３がオン状態となり、放電部２３０は放電動作を開始する。出力端子ＶＯＵＴと接地端子ＧＮＤが導通し、出力端子ＶＯＵＴの電荷が接地電圧端子ＧＮＤに放電される。よって、出力電圧Ｖｒｅｇの電圧上昇が抑圧される。   When the output voltage Vreg further increases, the voltage Vin2 exceeds the threshold voltage Vt103 of the NMOS transistor TN103 at time t11. For this reason, the NMOS transistor TN103 is turned on, and the discharge unit 230 starts a discharge operation. The output terminal VOUT and the ground terminal GND become conductive, and the charge of the output terminal VOUT is discharged to the ground voltage terminal GND. Therefore, the voltage increase of the output voltage Vreg is suppressed.

そして、一次電源電圧ＶＤＤの電圧上昇が終了するが、差動増幅器１１３の応答時間まで出力電圧Ｖｒｅｇは上昇を継続し、放電部２３０の放電動作も継続する。よって、その出力電圧Ｖｒｅｇの電圧上昇は抑制されたものとなる。その後、電圧変動検出部１２０のノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３の放電特性に従い低下する。   The voltage increase of the primary power supply voltage VDD ends, but the output voltage Vreg continues to increase until the response time of the differential amplifier 113, and the discharge operation of the discharge unit 230 also continues. Therefore, the voltage increase of the output voltage Vreg is suppressed. Thereafter, the voltage Vsb at the node B of the voltage variation detection unit 120 decreases according to the discharge characteristics of the capacitive element C101 and the resistive element R103.

そして、時刻ｔ１２で、ノードＢの電圧Ｖｓｂは、ＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を下回り、ＮＭＯＳトランジスタＴＮ１０１がオフ状態となる。よって、放電部２３０の放電動作が停止する。   At time t12, the voltage Vsb at the node B falls below the threshold voltage Vt101 of the NMOS transistor TN101, and the NMOS transistor TN101 is turned off. Therefore, the discharge operation of the discharge unit 230 stops.

時刻ｔ１３以降は、スタンバイモードから通常動作モードとなり、従来の定電圧出力回路１と同様の動作となり、出力電圧Ｖｒｅｇは、規定の電圧Ｖｒｅｇ−ｉｄｅａｌと等しい電圧で安定する。   After time t13, the standby mode is changed to the normal operation mode, the operation is the same as that of the conventional constant voltage output circuit 1, and the output voltage Vreg is stabilized at a voltage equal to the specified voltage Vreg-ideal.

ここで、実施の形態１の定電圧出力回路１００は、一次電源電圧ＶＤＤの変化に応じて、放電部１３０の放電動作を制御していた。それに対して、本実施の形態２の定電圧出力回路２００は、出力電圧Ｖｒｅｇを電圧変動検出部１２０に入力し、出力電圧Ｖｒｅｇの変化に応じて、放電部２３０の放電動作を制御し、これにより、出力端子ＶＯＵＴの過剰電荷を放電するようにした。   Here, the constant voltage output circuit 100 according to the first embodiment controls the discharge operation of the discharge unit 130 in accordance with the change in the primary power supply voltage VDD. On the other hand, the constant voltage output circuit 200 according to the second embodiment inputs the output voltage Vreg to the voltage fluctuation detection unit 120 and controls the discharge operation of the discharge unit 230 according to the change in the output voltage Vreg. As a result, excess charge at the output terminal VOUT is discharged.

また、電源立ち上げ時等において、出力電圧Ｖｒｅｇが接地電圧ＧＮＤ付近から立ち上がる際、放電部２３０が放電動作する場合がある。このため、所定の出力電圧Ｖｒｅｇでは、放電部２３０が放電動作を行わないよう、出力電圧Ｖｒｅｇを抵抗分割したノードＤの電圧をゲートに入力するＮＭＯＳトランジスタＴＮ１０３を追加し、電源立ち上げ時の放電動作を抑制した。このように、出力電圧Ｖｒｅｇの変化を観測するため、実施の形態１で発生する、一次電源電圧ＶＤＤと出力電圧Ｖｒｅｇに電位差があるときの一次電源電圧ＶＤＤの変動による不要な放電動作を抑制することができる。   Further, when the output voltage Vreg rises from the vicinity of the ground voltage GND, for example, when the power is turned on, the discharge unit 230 may perform a discharge operation. Therefore, at a predetermined output voltage Vreg, an NMOS transistor TN103 that adds the voltage of the node D obtained by resistance division of the output voltage Vreg to the gate is added so that the discharge unit 230 does not perform a discharge operation, and discharge at power-on is started. Suppressed movement. In this way, in order to observe the change in the output voltage Vreg, the unnecessary discharge operation caused by the fluctuation of the primary power supply voltage VDD when the potential difference between the primary power supply voltage VDD and the output voltage Vreg occurs in the first embodiment is suppressed. be able to.

発明の実施の形態３   Embodiment 3 of the Invention

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図５に本実施の形態３にかかる定電圧出力回路３００と、その定電圧出力回路３００に接続される容量素子ＣＳと、外部の負荷回路ＲＬを含めたシステム構成の一例を示す。図５に示すように、定電圧出力回路３００は、基準電源１１１と、スタートアップ回路１１２と、差動増幅器１１３と、電圧変動検出部３２０と、放電部３３０と、出力他トランジスタＴＰ１０１と、抵抗素子Ｒ１０１、Ｒ１０２と、インバータ回路ＩＮＶ３０１と、出力端子ＶＯＵＴとを有する。   Hereinafter, a specific third embodiment to which the present invention is applied will be described in detail with reference to the drawings. FIG. 5 shows an example of a system configuration including a constant voltage output circuit 300 according to the third embodiment, a capacitive element CS connected to the constant voltage output circuit 300, and an external load circuit RL. As shown in FIG. 5, the constant voltage output circuit 300 includes a reference power supply 111, a startup circuit 112, a differential amplifier 113, a voltage fluctuation detection unit 320, a discharge unit 330, an output other transistor TP101, and a resistance element. R101 and R102, an inverter circuit INV301, and an output terminal VOUT.

なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態２では、実施の形態１との変更点のみの説明を行う。なお、その他の構成は実施の形態１の定電圧出力回路１００と同じであるため、説明は省略する。   In addition, the structure which attached | subjected the code | symbol same as FIG. 1 among the code | symbols shown by the figure has shown the structure which is the same as that of FIG. 1, or similar. In the second embodiment, only the differences from the first embodiment will be described. Since other configurations are the same as those of the constant voltage output circuit 100 of the first embodiment, description thereof is omitted.

インバータ回路ＩＮＶ３０１は、負荷回路ＲＬからのスタンバイ信号を入力し、そのスタンバイ信号の論理反転した信号を出力する。   The inverter circuit INV301 receives the standby signal from the load circuit RL and outputs a signal obtained by logically inverting the standby signal.

電圧変動検出部３２０は、容量素子Ｃ１０１と、抵抗素子Ｒ１０３、Ｒ１０５と、ＮＭＯＳトランジスタＴＮ１０４とを有する。容量素子Ｃ１０１は、一端が一次電源端子ＶＤＤ、他端がノードＢに接続される。抵抗素子Ｒ１０３は、一端がノードＢ、他端が接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＴＮ１０４は、ドレインがノードＢ、ソースが抵抗素子のＲ１０５の一端に接続され、ゲートにインバータ回路ＩＮＶ３０１の出力信号が入力される。抵抗素子Ｒ１０５は、一端がＮＭＯＳトランジスタＴＮ１０４のソース、他端が接地端子ＧＮＤに接続される。ノードＢの電圧をＶｓｂとする。   The voltage variation detection unit 320 includes a capacitive element C101, resistance elements R103 and R105, and an NMOS transistor TN104. The capacitor C101 has one end connected to the primary power supply terminal VDD and the other end connected to the node B. The resistance element R103 has one end connected to the node B and the other end connected to the ground terminal GND. In the NMOS transistor TN104, the drain is connected to the node B, the source is connected to one end of the resistor element R105, and the output signal of the inverter circuit INV301 is input to the gate. The resistor element R105 has one end connected to the source of the NMOS transistor TN104 and the other end connected to the ground terminal GND. Let the voltage at node B be Vsb.

放電部３３０は、ＮＭＯＳトランジスタＴＮ１０１を有する。ＮＭＯＳトランジスタＴＮ１０１は、ドレインが出力端子ＶＯＵＴ、ソースが接地端子ＧＮＤ、ゲートがノードＢに接続される。   The discharge unit 330 includes an NMOS transistor TN101. The NMOS transistor TN101 has a drain connected to the output terminal VOUT, a source connected to the ground terminal GND, and a gate connected to the node B.

定電圧出力回路３００のその他の構成は、実施の形態１の定電圧出力回路１００と同様なため説明は省略する。   Since the other configuration of the constant voltage output circuit 300 is the same as that of the constant voltage output circuit 100 of the first embodiment, the description thereof is omitted.

上述した定電圧出力回路３００の動作について図面を参照しながら詳細に説明する。図６に定電圧出力回路３００の動作を説明するタイミングチャートの一例を示す。なお、最初の電源立ち上げ時の各部の動作は実施の形態１の定電圧出力回路１００とほぼ同じなので、説明を省略する。ここでは、定電圧出力回路３００のスタンバイモード時（図６中の「Ｓｔａｎｄ−ｂｙ」の期間）の動作と通常動作モード時（図６中の「ＲＵＮ」の期間）について説明する。   The operation of the constant voltage output circuit 300 described above will be described in detail with reference to the drawings. FIG. 6 shows an example of a timing chart for explaining the operation of the constant voltage output circuit 300. Note that the operation of each unit at the first power-on is substantially the same as that of the constant voltage output circuit 100 of the first embodiment, and thus the description thereof is omitted. Here, the operation of the constant voltage output circuit 300 in the standby mode (in the “Stand-by” period in FIG. 6) and the normal operation mode (in the “RUN” period in FIG. 6) will be described.

ここで、図６に示すように、一次電源電圧ＶＤＤがスタンバイモード時の時刻ｔ０〜ｔ５に電圧の立ち上がり、立ち下がり変動を起こしている。また、通常動作モード時の時刻ｔ６〜ｔ９に、時刻ｔ０〜ｔ４と同様の電圧変動を一次電源電圧ＶＤＤが起こす。更に、通常動作モード時の時刻ｔ９〜ｔ１５に、時刻ｔ０〜ｔ４の変動よりも急峻に一次電源電圧ＶＤＤが立ち上がる電圧変動が起こっている。図６は、このような一次電源電圧ＶＤＤの変動に対する、各部の動作の電圧波形を示す。   Here, as shown in FIG. 6, the primary power supply voltage VDD undergoes voltage rise and fall fluctuations at times t0 to t5 in the standby mode. In addition, the primary power supply voltage VDD causes voltage fluctuations similar to those at times t0 to t4 at times t6 to t9 in the normal operation mode. Further, voltage fluctuations in which the primary power supply voltage VDD rises more steeply than the fluctuations at the times t0 to t4 at the times t9 to t15 in the normal operation mode. FIG. 6 shows voltage waveforms of the operation of each part with respect to such fluctuations in the primary power supply voltage VDD.

まず、図６に示すように、時刻ｔ０で、一次電源電圧ＶＤＤが低下を始める。電圧変動検出部３２０では、抵抗素子Ｒ１０３と容量素子Ｃ１０１の放電特性より、ノードＢの電位Ｖｓｂが低下する。このとき、負荷回路ＲＬがスタンバイモードなので、スタンバイ信号はハイレベルである。よって、インバータ回路ＩＮＶ３０１の出力がロウレベルになり、ＮＭＯＳトランジスタＴＮ１０４がオフ状態となる。   First, as shown in FIG. 6, the primary power supply voltage VDD starts to decrease at time t0. In the voltage fluctuation detection unit 320, the potential Vsb of the node B decreases due to the discharge characteristics of the resistance element R103 and the capacitance element C101. At this time, since the load circuit RL is in the standby mode, the standby signal is at a high level. Therefore, the output of the inverter circuit INV301 becomes low level, and the NMOS transistor TN104 is turned off.

また、ＮＭＯＳトランジスタＴＮ１０１は、ノードＢの電位Ｖｓｂがスレッシュホールド電圧Ｖｔ１０１を下回っているためオフ状態を続ける。よって、放電部３３０による出力端子ＶＯＵＴから接地端子ＧＮＤへの電荷の放電は無い。そのため、一次電源電圧ＶＤＤが規定の電圧Ｖｒｅｇ−ｉｄｅａｌより高い場合は、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌを出力し、一次電源電圧ＶＤＤが規定の電圧Ｖｒｅｇ−ｉｄｅａｌより低い場合は、出力電圧Ｖｒｅｇが一次電源電圧ＶＤＤに応じた出力を行う。   Further, the NMOS transistor TN101 continues to be turned off because the potential Vsb of the node B is lower than the threshold voltage Vt101. Therefore, there is no discharge of electric charge from the output terminal VOUT to the ground terminal GND by the discharge unit 330. Therefore, when the primary power supply voltage VDD is higher than the specified voltage Vreg-ideal, the output voltage Vreg outputs the specified voltage Vreg-ideal, and when the primary power supply voltage VDD is lower than the specified voltage Vreg-ideal, the output voltage Vreg outputs according to the primary power supply voltage VDD.

時刻ｔ１で、一次電源電圧ＶＤＤが安定すると、容量素子Ｃ１０１の電荷は抵抗素子Ｒ１０３を介して放電され、ノードＢの電圧Ｖｓｂは接地電圧ＧＮＤレベルに復帰し、安定する。   When the primary power supply voltage VDD becomes stable at time t1, the charge of the capacitive element C101 is discharged through the resistance element R103, and the voltage Vsb of the node B returns to the ground voltage GND level and becomes stable.

時刻ｔ２で、一次電源電圧ＶＤＤが実施の形態１と同様、所定の変化率以上で一次電源電圧ＶＤＤが上昇する。このとき、ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３の充電特性により上昇する。一方、出力電圧Ｖｒｅｇは、規定の電圧Ｖｒｅｇ−ｉｄｅａｌになるまで、ほぼ一次電源電圧ＶＤＤとともに上昇する。また、ノードＢの電圧Ｖｓｂは、一次電源電圧ＶＤＤの上昇に合わせて、容量素子Ｃ１０１と抵抗素子Ｒ１０３の充電特性により上昇を始める。   At time t2, the primary power supply voltage VDD rises when the primary power supply voltage VDD is equal to or higher than a predetermined rate of change, as in the first embodiment. At this time, the voltage Vsb at the node B rises due to the charging characteristics of the capacitive element C101 and the resistive element R103. On the other hand, the output voltage Vreg rises with the primary power supply voltage VDD until it reaches the specified voltage Vreg-ideal. In addition, the voltage Vsb at the node B starts to increase due to the charging characteristics of the capacitive element C101 and the resistance element R103 as the primary power supply voltage VDD increases.

時刻ｔ３で、ノードＢの電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を越える。このため、ＮＭＯＳトランジスタＴＮ１０１がオンし、放電部３３０が出力端子ＶＯＵＴの電荷を放電する。そのため、出力電圧Ｖｒｅｇの上昇が鈍化する。その後、Ｖｒｅｇ＞Ｖｒｅｇ−ｉｄｅａｌとなっている場合、放電部３３０により、速やかに出力端子ＶＯＵＴの電荷が放電されるため、出力電圧Ｖｒｅｇは規定の電圧Ｖｒｅｇ−ｉｄｅａｌ付近で安定する。   At time t3, the voltage Vsb at the node B exceeds the threshold voltage Vt101 of the NMOS transistor TN101. For this reason, the NMOS transistor TN101 is turned on, and the discharge unit 330 discharges the charge of the output terminal VOUT. As a result, the increase in the output voltage Vreg slows down. After that, when Vreg> Vreg-ideal, the electric charge of the output terminal VOUT is quickly discharged by the discharge unit 330, so that the output voltage Vreg is stabilized in the vicinity of the specified voltage Vreg-ideal.

一次電源電圧ＶＤＤ上昇が停止すると、ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３の放電特性により低下し始める。時刻ｔ４で、ノードＢ電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を下回り、ＮＭＯＳトランジスタＴＮ１０１がオフし、放電部３３０の放電動作が停止する。その後は、従来の定電圧出力回路１と同様、規定の電圧Ｖｒｅｇ−ｉｄｅａｌを出力する。   When the primary power supply voltage VDD stops rising, the voltage Vsb at the node B starts to decrease due to the discharge characteristics of the capacitive element C101 and the resistive element R103. At time t4, the node B voltage Vsb falls below the threshold voltage Vt101 of the NMOS transistor TN101, the NMOS transistor TN101 is turned off, and the discharge operation of the discharge unit 330 is stopped. After that, as in the conventional constant voltage output circuit 1, the specified voltage Vreg-ideal is output.

時刻ｔ５で、負荷回路ＲＬが通常動作モードに移り、スタンバイ信号がロウレベルになる。このため、ＮＭＯＳトランジスタＴＮ１０４がオン状態となり、ノードＢと接地端子ＧＮＤが抵抗素子Ｒ１０５を介して接続される。しかし、このときノードＢの電圧Ｖｓｂも接地電圧ＧＮＤレベルであるため、ノードＢの電圧Ｖｓｂに変化は生じない。   At time t5, the load circuit RL shifts to the normal operation mode, and the standby signal becomes low level. Therefore, the NMOS transistor TN104 is turned on, and the node B and the ground terminal GND are connected via the resistance element R105. However, since the voltage Vsb at the node B is also at the ground voltage GND level at this time, the voltage Vsb at the node B does not change.

時刻ｔ６で、再び一次電源電圧ＶＤＤが低下を始める。ここで、ＮＭＯＳトランジスタＴＮ１０４がオン状態のため、ノードＢの電圧Ｖｓｂは、抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗と容量素子Ｃ１０１の放電特性により低下する。このとき、抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗は、抵抗素子Ｒ１０３単体の抵抗値より小さくなる。このため、同じ一次電源電圧ＶＤＤの変化に対し、ノードＢの電圧Ｖｓｂの変化は、負荷抵抗ＲＬのスタンバイモードの時より緩やかになる。   At time t6, the primary power supply voltage VDD starts to decrease again. Here, since the NMOS transistor TN104 is in the ON state, the voltage Vsb at the node B is lowered due to the combined resistance of the resistance elements R103 and R105 and the discharge characteristics of the capacitance element C101. At this time, the combined resistance of the resistance elements R103 and R105 is smaller than the resistance value of the resistance element R103 alone. For this reason, with respect to the same change in the primary power supply voltage VDD, the change in the voltage Vsb at the node B becomes more gradual than in the standby mode of the load resistor RL.

時刻ｔ７で、一次電源電圧ＶＤＤが安定すると、電圧変動検出部３２０の容量素子Ｃ１０１の電荷は、抵抗素子Ｒ１０３、Ｒ１０５を介して放電され、ノードＢの電圧Ｖｓｂは接地電圧ＶＤＤレベルに復帰し、安定する。   When the primary power supply voltage VDD becomes stable at time t7, the electric charge of the capacitive element C101 of the voltage fluctuation detection unit 320 is discharged through the resistance elements R103 and R105, and the voltage Vsb of the node B returns to the ground voltage VDD level. Stabilize.

時刻ｔ８で、時刻ｔ２と同様、一次電源電圧ＶＤＤが上昇を始める。このとき、ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗の充電特性により上昇する。但し、抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗が抵抗素子Ｒ１０３単体の抵抗値より小さいため、ノードＢの電圧Ｖｓｂの電圧上昇は緩やかになる。よって、時刻ｔ９で一次電源電圧ＶＤＤの電圧上昇が終了した時点でも、放電部３３０のＮＭＯＳトランジスタＴＮ１０１がオンせず、放電部３３０が放電動作を行わない。しかし、この場合、負荷回路ＲＬが動作しているため、出力電圧Ｖｒｅｇの電圧上昇により、出力端子ＶＯＵＴに蓄積された過剰電荷は負荷回路ＲＬを通じて消費される。よって、出力電圧Ｖｒｅｇの電位は速やかに安定する。   At time t8, similarly to time t2, the primary power supply voltage VDD starts to rise. At this time, the voltage Vsb at the node B increases due to the charging characteristics of the combined resistance of the capacitive element C101 and the resistance elements R103 and R105. However, since the combined resistance of the resistance elements R103 and R105 is smaller than the resistance value of the resistance element R103 alone, the voltage rise of the voltage Vsb at the node B becomes moderate. Therefore, even when the voltage increase of the primary power supply voltage VDD ends at time t9, the NMOS transistor TN101 of the discharge unit 330 is not turned on, and the discharge unit 330 does not perform the discharge operation. However, in this case, since the load circuit RL is operating, excess charge accumulated in the output terminal VOUT is consumed through the load circuit RL due to a rise in the output voltage Vreg. Therefore, the potential of the output voltage Vreg is quickly stabilized.

時刻ｔ１０、ｔ１１の各部の動作は、それぞれ時刻ｔ６、ｔ７の動作と同様なので説明を省略する。   The operation of each unit at times t10 and t11 is the same as the operation at times t6 and t7, respectively, and thus description thereof is omitted.

時刻ｔ１２で一次電源電圧ＶＤＤが上昇を始める。このとき、ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗の充電特性により上昇する。但し、一次電源電圧ＶＤＤの傾きは時刻ｔ８のときより急峻に立ち上がる。このため、抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗でも容量素子Ｃ１０１の充電が間に合わなくなり、時刻ｔ１３でノードＢの電圧Ｖｓｂは、ＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を越え、ＮＭＯＳトランジスタＴＮ１０１がオンする。よって、放電部３３０の放電動作が開始され、出力端子ＶＯＵＴの電荷の放電が始まる。   At time t12, the primary power supply voltage VDD starts to rise. At this time, the voltage Vsb at the node B increases due to the charging characteristics of the combined resistance of the capacitive element C101 and the resistance elements R103 and R105. However, the slope of the primary power supply voltage VDD rises more steeply than at time t8. Therefore, even with the combined resistance of the resistance elements R103 and R105, the capacitor C101 cannot be charged in time, and at time t13, the voltage Vsb at the node B exceeds the threshold voltage Vt101 of the NMOS transistor TN101 and the NMOS transistor TN101 is turned on. Therefore, the discharge operation of the discharge unit 330 is started, and the discharge of the charge at the output terminal VOUT starts.

このことは、以下に示すような効果がある。上述したように、時刻ｔ１２〜ｔ１４で一次電源電圧ＶＤＤが急峻に変化する場合、差動増幅器１１３の応答特性により、差動増幅器１１３の出力電圧Ｖａｍｐの上昇が追いつかなくなる。そのため、出力端子ＶＯＵＴからはスタンバイモード時（時刻ｔ３〜ｔ４）より多くの過剰電荷が供給される。このため、負荷回路ＲＬでも電流消費が間に合わず、出力電圧Ｖｒｅｇの上昇が起こる。しかし、本実施の形態３の定電圧出力回路３００は、時刻ｔ１３に放電部３３０から放電を開始することにより、この出力電圧Ｖｒｅｇの上昇を軽減する。   This has the following effects. As described above, when the primary power supply voltage VDD changes steeply at times t12 to t14, the increase in the output voltage Vamp of the differential amplifier 113 cannot catch up due to the response characteristics of the differential amplifier 113. Therefore, more excess charge is supplied from the output terminal VOUT than in the standby mode (time t3 to t4). For this reason, current consumption is not in time even in the load circuit RL, and the output voltage Vreg increases. However, the constant voltage output circuit 300 according to the third embodiment reduces the increase in the output voltage Vreg by starting the discharge from the discharge unit 330 at time t13.

時刻ｔ１４で一次電源電圧ＶＤＤの電位上昇が止まる。ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗の放電特性により低下し始める。抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗は抵抗素子Ｒ１０３単体の抵抗値より低いため、ノードＢの電圧Ｖｓｂは、負荷回路ＲＬがスタンバイモードのときより早く低下する。よって、時刻ｔ１５でＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を下回る。このため、ＮＭＯＳトランジスタＴＮ１０１がオフし、放電部３３０の放電動作が停止する。その後は従来の定電圧出力回路１と同様、安定化出力端子は一定電圧を出力する。   At time t14, the primary power supply voltage VDD stops increasing. The voltage Vsb at the node B starts to decrease due to the discharge characteristics of the combined resistance of the capacitive element C101 and the resistance elements R103 and R105. Since the combined resistance of the resistance elements R103 and R105 is lower than the resistance value of the resistance element R103 alone, the voltage Vsb at the node B decreases earlier than when the load circuit RL is in the standby mode. Therefore, the voltage drops below the threshold voltage Vt101 of the NMOS transistor TN101 at time t15. For this reason, the NMOS transistor TN101 is turned off, and the discharge operation of the discharge unit 330 is stopped. Thereafter, like the conventional constant voltage output circuit 1, the stabilized output terminal outputs a constant voltage.

ここで、実施の形態１の定電圧出力回路１００は、外部負荷抵抗ＲＬの抵抗値が大きいとき、つまり、負荷回路ＲＬがスタンバイモードのときのみ放電部１３０を動作させていた。それに対して、本実施の形態３の定電圧出力回路３００は、外部負荷抵抗ＲＬの抵抗値が比較的小さい、つまり、負荷回路ＲＬが通常動作モードであるときも、必要に応じて放電部３３０の放電動作を行うようにした。   Here, the constant voltage output circuit 100 of the first embodiment operates the discharge unit 130 only when the resistance value of the external load resistor RL is large, that is, when the load circuit RL is in the standby mode. In contrast, the constant voltage output circuit 300 according to the third embodiment has a relatively small resistance value of the external load resistor RL, that is, when the load circuit RL is in the normal operation mode, the discharge unit 330 is necessary. The discharge operation was performed.

しかし、ここで、マイクロコントローラ等からなる負荷回路ＲＬが通常動作モード中では、負荷回路ＲＬの抵抗値が小さく、一次電源電圧ＶＤＤが上昇したとき、出力電圧Ｖｒｅｇの上昇が抑制される。よって、スタンバイモード時と同様の放電を放電部が行った場合、出力電圧Ｖｒｅｇが規定の電圧に安定するまでの時間が延びる場合がある。そのため、定電圧出力回路３００は、一次電源電圧ＶＤＤの変動に対し、放電部３３０のＮＭＯＳトランジスタＴＮ１０１の応答特性を変化させるため、電圧変動検出部３２０の抵抗素子Ｒ１０３に対して、直列接続された抵抗素子Ｒ１０５とＮＭＯＳトランジスタＴＮ１０４を並列に接続している。   However, here, when the load circuit RL composed of a microcontroller or the like is in the normal operation mode, when the resistance value of the load circuit RL is small and the primary power supply voltage VDD rises, the rise of the output voltage Vreg is suppressed. Therefore, when the discharge unit performs the same discharge as in the standby mode, the time until the output voltage Vreg stabilizes to a specified voltage may be extended. Therefore, the constant voltage output circuit 300 is connected in series to the resistance element R103 of the voltage fluctuation detection unit 320 in order to change the response characteristic of the NMOS transistor TN101 of the discharge unit 330 with respect to the fluctuation of the primary power supply voltage VDD. The resistance element R105 and the NMOS transistor TN104 are connected in parallel.

ことにより、定電圧出力回路３００は、通常動作モード時において、一次電源電圧ＶＤＤの変動が、スタンバイモード時より急峻に変化するときのみ放電部３３０の放電動作を行う。また、一次電源電圧ＶＤＤの電圧の安定後も、より早く放電用のＮＭＯＳトランジスタＴＮ１０１をオフすることで過剰な放電を抑制する。なお、通常動作モード中も放電部３３０を動作可能とするため、実施の形態１にあったスタンバイモード時のみ放電を行うスイッチであるＮＭＯＳトランジスタＴＮ１０２は削除することができる。   Thus, the constant voltage output circuit 300 performs the discharge operation of the discharge unit 330 only when the fluctuation of the primary power supply voltage VDD changes more rapidly than in the standby mode in the normal operation mode. Further, after the primary power supply voltage VDD is stabilized, excessive discharge is suppressed by turning off the discharging NMOS transistor TN101 earlier. In addition, since the discharge unit 330 can be operated even during the normal operation mode, the NMOS transistor TN102 that is a switch that discharges only in the standby mode according to the first embodiment can be deleted.

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。   Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.

１００、２００、３００ 出力定電圧回路
１１０ 基準電源
１２０ スタートアップ回路
１３０ 差動増幅器
１４０、３４０ 電圧変動検出部
１５０、２５０、３５０ 放電部
ＴＰ１０１ 出力トランジスタ
ＴＮ１０１〜ＴＮ１０４ ＮＭＯＳトランジスタ
Ｒ１０１〜Ｒ１０５ 抵抗素子
Ｃ１０１ 容量素子
ＣＳ 安定化容量素子
ＲＬ 外部負荷回路 100, 200, 300 Output constant voltage circuit 110 Reference power supply 120 Start-up circuit 130 Differential amplifier 140, 340 Voltage fluctuation detection unit 150, 250, 350 Discharge unit TP101 Output transistor TN101-TN104 NMOS transistor R101-R105 Resistance element C101 Capacitance element CS Stabilizing capacitance element RL External load circuit

Claims (13)

電源端子から供給される電源電圧を電源とし、所定の電圧を出力端子に出力する定電圧生成部と、
前記電源電圧に応じた電圧が所定の変化率以上で上昇した場合、前記出力端子に対し引き抜き電流を発生させる制御部と、
を有する定電圧出力回路。 A constant voltage generation unit that uses a power supply voltage supplied from a power supply terminal as a power supply and outputs a predetermined voltage to an output terminal;
A control unit that generates a drawing current for the output terminal when a voltage corresponding to the power supply voltage rises at a predetermined rate of change or more;
A constant voltage output circuit. 前記制御部は、前記電源電圧の変動における上昇幅が所定の値以上のとき、前記出力端子に対して引き抜き電流を発生させる
請求項１に記載の定電圧出力回路。 2. The constant voltage output circuit according to claim 1, wherein the control unit generates a drawing current to the output terminal when an increase width in the fluctuation of the power supply voltage is a predetermined value or more. 前記制御部は、
前記電源端子と接続され、前記電源電圧の上昇を検出する電源変動検出部と、
前記電源変動検出部の検出結果に応じて、前記出力端子に対して引き抜き電流を発生させる放電部と、
を有する
請求項１または請求項２に記載の定電圧出力回路。 The controller is
A power supply fluctuation detecting unit connected to the power supply terminal and detecting an increase in the power supply voltage;
According to the detection result of the power supply fluctuation detection unit, a discharge unit that generates a drawing current for the output terminal;
The constant voltage output circuit according to claim 1, comprising: 前記出力端子の電圧を電源電圧として動作する外部負荷回路が、前記出力端子に接続されており、
前記放電部は、前記外部負荷回路が省電力モード時に出力する省電力モード信号に応じて、前記出力端子に対して引き抜き電流の発生を許可する
請求項３に記載の定電圧出力回路。 An external load circuit that operates using the voltage of the output terminal as a power supply voltage is connected to the output terminal,
The constant voltage output circuit according to claim 3, wherein the discharge unit permits the output terminal to generate a drawing current in response to a power saving mode signal output by the external load circuit in a power saving mode. 前記電源変動検出部は、
容量素子と、
第１の抵抗素子と、
を有し、
前記容量素子は、一方の端子が前記電源端子、他方の端子が前記第１の抵抗素子の一方の端子に接続され、
前記第１の抵抗素子は、一方の端子が前記容量素子の他方の端子、他方の端子が接地端子に接続される
請求項３または請求項４に記載の定電圧出力回路。 The power fluctuation detection unit
A capacitive element;
A first resistance element;
Have
The capacitor element has one terminal connected to the power supply terminal and the other terminal connected to one terminal of the first resistance element,
5. The constant voltage output circuit according to claim 3, wherein one terminal of the first resistance element is connected to the other terminal of the capacitive element, and the other terminal is connected to a ground terminal. 前記放電部は、
前記出力端子と接地端子間に直列に接続される第１のトランジスタと、第２のトランジスタを有し、
前記第１のトランジスタは、制御端子が前記電源変動検出部の前記容量素子と前記第１の抵抗素子の中間ノードに接続され、
前記第２のトランジスタの制御端子には、前記省電力モード信号が入力される
請求項５に記載の定電圧出力回路。 The discharge part is
A first transistor connected in series between the output terminal and the ground terminal; and a second transistor;
The control terminal of the first transistor is connected to the intermediate node of the capacitive element of the power supply fluctuation detection unit and the first resistance element,
The constant voltage output circuit according to claim 5, wherein the power saving mode signal is input to a control terminal of the second transistor. 前記出力端子の電圧を電源電圧として動作する外部負荷回路が、前記出力端子に接続されており、
前記電源変動検出部は、前記外部負荷回路が省電力モード時に出力する省電力モード信号に応じて、前記検出結果を変化させる
請求項３に記載の定電圧出力回路。 An external load circuit that operates using the voltage of the output terminal as a power supply voltage is connected to the output terminal,
The constant voltage output circuit according to claim 3, wherein the power supply fluctuation detection unit changes the detection result according to a power saving mode signal output by the external load circuit in a power saving mode. 前記電源変動検出部は、容量素子と、第１の抵抗素子と、第２の抵抗素子と、第３のトランジスタとを有し、
前記容量素子は、一方の端子が前記電源端子、他方の端子が第１のノードに接続され、
前記第１の抵抗素子は、一方の端子が前記第１のノード、他方の端子が接地端子に接続され、
前記第３のトランジスタは、一方の端子が前記第１のノード、他方の端子が前記第２の抵抗素子の一方の端子に接続され、制御端子に前記省電力モード信号が入力される
請求項７に記載の定電圧出力回路。 The power fluctuation detection unit includes a capacitive element, a first resistive element, a second resistive element, and a third transistor,
The capacitor element has one terminal connected to the power supply terminal and the other terminal connected to the first node,
The first resistance element has one terminal connected to the first node and the other terminal connected to a ground terminal;
8. The third transistor has one terminal connected to the first node, the other terminal connected to one terminal of the second resistance element, and the power saving mode signal input to a control terminal. The constant voltage output circuit described in 1. 前記放電部は、前記出力端子と接地端子間に接続される第１のトランジスタを有し、
前記第１のトランジスタは、制御端子が前記第１のノードに接続され、
請求項８に記載の定電圧出力回路。 The discharge unit includes a first transistor connected between the output terminal and a ground terminal;
The first transistor has a control terminal connected to the first node,
The constant voltage output circuit according to claim 8. 前記制御回路は、
前記出力端子に接続され、前記出力端子の電圧の上昇を検出する電源変動検出部と、
前記電源変動検出部の検出結果に応じて、前記出力端子の電荷を放電させる放電部と、
を有する
請求項１または請求項２に記載の定電圧出力回路。 The control circuit includes:
A power supply fluctuation detector connected to the output terminal for detecting an increase in voltage of the output terminal;
According to the detection result of the power fluctuation detection unit, a discharge unit that discharges the charge of the output terminal;
The constant voltage output circuit according to claim 1, comprising: 前記出力端子の電圧を電源電圧として動作する外部負荷回路が、前記出力端子に接続されており、
前記放電部は、前記外部負荷回路が省電力モード時に出力する省電力モード信号に応じて、前記出力端子の電荷の放電動作が制御される
請求項１０に記載の定電圧出力回路。 An external load circuit that operates using the voltage of the output terminal as a power supply voltage is connected to the output terminal,
11. The constant voltage output circuit according to claim 10, wherein the discharging unit controls the discharging operation of the electric charge of the output terminal according to a power saving mode signal output from the external load circuit in a power saving mode. 前記電源変動検出部は、
容量素子と、
第１の抵抗素子と、
を有し、
前記容量素子は、一方の端子が前記電源端子、他方の端子が前記第１の抵抗素子の一方の端子に接続され、
前記第１の抵抗素子は、一方の端子が前記容量素子の他方の端子、他方の端子が接地端子に接続される
請求項１０または請求項１１に記載の定電圧出力回路。 The power fluctuation detection unit
A capacitive element;
A first resistance element;
Have
The capacitor element has one terminal connected to the power supply terminal and the other terminal connected to one terminal of the first resistance element,
12. The constant voltage output circuit according to claim 10, wherein one terminal of the first resistance element is connected to the other terminal of the capacitive element, and the other terminal is connected to a ground terminal. 前記放電部は、
前記出力端子と接地端子間に直列に接続される第１〜第３のトランジスタを有し、
前記第１のトランジスタは、制御端子が前記電源変動検出部の前記容量素子と前記第１の抵抗素子の中間ノードに接続され、
前記第２のトランジスタは、制御端子に前記省電力モード信号が入力され、
前記第３のトランジスタは、制御端子に入力される前記出力端子の電圧に応じた電圧で導通状態が制御される
請求項１２に記載の定電圧出力回路。 The discharge part is
Having first to third transistors connected in series between the output terminal and the ground terminal;
The control terminal of the first transistor is connected to the intermediate node of the capacitive element of the power supply fluctuation detection unit and the first resistance element,
The power saving mode signal is input to a control terminal of the second transistor,
The constant voltage output circuit according to claim 12, wherein the conduction state of the third transistor is controlled by a voltage corresponding to the voltage of the output terminal input to the control terminal.
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