JP5640441B2 - Semiconductor integrated circuit for DC power supply and regulator - Google Patents
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Description
本発明は、直流電源装置さらには直流電圧を変換する電圧レギュレータにおける出力電圧のオーバーシュートの低減技術に関し、例えばシリーズレギュレータおよびそれを構成する半導体集積回路（レギュレータ用ＩＣ）に利用して有効な技術に関する。 The present invention relates to a technique for reducing an overshoot of an output voltage in a DC power supply apparatus and further a voltage regulator that converts a DC voltage. For example, this technique is effective for use in a series regulator and a semiconductor integrated circuit (regulator IC) constituting the regulator. About.
直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力する電源装置としてシリーズレギュレータ（以下、レギュレータと略す）がある。かかるレギュレータを構成するレギュレータ用ＩＣの出力端子には、負荷の変動にかかわらず出力電圧を一定にするため、比較的容量値の大きなコンデンサが接続される。 There is a series regulator (hereinafter abbreviated as a regulator) as a power supply device that outputs a DC voltage of a desired potential by controlling a transistor provided between a DC voltage input terminal and an output terminal. A capacitor having a relatively large capacitance value is connected to the output terminal of the regulator IC that constitutes such a regulator in order to make the output voltage constant regardless of the fluctuation of the load.
そのため、レギュレータの起動時には、放電状態にあるこのコンデンサを一気に充電しようとして比較的大きな電流（いわゆるラッシュ電流）が流れ、出力電圧がオーバーシュートすることが知られており、コンデンサが同じであればラッシュ電流が大きいほど発生するオーバーシュートが大きくなる。なお、直流電源装置における起動時の出力電圧のオーバーシュートを低減するための発明としては、例えば特許文献１に記載されている発明がある。
Therefore, when starting up the regulator, it is known that a relatively large current (so-called rush current) flows in an attempt to charge the discharged capacitor at once, and the output voltage overshoots. The larger the current, the larger the overshoot that occurs. As an invention for reducing the overshoot of the output voltage at startup in the DC power supply device, there is an invention described in
シリーズレギュレータにおいては、負荷側において短絡等の事故が発生した場合にも所定値以上大きな出力電流が流れないように制限するため、電圧制御用トランジスタのゲート端子に接続されたリミッタ回路などの過電流保護回路を設けることが多い。しかし、リミッタ回路は定常状態で有効に働く機能であり、起動直後のような状態ではリミッタが有効に機能しない。 In series regulators, an overcurrent such as a limiter circuit connected to the gate terminal of the voltage control transistor is used to limit the output current from exceeding a specified value even when an accident such as a short circuit occurs on the load side. A protection circuit is often provided. However, the limiter circuit is a function that works effectively in a steady state, and the limiter does not function effectively in a state immediately after startup.
また、起動時に流れるラッシュ電流は、まず出力端子に接続されているコンデンサに流れ込むが、コンデンサがフル充電されるとフィードバック電圧を生成する分圧抵抗に流れるため、図３（Ａ）に示すように、出力電圧Ｖｏｕｔがオーバーシュートを起こす。その結果、レギュレータの出力を受ける回路が誤動作したり、電圧が安定するまでの時間が長くなるなどの不具合が発生する。 In addition, the rush current that flows at the time of startup first flows into the capacitor connected to the output terminal, but when the capacitor is fully charged, it flows through a voltage dividing resistor that generates a feedback voltage, so as shown in FIG. The output voltage Vout causes overshoot. As a result, problems such as malfunction of a circuit that receives the output of the regulator and a long time until the voltage stabilizes occur.
特許文献１に記載の発明は、出力側に出力電圧を検出する差動増幅器と、該差動増幅器の出力により制御されて出力電流を引き抜く電流制御トランジスタとからなる出力電圧制御回路を設けることで、オーバーシュートを低減するようにしたものである。この発明は、応答性に優れるという利点を有するものの、このような出力電圧制御回路を設けると、回路の占有面積ひいてはチップサイズが増大するため、消費電流が多くなり特に入力電源として電池を使用する電源装置には適さないという課題がある。
In the invention described in
また、出力のフィードバック電圧に応じて制御用トランジスタのゲート電圧を制御する誤差増幅回路を有するレギュレータにおいては、誤差増幅回路の応答特性を高くすることによってラッシュ電流を抑えることができる。しかし、応答特性の高い誤差増幅回路は回路が複雑であり、構成する素子数が多くなって回路の占有面積ひいてはチップサイズが増大し、消費電流も多くなるという課題がある。 In a regulator having an error amplification circuit that controls the gate voltage of the control transistor in accordance with the output feedback voltage, the rush current can be suppressed by increasing the response characteristic of the error amplification circuit. However, the error amplifying circuit with high response characteristics has a complicated circuit, and there is a problem that the number of constituent elements increases, the area occupied by the circuit, the chip size increases, and the current consumption increases.
この発明は上記のような課題に着目してなされたもので、その目的とするところは、シリーズレギュレータのような直流電源装置およびそれを構成する半導体集積回路において、新たに差動増幅器を設けたり誤差増幅回路の特性を変えたりすることなく、起動直後に出力端子に向かって大きなラッシュ電流が流れて生じる出力電圧のオーバーシュートを低減させることができるようにすることにある。 The present invention has been made paying attention to the problems as described above, and the object of the present invention is to provide a differential amplifier in a DC power supply device such as a series regulator and a semiconductor integrated circuit constituting the same. An object of the present invention is to reduce the overshoot of the output voltage caused by a large rush current flowing toward the output terminal immediately after startup without changing the characteristics of the error amplifier circuit.
上記目的を達成するため、本発明は、直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用素子と、出力のフィードバック電圧に応じて前記電圧制御用素子を制御する制御回路とを備えたレギュレータ用半導体集積回路において、前記電圧制御用素子の制御端子と前記出力端子の間に接続された容量素子を設け、前記容量素子は前記出力端子に接続される出力安定化のためのコンデンサの容量値の大きさに応じた容量値に設定するようにしたものである。 To achieve the above object, the present invention controls a voltage control element connected between a voltage input terminal to which a DC voltage is input and an output terminal, and the voltage control element in accordance with an output feedback voltage. A regulator semiconductor integrated circuit comprising a control circuit for providing a capacitor element connected between a control terminal of the voltage control element and the output terminal, wherein the capacitor element is connected to the output terminal. The capacitance value is set according to the size of the capacitance value of the capacitor.
上記のような構成を有するレギュレータ用半導体集積回路によれば、電源起動時に出力端子に向かってラッシュ電流が流れることによる出力電圧の上昇に伴って電圧制御用素子の制御端子の電圧が持ち上げられることで電圧制御素子のゲート・ソース間電圧が小さくなり、ラッシュ電流のピークが抑制されて出力電圧に生じるオーバーシュートが低減されるようになる。また、電圧制御用素子の制御端子と出力端子の間に接続された容量素子が、出力安定化のためのコンデンサの容量値の大きさに応じた容量値を有するように設定されることで、効率的にオーバーシュートを低減させることができる。 According to the regulator semiconductor integrated circuit having the above-described configuration, the voltage at the control terminal of the voltage control element is raised as the output voltage rises due to the rush current flowing toward the output terminal when the power supply is started. Thus, the voltage between the gate and the source of the voltage control element is reduced, the peak of the rush current is suppressed, and the overshoot generated in the output voltage is reduced. In addition, the capacitance element connected between the control terminal and the output terminal of the voltage control element is set to have a capacitance value according to the size of the capacitance value of the capacitor for output stabilization, Overshoot can be reduced efficiently.
ここで、望ましくは、前記電圧制御用素子はＰチャネル型の電界効果トランジスタであり、該トランジスタのゲート端子とドレイン端子との間に前記容量素子が接続されている構成とする。これにより、比較的簡単な回路でラッシュ電流を抑制して出力電圧のオーバーシュートを低減することができる。 Preferably, the voltage control element is a P-channel field effect transistor, and the capacitive element is connected between a gate terminal and a drain terminal of the transistor. As a result, the rush current can be suppressed and the output voltage overshoot can be reduced with a relatively simple circuit.
さらに、望ましくは、前記コンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、前記容量素子の容量値Ｃ１は、Ｃ１／Ｃ０が１／300000〜１／150000の範囲内になるように設定する。これにより、出力のオーバーシュートを出力電圧の１０％以下に抑えることができるようになる。 More preferably, when the capacitance value C0 of the capacitor is 0.1 μF to 10 μF, the capacitance value C1 of the capacitance element is set so that C1 / C0 is within a range of 1/300000 to 1 / 150,000. To do. As a result, the output overshoot can be suppressed to 10% or less of the output voltage.
あるいは、前記コンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、前記容量素子の容量値Ｃ１は、Ｃ１／Ｃ０の最小値が１／300000で、Ｃ１／Ｃ０の最大値が、
ｌｏｇ（Ｃ１）＝−１．５（Ｃ１／Ｃ０）×１０5＋２
で表わされる範囲内になるように設定してもよい。これにより、出力のオーバーシュートを出力電圧の１０％以下に抑えることができるようになる。
Alternatively, when the capacitance value C0 of the capacitor is 0.1 μF to 10 μF, the capacitance value C1 of the capacitance element is 1/300000 of the minimum value of C1 / C0 and the maximum value of C1 / C0 is
log (C1) = − 1.5 (C1 / C0) × 10 5 +2
You may set so that it may become in the range represented by. As a result, the output overshoot can be suppressed to 10% or less of the output voltage.
また、上記のような構成を有するレギュレータ用半導体集積回路と、該レギュレータ用半導体集積回路の出力端子の外部に接続された出力安定化のためのコンデンサとを備えた直流電源装置を構成する。これにより、出力のオーバーシュートの小さな直流電源装置（レギュレータ）を実現することができる。 Further, a DC power supply device including the regulator semiconductor integrated circuit having the above-described configuration and an output stabilization capacitor connected to the outside of the output terminal of the regulator semiconductor integrated circuit is configured. Thereby, a DC power supply device (regulator) with a small output overshoot can be realized.
以上説明したように、本発明に従うと、シリーズレギュレータのような直流電源装置およびそれを構成する半導体集積回路において、新たに差動増幅器を設けたり誤差増幅回路の特性を変えたりすることなく、起動直後に出力端子に向かって大きなラッシュ電流が流れて生じる出力電圧のオーバーシュートを低減させることができるという効果がある。 As described above, according to the present invention, a DC power supply device such as a series regulator and a semiconductor integrated circuit that constitutes the DC power supply device can be started up without newly providing a differential amplifier or changing the characteristics of the error amplifier circuit. There is an effect that it is possible to reduce the overshoot of the output voltage which is generated immediately after a large rush current flows toward the output terminal.
以下、本発明の好適な実施の形態を図面に基づいて説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the drawings.
図１は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（レギュレータＩＣ）１０として形成され、該レギュレータＩＣ１０の出力端子ＯＵＴにコンデンサＣ０が接続されて安定な直流電圧を供給する直流電源装置として機能する。
FIG. 1 shows an embodiment of a series regulator as a DC power supply device to which the present invention is applied. In FIG. 1, a portion surrounded by an alternate long and short dash line is formed as a semiconductor integrated circuit (regulator IC) 10 on a semiconductor chip such as single crystal silicon, and a capacitor C0 is connected to the output terminal OUT of the
本実施形態のレギュレータＩＣ１０おいては、図１に示すように、直流電圧Ｖｉｎが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）からなる電圧制御用のトランジスタＱ１が接続され、出力端子ＯＵＴと接地電位が印加されるグランド端子ＧＮＤとの間には、出力電圧を分圧するブリーダ抵抗Ｒ１，Ｒ２が直列に接続されている。
In the
このブリーダ抵抗Ｒ１，Ｒ２により分圧された電圧ＶFBが、上記電圧制御用のトランジスタＱ１のゲート端子を制御する誤差増幅回路としての誤差アンプ１１の非反転入力端子にフィードバックされている。そして、誤差アンプ１１は出力のフィードバック電圧ＶFBと所定の参照電圧Ｖｒｅｆとの電位差に応じて電圧制御用のトランジスタＱ１を制御して、出力電圧Ｖｏｕｔが所望の電位になるように制御する。
The voltage VFB divided by the bleeder resistors R1 and R2 is fed back to the non-inverting input terminal of the
また、本実施形態のレギュレータＩＣ１０には、参照電圧Ｖｒｅｆを発生するための直列の抵抗Ｒ３および基準電圧用のツェナーダイオードＤｚと、上記誤差アンプ１１にバイアス電流を流すバイアス回路１２、上記電圧制御用トランジスタＱ１のゲート端子に接続され出力電流を制限するためのリミッタ回路１３が設けられている。リミッタ回路１３は、負荷の短絡などで出力電圧が低下し誤差アンプ１１がトランジスタＱ１により多くの電流を流すようにゲート電圧を下げようとしたときに、一定以上ゲート電圧が下がらないようにクランプをかけることで出力電流を制限する。
The
さらに、本実施形態のレギュレータＩＣ１０おいては、上記電圧制御用のトランジスタＱ１の制御端子としてのゲート端子と、出力端子ＯＵＴに接続されているＱ１のドレイン端子との間に容量素子Ｃ１が接続されている。これにより、レギュレータの起動時に、出力電圧Ｖｏｕｔが上昇すると、容量素子Ｃ１によってＱ１のゲート電圧Ｖ１が、図３（Ｂ）に示すように、Ｃ１がない場合（一点鎖線）に比べて高い方へ持ち上げられる。そのため、Ｑ１のゲート・ソース間電圧が小さくなり、入力端子ＩＮから出力端子ＯＵＴへ向かって流れるラッシュ電流Ｉ１のピーク値が低くされる。その結果、出力電圧Ｖｏｕｔがオーバーシュートを起こすのを抑制することができるようになる。
（変形例）
図２は、前記実施形態のレギュレータＩＣの変形例を示す。この変形例は、図２に示すように、レギュレータＩＣ１０に、外部からチップをオン、オフ制御するための制御信号が入力されるチップイネーブル端子ＣＥと、該端子へ入力される制御信号に応じて前記誤差アンプ１１の反転入力端子に印加する参照電圧Ｖｒｅｆの立ち上がりを遅らせてラッシュ電流を防止するラッシュ電流防止回路１４とを設け、上記バイアス回路１２は、チップイネーブル端子ＣＥに入力される信号によってオン、オフされるように構成したものである。
Further, in the
(Modification)
FIG. 2 shows a modification of the regulator IC of the embodiment. As shown in FIG. 2, this modification is based on a chip enable terminal CE to which a control signal for externally turning on and off the chip is input to the
上記ラッシュ電流防止回路１４は、電圧入力端子ＩＮとグランド端子ＧＮＤとの間に直列に接続されたＮチャネルＭＯＳトランジスタＱ２および抵抗Ｒ３と、Ｑ２とＲ３の接続ノードＮ１にゲート端子が接続されドレイン端子がツェナーダイオードＤｚのカソード端子に接続されたＮチャネルＭＯＳトランジスタＱ４とを備えており、該ＭＯＳトランジスタＱ４のソース電圧が上記誤差アンプ１１の反転入力端子に参照電圧Ｖｒｅｆとして印加されている。また、Ｑ２はそのゲート端子がチップイネーブル端子ＣＥに接続され、Ｑ２のオン抵抗と抵抗Ｒ３の抵抗比で電源電圧ＶＤＤを分圧した電位がノードＮ１に現われる。
The rush
ラッシュ電流防止回路１４のＭＯＳトランジスタＱ２は、チップイネーブル端子ＣＥにロウレベルの信号が入力されている待機状態ではオフ状態となり、ノードＮ１は接地電位に近い電位となってＱ４はオフされる。チップイネーブル端子ＣＥに入力される制御信号がロウレベルからハイレベル（ＶＤＤ）に変化すると、ＣＥ端子の電位が立ち上がり、少し遅れてバイアス回路１２から電流が流されることでツェナーダイオードＤｚの逆方向電圧（ツェナー電圧）が立ち上がるとともに、Ｑ２がオン状態に変化してノードＮ１の電位が上昇する。このときのノードＮ１の電位は、Ｑ２のオン抵抗と抵抗Ｒ３の抵抗比で電源電圧ＶＤＤを分圧した値でありＶＤＤよりも低いため、Ｑ２はオン状態を維持する。
The MOS transistor Q2 of the rush
また、ノードＮ１にはＭＯＳトランジスタＱ４のゲート容量を含む寄生容量が接続されているため、ノードＮ１の電位は徐々に上昇する。そして、Ｑ４のしきい値電圧を越えるとＱ４がオンし、そのオン抵抗がノードＮ１の電位の上昇に応じて徐々に減少することによって、ノードＮ２に生じているツェナー電圧がＱ４を介して誤差アンプ１１の反転入力端子へ参照電圧Ｖｒｅｆとして伝達され、アンプの入力電位がゆっくりと上昇するようになる。
Further, since the node N1 is connected with a parasitic capacitance including the gate capacitance of the MOS transistor Q4, the potential of the node N1 gradually rises. When the threshold voltage of Q4 is exceeded, Q4 is turned on, and its on-resistance gradually decreases as the potential of the node N1 increases, so that the Zener voltage generated at the node N2 becomes an error via Q4. The reference voltage Vref is transmitted to the inverting input terminal of the
このように、起動時にチップイネーブル端子ＣＥの入力制御信号が急速にハイレベルへ変化したとしても、誤差アンプ１１の反転入力端子の入力電位がゆっくりと上昇することで、電圧制御用トランジスタＱ１のゲート電圧がゆっくりと下げられてオン抵抗が徐々に小さくされる。その結果、起動時に出力端子へ向かって流れるラッシュ電流を抑制される。
As described above, even when the input control signal of the chip enable terminal CE rapidly changes to high level at the time of startup, the input potential of the inverting input terminal of the
この変形例においても、図２のように、電圧制御用のトランジスタＱ１のゲート端子とドレイン端子との間に接続される容量素子Ｃ１を設けることにより、ラッシュ電流を低減し出力電圧のオーバーシュートを小さくすることができる。 Also in this modified example, as shown in FIG. 2, by providing the capacitive element C1 connected between the gate terminal and the drain terminal of the transistor Q1 for voltage control, the rush current is reduced and the overshoot of the output voltage is reduced. Can be small.
また、図２のレギュレータＩＣ１０において、チップイネーブル端子ＣＥに時定数回路を設けることによって、Ｑ１のゲート−ドレイン間の容量素子Ｃ１と時定数回路の両方の作用でオーバーシュートをより効果的に低減させるように構成しても良い。さらに、チップイネーブル端子ＣＥの代わりに入力直流電圧Ｖｉｎの立ち上がりを検出する電源立上り検出回路を設け、入力直流電圧Ｖｉｎの立ち上がりを検出した場合にバイアス回路１２を活性化させるように構成することが可能であり、その場合においても電圧制御用のトランジスタＱ１のゲート端子とドレイン端子との間に接続される容量素子Ｃ１を設けるようにしても良い。
Further, in the
次に、前記実施形態（図１）のレギュレータにおける容量素子Ｃ１の最適なサイズについて説明する。 Next, the optimum size of the capacitive element C1 in the regulator of the embodiment (FIG. 1) will be described.
本発明者らは、電圧制御用のトランジスタＱ１のゲート端子とドレイン端子との間に接続される容量素子Ｃ１のサイズを決定するにあたり、Ｃ１のサイズとレギュレータＩＣ１０の出力端子ＯＵＴに接続されるコンデンサＣ０の容量値がオーバーシュートに関係するのではないかと考え、コンデンサＣ０および容量素子Ｃ１の容量値をそれぞれ変えて出力のオーバーシュート量を測定するシミュレーションを行なった。図４〜図７はその結果を示す。 In determining the size of the capacitive element C1 connected between the gate terminal and the drain terminal of the voltage control transistor Q1, the inventors of the present invention determine the size of C1 and the capacitor connected to the output terminal OUT of the regulator IC10. Considering that the capacitance value of C0 is related to the overshoot, a simulation was performed to measure the output overshoot amount by changing the capacitance values of the capacitor C0 and the capacitance element C1, respectively. 4 to 7 show the results.
このうち、図４（Ａ）はコンデンサＣ０の容量値を０．１μＦに固定して、容量素子Ｃ１の容量値を０〜２０ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、図４（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。 4A shows the amount of overshoot when the capacitance value of the capacitor C0 is fixed to 0.1 μF and the capacitance value of the capacitor C1 is changed in several steps within the range of 0 to 20 pF. FIG. 4B is a waveform diagram showing how the output voltage Vout changes when C1 is 1 pF, 5 pF, and 20 pF, respectively.
また、図５（Ａ）はコンデンサＣ０の容量値を１μＦに固定して、容量素子Ｃ１の容量値を０〜２０ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、図５（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。 FIG. 5A is a graph and graph showing the amount of overshoot when the capacitance value of the capacitor C0 is fixed to 1 μF and the capacitance value of the capacitor C1 is changed in several steps in the range of 0 to 20 pF. 5 (B) is a waveform diagram showing how the output voltage Vout changes when C1 is 1 pF, 5 pF, and 20 pF, respectively.
さらに、図６（Ａ）はコンデンサＣ０の容量値を４．７μＦに固定して、容量素子Ｃ１の容量値を０〜１００ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、図６（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。 Further, FIG. 6A is a graph showing the amount of overshoot when the capacitance value of the capacitor C0 is fixed to 4.7 μF and the capacitance value of the capacitor C1 is changed in several steps within the range of 0 to 100 pF. FIG. 6B is a waveform diagram showing how the output voltage Vout changes when C1 is 1 pF, 5 pF, and 20 pF, respectively.
また、図７はコンデンサＣ０の容量値を１０μＦに固定して、容量素子Ｃ１の容量値を０〜１００ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフである。なお、Ｃ０を１０μＦに固定してＣ１を変化させたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図は、図６（Ｂ）に示されているものに類似しているので図示を省略する。ここで、前記実施形態のレギュレータの応用システムを想定した場合、上記オーバーシュートは出力電圧の１０％（例えば出力電圧が３Ｖの時は０．３Ｖ）以下にするのが望ましい。 FIG. 7 is a graph showing the amount of overshoot when the capacitance value of the capacitor C0 is fixed to 10 μF and the capacitance value of the capacitive element C1 is changed in several steps in the range of 0 to 100 pF. A waveform diagram showing how the output voltage Vout changes when C1 is changed while C0 is fixed at 10 μF is similar to that shown in FIG. . Here, when the application system of the regulator of the embodiment is assumed, it is desirable that the overshoot is 10% or less of the output voltage (for example, 0.3 V when the output voltage is 3 V) or less.
かかる観点より、図４〜図６のシミュレーション結果を検証すると、図４より、出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が０．１μＦの時は、オーバーシュートを１０％（０．３Ｖ）以下にするには容量素子Ｃ１の容量値を０．３〜２ｐＦ、すなわちＣ１／Ｃ０を1／300000〜1／50000（０．３３×１０-5〜２×１０-5）に設定する必要があることが分かる。また、図５より、出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が１μＦの時は、オーバーシュートを１０％（０．３Ｖ）以下にするには容量素子Ｃ１の容量値を２〜１５ｐＦ、すなわちＣ１／Ｃ０を1／500000〜1／60000（０．２×１０-5〜１．６７×１０-5）に設定する必要があることが分かる。 From this viewpoint, the simulation results of FIGS. 4 to 6 are verified. From FIG. 4, when the capacitance value of the capacitor C0 connected to the output terminal OUT is 0.1 μF, the overshoot is 10% (0.3 V). In order to make it below, it is necessary to set the capacitance value of the capacitive element C1 to 0.3 to 2 pF, that is, C1 / C0 to 1/300000 to 1/50000 (0.33 × 10 −5 to 2 × 10 −5 ). I understand that there is. Further, from FIG. 5, when the capacitance value of the capacitor C0 connected to the output terminal OUT is 1 μF, the capacitance value of the capacitive element C1 is set to 2 to 15 pF to reduce the overshoot to 10% (0.3 V) or less. That is, it is understood that C1 / C0 needs to be set to 1 / 500,000 to 1/60000 (0.2 × 10 −5 to 1.67 × 10 −5 ).
さらに、図６より、出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が４．７μＦの時は、オーバーシュートを１０％（０．３Ｖ）以下にするには容量素子Ｃ１の容量値を１５〜５０ｐＦ、すなわちＣ１／Ｃ０を1／300000〜1／100000（０．３３×１０-5〜１×１０-5）に設定する必要があることが分かる。また、図７より、出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が１０μＦの時は、オーバーシュートを１０％（０．３Ｖ）以下にするには容量素子Ｃ１の容量値を２５〜６０ｐＦ、すなわちＣ１／Ｃ０を1／500000〜1／150000（０．２×１０-5〜０．６７×１０-5）に設定する必要があることが分かる。 Further, from FIG. 6, when the capacitance value of the capacitor C0 connected to the output terminal OUT is 4.7 μF, the capacitance value of the capacitive element C1 is set to 15 to reduce the overshoot to 10% (0.3 V) or less. It can be seen that 50 pF, that is, C1 / C0 needs to be set to 1/300000 to 1/100000 (0.33 × 10 −5 to 1 × 10 −5 ). Further, from FIG. 7, when the capacitance value of the capacitor C0 connected to the output terminal OUT is 10 μF, the capacitance value of the capacitive element C1 is 25 to 60 pF in order to reduce the overshoot to 10% (0.3 V) or less. That is, it is understood that C1 / C0 needs to be set to 1 / 500,000 to 1 / 150,000 (0.2 × 10 −5 to 0.67 × 10 −5 ).
出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が変わっても、容量素子Ｃ１を上記のような範囲のサイズに設計することによって、すなわち、コンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、前記容量素子の容量値Ｃ１を、Ｃ１／Ｃ０が１／300000〜１／150000（０．３３×１０-5〜０．６７×１０-5）の範囲内になるように設定することによって、起動時における出力のオーバーシュートを出力電圧の１０％以下に抑えることができる。 Even when the capacitance value of the capacitor C0 connected to the output terminal OUT changes, the capacitance element C1 is designed to have a size within the above range, that is, when the capacitance value C0 of the capacitor is 0.1 μF to 10 μF. Further, by setting the capacitance value C1 of the capacitive element so that C1 / C0 is in the range of 1/300000 to 1 / 150,000 (0.33 × 10 −5 to 0.67 × 10 −5 ). The overshoot of the output at the start-up can be suppressed to 10% or less of the output voltage.
図８は、上記シミュレーション結果を、縦軸にコンデンサの容量値Ｃ０の値を対数目盛で表し、横軸にＣ１／Ｃ０の値をとって示したものである。図８において、Ｃ０の容量値がそれぞれ０．１μＦ，１０μＦのときのＣ１／Ｃ０の最大値を結んだ一点鎖線Ａは、ｌｏｇ（Ｃ１）＝−１．５（Ｃ１／Ｃ０）×１０5＋２で表わされる。 FIG. 8 shows the simulation results, with the vertical axis representing the capacitance value C0 of the capacitor on a logarithmic scale and the horizontal axis representing the value C1 / C0. In FIG. 8, an alternate long and short dash line A connecting the maximum values of C1 / C0 when the capacitance value of C0 is 0.1 μF and 10 μF is log (C1) = − 1.5 (C1 / C0) × 10 5 +2 It is represented by
これより、前記コンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、容量素子の容量値Ｃ１は、Ｃ１／Ｃ０の最小値が１／300000で、Ｃ１／Ｃ０の最大値が、
ｌｏｇ（Ｃ１）＝−１．５（Ｃ１／Ｃ０）×１０5＋２
で表わされる範囲内になるように設定することによっても、起動時における出力のオーバーシュートを出力電圧の１０％以下に抑えることができることが予想される。
Accordingly, when the capacitance value C0 of the capacitor is 0.1 μF to 10 μF, the capacitance value C1 of the capacitive element is 1/300000 of the minimum value of C1 / C0 and the maximum value of C1 / C0 is
log (C1) = − 1.5 (C1 / C0) × 10 5 +2
It is expected that the output overshoot at the time of start-up can be suppressed to 10% or less of the output voltage even by setting it so that it falls within the range represented by.
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではない。例えば、図１の回路においては、誤差アンプ１１の非反転入力端子に印加される参照電圧Ｖｒｅｆを抵抗Ｒ３および基準電圧用のツェナーダイオードＤｚにより生成しているが、これに限定されるものでなく、任意の定電圧回路を用いて生成することができる。
Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments. For example, in the circuit of FIG. 1, the reference voltage Vref applied to the non-inverting input terminal of the
さらに、前記実施形態においては、電圧制御用トランジスタＱ１としてＭＯＳＦＥＴを使用したものを示したが、ＭＯＳＦＥＴの代わりにバイポーラ・トランジスタを使用するようにしてもよい。また、前記実施形態においては、電圧制御用トランジスタＱ１としてオンチップの素子を使用した場合を示したが、このトランジスタには比較的大きな電流が流されるので、外付けの素子として接続するように構成しても良い。 Furthermore, in the above-described embodiment, a MOSFET is used as the voltage control transistor Q1, but a bipolar transistor may be used instead of the MOSFET. In the above embodiment, an on-chip element is used as the voltage control transistor Q1. However, since a relatively large current flows through this transistor, the transistor is configured to be connected as an external element. You may do it.
また、前記実施例においては、出力電圧を分圧するブリーダ抵抗Ｒ１，Ｒ２をチップ内部に設けているが、外付け抵抗からなる分圧回路を設けて、チップ外部で分圧された電圧を外部端子から誤差アンプ１１へ入力させるように構成することも可能である。
In the above embodiment, the bleeder resistors R1 and R2 for dividing the output voltage are provided inside the chip. However, a voltage dividing circuit composed of an external resistor is provided so that the voltage divided outside the chip is supplied to the external terminal. Can be configured to be input to the
前記本実施形態のシリーズレギュレータを適用した直流電源装置は、出力端子ＯＵＴに、例えば特開平２−１１７２に記載されている、ＩＣ内部のトランジスタのドレイン・ソース間耐圧にばらつきがあって、外部端子に過電圧が印加された場合に局所的にトランジスタが破壊されて、誤動作を起こしたり故障したりすることがあるような信号処理回路（ＩＣ）が負荷として出力端子に接続される場合に、特に有効であり、本発明を適用することにより電源起動時に発生するこれらの不具合を防止することができる。 In the DC power supply apparatus to which the series regulator of the present embodiment is applied, the output terminal OUT has a variation in the breakdown voltage between the drain and source of the transistor inside the IC described in, for example, Japanese Patent Laid-Open No. 2-1172, and the external terminal This is particularly effective when a signal processing circuit (IC) is connected to the output terminal as a load that may cause malfunction or failure due to local breakdown of the transistor when an overvoltage is applied to the Thus, by applying the present invention, it is possible to prevent these problems that occur at the time of power activation.
前記実施形態のシリーズレギュレータを適用した直流電源装置の特に有効な用途としては例えばビデレコーダ、テレビジョン装置、オーディオ装置などがあるが、直流電源で動作する負荷を有するシステムであればどのようなものにも利用することができる。 The DC power supply device to which the series regulator of the embodiment is applied is particularly effective, for example, a video recorder, a television device, an audio device, etc., but any system having a load that operates with a DC power supply can be used. Can also be used.
１０ レギュレータＩＣ
１１ 誤差アンプ
１２ バイアス回路
１３ リミッタ回路
Ｑ１ 電圧制御用トランジスタ
Ｃ０ 平滑コンデンサ
Ｃ１ ブースト用容量素子
10 Regulator IC
11
Claims (4)
前記電圧制御用素子の制御端子と前記出力端子の間に接続された容量素子を有し、前記容量素子の容量値Ｃ１は、前記出力端子の間に接続される出力安定化のためのコンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、Ｃ１／Ｃ０が１／300000〜１／150000の範囲内になるように設定されていることを特徴とするレギュレータ用半導体集積回路。 A semiconductor integrated circuit for a regulator comprising a voltage control element connected between a voltage input terminal to which a DC voltage is input and an output terminal, and a control circuit for controlling the voltage control element in accordance with an output feedback voltage A circuit,
A capacitance element connected between the control terminal of the voltage control element and the output terminal, and the capacitance value C1 of the capacitance element is a value of a capacitor for stabilizing the output connected between the output terminals; A regulator semiconductor integrated circuit , wherein C1 / C0 is set to be in a range of 1/300000 to 1 / 150,000 when the capacitance value C0 is 0.1 μF to 10 μF .
前記電圧制御用素子の制御端子と前記出力端子の間に接続された容量素子を有し、前記容量素子の容量値Ｃ１は、前記出力端子の間に接続される出力安定化のためのコンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、Ｃ１／Ｃ０の最小値が１／300000で、Ｃ１／Ｃ０の最大値が、
ｌｏｇ（Ｃ１）＝−１．５（Ｃ１／Ｃ０）×１０ 5 ＋２で表わされる範囲内になるように設定されていることを特徴とするレギュレータ用半導体集積回路。 A semiconductor integrated circuit for a regulator comprising a voltage control element connected between a voltage input terminal to which a DC voltage is input and an output terminal, and a control circuit for controlling the voltage control element in accordance with an output feedback voltage A circuit,
A capacitance element connected between the control terminal of the voltage control element and the output terminal, and the capacitance value C1 of the capacitance element is a value of a capacitor for stabilizing the output connected between the output terminals; When the capacitance value C0 is 0.1 μF to 10 μF, the minimum value of C1 / C0 is 1/300000, and the maximum value of C1 / C0 is
A semiconductor integrated circuit for a regulator, which is set to be within a range represented by log (C1) = − 1.5 (C1 / C0) × 10 5 +2 .
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