JP4412940B2 - Charge pump control circuit - Google Patents

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Description

低い電源電圧を昇圧して、高電圧を得るチャージポンプの動作を制御するチャージポンプの制御回路に関する。   The present invention relates to a charge pump control circuit that controls the operation of a charge pump that boosts a low power supply voltage to obtain a high voltage.

従来より、コンデンサへの充電を制御して、昇圧を行うチャージポンプが知られており、不揮発性メモリなどの消去を行うための高電圧発生に利用されている。   2. Description of the Related Art Conventionally, charge pumps that control the charging of a capacitor to boost the voltage are known, and are used for generating a high voltage for erasing a nonvolatile memory or the like.

例えば、図1に示すCMOSを利用したチャージポンプでは、入力側の電源電圧VDDには、NMOS10のソースが接続され、このNMOS10のドレインには、他端からパルス電圧が供給されるシフト用コンデンサ12が接続される。また、NMOS10のドレインにはPMOS14のドレインが接続され、このPMOS14のソースには電圧保持用のコンデンサ16が接続されるとともに、出力端18が接続されている。   For example, in the charge pump using CMOS shown in FIG. 1, the source of the NMOS 10 is connected to the power supply voltage VDD on the input side, and the shift capacitor 12 is supplied with a pulse voltage from the other end to the drain of the NMOS 10. Is connected. The drain of the NMOS 10 is connected to the drain of the PMOS 14, and the source of the PMOS 14 is connected to the voltage holding capacitor 16 and to the output terminal 18.

そして、NMOS10と、PMOS14のゲートには、同一のパルス信号が供給されている。   The same pulse signal is supplied to the gates of the NMOS 10 and the PMOS 14.

このような回路において、クロック信号のHにより、NMOS10がオンし、PMOS14がオフして、電圧VDDがシフト用コンデンサ12に保持される。また、クロック信号のLにより、NMOS10がオフし、PMOS14がオンした状態で、電圧シフト用のパルス信号により例えば電圧VDDだけシフト用コンデンサの電圧をシフトすることで、保持用コンデンサ16に2VDDの電圧VDDが保持され、これが出力される。   In such a circuit, the NMOS 10 is turned on by the clock signal H, the PMOS 14 is turned off, and the voltage VDD is held in the shift capacitor 12. Further, the voltage of the shift capacitor is shifted by, for example, the voltage VDD by the voltage shift pulse signal in a state where the NMOS 10 is turned off by the clock signal L and the PMOS 14 is turned on. VDD is held and output.

このようなチャージポンプにおいては、出力電圧を計測し、その出力電圧値に応じて供給するクロックの周波数などを調整して、電流を節約していた。   In such a charge pump, the output voltage is measured and the frequency of the clock to be supplied is adjusted according to the output voltage value to save current.

なお、チャージポンプの例は、例えば特許文献1に示されている。   An example of the charge pump is shown in Patent Document 1, for example.

特開平7−298607号公報JP 7-298607 A

しかし、従来技術では不揮発メモリ等の消去等の場合に、チャージポンプは動作し続けてており無駄な電流を消費していた。また、高電圧を検知してチャージポンプのクロック調整するようなものもあるが、回路規模が大きい上に不揮発メモリ等の消去時のようにオフリーク電流程度しか電流が流出しない場合にはあまり効率が良いとはいえなかった。   However, in the prior art, when erasing the nonvolatile memory or the like, the charge pump continues to operate and consumes a useless current. There is also a method that detects the high voltage and adjusts the clock of the charge pump, but it is not very efficient when the circuit scale is large and the current flows out only to the extent of off-leakage current, such as when erasing nonvolatile memory. It was not good.

本発明は、チャージポンプにおいて効果的な省消費電力を行うことを目的とする。   An object of this invention is to perform the power saving effective in a charge pump.

本発明は、クロックを利用して入力電圧を昇圧して出力するチャージポンプの制御回路であって、チャージポンプ回路の出力電圧が第1のしきい値電圧を超えたときに前記クロックの発生を禁止し、チャージポンプ回路の出力電圧が第1のしきい値電圧より低い第2のしきい値以下になったときにクロックの発生を開始させる、ことを特徴とする。   The present invention is a charge pump control circuit that boosts and outputs an input voltage using a clock, and generates the clock when the output voltage of the charge pump circuit exceeds a first threshold voltage. Prohibiting and generating a clock when the output voltage of the charge pump circuit becomes equal to or lower than a second threshold value lower than the first threshold voltage.

また、本発明は、前記出力電圧を一端に受け、ブレークダウン電圧以上の電圧が印加されるとオンする第1のツェナーダイオードと、前記出力電圧を一端に受け、ブレークダウン電圧以上の電圧が印加されるとオンする第2のツェナーダイオードと、前記第1および第2のツェナーダイオードに流れる電流を所定値に制限する電流制限手段と、前記第1のツェナーダイオードと、前記電流制限手段との間に、ツェナーダイオードを挿入し、このツェナーダイオードにおける電圧降下に基づいて、第1のツェナーダイオードがブレークダウンする第1のしきい値電圧を第2のツェナーダイオードがブレークダウンする第2のしきい値電圧より高く設定することを特徴とする。   The present invention also provides a first Zener diode that receives the output voltage at one end and turns on when a voltage equal to or higher than the breakdown voltage is applied, and receives a voltage equal to or higher than the breakdown voltage when the output voltage is received at one end. A second Zener diode that is turned on, current limiting means for limiting the current flowing through the first and second Zener diodes to a predetermined value, the first Zener diode, and the current limiting means. And a second threshold value at which the second Zener diode breaks down based on a voltage drop at the Zener diode, the first threshold voltage at which the first Zener diode breaks down. It is characterized by being set higher than the voltage.

また、前記第1のツェナーダイオードの下側電圧Aと、第2のツェナーダイオードの下側電圧Bを入力し、Bの立ち下がりでセットし、Aの立ち上がりでリセットされる論理回路を有し、この論理回路の出力により、クロック発生回路の動作を制御することが好適である。   And a logic circuit that inputs the lower voltage A of the first Zener diode and the lower voltage B of the second Zener diode, is set at the falling edge of B, and is reset at the rising edge of A, It is preferable to control the operation of the clock generation circuit by the output of this logic circuit.

本発明によれば、チャージポンプ回路の出力について、2つのしきい値を設定し、出力電圧がこの2つのしきい値の間になるようにチャージポンプ回路へ供給するクロックをオンオフする。これによって、不要なときにチャージポンプ回路をオフして、効果的な省電力を測ることができる。   According to the present invention, two threshold values are set for the output of the charge pump circuit, and the clock supplied to the charge pump circuit is turned on and off so that the output voltage is between the two threshold values. As a result, it is possible to measure the effective power saving by turning off the charge pump circuit when unnecessary.

特に、2つのツェナーダイオードを用いることによって、簡単な回路で、上述のような制御を達成することができる。   In particular, by using two Zener diodes, the above-described control can be achieved with a simple circuit.

なお、不揮発性メモリにおける消去に必要なのは、高電圧であって、大電流は不要である。そこで、本発明のような制御が非常に効果的である。   Note that what is required for erasing in the nonvolatile memory is a high voltage and does not require a large current. Therefore, the control as in the present invention is very effective.

以下、本発明の一実施形態について、図面に基づいて説明する。図2は、本実施形態に係る制御回路の一例であり、ラインHVにはチャージポンプの出力である高電圧が供給される。このラインHVには、ツェナーダイオードD1、D2のカソードが接続されている。ツェナーダイオードD1のアノードには、ゲート・ドレイン間が短絡され、ツェナーダイオードとして機能するNMOSトランジスタM1のドレインが接続されている。NMOSトランジスタM1のソースは、NMOSトランジスタM2のドレインが接続され、このNMOSトランジスタM2のソースはグランドに接続されている。ここで、NMOSトランジスタM2のドレイン側をノードAとする。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 2 is an example of a control circuit according to the present embodiment, and a high voltage that is an output of the charge pump is supplied to the line HV. The cathodes of the Zener diodes D1 and D2 are connected to the line HV. The anode and the drain of the Zener diode D1 are short-circuited between the gate and the drain, and the drain of the NMOS transistor M1 that functions as a Zener diode is connected. The source of the NMOS transistor M1 is connected to the drain of the NMOS transistor M2, and the source of the NMOS transistor M2 is connected to the ground. Here, the drain side of the NMOS transistor M2 is a node A.

また、ツェナーダイオードD2のアノードには、NMOSトランジスタM3のドレインが直接接続され、このNMOSトランジスタM2のソースはグランドに接続されている。ここで、NMOSトランジスタM2のドレイン側をノードBとする   The drain of the NMOS transistor M3 is directly connected to the anode of the Zener diode D2, and the source of the NMOS transistor M2 is connected to the ground. Here, the drain side of the NMOS transistor M2 is a node B.

なお、NMOSトランジスタM2、M3のゲートには、BIASラインから所定の電圧が供給され、ここに流れる電流を十分小さなものに制限している。   A predetermined voltage is supplied from the BIAS line to the gates of the NMOS transistors M2 and M3, and the current flowing therethrough is limited to a sufficiently small value.

このような回路において、HV電圧が高くなりツェナーダイオードD1、DがブレークダウンするとノードA・Bが高レベルになる。ここで、ツェナーダイオードD1とNMOSトランジスタM2との間にはNMOSトランジスタM1が挿入されている。従って、ツェナーダイオードD1がブレークダウンするHV電圧は、NMOSトランジスタM1の作用によりツェナーダイオードD2がブレークダウンする電圧より1GS(ゲート・ソース間電圧)分高くなっている。従って、ラインHVの電圧が上昇していった場合、まずツェナーダイオードD2がブレークダウンし、その後1GS分高い電圧になったときにツェナーダイオードD1がブレークダウンする。   In such a circuit, when the HV voltage increases and the Zener diodes D1 and D break down, the nodes A and B become high. Here, an NMOS transistor M1 is inserted between the Zener diode D1 and the NMOS transistor M2. Accordingly, the HV voltage at which the Zener diode D1 breaks down is 1GS (gate-source voltage) higher than the voltage at which the Zener diode D2 breaks down due to the action of the NMOS transistor M1. Therefore, when the voltage of the line HV increases, the Zener diode D2 breaks down first, and then the Zener diode D1 breaks down when the voltage becomes higher by 1GS.

ノードAは、ナンドゲートN1に入力されており、ノードBはインバータI1を介しナンドゲートN2に入力されている。ここで、ナンドゲートN1の出力は、ナンドゲートN2に入力され、ナンドゲートN2の出力はナンドゲートN1に入力されており、ナンドゲートN1の出力が取り出されている。従って、この回路は、ノードBの立ち下がりによってセットされ、ノードAの立ち上がりによりリセットされるフリップフロップとして動作する。   The node A is input to the NAND gate N1, and the node B is input to the NAND gate N2 via the inverter I1. Here, the output of the NAND gate N1 is input to the NAND gate N2, the output of the NAND gate N2 is input to the NAND gate N1, and the output of the NAND gate N1 is taken out. Therefore, this circuit operates as a flip-flop that is set by the fall of node B and reset by the rise of node A.

ナンドゲートN1の出力は、ナンドゲートN3に入力され、このナンドゲートN3の入力には、制御信号WRITEも入力されており、ナンドゲートN3の出力はインバータI2を介し、クロック発生回路CPのイネーブル信号入力端ENABLに入力されている。   The output of the NAND gate N1 is input to the NAND gate N3, and the control signal WRITE is also input to the input of the NAND gate N3. Have been entered.

従って、クロック発生回路CPには、制御信号WRITEにより、動作状態であることの入力があり、ラインHVの電圧がツェナーダイオードD2がブレークダウンする電圧(第2のしきい値電圧)以下になったときに、高レベルになり、ラインHVの電圧がツェナーダイオードD1がブレークダウンする電圧(第1のしきい値電圧)を超えたときに低レベルとなる信号が供給され、クロック発生回路CPは供給される信号が高レベルの際にクロックを発生する。   Therefore, the clock generation circuit CP has an input indicating that it is in an operating state by the control signal WRITE, and the voltage of the line HV becomes equal to or lower than the voltage (second threshold voltage) at which the Zener diode D2 breaks down. When the voltage of the line HV exceeds the voltage at which the Zener diode D1 breaks down (first threshold voltage), a signal that is low is supplied, and the clock generation circuit CP supplies A clock is generated when the signal to be output is at a high level.

この回路の動作時タイミングチャートを図3に示す。信号ENABLEは、H(高レベル)の時にチャージポンプを動作させる。そこで、信号WRITEがHとなることによって、ENABLEもHとなる。そして、このENABLEのHにより、チャージポンプが動作して、その出力であるラインHVの電圧が上昇する。   FIG. 3 shows an operation timing chart of this circuit. The signal ENABLE operates the charge pump when it is H (high level). Therefore, when the signal WRITE becomes H, ENABLE also becomes H. The charge pump operates due to the ENABLE H, and the voltage of the line HV as the output rises.

ラインHVの電圧がツェナーダイオードD2のしきい値電圧(Bの判定レベル)を超えると、ツェナーダイオードD2に降伏電流が流れB点の電圧がHとなる。次に、ラインHVの電圧がツェナーダイオードD1のしきい値電圧(Aの判定レベル)を超えると、ツェナーダイオードD1に降伏電流が流れA点の電圧がHとなる。そして、このA点の電圧がHとなることによって、ENABLEがLになり、クロックの発生が停止されチャージポンプの動作が停止される。   When the voltage of the line HV exceeds the threshold voltage of the Zener diode D2 (B determination level), a breakdown current flows through the Zener diode D2, and the voltage at the point B becomes H. Next, when the voltage of the line HV exceeds the threshold voltage of the Zener diode D1 (determination level of A), a breakdown current flows through the Zener diode D1 and the voltage at the point A becomes H. Then, when the voltage at the point A becomes H, ENABLE becomes L, the generation of the clock is stopped, and the operation of the charge pump is stopped.

これによって、ラインHVの電圧は下降し、ラインHVの電圧がツェナーダイオードD2に係る電圧がそののしきい値(Bの判定レベル)を下回ると、その立ち下がりによりENABLEがHとなり、クロック発生が再開され、チャージポンプが動作する。   As a result, the voltage of the line HV drops, and when the voltage of the line HV falls below the threshold value (B determination level) of the Zener diode D2, ENABLE becomes H due to the fall, and clock generation is generated. The charge pump is started again.

このようにして、チャージポンプの間欠的な動作によって、ラインHVの電圧は、ツェナーダイオードD1がオンする電圧とツェナーダイオードD2がオンする電圧の間で上下することになる。   In this way, by the intermittent operation of the charge pump, the voltage of the line HV rises and falls between the voltage at which the Zener diode D1 is turned on and the voltage at which the Zener diode D2 is turned on.

ここで、本回路の注意点としては、チャージポンプ出力のリップルによる制御回路の誤動作を防ぐためにHVに十分な容量を付加することである。すなわち、チャージポンプの出力リップルをツェナーダイオードD1がオンする電圧とツェナーダイオードD2がオンする電圧の差より十分小さくする必要がある。   Here, the precaution of this circuit is to add a sufficient capacity to the HV in order to prevent malfunction of the control circuit due to the ripple of the charge pump output. That is, it is necessary to make the output ripple of the charge pump sufficiently smaller than the difference between the voltage at which the Zener diode D1 is turned on and the voltage at which the Zener diode D2 is turned on.

このようにして、本実施形態によれば、トランジスタへのオフリーク電流が十分小さい場合にはチャージポンプの動作時間が短くても、長時間高電圧を保持出来るのでトータルの消費電流を大幅に削減できる。すなわち、不揮発性メモリの消去などに必要なのは、高電圧であり、大電流ではない。従って、チャージポンプの出力の電圧降下はトランジスタのオフリーク電流に起因するものが大部分である。そこで、チャージポンプは常時動作をする必要はなく、電圧が降下したときのみに動作することで、回路の消費電力を大幅に減少することができる。   Thus, according to this embodiment, when the off-leakage current to the transistor is sufficiently small, even if the operation time of the charge pump is short, a high voltage can be maintained for a long time, so that the total current consumption can be greatly reduced. . That is, what is required for erasing the nonvolatile memory is a high voltage and not a large current. Therefore, the voltage drop at the output of the charge pump is mostly due to the off-leakage current of the transistor. Therefore, the charge pump does not need to be operated at all times, and the power consumption of the circuit can be greatly reduced by operating only when the voltage drops.

チャージポンプ回路の構成を示す図である。It is a figure which shows the structure of a charge pump circuit. 一実施形態の構成を示す図である。It is a figure which shows the structure of one Embodiment. 各部の波形を表すタイミングチャートである。It is a timing chart showing the waveform of each part.

符号の説明Explanation of symbols

12 シフト用コンデンサ、16 保持用コンデンサ、18 出力端、CP クロック発生回路、D1,D2 ツェナーダイオード、I1,I2 インバータ、M1,M2,M3 トランジスタ、N1,N2,N3 ナンドゲート。   12 shift capacitor, 16 holding capacitor, 18 output, CP clock generation circuit, D1, D2 Zener diode, I1, I2 inverter, M1, M2, M3 transistor, N1, N2, N3 NAND gate.

Claims (2)

クロックを利用して入力電圧を昇圧して出力するチャージポンプの制御回路であって、
前記出力電圧を一端に受け、ブレークダウン電圧以上の電圧が印加されるとオンする第1のツェナーダイオードと、
前記出力電圧を一端に受け、ブレークダウン電圧以上の電圧が印加されるとオンする第2のツェナーダイオードと、
前記第1および第2のツェナーダイオードに流れる電流を所定値に制限する電流制限手段と、を備え、
前記第1のツェナーダイオードと、前記電流制限手段との間に、トランジスタを挿入し、前記トランジスタにおける電圧降下に基づいて、第1のツェナーダイオードがブレークダウンする第1のしきい値電圧を第2のツェナーダイオードがブレークダウンする第2のしきい値電圧より高く設定し、前記チャージポンプ回路の出力電圧が第1のしきい値電圧を超えたときに前記クロックの発生を禁止し、前記チャージポンプ回路の出力電圧が第1のしきい値電圧より低い第2のしきい値以下になったときにクロックの発生を開始させることを特徴とするチャージポンプの制御回路。
A charge pump control circuit that boosts and outputs an input voltage using a clock,
A first Zener diode that receives the output voltage at one end and is turned on when a voltage equal to or higher than a breakdown voltage is applied;
A second Zener diode that receives the output voltage at one end and is turned on when a voltage equal to or higher than a breakdown voltage is applied;
Current limiting means for limiting the current flowing through the first and second Zener diodes to a predetermined value,
A transistor is inserted between the first Zener diode and the current limiting means, and a first threshold voltage at which the first Zener diode breaks down based on a voltage drop in the transistor is set to the second threshold voltage. The zener diode is set higher than a second threshold voltage at which breakdown occurs, and the generation of the clock is prohibited when the output voltage of the charge pump circuit exceeds the first threshold voltage, and the charge pump A control circuit for a charge pump, wherein generation of a clock is started when an output voltage of the circuit falls below a second threshold value lower than a first threshold voltage.
請求項に記載の回路において、
前記第1のツェナーダイオードの下側電圧Aと、第2のツェナーダイオードの下側電圧Bを入力し、Bの立ち下がりでセットし、Aの立ち上がりでリセットされる論理回路を有し、この論理回路の出力により、クロック発生回路の動作を制御することを特徴とするチャージポンプの制御回路。
The circuit of claim 1 , wherein
The logic circuit has a logic circuit that inputs the lower voltage A of the first Zener diode and the lower voltage B of the second Zener diode, is set at the fall of B, and is reset at the rise of A. A charge pump control circuit which controls operation of a clock generation circuit according to an output of the circuit.
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