JP2007279435A - 画像表示装置 - Google Patents

Abstract

【課題】 電子放出素子の特性ばらつき調整を、表示用の駆動回路で実施する。
【解決手段】 表示駆動モードと調整駆動モードを具備し、調整駆動選択時、波高値変調用の出力回路内の複数のスイッチ素子を、同時にオン状態する事で、出力回路のオン抵抗を下げ、駆動能力をあげる。
【選択図】 図１

Description

本発明は、画像表示装置、特にマトリクス駆動型駆動装置を備えた画像表示装置の駆動回路、および駆動方法に関する。

パルス幅変調と振幅変調を組み合わせた変調方式を開示する。また波形の立ち上がりと立下りが階段形状になる構成を開示する技術が特許文献１に記載されている。基本的な駆動波形に言及しており、通常の表示駆動方式として使用されている。

又、別の従来例としては、特許文献２をあげることが出来る。
特開２００３−１７３１５９ 号公報 特開平１０−２２８８６７号公報

簡易な工程で、種々の原因による各電子放出素子の電子放出特性のバラツキをなくした電子発生装置の特性調整方法及び電子発生装置の製造方法及び前記電子発生装置とそれを用いた画像形成装置を提供することである。

表示パネル１の各表面伝導型放出素子にパルス発生器６，７より特性測定電圧を印加して、電流検出器１２により電子放出特性を測定し、その特性に従って各表面伝導型放出素子に印加する特性シフト電圧を決定する。こうして決定された波高値の電圧信号を出力するようにパルス波高値設定回路８を制御し、パルス発生器６，７から特性シフト電圧を各表面伝導型放出素子に印加することにより、各表面伝導型放出素子の電子放出特性を一様に揃える。

本件の特徴としては、
通常の表示駆動と、電子源の特性ばらつきを調整するための調整駆動を両立する駆動回路構成となっており、従来の技術においては、
調整駆動は、従来は特許文献２に記載のように、素子の特性ばらつきを、表示駆動電圧よりも高い電圧パルスを印加する事で素子の特性を整える手法である。このため、この調整駆動時には、通常の表示駆動よりも大きな素子電流が流れてしまうため、表示駆動用の駆動回路では、駆動能力の不足が生ずる。したがって、専用の治工具、回路系が必要であった。

本発明においては、通常の表示制御用の駆動回路を利用して、特許文献２中の駆動調整を実現している点が他件と大きく異なる。

具体的には、複数の駆動電圧レベルが出力可能な駆動回路において、駆動電圧用の電源電圧V1〜V4に、同一電圧Ｖｘを印加し、立ち上がり時は駆動回路出力段スイッチ（例えばトランジスタ）のオン状態数を増やしていき、最終的には、基準電圧用スイッチ素子を除く全てのスイッチ素子をオン状態にする。立ち下がり時には、Ｖｘオン状態のスイッチ素子を減らしていく。

これにより、調整用パルス印加時の出力段スイッチのオン抵抗が低下し、駆動能力が向上する。

表示用の駆動回路と駆動調整用の回路を共通化できるため、製造コストの削減、製造タクトの短期化が実現できる。クレーム要件のコピーで結構です。

第１の実施の形態における発明の効果は、
文献２に示すように、調整駆動は、素子の特性ばらつきを、表示駆動電圧よりも高い電圧を印加する事で素子の特性を整える手法である。このため、この調整駆動時には、通常の表示駆動よりも大きな素子電流が流れてしまうため、表示駆動用の駆動回路では、駆動能力の不足が生しる。したがって、従来は、専用の治工具、回路系が必要であった。

本案で提案した調整駆動モードにより、従来の問題点であった、高い電圧を印加した際に発生する駆動能力の不足を、Ｖ１〜Ｖ４の電圧値を同一にし、かつ複数のスイッチ素子を同時にオン状態にする事で、出力回路のオン抵抗を下げ、駆動能力を改善することができる。

また、出力波形の立ち上がり部・立ち下がり部で、スイッチ素子ＧＶ１〜ＧＶ４を一斉にオン状態、もしくはオフ状態にするのではなく、徐々にオン状態数を増やす、もしくは、徐々にオフ状態数を減らす事によって、電圧切替時の出力波形の暴れを抑制することができる。

第２の実施の形態における発明の効果は、
本案で提案した調整駆動モードにより、従来の問題点であった、高い電圧を印加した際に発生する駆動能力の不足を、Ｖ２〜Ｖ４の電圧値を同一にし、かつ複数のスイッチ素子を同時にオン状態にする事で、出力回路のオン抵抗を下げ、駆動能力を改善することができる。

また本案第一実施例と異なる効果として、波形立ち上がり時、立ち下がり時に、中間電位として、一時的にVdrv_1を出力する事によって、電圧切替時の出力波形の暴れを抑制している点である。

（第１の実施の形態）
図１は、画像表示装置の画像表示部としてのマルチ電子源Ａ１を駆動する、本発明の第１の実施形態に関わる駆動装置の概略ブロック図である。同図に示すように、駆動装置は、
変調回路Ａ２、
走査回路Ａ３、
データ出力回路を構成するタイミング発生回路Ａ４、
データ変換回路Ａ５、
パラレル／シリアル変換回路Ａ６、
マルチ電源回路Ａ７
および走査電源回路Ａ８
で構成される。

変調回路Ａ２は、マルチ電子源Ａ１の列方向配線に接続されている。この変調回路Ａ２は、波高値変調データ（ＰＨＭデータ）とパルス幅変調データ（ＰＷＭデータ）とがそれぞれ、パラレル／シリアル変換回路Ａ６によりシリアル変換された変調データ（輝度階調データ）に応じてマルチ電子源Ａ１に変調信号を入力する回路である。変調回路Ａ２は、パラレル／シリアル変換回路Ａ６から入力された変調データに基づいて変調した変調信号を、複数の電子源にそれぞれ接続する列方向配線に与える、変調手段として機能する。

走査回路Ａ３は、マルチ電子源Ａ１の行方向配線に接続されており、変調回路Ａ２の出力をマルチ電子源Ａ１のいずれの行に供給するかを選択する回路である。一般的には、一行ずつ順次行選択する線順次走査が行われるが、これに限定されるものではなく、飛び越し走査や複数行を選択したり面状に選択したりすることも可能である。すなわち、走査回路Ａ３は、マルチ電子源Ａ１に含まれる複数電子源のうち駆動対象となる複数の電子源が接続される行方向配線に対して所定時間に選択電位を与え、それ以外の時間に非選択電位を与えて、行選択をする選択手段として機能する。

タイミング発生回路Ａ４は、変調回路Ａ２、走査回路Ａ３、データ変換回路Ａ５およびパラレル／シリアル変換回路Ａ６のそれぞれ回路のタイミングを制御する制御データとしてのタイミング信号を発生する回路である。

データ変換回路Ａ５は、外部からマルチ電子源Ａ１の輝度階調制御する輝度階調データを変調回路Ａ２に適した駆動波形データフォーマットに変換するデータ変換を行う回路である。

パラレル／シリアル変換回路Ａ６は、データ変換回路５から出力された輝度階調データをＰＨＭデータおよびＰＷＭデータごとにそれぞれパラレルデータをシリアルデータに変換する回路である。

マルチ電源回路Ａ７は、複数の電源値を出力可能に構成された電源回路であり、変調回路Ａ２を制御するための回路である。マルチ電源回路Ａ７は、一般的に電圧源回路であるが、必ずしもこれに限定されるものではない。

走査電源回路Ａ８は、複数の電源値を出力する電源回路であり、走査回路Ａ３を制御する回路である。一般的には電圧源回路であるが、必ずしもこれに限定されるものではない。

次に、変調回路Ａ２について説明する。変調回路Ａ２は、シフトレジスタＡ９、出力制御回路Ａ１０および出力切替回路Ａ１１を有して構成されている。

シフトレジスタＡ９には、パラレル／シリアル変換回路Ａ６によりシリアル変換されたＰＨＭシリアルデータおよびＰＷＭシリアルデータが入力される。また、シフトレジスタＡ９によりマルチ電子源Ａ１の列方向配線に応じた変調データである、ＰＨＭパラレルデータおよびＰＷＭパラレルデータが転送される。

出力制御回路Ａ１０には、シフトレジスタ９からマルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータおよびＰＷＭパラレルデータが入力される。そして、出力切替回路Ａ１１を制御するための制御シーケンスを生成し、出力する。

出力切替回路Ａ１１は、制御シーケンスに基づき、変調波形を出力する。

図２は、本案第一の実施形態に関わる、変調回路Ａ２の回路構成例を説明する。

変調回路Ａ２は、
シフトレジスタＡ９、
シーケンス生成回路Ａ１３とモード切替回路Ａ１４からなる出力制御回路Ａ１０、
レベルシフタＡ１５と出力回路Ａ１６からなる出力切替回路Ａ１１、
で構成されている。

図３を用いて、シーケンス生成回路Ａ１３について説明する。なお、図３のシーケンス生成回路Ａ１３は、あくまで一例であり、必ずしもこの回路構成に限定されるものではない。

この一実施形態によるシーケンス生成回路Ａ１３は、ラッチ回路として、ＰＷＭパラレルデータ用ラッチ回路Ａ１７およびＰＨＭパラレルデータ用ラッチ回路Ａ１８を有している。また、この出力制御回路Ａ１０には、カウンタ関連の回路として、カウンタ回路Ａ１９およびカウンタクリア信号発生回路Ａ２０が設けられている。なお、この一実施形態においては、カウンタクリア信号発生回路Ａ２０をＤフリップフロップ回路とＸＯＲ回路とを用いて構成しているが、この回路構成は、あくまでも一例であり、必ずしもこの回路構成に限定されるものではない。

また、シーケンス生成回路Ａ１３は、デコード回路として、ＰＨＭデータデコード回路Ａ２１および初期データセット信号デコード回路Ａ２２が設けられ、記憶回路として、Ｖ１スタートデータ記憶回路Ａ２３、Ｖ２スタートデータ記憶回路Ａ２４、Ｖ３スタートデータ記憶回路Ａ２５、Ｖ４スタートデータ記憶回路Ａ２６、Ｖ１エンドデータ記憶回路Ａ２７、Ｖ２エンドデータ記憶回路Ａ２８、Ｖ３エンドデータ記憶回路Ａ２９、およびＶ４エンドデータ記憶回路Ａ３０が設けられている。

また、シーケンス生成回路Ａ１３は、エンドデータ選択回路として、Ｖ１エンドデータ選択回路Ａ３１、Ｖ２エンドデータ選択回路Ａ３２、Ｖ３エンドデータ選択回路Ａ３３、およびＶ４エンドデータ選択回路Ａ３４を有し、データ比較回路として、Ｖ１スタートデータ比較器Ａ３５、Ｖ２スタートデータ比較器３６、Ｖ３スタートデータ比較器３７、Ｖ４スタートデータ比較器Ａ３８、Ｖ１エンドデータ比較器Ａ３９、Ｖ２エンドデータ比較器Ａ４０、Ｖ３エンドデータ比較器Ａ４１およびＶ４エンドデータ比較器Ａ４２を有している。

また、シーケンス生成回路Ａ１３は、パルス幅発生回路として、Ｖ１パルス幅発生回路Ａ４３、Ｖ２パルス幅発生回路Ａ４４、Ｖ３パルス幅発生回路Ａ４５およびＶ４パルス幅発生回路Ａ４６を有している。

次に、以上のように構成されたこの一実施形態によるシーケンス生成回路Ａ１３の構成について、詳細に説明する。

まず、ＰＷＭパラレルデータ用ラッチ回路Ａ１７は、シフトレジスタ９内の第２の記憶回路１３ｂに記録されたマルチ電子源１の列方向配線に応じた変調データであるＰＷＭパラレルデータを、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号のタイミングに応じてラッチするための回路である。

また、ＰＨＭパラレルデータ用ラッチ回路Ａ１８は、シフトレジスタ９内の第１の記憶回路１３ａに記録されたマルチ電子源１の列方向配線に応じた変調データであるＰＨＭパラレルデータを、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号のタイミングに応じてラッチするための回路である。

また、カウンタ回路Ａ１９は、タイミング発生回路４により発生されたタイミング信号の一つであるＰＷＭクロックと、カウンタクリア信号発生回路Ａ２０により発生されたカウンタクリア信号とに基づいて、内部タイミングを規定するカウントデータを、Ｖ１スタートデータ比較器Ａ３５、Ｖ１スタートデータ比較器Ａ３５、Ｖ２スタートデータ比較器３６、Ｖ３スタートデータ比較器３７、Ｖ４スタートデータ比較器Ａ３８、Ｖ１エンドデータ比較器Ａ３９、Ｖ２エンドデータ比較器Ａ４０、Ｖ３エンドデータ比較器Ａ４１およびＶ４エンドデータ比較器Ａ４２に出力するための回路である。

また、カウンタクリア信号発生回路Ａ２０は、タイミング発生回路４により発生されたタイミング信号の一つであるロード信号とＰＷＭクロックとから、内部タイミングを規定するカウンタのクリア信号を発生するための回路である。

ＰＨＭデータデコード回路Ａ２１は、ＰＨＭパラレルデータ用ラッチ回路Ａ１８によってラッチされたＰＨＭパラレルデータに応じて、Ｖ１エンドデータ選択回路Ａ３１、Ｖ２エンドデータ選択回路Ａ３２およびＶ３エンドデータ選択回路Ａ３３の選択信号を発生するデコード回路である。

この一実施形態においては、２ビットのＰＨＭパラレルデータに応じて４本の選択信号が発生される。すなわち、ＰＨＭデータ＝”００”の場合には、Ｖ１エンドデータ選択回路Ａ３１の選択信号に”１”が入力され、そのほかの選択回路の選択信号は”０”となる。ここで、”００”は、バイナリ表示の数値を示す。また、ＰＨＭデータ＝”０１”の場合は、Ｖ２エンドデータ選択回路Ａ３２の選択信号に”１”が入力され、他の選択回路の選択信号は、”０”となる。また、ＰＨＭデータ＝”１０”の場合はＶ３エンドデータ選択回路Ａ３３の選択信号に”１”が入力され、他の選択回路の選択信号は”０”となる。ＰＨＭデータ＝”１１”の場合はＶ４エンドデータ選択回路Ａ３４の選択信号に”１”が入力され、他の選択回路の選択信号は”０”となる。

また、シーケンス生成回路Ａ１３における初期データセット信号デコード回路Ａ２２は、タイミング発生回路４において発生されたタイミング信号の一つである初期データセット信号に応じて、Ｖ１スタートデータ記憶回路Ａ２３、Ｖ２スタートデータ記憶回路Ａ２４、Ｖ３スタートデータ記憶回路Ａ２５、Ｖ４スタートデータ記憶回路Ａ２６、Ｖ１エンドデータ記憶回路Ａ２７、Ｖ２エンドデータ記憶回路Ａ２８、Ｖ３エンドデータ記憶回路Ａ２９およびＶ４エンドデータ記憶回路Ａ３０に、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によってラッチされたＰＷＭデータを記録するための書込み信号を発生するデコード回路である。

この一実施形態においては、３ビットのＰＨＭパラレルデータに応じて８本の選択信号が発生される。

すなわち、初期データセット信号＝”０００”の場合、Ｖ１スタートデータ記憶回路Ａ２３の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータが、Ｖ１スタートデータ記憶回路Ａ２３に記録される。

初期データセット信号＝”００１”の場合、Ｖ２スタートデータ記憶回路Ａ２４の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータが、Ｖ２スタートデータ記憶回路Ａ２４に記録される。

初期データセット信号＝”０１０”の場合、Ｖ３スタートデータ記憶回路Ａ２５の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータがＶ３スタートデータ記憶回路Ａ２５に記録される。

初期データセット信号＝”０１１”の場合、Ｖ４スタートデータ記憶回路Ａ２６の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータがＶ４スタートデータ記憶回路Ａ２６に記録される。

初期データセット信号＝”１００”の場合、Ｖ１エンドデータ記憶回路Ａ２７の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータがＶ１エンドデータ記憶回路Ａ２７に記録される。

初期データセット信号＝”１０１”の場合、Ｖ２エンドデータ記憶回路Ａ２８の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータがＶ２エンドデータ記憶回路Ａ２８に記録される。

初期データセット信号＝”１１０”の場合、Ｖ３エンドデータ記憶回路Ａ２９の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータがＶ３エンドデータ記憶回路Ａ２９に記録される。

初期データセット信号＝”１１１”の場合、Ｖ４エンドデータ記憶回路Ａ３０の書込信号だけがオンになり、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータがＶ４エンドデータ記憶回路Ａ３０に記録される。

そして、これらの波形形状データとしてのＰＷＭデータが記録されるデータ記憶回路２０〜２７に、装置起動時を含む画像非表示期間中に、輝度階調値データとして、後述する駆動波形を形成するためのパラメータ（Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータおよびＶ４エンドデータ）が順次転送される。これにより、データ記憶回路２０〜２７に、立ち上がりのタイミングデータおよび立ち下がりのタイミングデータであるパラメータ（Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータおよびＶ４エンドデータ）が記録される。

これら波形形状データは、外部制御系から転送するのではなく、あらかじめ記憶していてもよい。

また、シーケンス生成回路Ａ１３におけるＶ１エンドデータ選択回路Ａ３１は、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータとＶ１エンドデータ記憶回路Ａ２７に記録されたＶ１エンドデータとのいずれかを選択する選択回路である。この選択は、ＰＨＭデータデコード回路Ａ２１から出力されるＰＨＭデータに応じた選択信号により実行される。

また、Ｖ２エンドデータ選択回路Ａ３２は、ＰＨＭデータデコード回路Ａ２１から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータと、Ｖ２エンドデータ記憶回路Ａ２８に記録されたＶ２エンドデータとのいずれかを選択する選択回路である。

同様に、Ｖ３エンドデータ選択回路Ａ３３は、ＰＨＭデータデコード回路Ａ２１から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によってラッチされたＰＷＭデータとＶ３エンドデータ記憶回路Ａ２９に記録されたＶ３エンドデータとのいずれかを選択する選択回路である。

また、同様に、Ｖ４エンドデータ選択回路Ａ３４は、ＰＨＭデータデコード回路Ａ２１から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路Ａ１７によりラッチされたＰＷＭデータとＶ４エンドデータ記憶回路Ａ３０に記録されたＶ４エンドデータとのいずれかを選択する選択回路である。

また、Ｖ１スタートデータ比較器Ａ３５は、Ｖ１スタートデータ記憶回路Ａ２３に記録されたＶ１スタートデータと、内部タイミングを規定するカウンタ回路Ａ１９のカウントデータとが一致したときに、Ｖ１スタートパルスを発生するための比較器である。Ｖ２スタートデータ比較器３６は、Ｖ２スタートデータ記憶回路Ａ２４に記録されたＶ２スタートデータと、カウンタ回路Ａ１９のカウントデータとが一致したときに、Ｖ２スタートパルスを発生するための比較器である。Ｖ３スタートデータ比較器３７は、Ｖ３スタートデータ記憶回路Ａ２５に記録されたＶ３スタートデータと、カウンタ回路Ａ１９のカウントデータとが一致したときに、Ｖ３スタートパルスを発生する比較器である。Ｖ４スタートデータ比較器Ａ３８は、Ｖ４スタートデータ記憶回路Ａ２６に記録されたＶ４スタートデータと、カウンタ回路Ａ１９のカウントデータとが一致したときに、Ｖ４スタートパルスを発生する比較器である。

また、Ｖ１エンドデータ比較器Ａ３９は、Ｖ１エンドデータ選択回路Ａ３１により選択されたＶ１エンドデータまたはＰＷＭデータと、カウンタ回路Ａ１９のカウントデータとが一致したときに、Ｖ１エンドパルスを発生する比較器である。Ｖ２エンドデータ比較器Ａ４０は、Ｖ２エンドデータ選択回路Ａ３２により選択されたＶ２エンドデータもしくはＰＷＭデータと、カウンタ回路Ａ１９のカウントデータとが一致したときに、Ｖ２エンドパルスを発生する比較器である。Ｖ３エンドデータ比較器Ａ４１は、Ｖ３エンドデータ選択回路Ａ３３により選択されたＶ３エンドデータまたはＰＷＭデータと、カウンタ回路Ａ１９のカウントデータとが一致したときに、Ｖ３エンドパルスを発生する比較器である。Ｖ４エンドデータ比較器Ａ４２は、Ｖ４エンドデータ選択回路Ａ３４により選択されたＶ４エンドデータまたはＰＷＭデータと、カウンタ回路Ａ１９のカウントデータとが一致したときに、Ｖ４エンドパルスを発生する比較器である。

また、Ｖ１パルス幅発生回路Ａ４３は、パルス幅波形ＴＶ１ａを出力するＰＷＭ回路である。パルス幅波形ＴＶ１ａは、Ｖ１スタートデータ比較器Ａ３５において発生されたＶ１スタートパルスで立ち上がり、Ｖ１エンドデータ比較器Ａ３９において発生されたＶ１エンドパルスで立ち下がる波形である。

また、Ｖ２パルス幅発生回路Ａ４４は、パルス幅波形ＴＶ２ａを出力するＰＷＭ回路である。パルス幅波形ＴＶ２ａは、Ｖ２スタートデータ比較器３６において発生されたＶ２スタートパルスで立ち上がり、Ｖ２エンドデータ比較器Ａ４０において発生されたＶ２エンドパルスで立ち下がる波形である。

また、Ｖ３パルス幅発生回路Ａ４５は、パルス幅波形ＴＶ３ａを出力するＰＷＭ回路である。このパルス幅波形ＴＶ３ａは、Ｖ３スタートデータ比較器３７において発生されたＶ３スタートパルスで立ち上がり、Ｖ３エンドデータ比較器Ａ４１において発生されたＶ３エンドパルスで立ち下がる波形である。

また、Ｖ４パルス幅発生回路Ａ４６は、パルス幅波形ＴＶ４ａを出力するＰＷＭ回路である。Ｖ４スタートデータ比較器Ａ３８において発生されたＶ４スタートパルスで立ち上がり、Ｖ４エンドデータ比較器Ａ４２において発生されたＶ４エンドパルスで立ち下がるパルス幅波形である。

図４（ａ）は、各パルス幅発生回路Ａ４３〜Ａ４６から出力するパルス幅波形ＴＶ１ａ〜ＴＶ４ａのタイミングチャートの一例を示している。ここでは、Ｖ１〜Ｖ４のスタート位置およびエンド位置の関係は、
Ｖ１スタート＜Ｖ２スタート＜Ｖ３スタート＜Ｖ４スタート＜Ｖ４エンド＜Ｖ３エンド＜Ｖ２エンド＜Ｖ１エンド
であり、各パルス幅はの関係は、
Ｖ４パルス幅＜Ｖ３パルス幅＜Ｖ２パルス幅＜Ｖ１パルス幅
の場合を示している。

なお、この一実施形態においては、シーケンス生成回路Ａ１３として、ＲＳフリップフロップ回路における、セット入力にスタートパルスを入力し、リセット入力にエンドパルスを入力する回路を採用しているが、必ずしもこのような構成に限定されるものではない。

図５を用いて、モード切替回路Ａ１４について説明する。なお、図５のモード切替回路Ａ１４は、あくまでも一例であり、必ずしもこの回路構成に限定されるものではない。

モード切替回路Ａ１４は、
前段のシーケンス生成回路Ａ１３で生成されたパルス幅波形ＴＶ１ａ〜ＴＶ４ａに基づき、表示駆動時の制御シーケンスと、工程内で実施する調整駆動時の制御シーケンスとを生成し、モード信号により、いずれか一方の制御シーケンスを選択し、出力する。

以下に構成、および動作について説明する。

モード切替回路Ａ１４は、
表示駆動時に使用するための制御シーケンスを生成するシーケンス変換回路Ａ４７、
制御シーケンスを選択する、セレクタ回路Ａ４８、
から構成される。

前段のシーケンス生成回路Ａ１３で生成されたパルス幅波形ＴＶ１ａ〜ＴＶ４ａは、セレクタ回路Ａ４８と、シーケンス変換回路に入力される。

シーケンス変換回路Ａ４７では、パルス幅波形ＴＶ４ａはスルーされ（パルス幅波形ＴＶ４ｂ）、その他のパルス幅波形ＴＶ１ａ〜ＴＶ３ａは、次レベルとの論理演算が実施され、セレクタ回路Ａ４８に出力する（パルス幅波形ＴＶ１ｂ〜パルス幅波形ＴＶ３ｂ）。図４（b）に演算後のパルス幅波形ＴＶ１b〜ＴＶ４bを示す。

セレクタ回路Ａ４８では、モード信号に基づき、パルス幅波形ＴＶ１ａ〜ＴＶ４ａ、ＴＶ１ｂ〜ＴＶ４ｂのいずれかを選択し、次段に出力する（パルス幅波形ＴＶ１〜ＴＶ４）。

図５（ｂ）はシーケンス変換回路Ａ４７の他の一例を示している。

図５（ａ）中のシーケンス変換回路Ａ４７との差異は、図５（ａ）は次レベルとの演算によってＴＶ１b〜ＴＶ４bを生成しているのに対し、図５（ｂ）は自レベルより上位のレベルの全てとの演算によって、ＴＶ１b〜ＴＶ４bを生成している点である。これにより自レベルより上位のレベルが動作している場合は、オン（Ｈレベル）とならないため、他レベルとの同時オン状態に対する禁則処理機能を実現している。

図６（ａ）は、図２に示す出力切替回路Ａ１１として列方向配線１本当たりに備わる回路の一例を示す。

出力切替回路Ａ１１は、
レベルシフタＡ１５
電圧切替用のスイッチ素子ＧＶ０〜ＧＶ４からなる出力回路Ａ１６
で構成される。

図６（ｂ）は、出力回路Ａ１１の具体的な構成例として、ＭＯＳトランジスタによる構成例を示している。

なお、回路例はあくまで一例であり、必ずしもこの回路構成に限定されるものではない。

図６（ａ）を用いて動作について説明する。

パルス幅波形ＴＶ１〜ＴＶ４をレベルシフタＡ１５でロジック電圧レベルから、出力回路Ａ１６用の駆動電圧レベル（高電圧レベル）にレベル変換し、出力回路Ａ１６に出力する。

出力回路Ａ１６は、レベル変換したパルス幅波形ＴＶ１〜ＴＶ４に基づいてスイッチ素子ＧＶ０〜ＧＶ４を制御する。ＧＶ０はＨＶ１〜ＨＶ４から論理演算した結果が入力される。具体的には、ＴＶ１〜ＴＶ４が全てオフ状態である時に、ＧＶ０がオン状態になるようにシーケンスが生成される。

次に各駆動モードでの動作について説明する。

表示駆動モード時の動作を図７を用いて説明する。

表示動作時は、出力電圧Ｖ１〜Ｖ４には異なる電圧が供給される。本実施例では、供給される電圧がＶ１＜Ｖ２＜Ｖ３＜Ｖ４の関係であるとする。

パルス幅波形ＴＶ１〜ＴＶ４が、図４（ａ）に示したシーケンスである場合、出力回路Ａ１６のオン・オフシーケンスは図７（ｂ）のようになる。このシーケンスが出力回路Ａ１６に入力される事により、変調波形は、図７（ａ）のようになる。具体的には、常に１つのスイッチ素子のみがオン状態となる。

調整駆動モード時の動作を図８を用いて説明する。

調整駆動モード時は、出力電圧Ｖ１〜Ｖ４には同一電圧Vdrv_1が供給される。つまり、本実施例では、供給される電圧がＶ１＝Ｖ２＝Ｖ３＝Ｖ４＝Vdrv_1の関係となる。

パルス幅波形ＴＶ１〜ＴＶ４が、図４（ａ）に示したシーケンスである場合、出力回路Ａ１６のオン・オフシーケンスは図８（ｂ）のようになる。このシーケンスが出力回路Ａ１６に入力される事により、変調波形は、図８（ａ）のようになる。

具体的には、波形立ち上がり時は、スイッチ素子ＧＶ１〜ＧＶ４のオン状態数を増やしていき、最終的には、スイッチ素子ＧＶ０を除く、全てのスイッチ素子がオン状態になる。立ち下がり時には、ＧＶ１〜ＧＶ４のオン状態数を減らしていき、最後のＧＶ１がオフになると同時に、スイッチ素子ＧＶ０がオン状態となる。

（第２の実施の形態）
図９は、シーケンス変換回路Ａ４７の第二の実施例である。

図１０を用いて動作について説明する。

シーケンス変換回路Ａ４７ｂに、パルス幅波形ＴＶ１ａ〜ＴＶ４ａが入力されると、パルス幅波形ＴＶ２ａ〜ＴＶ４ａはスルーされ、パルス幅波形ＴＶ２c〜ＴＶ４cとして出力される。TV1ｃはＴＶ１ａとＴＶ２ａとの論理演算の結果が出力される。

図１１は、パルス幅波形ＴＶ１c〜ＴＶ４cが、図６（ａ）の出力切替回路Ａ１１に入力された時の、変調波形とスイッチ素子ＧＶ０〜ＧＶ４のオン・オフシーケンスである。供給される電圧は、Ｖ１＝Ｖｄｒｖ_1、Ｖ２＝Ｖ３＝Ｖ４＝Vdrv_2とする。

第一の実施例と異なる点は、出力される変調波形がVdrv_1、Vdrv_2の２つの電圧で構成され、波形立ち上がり時、立ち下がり時に、中間電位として、一時的にVdrv_1を出力している点である。

（その他の実施の形態）
図１２は、シーケンス変換回路を複数搭載した例である。シーケンス変換回路の切替は、MODE信号によって行う。

第一の実施形態の駆動装置の概略ブロック図。 第一の実施形態の変調回路の回路構成例。 図２におけるシーケンス生成回路のブロック図。 （ａ）各パルス幅発生回路Ａ４３〜Ａ４６から出力するパルス幅波形ＴＶ１ａ〜ＴＶ４ａ、（b）シーケンス変換回路演算後のパルス幅波形ＴＶ１b〜ＴＶ４b （ａ）モード切替回路の構成例、（b）他のシーケンス変換回路例 （ａ）出力切替回路の構成例、（b）出力回路の具体的な構成例 表示駆動モード時の、（a）出力回路から出力される変調波形、(b)出力回路内のスイッチ素子GV0〜GV4のオン・オフシーケンス 調整駆動モード時の、（a）出力回路から出力される変調波形、(b)出力回路内のスイッチ素子GV0〜GV4のオン・オフシーケンス 他のシーケンス変換回路例 図９のシーケンス変換回路の、(a)入力されるパルス幅波形ＴＶ１ａ〜ＴＶ４ａ、(b)シーケンス変換回路演算後のパルス幅波形ＴＶ１c〜ＴＶ４c 図１０（ｂ）のパルス幅波形ＴＶ１c〜ＴＶ４c入力時の、（a）出力回路から出力される変調波形、(b)出力回路内のスイッチ素子GV0〜GV4のオン・オフシーケンス シーケンス変換回路を複数搭載した例

符号の説明

Ａ１ マルチ電子源
Ａ２ 変調回路
Ａ３ 走査回路
Ａ４ タイミング発生回路
Ａ５ データ変換回路
Ａ６ パラレル／シリアル変換回路
Ａ７ マルチ電源回路
Ａ８ 走査電源回路
Ａ９ シフトレジスタ
Ａ１０ 出力制御回路
Ａ１１ 出力切替回路
Ａ１３ シーケンス生成回路
Ａ１４ モード切替回路
Ａ１５ レベルシフタ
Ａ１６ 出力回路
Ａ１７ ＰＷＭパラレルデータ用ラッチ回路
Ａ１８ ＰＨＭパラレルデータ用ラッチ回路
Ａ１９ カウンタ回路
Ａ２０ カウンタクリア信号発生回路
Ａ２１ ＰＨＭデータデコード回路
Ａ２２ 初期データセット信号デコード回路
Ａ２３ Ｖ１スタートデータ記録回路
Ａ２４ Ｖ２スタートデータ記録回路
Ａ２５ Ｖ３スタートデータ記録回路
Ａ２６ Ｖ４スタートデータ記録回路
Ａ２７ Ｖ１エンドデータ記録回路
Ａ２８ Ｖ２エンドデータ記録回路
Ａ２９ Ｖ３エンドデータ記録回路
Ａ３０ Ｖ４エンドデータ記録回路
Ａ３１ Ｖ１エンドデータ選択回路
Ａ３２ Ｖ２エンドデータ選択回路
Ａ３３ Ｖ３エンドデータ選択回路
Ａ３４ Ｖ４エンドデータ選択回路
Ａ３５ Ｖ１スタートデータ比較器
Ａ３６ Ｖ２スタートデータ比較器
Ａ３７ Ｖ３スタートデータ比較器
Ａ３８ Ｖ４スタートデータ比較器
Ａ３９ Ｖ１エンドデータ比較器
Ａ４０ Ｖ２エンドデータ比較器
Ａ４１ Ｖ３エンドデータ比較器
Ａ４２ Ｖ４エンドデータ比較器
Ａ４３ Ｖ１パルス幅発生回路
Ａ４４ Ｖ２パルス幅発生回路
Ａ４５ Ｖ３パルス幅発生回路
Ａ４６ Ｖ４パルス幅発生回路
Ａ４７ シーケンス変換回路
Ａ４８ セレクタ回路

Claims (2)

1. 相互に交差させて配線された複数の水平ライン及び複数の垂直ラインと、
   前記複数の水平ライン及び複数の垂直ラインの各交差部で、水平ラインと垂直ラインとに接続された複数の電子放出素子と、
   前記複数の電子放出素子の配列面に対して、所定間隔を置いて対向して配置された加速電圧印加用のスクリーンと、
   複数の水平ラインを選択する走査手段と、
   前記走査手段で選択された、水平ラインに接続されている前記電子放出素子に、前記垂直ラインを介して、波高値およびパルス幅を変調した変調波形を印加する変調手段と、
   前記走査手段、および前記変調手段に制御信号を供給する制御手段と、
   前記走査手段、および前記変調手段に電圧を供給する電圧供給手段を備えた画像表示装置において、
   前記制御手段は、
   変調波形の形状に関する信号と、駆動モードの選択を決定する信号を含む制御信号を出力し、
   前記変調手段は、
   電源手段から、波高値変調用電圧を入力する複数の電圧入力端子と、
   複数の電圧入力端子から入力された複数の波高値変調用電圧を切り替えるための複数のスイッチ素子を有する出力電圧切替手段と、
   制御手段から送出される変調波形の形状に関する信号と、駆動モードを決定する信号に基づき、出力電圧切替手段を制御するための制御シーケンスを生成する出力制御手段を有しており、
   前記駆動モードとして、
   入力された複数の波高値変調用電圧の電圧値が、各々異なる値に設定した状態で動作し、
   制御シーケンスに基づいて波高値およびパルス幅を変調した変調波形を出力する、第一の駆動モードと、
   入力された複数の波高値変調用電圧の電圧値が、少なくとも１つは基準電圧Ｖ０であり、その他の電圧電源は全て同一の電圧値Ｖdrv_1に設定された状態で動作し、
   制御シーケンスに基づいて変調波形を出力する、第二の駆動モード、
   とを有し
   第二の駆動モード選択時、
   基準電圧Ｖ０印加状態から、Ｖｋに出力を切り替える場合は、
   Ｖ０切替用スイッチ素子をオフ状態にすると同時に、Ｖdrv_1切替用スイッチ素子の１つがオン状態になり、その後Ｖdrv_1切替スイッチ素子のオン状態数を増加させ、
   Ｖdrv_1印加状態からＶ０に出力を切り替える場合には、Ｖdrv_1切替用オン状態のスイッチ素子の数を減らしていき、
   Ｖdrv_1切替用スイッチ素子が全てオフ状態になると同時に、Ｖ０切替用スイッチ素子がオン状態となることを特徴とする画像表示装置。
2. 入力された複数の前記波高値変調用電圧の電圧値が、少なくとも１つは前記基準電圧Ｖ０であり、
   その他は電圧値Ｖdrv_1、もしくはVdrv_2に設定され、制御シーケンスに基づいて変調波形を出力する、第二の駆動モードを具備する画像表示装置において、
   第二の駆動モード選択時、
   入力された複数の波高値変調用電圧の電圧値が、少なくとも１つは基準電圧Ｖ０であり、
   その他は電圧値Ｖdrv_1、もしくはVdrv_2に設定された状態で動作し、
   電圧値V0、Vdrv_1Vdrv_2は、V0＜Vdrv_1＜Vdrv_2の関係であり、
   変調波形立ち上がり時は、
   Ｖ０切替用スイッチ素子をオフ状態にすると同時に、
   Ｖdrv_1切替用スイッチ素子の１つ、もしくは複数がオン状態となり、
   その後Ｖdrv_１切替スイッチ素子のオン状態の数を減らし、
   Ｖdrv_１切替スイッチ素子が全てオフ状態になる同時に、
   Ｖdrv_2切替用スイッチ素子の１つがオン状態になり、
   その後Ｖdrv_2切替スイッチ素子のオン状態数を増加させ、
   変調波形立ち下がり時は、
   Ｖdrv_2切替スイッチ素子のオン状態の数を減らしていき、
   Ｖdrv_2切替スイッチ素子が全てオフ状態になる同時に、
   Ｖdrv_1切替用スイッチ素子の１つ、もしくは複数がオン状態になり、
   その後Ｖdrv_１切替スイッチ素子のオン状態の数を減らし、Ｖdrv_１切替スイッチ素子が全てオフ状態になる同時に、Ｖ０切替用スイッチ素子をオン状態となる事を特徴とする請求項１に記載の画像表示装置。

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