JP2007251738A

JP2007251738A - 半導体装置

Info

Publication number: JP2007251738A
Application number: JP2006074277A
Authority: JP
Inventors: Hironori Nakayama; 裕規中山
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-03-17
Filing date: 2006-03-17
Publication date: 2007-09-27

Abstract

【課題】電源の立ち上げ順序やタイミングなどに影響されず内部回路を正常に初期化でき、電源の立ち上げ、立ち下げ時貫通電流を抑制する半導体装置を提供する。
【解決手段】内部回路１０２を動作させる内部電源発生回路１００が内部回路１０２を動作可能となる電圧となったことを内部電源検出回路１０３で検出し、リセット回路２０２とインターフェイス１回路２０３をＩＯ１電源２００がリセット回路２０２とインターフェイス１回路２０３を動作可能となる電圧となったことをＩＯ１電源検出回路２０４で検出し、内部電源検出回路１０３の検出信号１０４とＩＯ１電源検出回路２０４の検出信号２０５から入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６において入出力許可信号１０６ａおよび２０７を生成し、入出力制御回路４００の内部回路１０２とリセット回路２０２およびインターフェイス１回路２０３間の信号の伝播と遮断の制御を行う。
【選択図】図１

Description

本発明は複数の電源を使用する半導体装置に関し、電源の立ち上げ順序、タイミングに影響されず、電源の立ち上げ時立ち下げ時に不要な貫通電流を抑制し、電源立ち上げ時に内部回路を正常に初期化する為の構成に関する。

半導体の製造工程が微細化になるに従いＩＣ（Integrated Circuit）内部の動作電圧は低く（例えば１．３Ｖ〜１．８Ｖ程度の電圧）なっている。一方、ＩＣ外部とのインターフェイス信号の電圧レベルはＩＣ内部に比べて低電圧化の推移が遅くＩＣ内部よりも高いレベル（例えば３Ｖなど）である。その為ＩＣで使用する電源は複数の電圧が必要となることが多い。また、ＩＣを組み込むシステムでは、さらに高電位の電源が使用されることがあり、ＩＣで使用する電源を用意する為複数のレギュレータなどの電圧変換器が必要となる。これはシステムのコストアップ及び、使用面積の増加を生んでいた。

この問題の回避策として、ＩＣ内部に電圧変換器であるレギュレータに代表される降圧回路を取り込む対策がある。しかしこの場合、ＩＣ内部への電源が内部回路の動作を保証できる電圧まで上昇するより早くインターフェイス部の電源が外部より供給される場合がある。また、消費電流を軽減する為に実際にＩＣが動作する直前まで、インターフェイス部の電源供給のみを遅らせる場合がある。このように複数電源間の立ち上がりタイミングのズレは、使用目的や周辺回路の組み方で前後に変動し易く、どちらかの電源が先に立ち上がるかを限定するのは、ＩＣを使用するユーザーに制限を与える事となっていた。

また、一方の電源のみが立ち上がる場合などは、ＩＣの外部とのインターフェイス部とＩＣの内部回路との間の信号状態によって問題となる場合がある。一方の電源が立ち上がり、他方の電源がＯＦＦ状態もしくは立ち上がり途中であった場合、他方の電源で動作する回路から一方のすでに電源の立ち上がった回路への信号が不確定電位となり、一方の電源で動作する回路の受け段で貫通電流の発生や信号の誤認識などが発生し、正常動作の妨げとなる。その為、全ての電源が確実に立ち上がった後に、内部回路の初期化を行う必要があった。

また、電源の立ち上がりをモニターし電源の立ち上がりに同調して内部回路を初期化させる場合、任意のタイミングでは初期化を実施できないという問題があった。すなわち、外部から内部回路の初期化を行う場合、内部回路に電源電圧を供給する電源の立ち上がりをモニターする必要があった。

さらに、ＩＣが一旦動作を開始した後、一部インターフェイスをサスペンド状態などにし、消費電流の削減の為不要な電源をＯＦＦにする場合などは、特別な制御信号を用意し、その制御信号で内部回路とＯＦＦにする電源で動作するインターフェイス部間の信号の接続を遮断する必要がある。これは、電源以外に特別な制御信号が必要となり、制御の煩雑さを生んでいた。

複数電源を用いた半導体装置の初期化方法として、例えば特許文献１および２に記載の半導体集積回路および半導体集積回路の多電源インターフェース装置がある。特許文献１には、外部電源と外部電源から生成される内部電源の複数の電源とで電源の立ち上がりにズレがある場合に、外部電源の検出信号と内部電源の検出信号との論理積をとることにより、内部電圧が安定的に供給された後に内部回路のリセットが解除される半導体集積回路が記載されている。また、特許文献２には、電源電圧が低い電源と高い電源の複数を持つときに電源電圧が低い電源から電源電圧が高い電源に電源を供給することで、電源電圧が高い電源が立ち上がっていないときの高い電源電圧側のインターフェース回路の信号レベルを安定させることができインターフェース回路における貫通電流を防止する半導体集積回路の多電源インターフェース装置が記載されている。
特開２００４−１６５７３２号公報特開２００４−１６５９９３号公報

しかしながら、特許文献１に記載の半導体集積回路では、外部電源と外部電源から生成される内部電源との複数電源の場合の初期化方法が記載されているに過ぎず、外部から入力されるリセット信号による初期化や、外部電源とは独立に供給され不使用時にはＯＦＦされるインターフェイス電源のサスペンド状態における制御については何ら言及されていない。

また、特許文献２に記載の半導体集積回路の多電源インターフェース装置では、消費電力の削減のためにインターフェース部の電源をＯＦＦにすると内部回路電源からインターフェース回路電源へリーク電流が発生してしまい、かえって消費電流が増加してしまうという問題があった。

よって、本発明は、複数の電源を使用する半導体装置において、電源の立ち上げ順序やタイミングなどに影響されずに内部回路を正常に初期化でき、電源の立ち上げまたは立ち下げ時に不要な貫通電流を抑制する半導体装置を提供することを課題としている。

請求項１に記載の半導体装置は、外部から電源電圧を供給する外部電源と、前記外部電源から内部回路を動作させるために前記外部電源よりも低電位の電源電圧を生成する電源生成回路と、外部とのインターフェイス回路を動作させるために前記外部電源および前記電源生成回路とは異なる電源電圧を供給するインターフェイス電源と、外部から前記内部回路を所定の状態に初期化する初期化信号が入力される初期化回路と、を備えた半導体装置において、前記電源生成回路と、前記インターフェイス電源のそれぞれが、予め設定された所定の電圧以上に上がったことを検出する検出回路と、前記内部回路と前記インターフェイス回路および前記初期化回路とを接続する入出力制御回路と、前記検出回路の検出結果に基づいて、前記入出力制御回路の前記内部回路と前記インターフェイス回路および前記初期化回路との接続および遮断の制御を行う入出力許可信号生成回路と、を備えたことを特徴としている。

請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記初期化回路が、前記インターフェイス電源からの電源電圧によって動作し、そして、前記初期化信号が、前記インターフェイス電源の立ち上がった後に前記入出力制御回路によって解除されることを特徴としている。

請求項３に記載の半導体装置は、請求項１または２に記載の半導体装置において、前記電源生成回路が予め設定された所定の電圧以上に上がったことを検出する前記検出回路及び、前記初期化回路に電源電圧を供給している前記インターフェイス電源以外の前記インターフェイス電源が予め設定された所定の電圧以上に上がったことを検出する前記検出回路のうち少なくとも一方が、電源電圧を供給する回路の動作を保証できない電圧に落ちたことを検出したときには、前記入出力制御回路が、内部回路と該インターフェイス回路との接続を遮断するように構成されていることを特徴としている。

請求項４に記載の半導体装置は、請求項１乃至３のいずれかに記載の半導体装置において、前記初期化回路が、前記外部電源からの電源電圧によって動作することを特徴としている。

請求項５に記載の半導体装置は、請求項１乃至３のいずれかに記載の半導体装置において、前記検出回路において前記インターフェイス電源の電圧が前記インターフェイス回路の動作を保証できない電圧に落ちたことを検出したときに、前記入出力制御回路が、前記インターフェイス回路から前記内部回路への入力信号のレベルを保持するように構成されていることを特徴としている。

請求項１に記載の半導体装置によれば、電源生成回路とインターフェイス電源の立ち上がりを、検出回路によって検出し、検出結果に基づいて入出力許可信号生成回路が入出力制御回路を制御することで、電源投入期間の過渡期にも内部回路とインターフェイス回路間が安定した信号レベルを維持することができるので貫通電流を抑制できる。したがって、複数の電源の立ち上がりの順番やタイミングを気にすることなく電源を投入でき、電源の立ち上がりを意識せず外部からの初期化信号で内部を初期化する事ができる。

請求項２に記載の半導体装置によれば、インターフェイス電源から電源電圧を供給され、そして、初期化信号がインターフェイス電源の立ち上がった後に解除されるので、インターフェイス電源の立ち上がりに同調してリセットをかけたい場合などでも、内部回路の電源（電源生成回路）の立ち上がりを意識せずリセットをかける事ができる。

請求項３に記載の半導体装置によれば、電源生成回路が予め設定された所定の電圧以上に上がったことを検出する検出回路と、初期化回路に電源電圧を供給しているインターフェイス電源以外のインターフェイス電源が予め設定された所定の電圧以上に上がったことを検出する検出回路のうち少なくとも一方が、電源電圧を供給する回路の動作を保証できない電圧に落ちたことを検出したときに、入出力制御回路が、内部回路と、該インターフェイス回路との接続を遮断するので、動作していないインターフェイス電源を特別な外部制御信号などを用いずにＯＦＦにする事ができる。

請求項４に記載の半導体装置によれば、初期化回路が、外部電源から電源電圧を供給されるので、内部回路以外の電源をＯＦＦにする省電力モードなどのときでも内部回路の状態を保持したまま、全てのインターフェイス電源をＯＦＦにする事ができる。

請求項５に記載の半導体装置によれば、入出力制御回路が、検出回路においてインターフェイス電源の電圧が前記インターフェイス回路の動作を保証できない電圧に落ちたことを検出したときに、前記インターフェイス回路から前記内部回路への入力信号のレベルを保持するので、インターフェイス電源をＯＦＦする時に外部からのインターフェイス信号のレベルを保持する事ができる。そのため、一旦解除された内部回路のリセット信号がインターフェイス電源がＯＦＦになったことによりリセット状態に設定され内部回路を初期化するという事が発生しない。

（第１の実施形態）
以下、本発明の第１の実施形態を、図１ないし図４を参照して説明する。図１は、本発明の第１の実施形態にかかる半導体装置の構成を示す回路図である。図２ないし図４は、図１に示された半導体装置の動作を説明するタイムチャートである。

半導体装置１は、図１に示すように、外部電源１０と、内部電源発生回路１００と、内部電源供給線１０１と、内部回路１０２と、内部電源検出回路１０３と、入出力許可信号生成回路Ａ１０５と、ＩＯ１電源２００と、ＩＯ１電源供給線２０１と、リセット回路２０２と、インターフェイス１回路２０３と、ＩＯ１電源検出回路２０４と、入出力許可信号生成回路Ｂ２０６と、ＩＯ２電源３００と、ＩＯ２電源供給線３０１と、インターフェイス２回路３０２と、ＩＯ２電源検出回路３０３と、入出力許可信号生成回路Ｃ３０５と、を備えている。

外部電源１０は、外部から所定の電圧を半導体装置１に供給する。

電源生成回路としての内部電源発生回路１００は、内部回路１０２、内部電源検出回路１０３および入出力許可信号生成回路Ａ１０５を動作させる外部電源１０から供給された所定の電圧よりも低い電源電圧を発生し、例えばレギュレータなどで構成される。

内部電源供給線１０１は、内部電源発生回路１００が発生した電源電圧を内部回路１０２と、内部電源検出回路１０３と、入出力許可信号生成回路Ａ１０５とに供給する。

内部回路１０２は、半導体装置１の様々な機能を実現する図示しない論理回路等から構成され、内部電源供給線１０１から供給される電源電圧により動作する。

検出回路としての内部電源検出回路１０３は、内部電源供給線１０１から供給される電源電圧により動作し、内部電源発生回路１００が発生する電源電圧を供給されて動作する回路が動作可能となる電圧まで上がったか否かを検出し、動作可能となる電圧まで上がった場合は検出信号１０４を入出力許可信号生成回路Ａ１０５、入出力許可信号生成回路Ｂ２０６および入出力許可信号生成回路Ｃ３０５に出力する。

入出力許可信号生成回路としての入出力許可信号生成回路Ａ１０５は、内部電源供給線１０１が供給する電源電圧により動作し、内部電源検出回路１０３からの検出信号１０４、ＩＯ１電源検出回路２０４からの検出信号２０５、ＩＯ２電源検出回路３０３から検出信号３０４に基づいて、リセット回路２０２、インターフェイス１回路２０３およびインターフェイス２回路３０２からの入力信号および出力信号を内部回路１０２へ入力および出力を許可する入出力許可信号１０６ａ、１０６ｂを生成し出力する。

インターフェイス電源としてのＩＯ１電源２００は、外部電源１０やＩＯ２電源３００とは独立にＯＮ／ＯＦＦされ、外部電源１０や内部電源発生回路１００やＩＯ２電源３００が発生する電源電圧とは異なる電源電圧を外部から供給する。

ＩＯ１電源供給線２０１は、ＩＯ１電源２００から供給された電源電圧をリセット回路２０２と、インターフェイス１回路２０３と、ＩＯ１電源検出回路２０４と、入出力許可信号生成回路Ｂ２０６とに供給する。

初期化回路としてのリセット回路２０２は、ＡＮＤ回路２０８と、リセット信号入力端子２１２とを備えている。

ＡＮＤ回路２０８は、リセット信号入力端子２１２から入力されるリセット信号と、入出力許可信号生成回路Ｂ２０６から入力される入出力許可信号２０７との論理積をとって後述するＡＮＤ回路１０７へ出力する。リセット信号入力端子２１２は外部から内部回路１０２をリセットするためのリセット信号（Ｌｏｗレベルのときにリセット）が入力される。

ここで、本明細書におけるＬｏｗレベルとは予め定めた所定電圧値以下のレベルを示し、Ｈｉレベルとは予め定めた所定電圧値以上のレベルを示す。また、ＬｏｗレベルおよびＨｉレベルが論理回路（ＡＮＤ回路やＮＡＮＤ回路等）に入力された場合はＬｏｗレベルが論理値の０に、Ｈｉレベルが論理値の１に相当するものとして論理演算が行われる。

インターフェイス回路としてのインターフェイス１回路２０３は、ＮＡＮＤ回路２０９と、ＡＮＤ回路２１０と、３ステート回路２１１と入出力端子２１３とを備えている。

ＮＡＮＤ回路２０９は、後述するＡＮＤ回路１１０の出力と入出力許可信号生成回路Ｂ２０６から入力される入出力許可信号２０７との否定論理積をとって３ステート回路２１１の制御端子に出力する。ＡＮＤ回路２１０は、入出力端子２１３から入力された信号と入出力許可信号生成回路Ｂ２０６から入力される入出力許可信号２０７との論理積をとって後述するＡＮＤ回路１１１へ出力する。３ステート回路２１１は、制御端子がＬｏｗレベルのときは後述するＡＮＤ回路１０９からの入力を入出力端子２１３へ出力し、制御端子がＨｉレベルのときは出力をハイインピーダンス状態にする。入出力端子２１３は、内部回路１０２から外部への信号が出力され、また、３ステート回路２１１がハイインピーダンス状態のときは外部から内部回路１０２への信号が入力される。

検出回路としてのＩＯ１電源検出回路２０４は、ＩＯ１電源供給線２０１から供給される電源電圧により動作し、ＩＯ１電源２００の電源電圧を供給されて動作する回路が動作可能となる電圧まで上がったか否かを検出し、動作可能となる電圧まで上がった場合は検出信号２０５を入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６に出力する。

入出力許可信号生成回路としての入出力許可信号生成回路Ｂ２０６は、ＩＯ１電源供給線２０１から供給される電源電圧により動作し、内部電源検出回路１０３からの検出信号１０４、ＩＯ１電源検出回路２０４からの検出信号２０５に基づいて、リセット回路２０２およびインターフェイス１回路２０３からの入力信号および出力信号を内部回路１０２へ入力および出力を許可する入出力許可信号２０７を生成し出力する。

インターフェイス電源としてのＩＯ２電源３００は、外部電源１０やＩＯ１電源２００とは独立にＯＮ／ＯＦＦされ、外部電源１０や内部電源発生回路１００やＩＯ１電源２００が発生する電源電圧とは異なる電源電圧を外部から供給する。

ＩＯ２電源供給線３０１は、ＩＯ２電源３００から供給された電源電圧をインターフェイス２回路３０２と、ＩＯ２電源検出回路３０３と、入出力許可信号生成回路Ｃ３０５とに供給する。

インターフェイス回路してのインターフェイス２回路３０２は、ＮＡＮＤ回路３０７と、ＡＮＤ回路３０８と、３ステート回路３０９と入出力端子３１０とを備えている。

ＮＡＮＤ回路３０７は、後述するＡＮＤ回路１１３の出力と入出力許可信号生成回路Ｃ３０５から入力される入出力許可信号３０６との否定論理積をとって３ステート回路３０９の制御端子に出力する。ＡＮＤ回路３０８は、入出力端子３１０から入力された信号と入出力許可信号生成回路Ｃ３０５から入力される入出力許可信号３０６との論理積をとって後述するＡＮＤ回路１１４へ出力する。３ステート回路３０９は、制御端子がＬｏｗレベルのときは後述するＡＮＤ回路１１２からの入力を入出力端子３１０へ出力し、制御端子がＨｉレベルのときは出力をハイインピーダンス状態にする。入出力端子２１３は、内部回路１０２から外部への信号が出力され、また、３ステート回路２１１がハイインピーダンス状態のときは外部から内部回路１０２への信号が入力される。

検出回路としてのＩＯ２電源検出回路３０３は、ＩＯ２電源供給線３０１から供給される電源電圧により動作し、ＩＯ２電源３００の電源電圧を供給されて動作する回路が動作可能となる電圧まで上がったか否かを検出し、動作可能となる電圧まで上がった場合は検出信号３０４を入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｃ３０５に出力する。

入出力許可信号生成回路としての入出力許可信号生成回路Ｃ３０５は、ＩＯ２電源供給線３０１から供給される電源電圧により動作し、内部電源検出回路１０３からの検出信号１０４、ＩＯ２電源検出回路３０３からの検出信号３０４に基づいて、インターフェイス２回路３０２からの入力信号および出力信号を内部回路１０２へ入力および出力を許可する入出力許可信号３０６を生成し出力する。

ＡＮＤ回路１０７、１０９、１１０、１１１、２０８、２１０と、ＮＡＮＤ回路２０９は入出力制御回路としてのＩＯ１入出力制御回路４００を構成している。ＡＮＤ回路１０７、１０９、１１０、１１１は内部回路１０２と同様に内部電源供給線１０１から電源電圧の供給を受け動作する。

ＡＮＤ回路１０７は、入出力許可信号生成回路Ａ１０５からの入出力許可信号１０６ａとＡＮＤ回路２０８の出力との論理積をとって内部回路リセット信号１０８を生成する。ＡＮＤ回路１０９は、内部回路１０２の出力と入出力許可信号生成回路Ａ１０５からの入出力許可信号１０６ａとの論理積をとって３ステート回路２１１に出力する。ＡＮＤ回路１１０は、内部回路１０２からの出力信号と入出力許可信号生成回路Ａ１０５からの入出力許可信号１０６ａとの論理積をとってＮＡＮＤ回路２０９へ出力する。ＡＮＤ回路１１１は、入出力許可信号生成回路Ａ１０５からの入出力許可信号１０６ａとＡＮＤ回路２１０の出力との論理積をとって内部回路１０２へ出力する。

ＡＮＤ回路１１２、１１３、１１４、３０８と、ＮＡＮＤ回路３０７は入出力制御回路としてのＩＯ２入出力制御回路４０１を構成している。ＡＮＤ回路１１２、１１３、１１４は内部回路１０２と同様に内部電源供給線１０１から電源電圧の供給を受け動作する。

ＡＮＤ回路１１２は、内部回路１０２からの出力信号と入出力許可信号生成回路Ａ１０５からの入出力許可信号１０６ｂとの論理積をとって３ステート回路３０９に出力する。ＡＮＤ回路１１３は、内部回路１０２からの出力信号と入出力許可信号生成回路Ａ１０５からの入出力許可信号１０６ｂとの論理積をとってＮＡＮＤ回路３０７へ出力する。ＡＮＤ回路１１４は、入出力許可信号生成回路Ａ１０５からの入出力許可信号１０６ｂとＡＮＤ回路３０８の出力との論理積をとって内部回路１０２へ出力する。

次に、上述した構成の半導体装置において、初期化動作を行う際の動作を図２ないし図４を参照して説明する。

図２は、内部電源発生回路１００、ＩＯ１電源２００ともに立ち上がった後にリセット信号入力端子２１２から入力されているリセット信号を解除した際のタイムチャートである。

図２において、時刻ｔ１以前は、リセット信号入力端子２１２から入力されているリセット信号はリセット状態（Ｌｏｗレベル）になっており、そのためにＡＮＤ回路２０８がＬｏｗレベルを出力するため、ＡＮＤ回路１０７から出力する内部回路リセット信号１０８もＬｏｗレベルとなり内部回路１０２は初期状態にリセットされている。さらに、外部電源１０、ＩＯ１電源２００ともに立ち上がっていないので、内部電源検出回路１０３およびＩＯ１電源検出回路２０４が出力する検出信号１０４および２０５はＬｏｗレベル（検出していない状態）となり、入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６が出力する入出力許可信号１０６ａ、１０６ｂ、２０７もＬｏｗレベルとなっている。そのため、ＩＯ１入出力制御回路４００を構成する各ＡＮＤ回路はＬｏｗレベル、ＮＡＮＤ回路２０９はＨｉレベルに固定されている。

そして外部電源１０およびＩＯ１電源２００が立ち上がり始め、時刻ｔ１でＩＯ１電源２００がＩＯ１電源２００を電源として動作する回路が動作可能となる電圧Ｖ１まで上がったことをＩＯ１電源検出回路２０４が検出し、検出信号２０５をＨｉレベルにして入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６に出力する。

次に、時刻ｔ２において内部電源発生回路１００が発生される電圧が内部電源発生回路１００が発生される電圧を電源として動作する回路が動作可能となる電圧Ｖ２まで上がったことを内部電源検出回路１０３が検出し、検出信号１０４をＨｉレベルにして入出力許可信号生成回路Ａ１０５、入出力許可信号生成回路Ｂ２０６および入出力許可信号生成回路Ｃ３０５に出力する。検出信号１０４および検出信号２０５がＨｉレベルとなると、入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６が入出力許可信号１０６ａおよび２０７をそれぞれＨｉレベルにして出力する。そうすると、ＩＯ１入出力制御回路４００を構成する各論理回路が固定が解除されインターフェイス１回路２０３と内部回路１０２との信号の入出力が可能となる。しかし、リセット信号入力端子２１２から入力されているリセット信号はリセット状態（Ｌｏｗレベル）になっているので内部回路１０２は初期状態に固定されており、実際の信号の入出力はリセット解除後となる。

時刻ｔ３になると、リセット信号入力端子２１２から入力されているリセット信号がＨｉレベルとなりリセットが解除される。そうすると、ＡＮＤ回路２０８は入出力許可信号２０７がＨｉレベルであるためＨｉレベルを出力し、ＡＮＤ回路１０７は入出力許可信号１０６ａがＨｉレベルであるため出力である内部回路リセット信号１０８をＨｉレベルとして内部回路１０２のリセットが解除される。すなわち、図２のタイムチャートでは内部電源発生回路１００とＩＯ１電源２００の立ち上がりとリセット信号の解除うち最後に行われたリセット信号の解除に合わせて内部回路１０２のリセットが解除される。

次に、内部電源発生回路１００が最後に立ち上げる図３のタイムチャートを説明する。

図３の場合も図２と同様に、時刻ｔ４以前は、リセット信号入力端子２１２から入力されているリセット信号はリセット状態（Ｌｏｗレベル）になっており、そのためにＡＮＤ回路２０８がＬｏｗレベルを出力するため、ＡＮＤ回路１０７から出力する内部回路リセット信号１０８もＬｏｗレベルとなり内部回路１０２は初期状態にリセットされている。さらに、外部電源１０、ＩＯ１電源２００ともに立ち上がっていないので、内部電源検出回路１０３およびＩＯ１電源検出回路２０４が出力する検出信号１０４および２０５はＬｏｗレベル（検出していない状態）となり、入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６が出力する入出力許可信号１０６ａ、１０６ｂ、２０７もＬｏｗレベルとなっている。そのため、ＩＯ１入出力制御回路４００を構成する各ＡＮＤ回路はＬｏｗレベル、ＮＡＮＤ回路２０９はＨｉレベルに固定されている。

そして外部電源１０およびＩＯ１電源２００が立ち上がり始め、時刻ｔ４でＩＯ１電源２００がＩＯ１電源２００を電源として動作する回路が動作可能となる電圧Ｖ１まで上がったことをＩＯ１電源検出回路２０４が検出し、検出信号２０５をＨｉレベルにして入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６に出力する。

次に、時刻ｔ５においてリセット信号入力端子２１２から入力されているリセット信号がＨｉレベルとなりリセットが解除される。しかし、ＡＮＤ回路２０８は入出力許可信号２０７がＬｏｗレベルのためＨｉレベルとはならずにリセット信号の解除が内部回路１０２へ伝播しない。

時刻ｔ６になると、内部電源発生回路１００が発生される電源電圧が内部電源発生回路１００が発生される電圧を電源として動作する回路が動作可能となる電圧Ｖ２まで上がったことを内部電源検出回路１０３が検出し、検出信号１０４をＨｉレベルにして入出力許可信号生成回路Ａ１０５、入出力許可信号生成回路Ｂ２０６および入出力許可信号生成回路Ｃ３０５に出力する。検出信号１０４および検出信号２０５がＨｉレベルとなると、入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６が入出力許可信号１０６ａおよび入出力許可信号２０７をそれぞれＨｉレベルにして出力する。そうすると、ＩＯ１入出力制御回路４００を構成する各論理回路が固定が解除されインターフェイス１回路２０３と内部回路１０２との信号の入出力が可能となる。また、ＡＮＤ回路２０８は入出力許可信号２０７がＨｉレベルとなったためＡＮＤ回路２０８はＨｉレベルを出力し、ＡＮＤ回路１０７は入出力許可信号１０６ａがＨｉレベルとなったため出力である内部回路リセット信号１０８はＨｉレベルとなり内部回路１０２のリセットが解除される。すなわち、図３のタイムチャートでは内部電源発生回路１００とＩＯ１電源２００の立ち上がりとリセット信号の解除うち最後に行われた内部電源発生回路１００の立ち上がりに合わせて内部回路１０２のリセットが解除される。

次に、ＩＯ１電源２００が最後に立ち上げる図４のタイムチャートを説明する。

図４の場合も図２および図３と同様に、時刻ｔ７以前は、リセット信号入力端子２１２から入力されているリセット信号はリセット状態（Ｌｏｗレベル）になっており、そのためにＡＮＤ回路２０８がＬｏｗレベルを出力するため、ＡＮＤ回路１０７から出力する内部回路リセット信号１０８もＬｏｗレベルとなり内部回路１０２は初期状態にリセットされている。さらに、外部電源１０、ＩＯ１電源２００ともに立ち上がっていないので、内部電源検出回路１０３およびＩＯ１電源検出回路２０４が出力する検出信号１０４および２０５はＬｏｗレベル（検出していない状態）となり、入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６が出力する入出力許可信号１０６ａ、１０６ｂ、２０７もＬｏｗレベルとなっている。そのため、ＩＯ１入出力制御回路４００を構成する各ＡＮＤ回路はＬｏｗレベル、ＮＡＮＤ回路２０９はＨｉレベルに固定されている。

そして外部電源１０が立ち上がり始め、時刻ｔ７で内部電源発生回路１００が発生される電圧を電源として動作する回路が動作可能となる電圧Ｖ２まで上がったことを内部電源検出回路１０３が検出し、検出信号１０４をＨｉレベルにして入出力許可信号生成回路Ａ１０５、入出力許可信号生成回路Ｂ２０６および入出力許可信号生成回路Ｃ３０５に出力する。

次に、時刻ｔ８においてリセット信号入力端子２１２から入力されているリセット信号がＨｉレベルとなりリセットが解除される。しかし、ＡＮＤ回路２０８は入出力許可信号２０７がＬｏｗレベルのためＨｉレベルとはならずにリセット信号の解除が内部回路１０２へ伝播しない。

時刻ｔ９になると、ＩＯ１電源２００がＩＯ１電源２００を電源として動作する回路が動作可能となる電圧Ｖ１まで上がったことをＩＯ１電源検出回路２０４が検出し、検出信号２０５をＨｉレベルにして入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６に出力する。検出信号１０４および検出信号２０５がＨｉレベルとなると、入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６が入出力許可信号１０６ａおよび入出力許可信号２０７をそれぞれＨｉレベルにして出力する。そうすると、ＩＯ１入出力制御回路４００を構成する各論理回路が固定が解除されインターフェイス１回路２０３と内部回路１０２との信号の入出力が可能となる。また、ＡＮＤ回路２０８は入出力許可信号２０７がＨｉレベルでとなったためＡＮＤ回路２０８はＨｉレベルを出力し、ＡＮＤ回路１０７は入出力許可信号１０６ａがＨｉレベルとなったため出力である内部回路リセット信号１０８はＨｉレベルとなり内部回路１０２のリセットが解除される。すなわち、図４のタイムチャートでは内部電源発生回路１００とＩＯ１電源２００の立ち上がりとリセット信号の解除うち最後に行われたＩＯ１電源２００の立ち上がりに合わせて内部回路１０２のリセットが解除される。

図２ないし図４のタイムチャートでは内部電源発生回路１００とＩＯ１電源２００で説明したが、ＩＯ２電源３００の場合も同様であり、その際は入出力許可信号１０６ｂと３０６とでＩＯ２入出力制御回路４０１を制御する。

また、動作中に例えばＩＯ１電源２００をＯＦＦにする場合は、ＩＯ１電源２００を電源として動作する回路が動作可能となる電圧まで上がったか否かを検出しているＩＯ１電源検出回路２０４が検出信号１０４がＬｏｗレベルになり、その結果入出力許可信号１０６ａ及び入出力許可信号２０７がＬｏｗレベルになるため、ＩＯ１入出力制御回路４００にて内部回路１０２への入力信号を固定する事ができ、入力信号の誤認識などによる誤動作を抑える事ができる。

本実施形態によれば、入出力制御回路４００、４０１が、内部電源発生回路１００が供給する電源電圧が内部回路１０２などが動作可能となる電圧まで上がったか否かを検出する内部電源検出回路１０３と、ＩＯ１電源２００がリセット回路２０２とインターフェイス１回路２０３とが動作可能となる電圧まで上がったか否かを検出するＩＯ１電源検出回路２０４と、ＩＯ２電源３００がインターフェイス２回路３０２が動作可能となる電圧まで上がったか否かを検出するＩＯ２電源検出回路３０３が、夫々予め定められた所定の電圧まで上がったことを検出した検出信号１０４、２０５、３０４から入出力許可信号生成回路Ａ１０５、入出力許可信号生成回路Ｂ２０６、入出力許可信号生成回路Ｃ３０５において夫々生成される入出力許可信号１０６ａ、１０６ｂ、２０７、３０６によって、内部回路１０２と初期化回路２０２およびインターフェイス１回路２０３、または内部回路１０２とインターフェイス２回路３０２との接続を遮断することが出来る。

これにより、複数の電源、すなわち内部電源発生回路１００、ＩＯ１電源２００、ＩＯ２電源３００の立ち上がりタイミングを気にすることなく電源を投入でき、電源投入期間の過渡期にも安定した信号レベルを維持する事ができるので貫通電流を抑制し、さらに電源の立ち上がりを意識せず外部からリセット信号入力端子２１２にリセット信号を入力して内部回路１０２を初期化する事が可能となる。

また、例えばＩＯ１電源の立ち上がりに同調してリセットをかけたい場合などでも、内部電源発生回路１００の立ち上がりを意識せずリセットをかける事ができる。

さらに、動作していないインターフェイス回路の電源を特別な外部制御信号などを用いずにＯＦＦにする事ができる。

（第２の実施形態）
次に、本発明の第２の実施形態を図５を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。

本実施形態はリセット回路２０２が第１の実施形態と異なる。具体的には外部電源１０から電源電圧の供給を受け、また、ＡＮＤ回路２０８がバッファ回路２１４に変更となっている。

本実施形態のようにすることで、ＩＯ１電源２００およびＩＯ２電源３００をＯＦＦにした場合も、内部回路リセット信号１０８のレベルを保持する事ができる。また、使用している電源が内部電源の供給元であるため、電源の立ち上がりは内部電源の状態のみをモニターすれば良い。すなわち、入出力許可信号１０６ａのみで制御すれば良く入出力許可信号２０７は不要となる。

したがって、内部回路１０２以外の電源をＯＦＦにする省電力モードなどのときでもリセット回路の電源供給が停止しないので内部回路１０２の状態を保持したまま、全てのインターフェイス電源をＯＦＦにする事ができる。

（第３の実施形態）
次に、本発明の第３の実施形態を図６を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。

本実施形態は入出力制御回路４００のＡＮＤ回路１０７および１１１がラッチ回路１０７´および１１１´に変更され、さらに入出力制御回路４０１のＡＮＤ回路１１４がラッチ回路１１４´に変更された点が第１の実施形態と異なる。

ラッチ回路１０７´、１１１´および１１４´は、データ端子と制御端子とリセット端子と出力端子とを備え、制御端子から入力される信号によってデータ端子から入力される信号のレベルを保持するかそのまま出力端子にスルーさせるかを制御することができる回路である。リセット端子はラッチ回路を初期化する端子である。なお、ラッチ回路が保持するレベルは、ラッチ回路に入力されていたＨｉレベルまたはＬｏｗレベルのいずれかである。

ラッチ回路１０７´はデータ端子にＡＮＤ回路２０８の出力が、制御端子には入出力許可信号１０６ａが接続されており、入出力許可信号１０６ａがＨｉレベルの場合はリセット回路２０２からの入力をスルーし、Ｌｏｗレベルになった場合はそれまでの入力端子の信号レベルを保持する。リセット端子はＨｉレベルに固定されている。ラッチ回路１１１´はデータ端子にＡＮＤ回路２１０の出力が、制御端子には検出信号２０５が、リセット端子には入出力許可信号１０６ａが接続されており、検出信号２０５がＨｉレベルの場合はインターフェイス１回路２０３からの入力をスルーし、Ｌｏｗレベルになった場合はそれまでの入力端子の信号レベルを保持する。また、入出力許可信号１０６ａがＬｏｗレベルの場合は初期化状態となる。ラッチ回路１１４´はデータ端子にＡＮＤ回路３０８の出力が、制御端子には検出信号３０４が、リセット端子には入出力許可信号１０６ｂが接続されており、検出信号３０４がＨｉレベルの場合はインターフェイス２回路３０２からの入力をスルーし、Ｌｏｗレベルになった場合はそれまでの入力端子の信号レベルを保持する。また、入出力許可信号１０６ｂがＬｏｗレベルの場合は初期化状態となる。

本実施形態のようにすることで、ＩＯ１電源２００およびＩＯ２電源３００をＯＦＦする時にリセット回路２０２、インターフェイス１回路２０３およびインターフェイス２回路３０２に入力されている信号のレベルを保持する事ができる。そのため、一旦解除されたリセット信号入力端子２１２から入力されているリセット信号がＩＯ１電源２００がＯＦＦ時に再度リセット状態（Ｌｏｗレベル）になり内部回路１０２を初期化するということが発生しなくなる。

なお、本実施形態において、ＩＯ１電源検出回路２０４およびＩＯ２電源検出回路３０３における判定電圧は前段のインターフェイス回路電源で動作する入出力制御回路４００、４０１に比べ後段のラッチ回路１１１´、１１４´の方が高い電位としてもよい。すなわち、ＩＯ１電源検出回路２０４およびＩＯ２電源検出回路３０３において検出信号２０５、３０４よりも判定電圧が高い検出信号出力するようにし、それぞれラッチ回路１１１´および１１４´に接続してもよい。このように判定電圧に差を設けることによりラッチ回路が保持状態になった後にＡＮＤ回路の出力が変化するためインターフェイス回路への入力信号の保持を保証できるのでより好適な構成となる。

なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

本発明の第１の実施形態にかかる半導体装置の回路図である。図１に示された回路図において最後にリセット信号が解除された場合の動作を示すタイムチャートである。図１に示された回路図において最後に内部電源発生回路の電圧がＶ１まで上昇した場合の動作を示すタイムチャートである。図１に示された回路図において最後にＩＯ１電源の電圧がＶ２まで上昇した場合の動作を示すタイムチャートである。本発明の第２の実施形態にかかる半導体装置の回路図である。本発明の第３の実施形態にかかる半導体装置の回路図である。

符号の説明

１半導体装置
１０外部電源
１００外部電源発生回路（電源生成回路）
１０３内部電源検出回路（検出回路）
１０５入出力許可信号生成回路Ａ（入出力許可信号生成回路）
２００ＩＯ１電源（インターフェイス電源）
２０２リセット回路（初期化回路）
２０３インターフェイス１回路（インターフェイス回路）
２０４ＩＯ１電源検出回路（検出回路）
２０６入出力許可信号生成回路Ｂ（入出力許可信号生成回路）
３００ＩＯ２電源（インターフェイス電源）
３０２インターフェイス２回路（インターフェイス回路）
３０３ＩＯ２電源検出回路（検出回路）
３０５入出力許可信号生成回路Ｃ（入出力許可信号生成回路）
４００ＩＯ１入出力制御回路（入出力制御回路）
４０１ＩＯ２入出力制御回路（入出力制御回路）

Claims

外部から電源電圧を供給する外部電源と、
前記外部電源から内部回路を動作させるために前記外部電源よりも低電位の電源電圧を生成する電源生成回路と、
外部とのインターフェイス回路を動作させるために前記外部電源および前記電源生成回路とは異なる電源電圧を供給するインターフェイス電源と、
外部から前記内部回路を所定の状態に初期化する初期化信号が入力される初期化回路と、
を備えた半導体装置において、
前記電源生成回路と、前記インターフェイス電源のそれぞれが、予め設定された所定の電圧以上に上がったことを検出する検出回路と、
前記内部回路と前記インターフェイス回路および前記初期化回路とを接続する入出力制御回路と、
前記検出回路の検出結果に基づいて、前記入出力制御回路の前記内部回路と前記インターフェイス回路および前記初期化回路との接続および遮断の制御を行う入出力許可信号生成回路と、
を備えたことを特徴とする半導体装置。
前記初期化回路が、前記インターフェイス電源からの電源電圧によって動作し、そして、前記初期化信号が、前記インターフェイス電源の立ち上がった後に前記入出力制御回路によって解除されることを特徴とする請求項１に記載の半導体装置。
前記電源生成回路が予め設定された所定の電圧以上に上がったことを検出する前記検出回路及び、前記初期化回路に電源電圧を供給している前記インターフェイス電源以外の前記インターフェイス電源が予め設定された所定の電圧以上に上がったことを検出する前記検出回路のうち少なくとも一方が、電源電圧を供給する回路の動作を保証できない電圧に落ちたことを検出したときには、前記入出力制御回路が、内部回路と該インターフェイス回路との接続を遮断するように構成されていることを特徴とする請求項１または２に記載の半導体装置。
前記初期化回路が、前記外部電源からの電源電圧によって動作することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記検出回路において前記インターフェイス電源の電圧が前記インターフェイス回路の動作を保証できない電圧に落ちたことを検出したときに、前記入出力制御回路が、前記インターフェイス回路から前記内部回路への入力信号のレベルを保持するように構成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。