JP2007251116A - 半導体集積回路装置 - Google Patents

Abstract

【課題】回路変更を行なわずにノイズレベルを下げる調整やノイズ対策の最適化が可能な半導体集積回路装置を提供する。
【解決手段】電源電圧ライン１５およびグランドライン１６が接続されたコアロジック回路１３と、コントロールゲート１９に印加される電圧によりフローティングゲート２０に蓄積される電荷量が制御されるフローティングゲート構造の第１ＭＯＳトランジスタ１１と、上記第１ＭＯＳトランジスタ１１のフローティングゲート２０に連なる延伸部３０の一部をゲートとし、そのゲートとソースが電気的に接続された第２ＭＯＳトランジスタ１２とを備える。上記第２ＭＯＳトランジスタ１２を電源電圧ライン１５とグランドライン１６との間に接続する。
【選択図】図２

Description

この発明は、半導体集積回路装置に関し、詳しくは、電源電圧ラインとグランドラインとの間の電圧ドロップやカップリングノイズ対策を行なうことができる半導体集積回路装置に関するものである。

半導体プロセス技術の発展に伴い、ＬＳＩ(Large Scale Integrated circuit：大規模集積回路)の高速化が進んでおり、低ノイズであることが重要なパラメータとなってきている。これは次の(１),(２)の２つの理由に起因している。

(１) ＬＳＩの高速化
近年進められているシステムＬＳＩの高機能化は、集積されるトランジスタ数の増加、入出力ピン数の増加、動作周波数の向上を意味し、この高速化によりチップの消費電流が増加している。また、このようなチップの消費電流の増加に伴い電源ノイズ量も必然的に増加し、ＬＳＩ自身の出したノイズで、自らが誤動作することもある。

(２) ＬＳＩの微細化
半導体素子が微細化されると、素子特性を維持するために、電源電圧を下げる必要がある。これは、低電力化というメリットをもつ一方、従来と同じレベルのノイズを受けてもＬＳＩが誤動作しやすくなるというデメリットを併せ持つことになる。

そこで、従来の第１の半導体集積回路装置は、電圧ドロップやカップリングノイズを抑制するために、電源電圧ＶＤＤ−グランド電位ラインにデカップリングキャパシタやダイオードの挿入などが行なわれている。この第１の半導体集積回路装置では、実際のＬＳＩにおいて対策不備による不良が発生した場合、外部からの制御信号などによるオンチップトリミング手段を持たないため、チップ内部において微調整や最適化検討などを行なうことができない。

一般にＬＳＩの電源端子には、低インピーダンスが要求される。そのため、ＬＳＩの電源にノイズ対策として、基板に電荷を逃すためにダイオード挿入が行なわれてきた。以下に、この第１の半導体集積回路装置のノイズを抑制方法を説明する。

図４の２２,２３に示される波形は、ＬＳＩ内のコアロジック回路動作に伴うカップリングノイズによる電圧ドロップであり、２１にコアロジック回路の動作状態を示す。このカップリングノイズによる電圧ドロップ２２,２３が発生すると、瞬間的にＬＳＩコアロジック回路内の電源電圧が低下し、ＬＳＩ自身の速度性能も低下する。また、クロック分配系にこのノイズが加わると、クロックジッタの増加を引き起こしてしまう可能性もある。よって、コアロジック回路やクロック分配回路の電源部への影響を最小限にすべく、低インピーダンスが要求されるＬＳＩの電源電圧ラインとグランドラインとの間に、ノイズ対策としてダイオード挿入が行なわれてきた。この理由は、基板にノイズの電荷を逃すためである。ダイオード等の対策素子を配置することで、コアロジック回路のスイッチング動作(２１に示す)に起因する配線のインピーダンス変動の影響を受けた電圧降下による電圧ドロップやカップリングノイズ等を防止している。

図５に従来手法でのダイオード挿入例を示す。通常、設計時にＬＳＩ内コア部分の電源配線や容量、電流分布を見積もり、セル領域内にダイオードやデカップリングキャパシタ等のＩＲドロップ対策のための素子５０を配置することによって、コアロジック回路のスイッチング動作に起因する配線のインピーダンス変動の影響を受けた電圧降下による電圧ドロップやカップリングノイズ等を防いでいる。図６はダイオード機能を有する素子６０を電源電圧ライン１５とグランドライン１６との間に接続している。

図７は、ＭＯＳトランジスタをダイオード接続したレイアウト図の一例であり、ここでは、Ｐ型ＭＯＳトランジスタのゲート−ソース間が電気的に接続され、ドレインが接地されている構造をしている。図７において、１１１はＰ+コンタクト、１１２は活性領域、１１３はポリシリコン、１１４は活性領域である。

ＬＳＩ設計では、電源配線に基づく電圧ドロップ値を許容値以下に抑える必要がある。一般に、ＬＳＩで許容される最大電圧ドロップ値は、ＬＳＩの動作やタイミングを保証する最小電圧によって決定され、次式で表される。
(最大電圧ドロップ) ＝ (電源電圧ＶＤＤ) − (最小電圧)

ここで、電源電圧ＶＤＤは、ＬＳＩのチップの内部(コアロジック回路)に供給される。一般的なＬＳＩ設計では、この最大電圧ドロップ値よりも、電源電圧ライン側とグランドライン側とで生じる電圧ドロップ値の合計値が小さくなるように電源配線量を設定する必要がある。

上記電圧ドロップ値が最大電圧ドロップ値を超えてしまう場合は、ＬＳＩの誤動作の原因となる。このため、電源設計では、レイアウト設計が完了した段階で、電源網解析などのシミュレーションを実施して問題個所がないかを確認し、電圧ドロップ値が最大電圧ドロップ値を超えないようにしている。しかしながら、実際のＬＳＩにおいて動作不良が発生した場合、回路修正に伴いマスクの再作成が必要であった。

また、従来の第２の半導体集積回路装置としては、レイアウト面積が小さく、かつカップリングノイズレベルが小さなものがある(特開２００２−２３９０２号公報(特許文献１)参照)。

この半導体集積回路装置は、信号伝達線を備えた半導体集積回路装置であって、その出力ノードが信号伝達線の一端に接続され、第１の信号に応答して出力ノードを第１の電位にし、第２の信号に応答して出力ノードを第１の電位と異なる第２の電位にするドライバと、その第１の電極が第１の電位を第２の電位側にその閾値電圧だけレベルシフトさせた第３の電位を受け、その第２の電極が信号伝達線に接続され、信号伝達線の電位が第１の電位を超えたことに応じて導通する第１のダイオード素子を含むノイズリミッタとを備えたものである。

つまり、電源電圧ラインとグランドラインとの間に、ダイオード接続したトランジスタを挿入し、機能としてノイズリミット機能を有する装置があった。

また、従来の第３の半導体集積回路装置としては、高周波領域による動作時において、電源電圧ラインとグランドラインとの間にダイオードを挿入し、ノイズレベルの抑制を行うものがある(特開平１１−１５４７３３号公報(特許文献２)参照)。この第３の半導体集積回路装置は、電源間に内蔵バイパスコンデンサと、その近傍にＰＮＰバイポーラトランジスタまたはＰＮダイオードを設けている。これにより、この第３の半導体集積回路装置によれば、回路で発生した電源ノイズを他の回路に伝搬させにくい、または他の回路からの電源ノイズを受けにくい機能を有する、安定した回路動作ができ、電源ノイズに強い半導体集積回路装置を実現できる。

ＬＳＩの電源端子には、低インピーダンスが要求される。そのため、ＬＳＩの電源にノイズ対策として、基板に電荷を逃すためにダイオード挿入が行なわれてきた。しかし、上記従来の第１の半導体集積回路装置では、実際のＬＳＩにおいて、配線に接続された半導体素子がスイッチング動作することで電流が流れ、配線のインピーダンスによって電圧降下が生じ、電圧ドロップやカップリングノイズに起因する誤動作が発生した場合、シミュレーションなどによる解析後、回路の再設計およびマスク修正が必要である。これは、通常ダイオードの閾値電圧は、イオン注入プロセス等のプロセスパラメータにより固定化されているため、ＬＳＩなど半導体素子内での対策が不十分であった場合、外部からの信号による微調整や、最適化検討などを行なうことが不可能であった。

また、上記従来の第２の半導体集積回路装置では、カップリングノイズの低減を、小さいレイアウト面積の増加で提供することが可能であるが、外部からの信号によるカップリングノイズのノイズリミットのレベルを調整することは不可能であった。

また、上記従来の第３の半導体集積回路装置では、高周波領域による動作時にノイズレベルが小さく、回路で発生した電源ノイズを他の回路に伝搬させにくく、または他の回路からの電源ノイズを受けにくい機能を有するので、安定した回路動作が可能である。しかしながら、この半導体集積回路装置では、一般的なｐｎ接合とＭＯＳ構造を併せ持つゲートコントロールドダイオード(ＧＣＤ)を静電気保護素子として用いているが、外部からの信号による微調整や、最適化検討などを行なうことが不可能であった。

ＬＳＩの高速化、高機能化は、集積されるトランジスタ数の増加や入出力ピン数の増加と動作周波数の向上を意味し、消費電流が増加し、それに伴う電源ノイズ量も必然的に増加する。また、受け側の要因として、電源電圧の低下によるノイズ耐性の低下も問題となる。このように、電源ノイズ量の増加とノイズ耐性の低下という２つの現象の負の相乗効果により、ＬＳＩのノイズ設計は、最重要課題として急浮上してきた。
特開２００２−２３９０２号公報 特開平１１−１５４７３３号公報

そこで、この発明の課題は、回路変更を行なわずにノイズレベルを下げる調整やノイズ対策の最適化が可能な半導体集積回路装置を提供することにある。

上記課題を解決するため、この発明の半導体集積回路装置は、
電源電圧ラインおよびグランドラインが接続されたコアロジック回路と、
コントロールゲートに印加される電圧によりフローティングゲートに蓄積される電荷量が制御されるフローティングゲート構造の第１ＭＯＳトランジスタと
上記第１ＭＯＳトランジスタのフローティングゲートに連なる延伸部をゲートとし、そのゲートにソースが電気的に接続された第２ＭＯＳトランジスタと
を備え、
上記第２ＭＯＳトランジスタが上記電源電圧ラインと上記グランドラインとの間に接続されていることを特徴とする。

上記構成の半導体集積回路装置によれば、上記フローティングゲート構造の第１ＭＯＳトランジスタのコントロールゲートに印加される電圧を制御して、フローティングゲートに蓄積される電荷量を制御する。それにより、上記第１ＭＯＳトランジスタのフローティングゲートに連なる延伸部をゲートとする第２ＭＯＳトランジスタの閾値電圧が制御される。したがって、第１ＭＯＳトランジスタのコントロールゲート電圧の制御により、上記電源電圧ラインとグランドラインとの間に接続された第２ＭＯＳトランジスタによるノイズ除去動作を調整することができ、回路変更を行なわずにノイズレベルを下げる調整やノイズ対策の最適化ができる。

また、一実施形態の半導体集積回路装置は、上記第２ＭＯＳトランジスタの上記フローティングゲートに蓄積された電荷量を、ホットキャリアの注入、トンネル効果による電荷の注入またはトンネル効果による電荷の引抜きの少なくとも１つを用いて制御することにより、上記第２ＭＯＳトランジスタの閾値電圧を制御可能にする。

上記実施形態の半導体集積回路装置によれば、フローティングゲート構造の第１ＭＯＳトランジスタを用いてフローティングゲートへのホットキャリアの注入、トンネル効果による電荷の注入またはトンネル効果による電荷の引抜きの少なくとも１つを行うことにより、フローティングゲートに蓄積される電荷量をコントロールすることにより、第２ＭＯＳトランジスタの閾値電圧をコントロールし、電圧ドロップ量の微調整や最適化を行うことが可能となる。

フォローティングゲートに蓄積された電荷量を、ホットキャリアの注入、トンネル効果による電荷の注入またはトンネル効果による電荷の引抜きする方法の一例を以下に示す。

フローティングゲートへのホットキャリアの注入は、電子が、電界内での加速によって、約３.１ｅＶのエネルギーより大きなエネルギーを捕獲することで、例えば図８に示すシリコン-ゲート絶縁膜(ＳiＯ₂)間の障壁を越えることで行なわれ、印加された電界により電荷キャリアはフローティングゲートに注入される。なお、図８において、Ｅｃはコンダクションバンド(伝導帯)下端のエネルギー準位、Ｅｖはバレンスバンド(価電子帯)上端のエネルギー準位である。また、キャリア注入に他の方法を用いても本半導体集積回路装置の機能上問題はない。

トンネル効果による電荷の注入を行なう方法の例を以下に示す。ドレインに負電位(例えば−６Ｖ)を印加し、ソースを開放状態とし、コントロールゲートに正電位(例えば１２Ｖ)を印加すると、ドレインにおいてバンド− バンド間トンネル現象を発生させて、電子− 正孔対を生成させる。その後、電子は横方向電界によりソースからドレインに移動する。これにより、エネルギーはドレイン領域付近で高くなって、いわゆるホットエレクトロンとなる。そして、ゲート酸化膜のエネルギー障壁を越えて電子はフローティングゲート中に注入されることにより、図１０に示すように第２ＭＯＳトランジスタの閾値電圧を低くすることができる。なお、トンネル効果による電荷の注入に他の方法を用いても本半導体集積回路装置の機能上問題はない。

次に、トンネル効果による電荷の引抜きを行なう方法の例を以下に示す。ソースに正電位(例えば１２Ｖ)、コントロールゲートに負電位（例えば−１０Ｖ）を印加し、ドレインを開放状態とすると、フローティングゲートとシリコン基板の間に高電界が加わり、ファウラーノルトハイムトンネル電流が流れる。これにより、フローティングゲートからチャンネル領域に電荷が引き抜かれ、図９に示すように第２ＭＯＳトランジスタの閾値電圧を高くすることが出来る。なお、トンネル効果による電荷の引抜きに他の方法を用いても本半導体集積回路装置の機能上問題はない。

また、一実施形態の半導体集積回路装置は、上記第２ＭＯＳトランジスタは、ドレインが接地電位に接続されたＰ型ＭＯＳトランジスタである。

上記実施形態の半導体集積回路装置によれば、Ｐ型ＭＯＳトランジスタである第２ＭＯＳトランジスタは、基板電位が電源電圧であり、そのソースとゲートとの間に(電源電圧−閾値電圧)が与えられているので、ソースの電位が(電源電圧−閾値電圧)よりもその閾値電圧値だけ高い電位になるまでは導通しない。しかし、電源電圧に対してオーバーシュートするカップリングノイズが配線に発生すると、Ｐ型ＭＯＳトランジスタである第２ＭＯＳトランジスタが導通し、そのドレインからソースへ電流が流れてカップリングノイズが低減される。また、Ｐ型ＭＯＳトランジスタである第２ＭＯＳトランジスタのソースに与える電位は、電源電圧よりも低いほどノイズ除去効果は大きいため、ソースに与える電位は、(電源電圧ＶＤＤ−閾値電圧)以上でできるだけ低い電位が好ましい。このようにノイズ除去効果を最適化するには、第２ＭＯＳトランジスタの閾値電圧の可変が有効であることがわかる。

また、一実施形態の半導体集積回路装置は、上記第２ＭＯＳトランジスタの閾値電圧を、上記第１ＭＯＳトランジスタの上記コントロールゲートに印加される外部制御信号により制御する。

ここで、例えばキャリアがシリコン-ゲート絶縁膜(ＳiＯ₂)間の障壁を乗り越えるためには、電子が約３.１ｅＶのエネルギーが必要である。また、本構造を採用したゲート絶縁膜の膜厚は、欠陥密度の制御、ストレス誘起リーク、高温放置耐性維持などの信頼性の観点から１０ｎｍ程度と比較的厚いため、ゲート絶縁膜に強電界を印加してＦＮ(Fowler-Nordheim：ファウラーノルドハイム)トンネルによりフローティングゲートの電子を出し入れするためには約１２Ｖの高い電圧が必要である。よって、本半導体集積回路装置における外部制御信号の電圧範囲は、±３Ｖ〜±１２Ｖの範囲内の電圧であることが好適である。

上記実施形態の半導体集積回路装置によれば、外部制御信号により第２ＭＯＳトランジスタの閾値電圧を制御するので、回路変更を行なわずにノイズレベルを下げる調整が可能となる。

また、一実施形態の半導体集積回路装置は、上記第２ＭＯＳトランジスタの閾値電圧を上記外部制御信号により制御することによって、上記コアロジック回路の動作による上記電源電圧ラインと上記グランドラインとの間の電圧ドロップ値を制御する。

上記実施形態の半導体集積回路装置によれば、上記第２ＭＯＳトランジスタの閾値電圧を上記外部制御信号により制御して、コアロジック回路の動作による電源電圧ラインとグランドラインとの間の電圧ドロップ値を制御することにより、回路変更を行なわずに電圧ドロップ値の調整が可能となる。

また、一実施形態の半導体集積回路装置は、上記第１ＭＯＳトランジスタおよび上記第２ＭＯＳトランジスタが、上記コアロジック回路の領域内にある内部コアロジック用電源電圧ラインおよび内部コアロジック用グランドラインに接続され、かつ、上記コアロジック回路の領域内に配置されている。

上記実施形態の半導体集積回路装置によれば、上記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタが、上記コアロジック回路の領域内にある内部コアロジック用電源電圧ラインおよび内部コアロジック用グランドラインに接続され、かつ、上記コアロジック回路の領域内に配置されているので、コアロジック回路の動作に起因する内部コアロジック用電源電圧ラインと内部コアロジック用グランドラインとの間の電圧ドロップ値を効果的に制御することができる。これにより、コアロジック回路の周囲に配置された入出力回路の領域用の電源電圧ラインとグランドラインにコアロジック回路側から伝搬するノイズを低減できる。

また、一実施形態の半導体集積回路装置は、上記コアロジック回路に接続された上記電源電圧ラインと上記グランドラインとの間の電圧ドロップ量をモニタリングするための電圧モニタ用外部出力端子を備える。

上記実施形態の半導体集積回路装置によれば、上記コアロジック回路に接続された電源電圧ラインとグランドラインとの間の電圧ドロップ量を確認するため、上記電圧モニタ用外部出力端子を用いてマイクロプローブ等で直接モニタリングすることによって、回路変更を行なわずにノイズ対策の最適化が容易になる。

また、一実施形態の半導体集積回路装置は、上記コアロジック回路の動作をモニタリングするためのコアロジック回路用外部出力端子を備える。

上記実施形態の半導体集積回路装置によれば、上記コアロジック回路用外部出力端子を用いて、外部よりコアロジック回路の出力波形を観察,測定してコアロジック回路の動作をモニタリングすることによって、電源電圧ラインとグランドラインとの間のドロップ量の抑制による効果の確認および最適化が容易になる。

また、一実施形態の半導体集積回路装置は、
上記コアロジック回路を複数備え、
上記コアロジック回路毎にまたは複数の上記コアロジック回路毎に、上記第１ＭＯＳトランジスタのコントロールゲートに印加される外部制御信号を制御する。

上記実施形態の半導体集積回路装置によれば、１または複数のコアロジック回路の単位で第２ＭＯＳトランジスタの閾値電圧を制御することが可能となる。

また、一実施形態の半導体集積回路装置は、
上記第１ＭＯＳトランジスタのゲート絶縁膜の少なくとも一部に、シリコン酸化膜、または、上記シリコン酸化膜と同等に電子またはホールをトラップして保持する膜、または、上記シリコン酸化膜よりも上記電子または上記ホールをトラップしやすい膜のうちのいずれか１つの単層構造の膜をするか、または、
上記第１ＭＯＳトランジスタのゲート絶縁膜の少なくとも一部に、シリコン酸化膜、または、上記シリコン酸化膜と同等に上記電子または上記ホールをトラップして保持する膜、または、上記シリコン酸化膜よりも上記電子または上記ホールをトラップしやすい膜のうちの少なくとも１つを含む積層構造の膜を有する。

上記実施形態の半導体集積回路装置によれば、上記単層構造または積層構造の膜を有するゲート絶縁膜によって、このゲート絶縁膜中のキャリアトラップ量を制御することが可能となる。また、このようなゲート絶縁膜を採用することにより、上記単層構造または積層構造を構成する膜に欠陥が発生しても、その欠陥のごく近傍にトラップされた電荷が放出されるだけで済み、酸化膜の欠陥による影響を低減でき、長期にわたる信頼性を確保できる。

また、一実施形態の半導体集積回路装置は、上記第１ＭＯＳトランジスタのコントロールゲートに印加される外部制御信号の電圧範囲が＋３.１Ｖ〜＋１２Ｖの範囲内の電圧である。

また、一実施形態の半導体集積回路装置は、上記第１ＭＯＳトランジスタのコントロールゲートに印加される外部制御信号の電圧範囲が−３.１Ｖ〜−１２Ｖの範囲内の電圧である。

以上より明らかなように、この発明の半導体集積回路装置によれば、電源電圧ラインとグランドラインとの間のノイズを低減する第２ＭＯＳトランジスタの閾値電圧を、第１ＭＯＳトランジスタのコントロールゲートに印加する電圧により制御することで、電源電圧ラインとグランドラインとの間の電圧ドロップ量や、カップリングノイズの微調整や最適化を行なうことができ、不要電磁輻射(ＥＭＩ)の抑制も期待することができる。

また、この発明の半導体集積回路装置によれば、第１,第２ＭＯＳトランジスタを、個々のコアロジック回路ブロック毎の電源電圧ラインとグランドラインとの間に挿入することができる。

以下、この発明の半導体集積回路装置を図示の実施の形態により詳細に説明する。

図１はこの発明の実施の一形態の半導体集積回路装置としてのＬＳＩの要部を機能的に示す模式図である。

この半導体集積回路装置は、図１に示すように、複数のコアロジック回路１３を備え、上記複数のコアロジック回路１３に電源電圧ライン１５とグランドライン１６が接続されている。また、電源電圧ライン１５とグランドライン１６との間に、ダイオード機能を有する素子１０が接続されている。上記ダイオード機能を有する素子１０は、外部制御端子１４に印加される電圧により制御される。

また、電源電圧ライン１５に、電源電圧をモニタするための電圧モニタ用外部出力端子１７を接続している。さらに、各コアロジック回路１３の動作をモニタリングするため、各コアロジック回路１３の出力端子をコアロジック回路用外部出力端子１８に接続している。

図２は上記半導体集積回路装置の具体的構成に示す図である。図２に示すように、図１に示すダイオード機能を有する素子１０は、コントロールゲート１９に印加される電圧によりフローティングゲート２０に蓄積される電荷量が制御されるフローティングゲート構造の第１ＭＯＳトランジスタ１１と、その第１ＭＯＳトランジスタ１１のフローティングゲート２０の延伸部３０をゲートとし、ゲートとソースが電気的に接続された第２ＭＯＳトランジスタ１２で構成されている。

また、図３の上記半導体集積回路装置のセル構造のレイアウト例を示している。なお、図３において、１１１はＰ+コンタクト、１１２は活性領域、１１３はポリシリコン、１１４は活性領域、１１５はイオン注入領域、１１６はＰ+コンタクトである。

図３に示すセル構造は、コントロールセルであるフローティングゲート構造の第１ＭＯＳトランジスタ１１と、その第１ＭＯＳトランジスタ１５のフローティングゲート２０に連なる延伸部３０の一部をゲートとし、そのゲートにソースが電気的に接続された第２ＭＯＳトランジスタ１２で構成されている。上記第１ＭＯＳトランジスタ１５は、コントロールゲート１９に印加される電圧に基づいてフローティングゲート２０に蓄積される電荷量が制御される。

そのフローティングゲート２０に蓄積される電荷量をコントロールし、第２ＭＯＳトランジスタ１２の閾値電圧をコントロールするため、コントロールゲート１９は外部制御端子１４と接続されている。外部よりの電圧は、外部制御端子１４を介してコントロールゲート１９に印加され、第２ＭＯＳトランジスタ１２の電荷量の制御を行っている。

この発明では、これら機能を有する素子を１つのセル構造として用いている。

従来手法では、セル領域内のダイオードの配置に不備があり、ＬＳＩが誤動作した場合、外部より制御する手段を持たないため、オンチップトリミングを行うことができなかった。よって、ダイオードの配置の最適化をシミュレーション等により再検討した後に、回路図とマスクの修正を行う必要があった。

これに対して、この実施形態の半導体集積回路装置によれば、コアロジック回路１３の動作(図４の２２に示す)に起因する電圧ドロップが発生し、ＬＳＩが誤動作を起こした場合、コントロールゲート１９に接続された外部制御端子１４にＬＳＩ外部より電圧を印加し、図１, 図２に示す外部から閾値電圧を制御することが可能なダイオード接続された第２ＭＯＳトランジスタ１２により、フローティングゲート２０へのホットキャリアの注入、トンネル効果による電荷の注入またはトンネル効果による電荷の引抜きの少なくとも１つを行うことができる。フローティングゲート２０へのホットキャリアの注入、トンネル効果による電荷の注入またはトンネル効果による電荷の引抜きの少なくとも１つを行うことによって、フローティングゲート２０に保持される電荷量を制御し、第２ＭＯＳトランジスタ１２の閾値電圧をコントロールすることが可能となる。第２ＭＯＳトランジスタ１２の閾値電圧を変化させることで、図４の２３に示すように電源電圧ラインとグランドラインとの間の電圧ドロップ量の抑制量のコントロールを行うことができる。

なお、フローティングゲート２０の初期状態に応じて、ホットキャリアの注入、トンネル効果による電荷の注入またはトンネル効果による電荷の引抜きのいずれか１つを用いて、フローティングゲート２０の初期状態から電荷の注入または引抜きの一方のみを行ってもよい。

また、上記電圧ドロップ量の抑制効果を確認するためにＬＳＩチップ内の電源ノイズ波形を測定するため、電圧モニタ用外部出力端子１７にマイクロプローブ等を接続して、電源ノイズ波形を観察,測定することが可能できる。また、電源電圧ライン１５とグランドライン１６との間の電圧ドロップ現象によって引き起こされる速度の低下や誤動作箇所の特定や解析を、外部制御端子１４より制御される第２ＭＯＳトランジスタ１２の閾値電圧を変化させて、シグナルインテグリティ効果の最適化や検証を行うことができる。

また、各コアロジック回路１３のブロック単位もしくは個別回路毎に、コアロジック回路用外部出力端子１８を配置することにより、ＬＳＩ外部よりコアロジック回路の出力波形を観察,測定することができ、電圧モニタ用外部出力端子１７と併せて、電源電圧ラインとグランドラインとの間のドロップ量の抑制による効果の確認および最適化を行うことができる。

また、複数のコアロジック回路１３からなるブロック単位または個別のコアロジック回路１３毎に、第２ＭＯＳトランジスタ１２の閾値電圧を、第１ＭＯＳトランジスタ１５のコントロールゲート１９に印加される外部制御信号により制御することで、特定の単位毎に第２ＭＯＳトランジスタ１２の閾値電圧を制御することが可能であり、複数のコアロジック回路１３からなるブロック単位または個別のコアロジック回路１３に対して、図４の２３に示すように電源電圧ラインとグランドラインとの間の電圧ドロップ量の抑制量のコントロールを行うことができる。

また、図１１は第１ＭＯＳトランジスタの断面構造を示している。図１１において、２０１シリコン基板は、２０２はソース領域、２０３はドレイン領域、２０４はゲート絶縁膜、２０５はフローティングゲート、２０６はコントロールゲート、２０７は外部制御信号端子である。図１１に示す第１ＭＯＳトランジスタの構造において、ゲート絶縁膜２０４として、シリコン酸化膜(ＳiＯ₂)よりもキャリアをトラップしやすい他の単層膜や積層膜構造を有するゲート絶縁膜、例えばシリコン窒化膜(Ｓi₃Ｎ₄)などを含むゲート絶縁膜を採用することによって、このゲート絶縁膜中のキャリアトラップ量を制御することも可能である。また、このようなゲート絶縁膜を採用することで酸化膜に欠陥が発生しても、その欠陥のごく近傍にトラップされた電荷が放出されるだけで済み、酸化膜の欠陥による影響を低減でき、長期にわたる信頼性を確保することができる。

また、この発明の半導体集積回路装置の第１ＭＯＳトランジスタのゲート絶縁膜は、通常の半導体プロセスで使用されるものであれば、特にシリコン酸化膜に限定されるものではなく、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜、酸化チタニウム膜などの高誘電体膜を使用することも可能である。

この発明の半導体集積回路装置のＬＳＩチップの周辺部には、通常、入出力セル専用領域が環状に配置されており、コアロジック回路などの内部領域用の電源との分離が行なわれている。しかし、ピン数の制限などから内部領域用電源と入出力セル専用領域用電源に対して、共通の電源電圧用パッドおよびグランド用パッドを使用しなければならない場合が多い。そのような場合、入出力セル専用領域用の電源電圧ラインとグランドラインと、内部領域用の電源電圧ラインとグランドラインについて、共通インピーダンスを持たせないように配置することが行なわれている。しかし、このような形態を採用した場合、電源電圧用パッドおよびグランド用パッドが共通であるため、内部コアロジック回路などの内部領域のスイッチング動作に伴うスイッチングノイズが、入出力セル専用領域用の電源電圧ラインとグランドラインにも伝播してしまう。この伝播を抑制するには、内部コアロジック回路などの内部領域のスイッチングノイズをその内部で抑制することが有効である。

このような半導体集積回路装置のＬＳＩにおいて、個々のコアロジック回路ブロック毎の電源ラインに挿入可能な特徴を有する本発明の半導体集積回路装置は極めて有効である。

図１はこの発明の実施の一形態の半導体集積回路装置としてのＬＳＩの要部を機能的に示す模式図である。 図２は上記半導体集積回路装置の要部の具体的構成を示す図である。 図３は上記半導体集積回路装置のセル構造のレイアウト例を示す図である。 図４は上記半導体集積回路装置の効果を説明する図である。 図５は従来の半導体集積回路装置を説明する概略図である。 図６は上記半導体集積回路装置の回路図である。 図７は上記半導体集積回路装置の要部のレイアウト例を示す図である。 図８は上記半導体集積回路装置のシリコン-ゲート絶縁膜間の障壁を示す図である。 図９は上記半導体集積回路装置においてトンネル効果による電荷の引抜きを行なったときの第１ＭＯＳトランジスタの閾値電圧特性を示す図である。 図１０は上記半導体集積回路装置においてトンネル効果による電荷の注入を行なったときの第１ＭＯＳトランジスタの閾値電圧特性を示す図である。 図１１は上記半導体集積回路装置の第１ＭＯＳトランジスタの断面構造を示す図である。

符号の説明

１０…ダイオード機能を有する素子
１１…第１ＭＯＳトランジスタ
１２…第２ＭＯＳトランジスタ
１３…ロジック回路
１４…外部制御端子
１５…電源電圧ライン
１６…グランドライン
１７…電圧モニタ用外部出力端子
１８…コアロジック回路用外部出力端子
１９…コントロールゲート
２０…フローティングゲート
２１…コアロジック回路の動作信号
２２,２３…コアロジック回路動作に起因するカップリングノイズによる電圧ドロップ
３０…延伸部

Claims (12)

1. 電源電圧ラインおよびグランドラインが接続されたコアロジック回路と、
   コントロールゲートに印加される電圧によりフローティングゲートに蓄積される電荷量が制御されるフローティングゲート構造の第１ＭＯＳトランジスタと
   上記第１ＭＯＳトランジスタのフローティングゲートに連なる延伸部をゲートとし、そのゲートにソースが電気的に接続された第２ＭＯＳトランジスタと
   を備え、
   上記第２ＭＯＳトランジスタが上記電源電圧ラインと上記グランドラインとの間に接続されていることを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   上記第２ＭＯＳトランジスタの上記フローティングゲートに蓄積された電荷量を、ホットキャリアの注入、トンネル効果による電荷の注入またはトンネル効果による電荷の引抜きの少なくとも１つを用いて制御することにより、上記第２ＭＯＳトランジスタの閾値電圧を制御可能にしたことを特徴とする半導体集積回路装置。
3. 請求項１または２に記載の半導体集積回路装置において、
   上記第２ＭＯＳトランジスタは、ドレインが接地電位に接続されたＰ型ＭＯＳトランジスタであることを特徴とする半導体集積回路装置。
4. 請求項１乃至３のいずれか１つに記載の半導体集積回路装置において、
   上記第２ＭＯＳトランジスタの閾値電圧を、上記第１ＭＯＳトランジスタの上記コントロールゲートに印加される外部制御信号により制御することを特徴とする半導体集積回路装置。
5. 請求項４に記載の半導体集積回路装置において、
   上記第２ＭＯＳトランジスタの閾値電圧を上記外部制御信号により制御することによって、上記コアロジック回路の動作による上記電源電圧ラインと上記グランドラインとの間の電圧ドロップ値を制御することを特徴とする半導体集積回路装置。
6. 請求項１乃至５のいずれか１つに記載の半導体集積回路装置において、
   上記第１ＭＯＳトランジスタおよび上記第２ＭＯＳトランジスタが、上記コアロジック回路の領域内にある内部コアロジック用電源電圧ラインおよび内部コアロジック用グランドラインに接続され、かつ、上記コアロジック回路の領域内に配置されていることを特徴とする半導体集積回路装置。
7. 請求項１乃至６のいずれか１つに記載の半導体集積回路装置において、
   上記コアロジック回路に接続された上記電源電圧ラインと上記グランドラインとの間の電圧ドロップ量をモニタリングするための電圧モニタ用外部出力端子を備えたことを特徴とする半導体集積回路装置。
8. 請求項１乃至７のいずれか１つに記載の半導体集積回路装置において、
   上記コアロジック回路の動作をモニタリングするためのコアロジック回路用外部出力端子を備えたことを特徴とする半導体集積回路装置。
9. 請求項１乃至８のいずれか１つに記載の半導体集積回路装置において、
   上記コアロジック回路を複数備え、
   上記コアロジック回路毎にまたは複数の上記コアロジック回路毎に、上記第１ＭＯＳトランジスタのコントロールゲートに印加される外部制御信号を制御することを特徴とする半導体集積回路装置。
10. 請求項１乃至９のいずれか１つに記載の半導体集積回路装置において、
    上記第１ＭＯＳトランジスタのゲート絶縁膜の少なくとも一部に、シリコン酸化膜、または、上記シリコン酸化膜と同等に電子またはホールをトラップして保持する膜、または、上記シリコン酸化膜よりも上記電子または上記ホールをトラップしやすい膜のうちのいずれか１つの単層構造の膜を有するか、または、
    上記第１ＭＯＳトランジスタのゲート絶縁膜の少なくとも一部に、シリコン酸化膜、または、上記シリコン酸化膜と同等に上記電子または上記ホールをトラップして保持する膜、または、上記シリコン酸化膜よりも上記電子または上記ホールをトラップしやすい膜のうちの少なくとも１つを含む積層構造の膜を有することを特徴とする半導体集積回路装置。
11. 請求項１乃至１０のいずれか１つに記載の半導体集積回路装置において、
    上記第１ＭＯＳトランジスタのゲート絶縁膜の少なくとも一部にシリコン酸化膜を有し、
    上記第１ＭＯＳトランジスタのコントロールゲートに印加される外部制御信号の電圧範囲が＋３.１Ｖ〜＋１２Ｖの範囲内の電圧であることを特徴とする半導体記憶装置。
12. 請求項１乃至１０のいずれか１つに記載の半導体集積回路装置において、
    上記第１ＭＯＳトランジスタのゲート絶縁膜の少なくとも一部にシリコン酸化膜を有し、
    上記第１ＭＯＳトランジスタのコントロールゲートに印加される外部制御信号の電圧範囲が−３.１Ｖ〜−１２Ｖの範囲内の電圧であることを特徴とする半導体記憶装置。

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