JP2007250649A

JP2007250649A - 記録素子駆動回路および記録素子駆動回路のレイアウト方法

Info

Publication number: JP2007250649A
Application number: JP2006069297A
Authority: JP
Inventors: Masataka Sakurai; 將貴櫻井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2006-03-14
Filing date: 2006-03-14
Publication date: 2007-09-27

Abstract

【課題】パワーＭＯＳトランジスタアレイをドライバに用いたＢＪヒータボードにおいて、電源配線による電圧降下を同時オンヒータ数に寄らず一定なものとするために、パワーＭＯＳトランジスタアレイの隣接するソースを電気的に分離する。
【解決手段】ＭＯＳトランジスタのポリシリコンゲートを、分離したいＭＯＳのソース部分に配置する。そのポリシリコンゲートを基板電位に固定することで、隣接するＭＯＳトランジスタのソースを電気的に分離する。
【選択図】図１

Description

本発明はインクジェットプリンタにおけるプリンタヘッドのドライバ回路レイアウト方法に関するものである。

例えばワードプロセッサ、パーソナルコンピュータ、ファクシミリ等における情報出力装置として、所望される文字や画像等の情報を用紙やフィルム等シート状の記録媒体に行うプリンタがある。

プリンタの記録方式としては様々な方式が知られているが、用紙等の記録媒体に非接触記録が可能である、カラー化が容易である、静粛性に富む、等の理由でインクジェット方式が近年特に注目されており、又その構成としては所望される記録情報に応じてインクを吐出する記録ヘッドを装着すると共に用紙等の記録媒体の送り方向と直角な方向に往復走査しながら記録を行うシリアル記録方式が安価で小型化が容易などの点から一般的に広く用いられている。

インクジェット方式の中でもヒータへ電流を流した時に発生する熱エネルギーで引き起こされるインクの発泡現象を吐出エネルギーとするサーマルインクジェットプリンタのプリントヘッドでは、構造上ノズルを密に配列することが可能である。この特徴を活かし、記録速度向上のために複数のノズルをヘッドに高密度に作りこむことが行われている。また複数のノズルからインクを吐出させるために、ノズルに対応した同数のヒータおよびそのヒータへ電流を流すためのドライバ回路が高密度に配列される形でヘッドに設けられている。

このドライバ回路は半導体プロセス技術を用いて形成されるが、製造コストが低いなどの理由からCMOSプロセスで形成できるMOSトランジスタが用いられることが多い。このMOSトランジスタを高密度に配列する場合、一つのトランジスタのゲートを偶数本並列に配置するとともに、ソース領域を隣接するトランジスタと共有することで回路の面積効率を高める事も行われている。

一方、記録速度向上のためのノズル数増加にともない、同時にオンする可能性のあるヒータ数は増加することになる。ヘッド基板上にはヒータおよびドライバを電極パッドまで電気的に接続するための配線が存在するが、この配線に流れる電流量は同時にオンするヒータ数に応じて変化することになる。すなわち高密度部分の記録では同時にオンするヒータ数が多くなるため配線抵抗での電圧降下が大きく、低密度部分の記録時には同時オンヒータ数は少なくなるため電圧降下が小さいことになる。

配線における電圧降下量が大きくなると、ヒータで発生する熱エネルギーがその分減少するため、この減少分を見越し、インク吐出に必要な熱エネルギーがヒータで発生するように電流を流す必要がある。配線での電圧降下量の変動が大きいと、その大きい変動に対応できるような駆動条件が必要となり、記録素子の動作条件を決定する上で大きな制約となってしまう。

このような同時オンヒータ数による配線抵抗での電圧降下変化を安定なものとするため、ヒータ配列を一定間隔で区切って別々の配線で電極パッドまで引き出すことが行われている。このような形態で、区切った一定間隔内のヒータ配列内では同一タイミングで複数のヒータが駆動されないように規定することで、配線抵抗での電圧降下量の安定化が可能になる。

従来例としては、例えば特許文献１と特許文献２をあげることが出来る。
特開２００２−６７３１９号公報特開２００４−１２２７５７号公報

しかしながら、上記のように配線抵抗での電圧降下量安定化のために、ヒータ配列を一定間隔で区切って別々の配線で電極パッドまで引き出すためには、ソース領域を隣接するトランジスタと共有することで回路の面積効率を高めているMOSトランジスタのソース部分を、その区切り部分で分離する必要が生じる。この分離のためにはレイアウト上ある程度のマージンが必要となるが、区切り部を多く、すなわち同時にオンするヒータ数を多くして記録速度の向上を狙う場合にはこの分離マージンがMOSトランジスタ配列内に占める割合が大きくなり、回路レイアウト上の大きな制約となる。そのため、この分離マージンを極力小さいものとする必要がある。

従来の分離方法として、図２にマスクによる拡散層分離の例を示す。図２ではヒータ、電源パッドにつながるドレイン領域一つに対し、隣接する並列に接続された２本のゲートを介して２つのソース領域が接続されている。この並列に接続された２本のゲートは、図２には示されていないが、別途ヒータのオン、オフを確定するためのロジック回路からの信号が入力されることになる。このロジック信号がオンの場合にMOSトランジスタが導通、ドレイン側に接続されているパッドからヒータに電流が流れることになる。

このようなマスクによる拡散層の分離では、拡散層間隔のマージンを比較的大きく取る必要がある。また分離領域上に配線が引き回される場合、この配線が一定電位に達すると素子形成領域内に反転層が発生する、いわゆる寄生MOSトランジスタがソース-ソース間でオンする可能性があり、電気的な分離という点から望ましくない。

また次に、素子形成領域を別々に設けて分離するLOCOSによる分離の例を図３示す。素子形成領域で分離する方法では、分離に用いる酸化膜厚が厚く、また膜直下に寄生MOSトランジスタの反転層形成を抑制するチャネルストッパ層を設けることで電気的な分離を前述のマスク分離よりも確実に実現する事ができる。しかし一般的にはマスクによる拡散層分離の場合よりさらに大きいマージンを確保する必要がある。これはLOCOS酸化膜の形成に伴い、素子形成領域にはバーズビークが形成されるが、そのマージンを確保する必要がある等の理由による。

上記課題を解決するために、本発明の記録ヘッドは、MOSトランジスタのソース部分の分離をポリシリコンゲートによって実現するものである。

これによりソース-ソース間のマージンはポリシリコンゲート線幅により規定され、これは一般にマスクによる拡散層分離やLOCOS分離の場合よりも小さいものとすることができる。

また、このポリシリコンゲートを基板電位に電気的に固定すれば、寄生MOSトランジスタによる分離不良などが生じることもなく、確実に電気的な分離が可能となる。

以上説明したように本発明によればサーマルインクジェットプリンタヘッドの記録素子内でソース領域を隣接するトランジスタと共有することで回路の面積効率を高めているMOSトランジスタをドライバ回路として用い、配線抵抗での電圧降下量安定化のために、ヒータ配列を一定間隔で区切って別々の配線で電極パッドまで引き出す形態をとるときに必要となる区切り部分のソース分離を、基板電位に固定したポリシリコンゲートで行うことで、ソース-ソース間の分離マージンがポリシリコンゲート幅となり、LOCOS分離した場合に比較して小さく取ることが可能となる。

さらに同一素子形成領域内にマスク規定によりソース領域を分離した場合に懸念されるソース-ソース間の寄生MOSトランジスタによる電気的分離不良という問題なく、電気的な分離が可能となる。

またゲート形成後にソース、ドレイン領域の形成を行うセルフアラインとなるため、ゲートの露光ズレなどによって隣接する分離ソース領域の大きさがずれるなどの問題もない。

このように分離したソースを、電極パッドまでAl配線でそれぞれ独立に配線し、さらにこれらの配線抵抗値を同じものとなる様にする。これにより各々分離されたヒータ配列内で同じタイミングでオンするヒータを一つに限定する様に記録ヘッドを駆動することで、配線による電圧降下はオンするヒータ数によらずに一定とすることが可能になる。

このような電圧降下量変動を抑制することで、変動が大きい場合に必要となる駆動条件の対応が不要となり、記録素子の動作条件を決定する上での制約を回避する事が可能となる。

（実施例１）
ここではサーマルインクジェットプリンタを例にとって、その記録素子、記録ヘッド、および記録装置での実施例について述べる。

図１に本実施例の概略を説明するための簡略化したレイアウト図を示す。

なお、本実施例ではｎチャネルのオフセットMOSトランジスタをドライバ回路に用いた場合のソース分離について述べる。また本実施例のMOSトランジスタゲートは折り返しの２本並列で一つのトランジスタを構成するものである。

ここでｎチャネルMOSとしているのはドライバビリティがｐチャネルMOSと比較して高く、またオフセットMOSとしているのは高いドレイン耐圧の実現のためである。

図１で示しているのは、Al配線と素子形成領域内に形成されたオフセットMOSトランジスタの電界緩和層となる低密度拡散層領域(n-)、およびAl配線とソース・ドレイン拡散層との電気的な接続を行うためのコンタクト、ゲートとなる多結晶（ポリ）シリコンである。ここでソース・ドレイン拡散層である高密度拡散領域(n+)は素子形成領域内のAlと重なっているものとしている。

また図には示していないが、ドレイン側のAl配線は、実際にはインク加熱を行うためのヒータを介して電源パッドまで引き出されている。このときの電源配線はヒータ配列を一定間隔で区切って別々の配線で電極パッドまで引き出すことが行われている。

一方、ソース側のAl配線は一定間隔で区切られた形で別々の配線で電極パッドまで引き出される。

図ではこの区切り部分のレイアウトを抽出して示している。

図ではヒータ、電源パッドにつながるドレイン領域一つに対し、隣接する並列に接続された２本のゲートを介して２つのソース領域が接続されている。この並列に接続された２本のゲートは、図には示されていないが、別途ヒータのオン、オフを確定するためのロジック回路からの信号が入力されることになる。このロジック信号がオンの場合にMOSトランジスタが導通、ドレイン側に接続されているパッドからヒータに電流が流れることになる。

本実施例において、区切り部分のソースはポリシリコンゲートにより分離されている。またゲートによる分離であるため、ソース-ソース間の距離はゲートの最小幅まで縮めることが可能となる。一般的にこの幅は、素子形成領域によってソース分離をする場合に必要となる、隣接するLOCOSの間隔のマージンに比較して小さいものである。これはLOCOSの形成に伴い、素子形成領域にはバーズビークが形成されるが、そのマージンを確保する必要がある等の理由による。

一方、同じ素子形成領域内にマスク規定により２つのソース領域の分離を行う場合では、ソース-ソース間の寄生MOSトランジスタによる電気的な分離不良が生じる可能性がある。これに対し、この分離ゲートを、図には示していないが別途配線により基板電位に固定されるように電気的に接続することで、ゲート直下の領域に反転層が形成されないようにし、電気的な分離を確実なものとすることができる。

またゲートによる分離では、ゲート形成後にソース、ドレイン領域の形成を行うセルフアラインとなるため、ゲートの露光ズレなどによって隣接する分離ソース領域の大きさがずれるなどの問題もない。

本実施例の概略を説明するための簡略化したレイアウト図であるマスクによる拡散層分離の例を示す図である素子形成領域を別々に設けて分離するLOCOSによる分離の例を３示す図である

Claims

連続して配置した複数の記録素子を駆動するために、記録素子に対応するように連続して配置した電界効果型トランジスタ駆動回路であって、隣接する電界効果型トランジスタの電気的な素子間分離を、電界効果型トランジスタのゲートと同層の膜を隣接する電界効果型トランジスタの間に配置することで実現することを特徴とする記録素子駆動回路のレイアウト方法。
請求項１記載の素子間分離は、隣接するトランジスタのソースとソースの間にゲートと同層の膜を配置する事で実現することを特徴とする記録素子のレイアウト方法。
請求項１記載の素子間分離のために配置されるゲートと同層の膜は、請求項１記載の電界効果型トランジスタの基板電位と電気的に同電位とすることを特徴とする記録素子駆動回路。
請求項１記載のレイアウト方法に従って設けられた電界効果型トランジスタのゲート層は、多結晶シリコンであることを特徴とする記録素子回路。
請求項１記載のレイアウト方法に従って設けられた電界効果型トランジスタのドレイン層には、電気的接続を行う領域に接し、電気的接続を行う領域よりも低濃度の不純物濃度領域を電界緩和層として有することを特徴とする記録素子回路。
請求項１記載の記録素子は電気熱変換素子であり、該記録素子が搭載される記録ヘッドはサーマルインクジェットプリンタヘッドであることを特徴とする記録素子駆動回路。