JP2007250087A

JP2007250087A - Dynamic memory controller

Info

Publication number: JP2007250087A
Application number: JP2006072441A
Authority: JP
Inventors: Takashi Kadosawa; 敬門澤; Shusuke Kiuchi; 秀典木内; Toru Ishimori; 徹石森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-16
Filing date: 2006-03-16
Publication date: 2007-09-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a dynamic memory controller capable of realizing periodical refresh operation while satisfying a request for continuous shortest data transfer from a CPU. <P>SOLUTION: Before a request for refreshment that is periodically issued to an SDRAM 12 from an SDRAM interface 18, the controller makes a standby request 22 to an AHB bus interface 16 active. In the AHB bus interface 14, when there is an access request from the CPU bus 10, if the standby request is active, the controller issues a wait request to the CPU bus 10 immediately to make the UPU wait for the access until refresh processing is completed. Also, if the standby request is active when the processing is finished up to a shortest prescript point during data transfer processing, the controller issues a wait request immediately to the CPU bus 10 to make it halt the processing until the refresh processing is completed. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＣＰＵバスとダイナミックメモリの間に位置してＣＰＵバスからダイナミックメモリへのデータアクセスを制御し、ダイナミックメモリのリフレッシュを制御するダイナミックメモリコントローラに関する。 The present invention relates to a dynamic memory controller that is located between a CPU bus and a dynamic memory, controls data access from the CPU bus to the dynamic memory, and controls refresh of the dynamic memory.

例えばＡＨＢ（Advanced High-performance Bus）バスのようなＣＰＵバスと例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）のようなダイナミックメモリとの間に位置するダイナミックメモリコントローラは、ＣＰＵバスからダイナミックメモリへのデータアクセス動作の制御およびダイナミックメモリの定期的なリフレッシュ動作の制御を行う。 For example, a dynamic memory controller located between a CPU bus such as an AHB (Advanced High-performance Bus) bus and a dynamic memory such as an SDRAM (Synchronous Dynamic Random Access Memory), provides data access from the CPU bus to the dynamic memory. It controls the operation and the periodic refresh operation of the dynamic memory.

このデータアクセス動作とリフレッシュ動作はダイナミックメモリにおいて両立し得ないので、ダイナミックメモリへのデータアクセス中にリフレッシュ周期が重なった場合、データアクセス処理を中断するか、データアクセス処理の終了までリフレッシュ動作を延期させることになる。 Since this data access operation and refresh operation cannot be compatible in the dynamic memory, if the refresh cycle overlaps during data access to the dynamic memory, the data access processing is interrupted or the refresh operation is postponed until the end of the data access processing I will let you.

ただし、リフレッシュ動作を延期させることにすると、リフレッシュ期間がバーストアクセスのアクセス長により不定期となることでダイナミックメモリのデータの損失を招くおそれがあることから、従来では、リフレッシュ動作を優先してＣＰＵバスに対してＷａｉｔ要求を出してデータアクセス動作を中断させることが行なわれている。 However, if the refresh operation is postponed, the refresh period may become irregular due to the access length of burst access, which may cause loss of data in the dynamic memory. A data access operation is interrupted by issuing a Wait request to the bus.

しかしながら、システムのパフォーマンスを保証するためにデータアクセス開始から連続最短データ（８バーストや１６バースト）の転送が終るまではデータ転送を止めることができないプロセッサが出現している。このようなプロセッサを接続する予定のＣＰＵバスに接続されるダイナミックメモリコントローラにあっては、データアクセス動作とリフレッシュ動作が重なったときにＷａｉｔ要求を出してデータアクセス動作を中断させることができない場合を生じる。
特開２００４−５７８０号公報 However, in order to guarantee the performance of the system, a processor has appeared that cannot stop the data transfer from the start of data access until the transfer of the shortest continuous data (8 bursts or 16 bursts) is completed. In such a dynamic memory controller connected to a CPU bus to which a processor is to be connected, when a data access operation and a refresh operation overlap, a wait request can be issued and the data access operation cannot be interrupted. Arise.
JP 2004-5780 A

したがって本発明の目的は、連続最短データ転送の要請を満足し、かつ、定期的なリフレッシュ動作を可能にするダイナミックメモリコントローラを提供することにある。 Therefore, an object of the present invention is to provide a dynamic memory controller that satisfies the requirement for continuous shortest data transfer and enables a periodic refresh operation.

本発明によれば、ＣＰＵバスとダイナミックメモリの間に位置して、ＣＰＵバスからダイナミックメモリへのデータアクセスを制御し、ダイナミックメモリのリフレッシュを制御するダイナミックメモリコントローラであって、ダイナミックメモリに対して定期的にリフレッシュ要求を発生するリフレッシュ制御部と、該リフレッシュ要求よりも所定期間先行して開始する待機要求を発生する待機要求制御部と、ＣＰＵバスからダイナミックメモリへのデータアクセス要求の発生時において、待機要求中であれば即時ウェイト要求を発生するウェイト制御部とを具備するダイナミックメモリコントローラが提供される。 According to the present invention, there is provided a dynamic memory controller that is located between a CPU bus and a dynamic memory, controls data access from the CPU bus to the dynamic memory, and controls a refresh of the dynamic memory. At the time of occurrence of a data access request from the CPU bus to the dynamic memory, a refresh control unit that periodically generates a refresh request, a standby request control unit that generates a standby request that precedes the refresh request for a predetermined period of time A dynamic memory controller is provided that includes a wait control unit that generates an immediate wait request if a standby request is being made.

前記ウェイト制御部はさらに、例えば、前記待機要求の発生時において、ＣＰＵバスからダイナミックメモリへのデータアクセス中であり、データアクセス開始から所定期間経過前であれば、データアクセス開始から該所定期間経過後においてウェイト要求を発生し、ＣＰＵバスからダイナミックメモリへのデータアクセス中であり、データアクセス開始から該所定期間経過後であれば即時ウェイト要求を発生する。 Further, the wait control unit may, for example, access the dynamic memory from the CPU bus to the dynamic memory when the standby request occurs, and if the predetermined period has elapsed since the start of data access, if the predetermined period has elapsed. Later, a wait request is generated, data is being accessed from the CPU bus to the dynamic memory, and if the predetermined period has elapsed since the start of data access, an immediate wait request is generated.

或いは、前記ウェイト制御部はさらに、ＣＰＵバスからダイナミックメモリへのデータアクセス開始から所定期間経過後において、待機要求中であれば即時ウェイト要求を発生することでも良い。
或いはまた、前記ウェイト制御部はさらに、リフレッシュ要求発生時においてＣＰＵバスからダイナミックメモリへのデータアクセス中であれば即時ウェイト要求を発生することでも良い。 Alternatively, the wait control unit may further generate an immediate wait request if a standby request is being made after a predetermined period has elapsed from the start of data access from the CPU bus to the dynamic memory.
Alternatively, the wait control unit may further generate an immediate wait request if data is being accessed from the CPU bus to the dynamic memory when the refresh request is generated.

定期的に発生されるリフレッシュ要求に先行して発生される待機要求が出ている時にＣＰＵバスからのデータアクセス要求が発生したときにウェイト要求を発生してデータアクセスを許可しないことにより、連続最短データ転送の要請を満足しつつ定期的なリフレッシュ動作が可能となる。 By issuing a wait request and not permitting data access when a data access request from the CPU bus is generated when a wait request is issued prior to a periodically generated refresh request, the continuous shortest A periodic refresh operation can be performed while satisfying the data transfer request.

本発明を、ＡＨＢ（Advanced High-performance Bus）バスとＳＤＲＡＭ（Synchronous Dynamic RAM）との間に位置するＳＤＲＡＭコントローラを例にとって説明する。図１はＡＨＢバス１０とＳＤＲＡＭ１２の間に位置するＳＤＲＡＭコントローラ１４の概略構成を示す。ＳＤＲＡＭコントローラ１４は、ＡＨＢバス１０とインターフェースし、アドレス変換やウェイト制御を行うＡＨＢバスインターフェース１６と、ＳＤＲＡＭ１２とインターフェースし、ＳＤＲＡＭ１２の読み出し、書き込みおよびリフレッシュの制御を行うＳＤＲＡＭインターフェース１８とから構成される。 The present invention will be described by taking an SDRAM controller located between an AHB (Advanced High-performance Bus) bus and an SDRAM (Synchronous Dynamic RAM) as an example. FIG. 1 shows a schematic configuration of an SDRAM controller 14 located between the AHB bus 10 and the SDRAM 12. The SDRAM controller 14 includes an AHB bus interface 16 that interfaces with the AHB bus 10 and performs address conversion and wait control, and an SDRAM interface 18 that interfaces with the SDRAM 12 and controls read, write, and refresh of the SDRAM 12.

本発明によれば、前述のリフレッシュ制御部および待機要求制御部に相当するＳＤＲＡＭインターフェース１８はＳＤＲＡＭ１２に対して定期的に（例えば７．８μsec周期で）リフレッシュ要求２０を出すと共に、リフレッシュ要求に所定期間先行してアクティブになる待機要求２２をＡＨＢバスインターフェース１６に対して出す。この所定期間は、ＡＨＢバス１０に接続されるＣＰＵ（例えば富士通製マイクロプロセッサＦＲＵ）において規定されている最短規定バースト長（例えば８バースト、ただし１バーストは１〜数バイト）のデータの処理に要する時間に相当する。前述のウェイト制御部に相当するＡＨＢバスインターフェース１６は、この待機要求に基づき、ＡＨＢバス１０からのアクセス要求に対してウェイト要求２４を制御する。 According to the present invention, the SDRAM interface 18 corresponding to the above-described refresh control unit and standby request control unit issues a refresh request 20 to the SDRAM 12 periodically (for example, at a cycle of 7.8 μsec), and at a predetermined time in response to the refresh request. A standby request 22 that becomes active first is issued to the AHB bus interface 16. This predetermined period is required for processing data of the shortest prescribed burst length (for example, 8 bursts, where 1 burst is 1 to several bytes) defined by a CPU (for example, a Fujitsu microprocessor FRU) connected to the AHB bus 10. It corresponds to time. The AHB bus interface 16 corresponding to the aforementioned wait control unit controls the wait request 24 in response to the access request from the AHB bus 10 based on this standby request.

図２はＳＤＲＡＭインターフェース１８内のリフレッシュ要求および待機要求を生成するため回路の一例を示す図であり、図３はそれらの信号を説明するタイミングチャートである。図２において、１周期７．８μsecのリフレッシュカウンタ３０のカウント値がデコーダ３２でデコードされ、カウント値Ｃ₂のデコード出力がリフレッシュ要求となり、カウント値Ｃ₁のデコード出力でセットされカウント値Ｃ₃のデコード出力でリセットされるフリップフロップ３４の出力が待機要求となる。図３に示すように、７．８μsecごとに、リフレッシュカウンタ値Ｃ₂でリフレッシュ処理が開始し、リフレッシュカウンタ値Ｃ₃で終了する。待機要求はリフレッシュカウンタ値Ｃ₂のタイミングよりも先行するＣ₁のタイミングでアクティブとなる。Ｃ₁からＣ₂までの長さは前述の最短規定バースト長に対応しており、従って、図３に示すように、待機要求が有効になると同時にまたはその直前に始まったデータ処理は、リフレッシュ処理が開始する前に最短規定バースト長のデータを処理し終えることができる。従って、ＡＨＢバスインターフェース１６において、待機要求が有効である間に、アクセス要求があれば直ちにウェイト要求を出してリフレッシュ処理が終るまで処理を待たせ、待機要求が有効になる前にアクセスが開始される時はアクセスを許し、最短規定バースト長のデータを処理し終った時点で待機要求が有効であれば直ちにウェイト要求を出してリフレッシュ処理が終了するまで処理を中断させることにより、最短規定バースト長の要件を満足しつつ定期的なリフレッシュ処理を行うことが可能となる。 FIG. 2 is a diagram showing an example of a circuit for generating a refresh request and a standby request in the SDRAM interface 18, and FIG. 3 is a timing chart for explaining these signals. In FIG. 2, the count value of the refresh counter 30 of one cycle 7.8 μsec is decoded by the decoder 32, the decode output of the count value C ₂ becomes a refresh request, and is set by the decode output of the count value C ₁ and the count value C ₃ The output of the flip-flop 34 that is reset by the decode output becomes a standby request. As shown in FIG. 3, each 7.8Myusec, refresh process starts by the refresh counter value C _2, and ends at the refresh counter value C _3. The standby request becomes active at the timing C ₁ preceding the timing of the refresh counter value C ₂ . The length from C ₁ to C ₂ corresponds to the above-mentioned shortest prescribed burst length. Therefore, as shown in FIG. 3, data processing started immediately before or just before the waiting request becomes valid is refresh processing. The processing of the data of the shortest prescribed burst length can be completed before the start of. Therefore, in the AHB bus interface 16, while the standby request is valid, if there is an access request, a wait request is immediately issued and the process is waited until the refresh process is completed, and access is started before the standby request becomes valid. If the wait request is valid at the end of processing the data with the shortest specified burst length, the wait request is issued immediately and the processing is interrupted until the refresh process is completed. It is possible to perform a regular refresh process while satisfying the above requirements.

図４は上記に基づくＡＨＢバスインターフェース１６におけるウェイト要求の制御の処理のフローチャートである。図４において、ＡＨＢバス１０からＳＤＲＡＭ１２のアクセス要求があるとき（ステップ１０００）、ＳＤＲＡＭインターフェース１８から待機要求が既に出ているかどうかを調べ（ステップ１００２）、出ていなければ何もせず、待機要求が既に出ていればリフレッシュ処理の開始までに最短規定バースト長が確保できないのでＡＨＢバス１０へ即時にウェイト要求を出してリフレッシュ処理が終了するまでデータ処理を待たせる（ステップ１００４）。また、待機要求が新たに発生したとき（ステップ１００６）、ＡＨＢバス１０からＳＤＲＡＭ１２へアクセス中であるかどうかを調べアクセス中であれば、最短規定ポイントまでのデータ転送が終わっているかどうかを調べ（ステップ１０１０）、最短規定ポイントの前であれば最短規定ポイントまでのデータ転送が終わった後にウェイト要求を出す（ステップ１０１２）。最短規定ポイントまでのデータ転送が既に終わっていれば、即時にウェイト要求を出して以後のデータ転送をリフレッシュ処理が終わるまで中断させる（ステップ１０１４）。 FIG. 4 is a flowchart of wait request control processing in the AHB bus interface 16 based on the above. In FIG. 4, when there is an access request for the SDRAM 12 from the AHB bus 10 (step 1000), it is checked whether a standby request has already been issued from the SDRAM interface 18 (step 1002). If it has already been issued, the shortest prescribed burst length cannot be secured before the start of the refresh process, so a wait request is immediately issued to the AHB bus 10 and the data process is waited until the refresh process is completed (step 1004). When a new waiting request is generated (step 1006), it is checked whether or not the SDRAM 12 is being accessed from the AHB bus 10, and if it is being accessed, it is checked whether or not the data transfer to the shortest specified point has been completed ( In step 1010), if it is before the shortest prescribed point, a wait request is issued after the data transfer up to the shortest prescribed point is completed (step 1012). If the data transfer up to the shortest specified point has already been completed, a wait request is issued immediately and the subsequent data transfer is suspended until the refresh process is completed (step 1014).

図４に示した例は、アクセス要求発生時および待機要求発生時に着目した処理であるが、図５はアクセス要求発生時およびデータ処理が最短規定ポイントに到達した時に着目した処理を示す。まず、アクセス要求発生時には、図４の例と同様に、ＳＤＲＡＭインターフェース１８から待機要求が既に出ているか調べ（ステップ１１０２）、出ていればＡＨＢバス１０に即時にウェイト要求を出してリフレッシュ処理が終了するまでデータ処理を待たせる（ステップ１１０４）。また、データ処理が最短規定ポイントに到達したとき（ステップ１１０６）も同様に、待機要求が既に出ていれば（ステップ１１０８）即時にウェイト要求を出して処理を中断させる（ステップ１１１０）。
或いはまた、図６に示すようにリフレッシュ要求をＡＨＢバスインターフェース１６にも入力し、図７のフローチャートに示すように、図４および図５の例と同様に、アクセス要求発生時に（ステップ１２００）待機要求がアクティブであれば（ステップ１２０２）即時ウェイト要求を出してデータの処理を待たせ（ステップ１２０４）、従来と同様にリフレッシュ要求発生時に（ステップ１２０６）アクセス中であれば（ステップ１２０８）ウェイト要求を出してデータの処理を中断させるようにしても良い。 The example shown in FIG. 4 shows processing focused on when an access request occurs and when a standby request occurs. FIG. 5 shows processing focused on when an access request occurs and when data processing reaches the shortest prescribed point. First, when an access request occurs, as in the example of FIG. 4, it is checked whether a standby request has already been issued from the SDRAM interface 18 (step 1102), and if it is issued, a wait request is immediately issued to the AHB bus 10 to perform refresh processing. Data processing is made to wait until the end (step 1104). Similarly, when the data processing reaches the shortest prescribed point (step 1106), if a waiting request has already been issued (step 1108), a wait request is immediately issued and the processing is interrupted (step 1110).
Alternatively, as shown in FIG. 6, a refresh request is also input to the AHB bus interface 16, and, as shown in the flowchart of FIG. 7, a standby is performed when an access request is generated (step 1200), as in the examples of FIGS. If the request is active (step 1202), an immediate wait request is issued to wait for data processing (step 1204), and when a refresh request occurs (step 1206) as in the prior art, if it is being accessed (step 1208), a wait request May be used to interrupt the data processing.

本発明の一実施例の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of one Example of this invention. 図１のＳＤＲＡＭインターフェース内のリフレッシュ要求および待機要求を生成するための回路を示す回路図である。FIG. 2 is a circuit diagram showing a circuit for generating a refresh request and a standby request in the SDRAM interface of FIG. 1. リフレッシュ処理および待機要求のタイミングを示すタイミングチャートである。It is a timing chart which shows the timing of a refresh process and a standby request. 図１のＡＨＢバスインターフェースにおけるウェイト要求生成処理第１の例のフローチャートである。6 is a flowchart of a first example of wait request generation processing in the AHB bus interface of FIG. 1. ウェイト要求生成処理の第２の例のフローチャートである。It is a flowchart of the 2nd example of a wait request production | generation process. ウェイト要求生成処理の第３の例における回路構成を示す図である。It is a figure which shows the circuit structure in the 3rd example of a wait request production | generation process. ウェイト要求生成処理の第３の例のフローチャートである。It is a flowchart of the 3rd example of a wait request production | generation process.

Claims

A dynamic memory controller, located between the CPU bus and the dynamic memory, for controlling data access from the CPU bus to the dynamic memory and for controlling the refresh of the dynamic memory,
A refresh control unit that periodically generates a refresh request for the dynamic memory;
A standby request control unit that generates a standby request that starts a predetermined period before the refresh request;
A dynamic memory controller comprising: a wait control unit that generates an immediate wait request if a wait request is in progress when a data access request from the CPU bus to the dynamic memory is generated.

The wait control unit is further accessing data from the CPU bus to the dynamic memory when the standby request is generated. 2. The dynamic memory controller according to claim 1, wherein a wait request is generated, data is being accessed from the CPU bus to the dynamic memory, and an immediate wait request is generated if the predetermined period has elapsed from the start of data access.

2. The dynamic memory controller according to claim 1, wherein the wait control unit further generates an immediate wait request if a waiting request is in progress after a predetermined period has elapsed from the start of data access from the CPU bus to the dynamic memory.

2. The dynamic memory controller according to claim 1, wherein the wait control unit further generates an immediate wait request if data is being accessed from the CPU bus to the dynamic memory when a refresh request is generated.