JP2007221629A - 適応等化器 - Google Patents

Abstract

【課題】本発明は、増設する回路の数を最小限に抑えつつ、サーチ能力の向上を図ることができる適応等化器を提供する。
【解決手段】本発明に係わる適応等化器は、デジタルフィルタ６を備えており、デジタル信号を適応等化する適応等化器であって、当該ＩＩＲフィルタ６は、複数のフィルタブロック８と、サーチ制御部１４とを備えている。ここで、フィルタブロック８は、デジタルフィルタ処理を行う回路である。またサーチ制御部１４は、複数のフィルタブロック８の中から、デジタル信号の伝送路の変化量に応じて、デジタル信号の歪みが生じている部分をサーチするサーチ用フィルタブロック数を、決定する回路である。
【選択図】図２

Description

この発明は、デジタル信号の等化を行う適応等化器に係る発明であり、特にスパースフィルタを有する適応等化器に関する。

デジタル信号の等化を行う適応等化器において、等化区間が長い場合には回路規模が増大する（たとえば、長い遅延波に対しては、フィードバックを行うＩＩＲフィルタは、５００以上のタップ数を必要とする場合がある）し、演算時間が増加し収束に長時間を要する。ところで、遅延波は間欠的に分布していることが多い。したがって、当該回路規模の増大を防ぐために、等化可能な全区間の中から歪みが生じている区間を検出し、当該検出した区間のみを等化するスパースフィルタを有する適応等化器が既に提案されている（非特許文献１、特許文献１）。

当該スパースフィルタを有する適応等化器を用いた場合には、適応等化器の回路規模を削減することができ、演算量も低減される。つまり当該適応等化器を用いた場合には、選択された区間のみを等化するためフィルタブロック数またはフィルタブロックのタップ数を大幅に低減できる。

ＡＴＳＣ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｒｅｐｏｒｔ：ＤＴＶ Ｓｉｇｎａｌ Ｒｅｃｅｐｔｉｏｎ ａｎｄ Ｐｒｏｃｅｓｓｉｎｇ Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ，Ｄｏｃ．Ｔ３−６００ｒ４ Ｐ．３６ ５．１７ Ｓｐａｒｓｅ Ｅｑｕａｌｉｚａｔｉｏｎ 米国特許第６４２６９７２号

ところで、上記スパースフィルタを有する適応等化器を用いた場合には、デジタル信号において歪が生じている区間をサーチする必要がある。しかし、適応等化器の当該サーチの能力が低い場合には、サーチ期間中に生じた新たな遅延波（歪み）は当該サーチが終了するまで等化されない。

これを克服するためには、たとえばサーチ用回路を増やすなどの対策が考えられる。しかし、サーチ用回路を無制限に増やしたのでは、回路規模が大幅に増加してしまう。特に、当該サーチ用回路は、伝送路の状況がほとんど変化しない場合には不必要な回路であるので、不必要な回路を増設することになりかねない。

そこで、本発明は、増設する回路の数を最小限に抑えつつ、サーチ能力の向上を図ることができる適応等化器を提供することを目的とする。

上記の目的を達成するために、本発明に係る請求項１に記載の適応等化器は、デジタルフィルタを備えており、デジタル信号を適応等化する適応等化器において、前記デジタルフィルタは、デジタルフィルタ処理を行う複数のフィルタブロックと、前記複数のフィルタブロックの中から、前記デジタル信号の伝送路の変化量に応じて、前記デジタル信号の歪みが生じている部分をサーチするサーチ用フィルタブロック数を、決定するサーチ制御部とを、備えている。

本発明の請求項１に記載の適応等化器は、デジタルフィルタを備えており、デジタル信号を適応等化する適応等化器であって、前記デジタルフィルタは、デジタルフィルタ処理を行う複数のフィルタブロックと、前記複数のフィルタブロックの中から、前記デジタル信号の伝送路の変化量に応じて、前記デジタル信号の歪みが生じている部分をサーチするサーチ用フィルタブロック数を、決定するサーチ制御部とを、備えている。したがって、伝送路の変化量に応じて、サーチ用フィルタブロックとして機能させるフィルタブロックの数を変化させることができる。また、既存の適応等化器にサーチ制御部を新たに設けるだけなので、増設する回路の数を最小限に抑えることができる。

図１は、従来から存する適応等化器（判定帰還型等化器）の構成を示すブロック図である。ここで、当該適応等化器は、入力されてきたデジタル信号をブラインドで等化する装置である。

図１に示されているように、当該適応等化器は、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ部１、加算器２、判定器４、減算器５、およびＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ部６により構成されている。

ＦＩＲフィルタ部１には、デジタル信号が入力される。またＦＩＲフィルタ部１は、フィードフォワードを行うフィードフォワード型のフィルタである。またＩＩＲフィルタ部（デジタルフィルタと把握できる）６は、フィードバックを行うフィードバック型のスパースフィルタである。ＩＩＲフィルタ部６は、判定器４からの出力信号を加算器２に帰還させている。

加算器２では、ＦＩＲフィルタ部１からの出力信号とＩＩＲフィルタ部６からの出力信号が加算され、当該加算後の信号は判定器４に向けて出力される。また、減算器５では、判定器４の入力信号と判定器４の出力信号とが減算される。つまり、減算器５では、誤差信号を算出し、当該誤差信号をＦＩＲフィルタ部１およびＩＩＲフィルタ部６に向けて出力させている。ここで、当該誤差信号は、ＦＩＲフィルタ部１およびＩＩＲフィルタ部６において、フィルタ係数（タップ係数とも把握できる）の更新のために使用される。

なお、図１に示した適応等化器からは、出力信号（等化処理が施されたデジタル信号と把握できる）３が出力されている。

判定器４は、変調方式に応じて判定結果を出力する回路である。たとえば、入力信号が２値の信号であれば、「１」あるいは「−１」と判定し、出力する。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図２は、図１で示したＩＩＲフィルタ部６の内部構成を示すブロック図である。図２に示すように、ＩＩＲフィルタ部６は、遅延メモリ７、フィルタブロック８、加算器９、メモリ制御部１０、パス決定部１１、サーチアドレス記憶部１２、パスアドレス記憶部１３、およびサーチ制御部１４により構成されている。

遅延メモリ７には、判定器４からの出力信号が入力される。また遅延メモリ７は、任意に規定された等化可能な範囲の全区間に渡り、判定器４からの出力デジタル信号を記憶する回路である。換言すれば、遅延メモリ７に記憶されるデジタル信号の量が、等化可能な範囲と把握できる。

また遅延メモリ７の出力には、複数のフィルタブロック８（図１では６個フィルタブロック８ａ〜８ｆ）が並列的に接続されている。より一般的には、遅延メモリ７には、Ｍ個のフィルタブロック８が並列的に接続されている。また、フィルタブロック８は、Ｎタップを有する。ここで、Ｍ個とＮタップとの積（Ｍ×Ｎ）は、遅延メモリ７における全区間よりも小さい（好ましくは、当該積は、当該全区間よりもはるかに小さい）。

ここで、フィルタブロック８は、入力信号に対してデジタルフィルタ処理を実施する。また、各フィルタブロック８は、複数のタップを有している。また、各フィルタブロック８は、複数のフィルタ係数の更新（導出）を行う係数更新部を有している。各フィルタブロック８では、各タップにおいて入力信号とフィルタ係数の演算が行われ、その結果等化処理が実施される。なお、全フィルタブロック８に配設されている合計のタップ数は、遅延メモリ７に記憶されているデジタル信号の全区間の数よりも小さい。

フィルタブロック８の信号処理について説明する。

上述した判定器４の出力ｐ個を、ｙ（判定器４の出力）＝｛ｙ₀、ｙ₁、ｙ₃、・・・ｙ_p-1｝のように、ｙとする。これらは遅延メモリ７に保管される。たとえば遅延メモリ７の「０〜ｐ−１」のアドレスに保管される。またフィルタブロック８は、Ｎ個の係数を持ちＭ個接続されているので、フィルタ係数Ｃ_NMは、Ｃ_NM＝｛Ｃ₀₀，Ｃ₀₁，・・・Ｃ_0N-1，Ｃ₁₀，・・・，Ｃ_N-1M-1｝のように、Ｎ×Ｍ個から構成されている。ここで、フィルタ係数Ｃ_NMの個数は、出力の個数ｐよりも少ない。

「Ｒ」というフィルタブロック８からの出力Ｚ_Rは、Ｚ_R＝Ｃ_R0×ｙ_q＋Ｃ_R1×ｙ_q+1＋・・・＋Ｃ_RN-1×ｙ_q+N、のように表される。ここで、出力Ｚ_Rは、判定器４の出力の中から選択されたＮ個の連続した信号（ｙ_q〜ｙ_q+N）に、フィルタ係数（Ｃ_R0〜Ｃ_RN-1）がそれぞれ乗算され加算されたものである。さらに、Ｍ個のフィルタブロック８の出力Ｚは、Ｚ＝Ｚ₀＋Ｚ₁＋・・・Ｚ_R＋・・・Ｚ_M-1、のように加算から得られる。

このような信号処理を行う回路が、図３に示す回路である。図３は、フィルタブロック８の構成を示すブロック図である。

図３において、遅延メモリ７に保管された信号の中からＮ個の連続した信号をフィルタブロック８のメモリＭ１に保管する。当該メモリＭ１への書き込みや読み出しの制御は、図２に示したメモリ制御回路１０により行われる。Ｎ個の信号は、フィルタ係数算出部Ｆ１により出力されるＮ個の係数と乗算器Ｔ１で乗算され、さらに遅延素子Ｌ１と加算器Ａ１とにより構成される回路で加算され、出力される。なお、フィルタ係数算出部Ｆ１では、図１に示した減算器５より出力される誤差信号からＣＭＡやＬＭＳ等の適応アルゴリズムによりフィルタ係数を計算し、更新する。

また遅延メモリ７には、メモリ制御部１０が接続されている。当該メモリ制御部１０は、遅延メモリ７から各フィルタブロック８へ任意の遅延時間のデータを出力するために、遅延メモリ７におけるライトアドレスおよびリードアドレスを制御している。また、当該メモリ制御部１０は、遅延メモリ７から出力される各フィルタブロック８への入力信号のイネーブルを制御する。

またパス決定部１１は、後述するサーチ制御部１４の制御の下、複数のフィルタブロック８を、サーチ用フィルタブロックおよび等化用フィルタブロックへの振り分けを実施する。ここで、遅延メモリ７に記憶されているデジタル信号のどの区間を、どのサーチ用フィルタブロック、どの等化用フィルタブロックへ入力させるかは、各フィルタブロック８において導出されたフィルタ係数に依拠して決定される。

またサーチアドレス記憶部１２では、サーチしたパスのアドレスやフィルタ係数の重みを記憶する。ここで、重みとは、フィルタ係数の２乗和（｜Ｃ_R｜²＝｜Ｃ_R0｜²＋｜Ｃ_R1｜²＋・・・＋｜Ｃ_RN-1｜²）である。

またパスアドレス記憶部１３では、等化を決定したパスのアドレス、重みを保存する。ここで、重みの定義は上記と同じである。

またサーチ制御部１４は、適応等化器に到達するまでのデジタル信号の伝送路の変化量に応じて、複数のフィルタブロック８の中からサーチ用フィルタブロック数を決定する。ここで、サーチ用フィルタブロックでは、デジタル信号において歪みが生じている部分（もしくは区間）をサーチする。これに対して、後述する等化用フィルタブロックでは、歪が生じている部分（区間）の等化処理を行う。

また、サーチ制御部１４では、デジタル信号の伝送路の変化を定量的にモニタしている。また、サーチ制御部１４は、サーチ用フィルタブロック数の判断結果をパス決定部１１へと伝達する。パス決定部１１では上述したように、当該伝達に従って、複数のフィルタブロック８のサーチ用フィルタブロックおよび等化用フィルタブロックへの振り分けを実施する。

図４は、サーチ制御部１４の具体的な構成を示すブロック図である。図４に示すようにサーチ制御部１４は、記憶部２０、パスアドレス比較部２１、およびサーチフィルタ数算出部２２を備えている。

記憶部２０には、過去に選択された（より具体的には前回決定された）パスアドレスが記憶される。

パスアドレス比較部２１では、パスアドレス１３に記憶されている現在のパスアドレス（当該パスアドレスは、新たに（今回）選択されたパスアドレスであると把握できる）と、記憶部６３に記憶されているパスアドレスとを比較する。より具体的には、パスアドレス比較部２１では、上記両パスアドレスを比較することにより、更新された区間数をカウントする。

またサーチ用フィルタブロック数算出部２２では、予め規定されている閾値と上記更新された区間数（下記説明よりフィルタブロック８の変化数とも把握できる）とを比較する。そして、サーチ用フィルタブロック数算出部２２は、当該比較結果に応じて、サーチ用フィルタブロック数の数を導出する。

たとえば、当該閾値に対して更新された区間数が多ければ多いほど、サーチ用フィルタブロックの数を増やす（つまり、フィルタブロック８に対するサーチ用フィルタブロックの割り振りを多くする）。これに対して、当該閾値に対して更新された区間数が少なければ少ないほど、サーチ用フィルタブロックの数を減らす（つまり、フィルタブロック８に対するサーチ用フィルタブロックの割り振りを少なくする）。

図５を参照し、判定器４の出力ｙにおいて、ｐ＝１８０個の信号を用い、フィルタブロックの係数を１０個として説明する。

１８０個の時系列信号は、遅延メモリ７のアドレス０００〜１７９に保管される。フィルタブロック８はＮ＝１０個のフィルタ係数を持つので、１０個の時系列信号の集合が１８個集まったものとして考えられる。つまり、信号＝｛Ｓ００，Ｓ０１，Ｓ０２，・・・，Ｓ１７｝、Ｓ００＝｛０００，００１，・・・，００７｝，Ｓ１７＝｛１７０，１７１，・・・，１７９｝等のように、遅延メモリ７のアドレスをＳ００からＳ１７に分けて考えることができる。

図２の構成ではフィルタブロック８が６個であるので、Ｓ００からＳ１７の中から６個選択してパスアドレスと考えられる。図５の例では、時刻ｔ０でのパスアドレスＰＡ_T0、時刻ｔ１でのパスアドレスＰＡ_T1は、次のように表される。つまり、ＰＡ_T0＝｛Ｓ０２，Ｓ０３，Ｓ０４，Ｓ０６，Ｓ０８，Ｓ１４｝、ＰＡ_T1＝｛Ｓ００，Ｓ０１，Ｓ０２，Ｓ０３，Ｓ０６，Ｓ１４｝である。

時刻ｔ０と時刻ｔ１とのパスアドレスを、パスアドレス比較部２１により比較する。これにより、上記例ではフィルタブロック８が２個変化したという結果が得られる。

当該サーチ制御部１４の具体的な動作を、図６に示すフローチャートに基づいて説明する。なお、図４を用いた説明では、サーチ制御部１４は二つの閾値（第一の閾値および第二の閾値）を有しており、当該二つの閾値と上記更新された区間数とに基づいて、サーチ用フィルタブロック数を導出（決定）する場合について言及する（つまり、上記した一つの閾値と上記更新された区間数とに基づいて、サーチ用フィルタブロック数を導出（決定）する場合とは異なる）。

まずはじめに、パスアドレス比較部２１において、パスアドレス１３に記憶されているパスアドレス（当該パスアドレスは、新たに（今回）選択されたパスアドレスであると把握できる）と、記憶部６３に記憶されているパスアドレス（前回のパスアドレスと把握できる）とを比較する。そして当該比較の結果、パスアドレス比較部２１は、単位時間当たりに更新された区間数をカウントする（ステップＳ１）。

次に、サーチ用フィルタブロック算出部２２は、ステップＳ１でカウントされた更新された区間数（以下、更新区間数と称する）と、第一の閾値とを比較する（ステップＳ２）。

ステップＳ２において、サーチ用フィルタブロック算出部２２が、更新区間数が第一の閾値よりも大きいと判断したとする（更新区間数＞第一の閾値）。この場合は、ステップＳ２で「ＹＥＳ」となり、サーチ用フィルタブロックの数を現在のものよりも多くするように、サーチ制御部１４はパス決定部１１を制御する（ステップＳ３）。

これに対して、ステップＳ２において、サーチ用フィルタブロック算出部２２が、更新区間数が第一の閾値以下と判断したとする（更新区間数≦第一の閾値）。この場合は、ステップＳ２で「ＮＯ」となり、ステップＳ４へと移行する。

ステップＳ４では、サーチ用フィルタブロック算出部２２は、ステップＳ１でカウントされた更新区間数と第二の閾値とを比較する。

ステップＳ４において、サーチ用フィルタブロック算出部２２が、更新区間数が第二の閾値よりも小さいと判断したとする（更新区間数＜第二の閾値）。この場合は、ステップＳ４で「ＹＥＳ」となり、サーチ用フィルタブロックの数を現在のものよりも少なくするように、サーチ制御部１４はパス決定部１１を制御する（ステップＳ５）。

これに対して、ステップＳ４において、サーチ用フィルタブロック算出部２２が、更新区間数が第二の閾値以上と判断したとする（更新区間数≧第二の閾値）。この場合は、ステップＳ４で「ＮＯ」となり、現在のサーチ用フィルタブロック数を維持するように、サーチ制御部１４はパス決定部１１を制御する（ステップＳ６）。

ステップＳ６の後は、ステップＳ１へと戻る。

さて、上述のようにサーチ制御部１４からサーチ用フィルタブロック数に関する制御を受信したパス決定部１１では、当該サーチ用フィルタブロック数に関する制御を基に、サーチ用フィルタブロックの実際に割り当て作業が実施される。つまり、サーチ制御部１４では、サーチ用フィルタブロック数が決定され、パス決定部１１では、当該サーチ用フィルタブロック数に基づいて、どのフィルタブロックをサーチ用フィルタブロックに割り振るかを決定する。

なお、パス決定部１１における当該サーチ用フィルタブロックの割り振り（割り当て）は、たとえば従来技術から存在する方法（各フィルタブロック８が有するフィルタ係数の２乗和を用いる方法）により、実施される。

たとえば、サーチ制御部１４において、サーチ用フィルタブロック数が２個と決定され場合、パス決定部１１では、以下の割り当て動作を実施する。図５は、等化可能な全区間を模式的に図示した図である。ここで、等化可能な全区間は、フィルタブロック８のタップ数に対応した区間に分けられる（図５の場合では、Ｓ００〜Ｓ１７の１８区間）。

図５において時刻ｔ０では、区間Ｓ０２に対してフィルタブロック８ｅが割り振られており、区間Ｓ０３に対してフィルタブロック８ｂが割り振られている。また、区間Ｓ０４に対してフィルタブロック８ａが割り振られており、区間Ｓ０６に対してフィルタブロック８ｃが割り振られている。区間Ｓ０８に対してフィルタブロック８ｄが割り振られており、区間Ｓ１４に対してフィルタブロック８ｆが割り振られている。

時刻ｔ０では、上記フィルタブロック８の割り振りの下、所定の区間（歪が発生している区間）の等化処理が実施されている。

具体的に、遅延メモリ７に記憶されている信号において、区間Ｓ０２，Ｓ０３，Ｓ０４，Ｓ０６，Ｓ０８，Ｓ１４が選択される。そして各区間の信号が、パス決定部１１からの指令を受けたメモリ制御部１０の制御の下、遅延メモリ７から、各々フィルタブロック８ｅ，８ｂ，８ａ，８ｃ，８ｄ，８ｆに送信される。すると、各々フィルタブロック８ａ〜８ｆでは、フィルタ係数の更新が実施され、送信されてきた各区間Ｓ０２，Ｓ０３，Ｓ０４，Ｓ０６，Ｓ０８，Ｓ１４の等化が実施される。

次に、サーチ用フィルタブロック数が２個である旨の信号を受信したパス決定部１１は、各フィルタブロック８のフィルタ係数の２乗和を比較する。そして、フィルタ係数の２乗和の最も低いもの、および二番目に低いものを選択する。そして当該選択されたフィルタ係数を有するフィルタブロック（今の場合、フィルタブロック８ａ，８ｄであると仮定する）を、パス決定部１１は、サーチ用フィルタブロックに割り当てる。

すると、フィルタブロック８ａ，８ｄでは各々、遅延メモリ７から区間Ｓ００，Ｓ０１の信号が送信される。そして、各フィルタブロック８ａ，８ｄにおいて、区間Ｓ００，Ｓ０１の信号のサーチ処理が実施され、当該サーチ後、引き続き全区間が順次サーチされる。なお、フィルタブロック８ａ，８ｄはサーチ用フィルタブロックとして機能していると把握でき、残りのフィルタブロック８ｂ，８ｃ，８ｅ，９ｆは、等化用フィルタブロックとして機能している。

以上のように本実施の形態では、サーチ制御部１４は、伝送路（パス）の状況に応じて（つまり、パスアドレスの比較を通じて）、サーチ用フィルタブロック数を決定している。

したがって、増設する回路の数を最小限に抑えつつ（つまり、サーチ制御部１４のみ）、パス状況に応じてサーチ能力の向上を図ることができる適応等化器を提供することができる。たとえば、パスの変化が大きい場合には、サーチ用フィルタブロック数を増加させ、パスの変化が小さい場合には、サーチ用フィルタブロック数を減少させることができる。言い換えれば、伝送路の状況に応じて、サーチ期間を短縮できるようにサーチ回路能力を調整する制御機構を備えた、スパースフィルタを有する適応等化器を提供することができる。

また、今回のパスアドレスと前回のパスアドレスとを比較し、更新区間数をカウントすることにより、パスの変化を定量的に把握することができる。

なお、サーチ用フィルタブロックが一つで、パス更新が非常に小さい場合には、サーチ周期を長くするなどの制御を行っても良い。

また、当該実施の形態では、判定帰還型等化器について説明を行った。しかし、デジタルフィルタとして、ＦＩＲフィルタ、ＩＩＲフィルタを含むものであれば、同様に回路構成を削減できる。

＜実施の形態２＞
実施の形態１では、サーチ用フィルタブロックと等化用フィルタブロックとの割り振りの制御のみに言及した。当該実施の形態１に係わる適応等化器では、等化する区間を重複することなくフィルタブロック８によりサーチする。しかし、区間と隣り合う区間の境界付近に遅延波のピークがあるような場合には、二つのフィルタブロック８で等化を行う必要がある。

このような場合、区間の境界付近を一つのフィルタブロックで等化する方が効率的である。当該観点から創作されたものが、本実施の形態に係わる適応等化器である。

本実施の形態では、図２で示したパス決定部１１は、フィルタ係数の２乗和に加えて、個々のフィルタ係数の大きさ（より具体的には、フィルタ係数の２乗）を用いて、フィルタブロック８を制御する。

たとえば、フィルタブロック８において更新されたフィルタ係数の２乗和の比較から選択された区間の個々のタップの最大値を比較し、各フィルタブロックにおいて更新されたフィルタ係数（より具体的には、フィルタ係数の２乗）の最大値付近に、フィルタブロック８の中心付近が来るように、パスを決定するする。

図７に示すように、時刻ｔ０において、各フィルタブロック８に所定の区間が割り振られている。時刻ｔ１において、フィルタブロック８ｃでは右端付近のタップにフィルタ係数（より具体的には、フィルタ係数の２乗）の最大値があり、フィルタブロック８ｄでも右端付近にフィルタ係数（より具体的には、フィルタ係数の２乗）の最大値がある場合には、区間Ｓ０６と区間Ｓ０７の中心および区間Ｓ０８と区間Ｓ０９の中心付近に、フィルタブロック８ｃ，８ｄを、図７に示すように配置するようにパスを決定する。

以上のような構成により、本実施の形態に係わる適応等化器は、個々のフィルタブロック８を有効に等化に用いることができる（つまり、フィルタブロック８のつなぎ目において、スムーズなフィルタブロック８の切り替えが可能となる）。

実施の形態１では、遅延メモリ７の信号を１８個の集合として取り扱ったが、本実施の形態のようにフィルタ係数の大きさ（より具体的には、フィルタ係数の２乗）も用いることで、細かく信号区間の指定ができる。たとえば、図７の時刻ｔ１ではフィルタブロック８ｃ，８ｄは、フィルタブロック８ｃ＝｛６５〜７４｝、フィルタブロック８ｄ＝｛８５〜９４｝、のアドレスが指定できる。

なお、パス決定部１１で各フィルタブロック８の重みを計算する際に、当該パス決定部１１に対して操作することにより、実施の形態１のようにフィルタ係数の２乗和のみを用いるのか、本実施の形態のようにフィルタ係数の２乗和とフィルタ係数の大きさとを用いるのかを選択することができる。

＜実施の形態３＞
実施の形態１の説明から分かるように、フィルタブロック８のフィルタ係数の更新時間が短ければ短いほど、サーチ期間も短縮できる。

図８は、本実施の形態に係わるフィルタブロック８の構成の一部を示すブロック図である。図８と図３との比較から分かるように、本実施の形態に係わるフィルタブロック８では、図８に示すように、フィルタ係数算出部Ｆ１に係数記憶部Ｍ２が接続されている。これ以外の構成は、図３に示した構成と図８に示した構成とは同じである。

以下、図８を参照して本実施の形態に係わるフィルタブロック８の動作について説明する。

係数記憶部Ｍ２には、前回の係数更新処理により確定したフィルタ係数（以下、前回のフィルタ係数と称する）が記憶されている。当該状態において、新たに選択された区間において、フィルタ係数の更新処理が再開されたとする。

このとき、当該更新処理に際して、係数記憶部Ｍ２に記憶されている前回のフィルタ係数を、フィルタ係数算出部Ｆ１が読み出す。そして、フィルタ係数算出部Ｆ１は、当該前回のフィルタ係数を基に、フィルタ係数の係数更新処理が開始される。

その後、フィルタ係数の更新処理が終了すれば、フィルタ係数算出部Ｆ１は更新されたフィルタ係数を係数記憶部Ｍ２へと記憶（フィルタ係数の書き換えとも把握できる）される。

このように、フィルタ係数の更新処理が行われる度に、係数記憶部Ｍ２に記憶されているフィルタ係数の読み出し・書き換えを実施する。

上記のように、本実施の形態では、新たに選択された区間に対して、前回に確定してフィルタ係数からフィルタ係数の更新処理が実施されるように、フィルタブロック８は構成されている。

したがって、フィルタ係数の確定（収束）までの時間を短縮させることができる。また、このようにフィルタ係数の更新時間の短縮が可能であるので、結果としてサーチ期間の短縮も図ることができる。

＜実施の形態４＞
本実施の形態に係わる適応等化器は、サーチに複数のフィルタブロックが割り当てられているとき、任意に規定された等化範囲を割り当てられたフィルタブロック数で均等もしくは適当に分割し、サーチを行う。さらに、あるサーチタイム（サーチ処理）ごとに各フィルタ係数から得られる重み係数をフィルタブロックから読み出す。さらに、任意に設定可能な閾値と比較し、当該閾値より大きいフィルタ係数から得られる重み係数は、図１に示したサーチアドレス記憶部１２に記憶すると共に、サーチアドレス記憶部１２の重み係数の比較を行う。そして、最も小さいサーチアドレス記憶部１２の重み係数を、次のサーチ処理の際の閾値とする。

以下、もう少し具体的に本実施の形態に係わる適応等化器について説明する。

フィルタブロック８の２乗和からサーチ区間を選択する場合に、まず、各フィルタブロック８のフィルタ係数の２乗和と閾値とを比較する。そして、閾値より小さいフィルタ係数を有するフィルタブロック８を選択する。これにより、パス選択が容易になる。

図９のフロー図を用いて、本実施の形態に係わる適応等化器の動作について説明する。

まず、パスの決定を行う（ステップＳ４１）。次に、各フィルタブロック８においてフィルタ係数の２乗和を求める（ステップＳ４２）。そして、サーチ処理の際に、ステップＳ４２で求められたフィルタ係数の２乗和と閾値とを比較する（ステップＳ４３）。ここで、当該閾値より小さいフィルタ係数の２乗和を有する区間が選択される（ステップＳ４３）。

その後、ステップＳ４３で選択されたフィルタ係数の２乗和同士を比較する（ステップＳ４４）。そして、ステップＳ４４における比較の結果、最小のフィルタ係数の２乗和を選択する（ステップＳ４５）。ここで、ステップＳ４５で選択された最小のフィルタ係数の２乗和は、次にステップＳ４３の処理を行う際に（つまり、次のサーチ処理の際に）、新たな閾値として使用する。

なお、ステップＳ４５後、サーチ区間の選定を行い（ステップＳ４６）、ステップＳ４１へと戻る。

当該アルゴリズムで動作する適応等化器を用いることにより、サーチ用のフィルタブロックを選択する回路規模の削減を図ることができる。つまり、サーチアドレス記憶部１２の回路構成を小さくすることができる。

＜実施の形態５＞
本実施の形態に係わるフィルタブロック８の内部構成を、図１０のブロック図に示す。図１０と図３との比較から分かるように、本実施の形態に係わるフィルタブロック８は、等化用係数算出部ＦＴ１とサーチ用係数算出部ＦＳ１とを有している。

ここで、等化用係数算出部ＦＴ１は、等化処理の際に、第一のフィルタ係数更新方式に従ってフィルタ係数の算出を行う。また、サーチ用係数算出部ＦＳ１は、サーチ処理の際に、第二のフィルタ係数更新方式に従ってフィルタ係数の算出を行う。第一のフィルタ係数更新方式は、等化処理の際のフィルタ係数更新に特化した方式であり、フィルタ係数の更新がより精度良く行われる。これに対して、第二のフィルタ係数更新方式は、サーチ処理の際のフィルタ係数更新に特化した方式であり、フィルタ係数の更新がより高速に行われる。

ここで、等化用係数算出部ＦＴ１のフィルタ係数の算出速度は、サーチ用係数算出部ＦＳ１のフィルタ係数の算出速度よりも遅い。また、等化用係数算出部ＦＴ１のフィルタ係数の算出精度は、サーチ用係数算出部ＦＳ１のフィルタ係数の算出精度よりも高い。なお、等化用係数算出部ＦＴ１およびサーチ用係数算出部ＦＳ１のどちらを動作させるか切り替え可能である。

上記構成のフィルタブロック８において、等化処理を行う場合には、等化用係数算出部ＦＴ１に切り替え、サーチ処理を行う場合には、サーチ用係数算出部ＦＳ１に切り替える。

以上のように、本実施の形態では、フィルタブロック８は、等化用とサーチ用でフィルタ係数の算出部の切り替えを行うことができる。したがって、等化処理の際には、より高精度にフィルタ係数を算出することができ、サーチ処理の際には、より高速にフィルタ係数を算出することができる。

つまり、一のフィルタブロック８の構成で、精度良くフィルタ係数を算出することができる等化フィルタと、高速にフィルタ係数を収束することができるサーチフィルタとを兼用することができる。

適応等化器の構成を示すブロック図である。 実施の形態１に係わる適応等化器の構成を示すブロック図である。 フィルタブロックの内部構成を示すブロック図である。 サーチ制御部の内部構成を示すブロック図である。 実施の形態１に係わる適応等化器の動作を説明するための図である。 実施の形態１に係わる適応等化器の動作を説明するためのフローチャートである。 実施の形態２に係わる適応等化器の動作を説明するための図である。 実施の形態３に係わるフィルブロックの内部構成を示すブロック図である。 実施の形態４に係わる適応等化器の動作を説明するためのフローチャートである。 実施の形態５に係わるフィルブロックの内部構成を示すブロック図である。

符号の説明

６ ＩＩＲフィルタ、７ 遅延メモリ、８，８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ フィルタブロック、１０ メモリ制御部、１１ パス決定部、１２ サーチアドレス記憶部、１３ パスアドレス記憶部、１４ サーチ制御部、２０ 記憶部、２１ パスアドレス比較部、２２ サーチフィルタ数算出部、Ｆ１ フィルタ係数算出部、Ｍ２ 係数記憶部、ＦＴ１ 等化用係数算出部、ＦＳ１ サーチ用係数算出部。

Claims (8)

1. デジタルフィルタを備えており、デジタル信号を適応等化する適応等化器において、
   前記デジタルフィルタは、
   デジタルフィルタ処理を行う複数のフィルタブロックと、
   前記複数のフィルタブロックの中から、前記デジタル信号の伝送路の変化量に応じて、前記デジタル信号の歪みが生じている部分をサーチするサーチ用フィルタブロック数を、決定するサーチ制御部とを、備えている、
   ことを特徴とする適応等化器。
2. 等化を決定したパスアドレスの記憶が可能なパスアドレス記憶部と、
   前回のパスアドレスの記憶が可能な記憶部とを、さらに備えており、
   前記サーチ制御部は、
   前記パスアドレス記憶部に記憶されている、新たに決定された今回のパスアドレスと、前記記憶部に記憶されている前記前回のパスアドレスとの比較結果に基づいて、前記サーチ用フィルタブロック数を決定する、
   ことを特徴とする請求項１に記載の適応等化器。
3. 前記サーチ制御部の制御の下、前記決定したサーチ用フィルタブロック数に従って、前記複数のフィルタブロックを、前記サーチ用フィルタブロックおよび信号の等化処理を担う等化用フィルタブロックに振り分けるパス決定部を、さらに備えている、
   ことを特徴とする請求項１に記載の適応等化器。
4. 前記パス決定部は、
   前記フィルタブロックで更新されるフィルタ係数の最大値付近に、前記等化用フィルタブロックの中心付近がくるようにパスを決定する、
   ことを特徴とする請求項３に記載の適応等化器。
5. 前記フィルタブロックは、
   前記フィルタブロックで更新されるフィルタ係数を記憶することが可能な係数記憶部と、
   前記係数記憶部に記憶されている前回のフィルタ係数更新処理の際に確定したフィルタ係数を基にフィルタ係数更新処理を開始し、フィルタ係数更新処理が終了すると確定したフィルタ係数を前記係数記憶部に記憶させる、フィルタ係数算出部とを、備えている、
   ことを特徴とする請求項１に記載の適応等化器。
6. 前記フィルタブロックのフィルタ係数の２乗和を求め、サーチ処理の際に当該フィルタ係数の２乗和と閾値とを比較し、当該比較の結果、前記閾値より小さい前記フィルタ係数の２乗和を選択し、当該選択されたフィルタ係数の２乗和同士を比較し、当該比較の結果、最小の前記フィルタ係数の２乗和を次のサーチ処理の際に前記閾値として使用する、
   ことを特徴とする請求項１に記載の適応等化器。
7. 前記フィルタブロックは、
   等化処理の際に、第一のフィルタ係数更新方式に従って前記フィルタ係数の算出を行う等化用係数算出部と、サーチ処理の際に、第二のフィルタ係数更新方式に従ってフィルタ係数の算出を行うサーチ用係数算出部とを備えている、フィルタ係数算出部を、備えており、
   前記等化用係数算出部のフィルタ係数の算出速度は、前記サーチ用係数算出部のフィルタ係数の算出速度よりも遅く、
   前記等化用係数算出部のフィルタ係数の算出精度は、前記サーチ用係数算出部のフィルタ係数の算出精度よりも高く、
   前記等化用係数算出部および前記サーチ用係数算出部のどちらを動作させるか切り替え可能である、
   ことを特徴とする請求項１に記載の適応等化器。
8. 前記デジタルフィルタは、
   フィードバック型のＩＩＲフィルタである、
   ことを特徴とする請求項１に記載の適応等化器。
   

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