JP2546022B2 - 適応型通信路インパルスレスポンス推定方式 - Google Patents
適応型通信路インパルスレスポンス推定方式Info
- Publication number
- JP2546022B2 JP2546022B2 JP2085640A JP8564090A JP2546022B2 JP 2546022 B2 JP2546022 B2 JP 2546022B2 JP 2085640 A JP2085640 A JP 2085640A JP 8564090 A JP8564090 A JP 8564090A JP 2546022 B2 JP2546022 B2 JP 2546022B2
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- switch
- signal
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0202—Channel estimation
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルデータ通信において、通信路が
時間的に変動し、かつ符号間干渉が生じる系において、
高い信頼度で通信路インパルスレスポンスを推定する回
路に関するものである。
時間的に変動し、かつ符号間干渉が生じる系において、
高い信頼度で通信路インパルスレスポンスを推定する回
路に関するものである。
（従来の技術） 時間的に変動しかつ符号間干渉が生じる通信路を介し
てデータ伝送を行う場合、受信側では、送信データを正
しく復調するために通信路特性を追従する機能を有する
適応型等化回路が必要になる。適応型等化回路は、通信
路インパルスレスポンスがわかれば、所定の特性を満た
すように構成することができる。このため、適応型等化
回路を時々刻々変動していく通信路に追従させるために
は、受信信号から通信路インパルスレスポンスを推定し
ていく必要がある。
てデータ伝送を行う場合、受信側では、送信データを正
しく復調するために通信路特性を追従する機能を有する
適応型等化回路が必要になる。適応型等化回路は、通信
路インパルスレスポンスがわかれば、所定の特性を満た
すように構成することができる。このため、適応型等化
回路を時々刻々変動していく通信路に追従させるために
は、受信信号から通信路インパルスレスポンスを推定し
ていく必要がある。
受信信号から通信路インパルスレスポンスを推定する
方式として、判定器の出力をトランスバーサル型フィル
タで構成される受信信号レプリカ生成フィルタに入力
し、実際に受信した受信信号と比較して、その誤差が小
さくなるように受信信号レプリカ生成フィルタのタップ
系数を制御する方式が知られている（例えば、ブロアキ
ス著、“ディジタル コミュニケーションズ”、マグロ
ウヒル、1983）。この方式では、受信信号レプリカ生成
フィルタのタップ係数が通信路インパルスレスポンスの
推定値として出力され、推定された通信路インパルスレ
スポンスに基づいて、適応型等化回路を制御する。
方式として、判定器の出力をトランスバーサル型フィル
タで構成される受信信号レプリカ生成フィルタに入力
し、実際に受信した受信信号と比較して、その誤差が小
さくなるように受信信号レプリカ生成フィルタのタップ
系数を制御する方式が知られている（例えば、ブロアキ
ス著、“ディジタル コミュニケーションズ”、マグロ
ウヒル、1983）。この方式では、受信信号レプリカ生成
フィルタのタップ係数が通信路インパルスレスポンスの
推定値として出力され、推定された通信路インパルスレ
スポンスに基づいて、適応型等化回路を制御する。
（発明が解決しようとする課題） しかしながら、この方式では、判定結果に基づいて通
信路インパルスレスポンスを推定しているから、判定誤
りがある場合には、受信信号レプリカ生成フィルタが発
散し、その出力結果に基づいて構成される適応型等化回
路の動作も不安定になり、誤り伝搬が生じてしまう。
信路インパルスレスポンスを推定しているから、判定誤
りがある場合には、受信信号レプリカ生成フィルタが発
散し、その出力結果に基づいて構成される適応型等化回
路の動作も不安定になり、誤り伝搬が生じてしまう。
また、判定誤りを少なくするためには、例えば、適応
型等化方式として、ピタビアルゴリズムを用いた最尤系
列推定回路を用いて場合は、十分な観測時間を得るため
にパスメモリを長くするという手法がある。この手法を
用いると、通信路の変動速度が遅い場合には、判定誤り
は減少し受信信号レプリカ生成フィルタの動作も安定す
る。しかし、通信路の変動速度が速い場合には、パスメ
モリで生じる復調遅延のために、受信信号レプリカ生成
フィルタの通信路変動に対する追従性が劣化し、その結
果、判定誤りが増加してしまう。線形等化方式、判定基
幹等化方式等の等化方式を用いた場合でも、通信路イン
パルスレスポンスの推定値が不安定になるから、同様の
結果を招いてしまう。
型等化方式として、ピタビアルゴリズムを用いた最尤系
列推定回路を用いて場合は、十分な観測時間を得るため
にパスメモリを長くするという手法がある。この手法を
用いると、通信路の変動速度が遅い場合には、判定誤り
は減少し受信信号レプリカ生成フィルタの動作も安定す
る。しかし、通信路の変動速度が速い場合には、パスメ
モリで生じる復調遅延のために、受信信号レプリカ生成
フィルタの通信路変動に対する追従性が劣化し、その結
果、判定誤りが増加してしまう。線形等化方式、判定基
幹等化方式等の等化方式を用いた場合でも、通信路イン
パルスレスポンスの推定値が不安定になるから、同様の
結果を招いてしまう。
（課題を解決するための手段） 本願発明の適応型通信路インパルスレスポンス推定方
式は、判定結果と受信信号と後記通信路インパルスレス
ポンスの推定値を入力し、受信信号レプリカを生成し、
内部状態１を出力する手段と、前記内部状態１を入力と
し、判定誤りを検出し、前記判定誤りを検出したときに
制御パルスを出力する手段と、前記受信信号と前記内部
状態１を入力し、前記制御パルスが入力された場合に
は、誤り伝搬を制御するように前記内部状態１を内部状
態２に変換して該内部状態２を出力し、前記制御パルス
が入力されない場合には、入力された前記内部状態１を
変換せずにそのまま内部状態２として出力する手段と、
前記内部状態２を入力として、前記内部状態２を更新し
て、通信路インパルスレスポンスの推定値を出力する手
段とを有している。
式は、判定結果と受信信号と後記通信路インパルスレス
ポンスの推定値を入力し、受信信号レプリカを生成し、
内部状態１を出力する手段と、前記内部状態１を入力と
し、判定誤りを検出し、前記判定誤りを検出したときに
制御パルスを出力する手段と、前記受信信号と前記内部
状態１を入力し、前記制御パルスが入力された場合に
は、誤り伝搬を制御するように前記内部状態１を内部状
態２に変換して該内部状態２を出力し、前記制御パルス
が入力されない場合には、入力された前記内部状態１を
変換せずにそのまま内部状態２として出力する手段と、
前記内部状態２を入力として、前記内部状態２を更新し
て、通信路インパルスレスポンスの推定値を出力する手
段とを有している。
本願発明の適応型通信路インパルスレスポンス推定方
式では、前記内部状態１出力手段は、前記判定結果を入
力とするｎ個の直列なシフトレジスタと、前記ｎ個のシ
フトレジスタ内の各信号に対して、入出力端子から与え
られるｎ個の重み群で重みづけをして、加算する第１の
加算回路と、前記第１の加算回路の出力と前記受信信号
との差信号を求める第１の減算器と、前記ｎ個のシフト
レジスタ内の各信号と前記ｎ個の重み群と前記差信号を
前記内部状態１として出力する出力端子とを有している
ことが好ましい。
式では、前記内部状態１出力手段は、前記判定結果を入
力とするｎ個の直列なシフトレジスタと、前記ｎ個のシ
フトレジスタ内の各信号に対して、入出力端子から与え
られるｎ個の重み群で重みづけをして、加算する第１の
加算回路と、前記第１の加算回路の出力と前記受信信号
との差信号を求める第１の減算器と、前記ｎ個のシフト
レジスタ内の各信号と前記ｎ個の重み群と前記差信号を
前記内部状態１として出力する出力端子とを有している
ことが好ましい。
本願発明の適応型通信路インパルスレスポンス推定方
式では、前記制御パスル出力手段は、前記差信号を入力
として、該差信号のレベルを検出し、前記差信号のレベ
ルをある定められたスレッショルドと比較して、前記差
信号のレベルが前記スレッショルドよりも大きい場合に
は前記制御パルスを出力することが好ましい。
式では、前記制御パスル出力手段は、前記差信号を入力
として、該差信号のレベルを検出し、前記差信号のレベ
ルをある定められたスレッショルドと比較して、前記差
信号のレベルが前記スレッショルドよりも大きい場合に
は前記制御パルスを出力することが好ましい。
本願発明の適応型通信路インパルスレスポンス推定方
式では、前記内部状態２出力手段は、前記制御パルスに
よって起動され、後記ｍ個のスイッチ群１、後記ｍ個の
スイッチ群２、後記スイッチ１、後記スイッチ２及び後
記判定結果パターン発生回路を制御する制御回路と、前
記ｎ個の直列なシフトレジスタ内のｍ個（１≦ｍ≦ｎ）
の信号と後記ｍ個のスイツチ群２の出力を入力とし、前
記制御回路が起動しないときには、前記ｎ個の直列なシ
フトレジスタ内のｍ個の信号を出力し、起動したときに
は、後記ｍ個のスイッチ群２からの入力を出力するよう
に制御されるｍ個のスイッチ群１と、前記ｍ個のスイッ
チ群１からの信号を出力するｍ個の出力端子群と、前記
第１の減算器から出力される差信号と後記スイッチ２の
出力を入力とし、前記制御回路が起動しないときには、
該差信号を出力し、起動したときには、後記スイッチ２
からの入力を出力するように制御されるスイッチ１と、
前記スイッチ１からの信号を出力する出力端子と、前記
制御回路からの信号により起動され、Lm通り（Ｌは、１
シンボル当たりの多値数）のｍシンボル系列の判定結果
パターンを出力する判定パターン発生回路と、前記ｎ個
の直列なシフトレジスタ内のうちｎ−ｍ個の信号を入力
として、記憶するｎ−ｍ個のメモリ群と、前記ｎ−ｍ個
の信号を出力するｎ−ｍ個の出力端子群と、前記第１の
加算回路におけるｎ個の重み群を用いて、前記ｎ−ｍ個
のメモリ群に記憶されている信号と前記ｍシンボル系列
から構成される判定結果パターンから成るｎシンボルの
系列を重みづけして加算する第２の回路と、前記ｎ個の
重み群を出力するｎ個の出力端子群と、前記第２の加算
回路の出力と前記受信信号との差の信号を誤差信号とし
て求める第２の減算器と、前記第２の減算器の出力を入
力とし、入力信号の電力を求めて出力する電力検出回路
１と、前記電力検出回路１の出力と後記電力検出回路２
の出力を入力とし、前記電力検出回路１の出力が後記電
力検出回路２の出力よりも大きい場合には、後記ｍ個の
スイッチ群３に対して後記ｍ個のスイッチ群２からの入
力を出力させ、後記スイッチ３に対して後記スイッチ２
からの入力を出力させ、前記電力検出回路１の出力が後
記電力検出回路２の出力よりも小さい場合には、後記ｍ
個のスイッチ群３に対して前記判定パターン発生回路か
らの入力を出力させ、後記スイッチ３に対して前記第２
の減算器からの入力を出力させる比較器と、前記第２の
減算器の出力と後記スイッチ２の出力を入力とし、前記
比較器によって制御されるスイッチ３と、前記スイッチ
３の出力を入力として、入力信号を記憶するメモリと、
前記メモリに記憶された信号を入力とし、入力信号の電
力を検出する電力検出回路２と、前記メモリに記憶され
た信号を入力とし、前記制御回路によって制御され、入
力信号を、前記判定パターン発生回路が全てのパターン
を発生し終えたときには前記スイッチ１に、パターン発
生中の場合には前記スイッチ３に対して出力するスイッ
チ２と、前記判定パターン発生回路からの出力と後記ｍ
個のスイッチ群２の出力を入力とし、前記比較器によっ
て、入力信号を選択して出力するｍ個のスイッチ群３
と、前記ｍ個のスイッチ群３の出力を入力とし、各入力
信号を記憶するｍ個のメモリ群と、前記ｍ個のメモリ群
に記憶された信号を入力とし、前記制御回路によって制
御され、各入力信号を、前記判定パターン発生回路が全
てのパターンを発生し終えたときには前記ｍ個のスイッ
チ群１に、発生中の場合には前記ｍ個のスイッチ群３に
出力するｍ個のスイッチ群２とを有していることが好ま
しい。
式では、前記内部状態２出力手段は、前記制御パルスに
よって起動され、後記ｍ個のスイッチ群１、後記ｍ個の
スイッチ群２、後記スイッチ１、後記スイッチ２及び後
記判定結果パターン発生回路を制御する制御回路と、前
記ｎ個の直列なシフトレジスタ内のｍ個（１≦ｍ≦ｎ）
の信号と後記ｍ個のスイツチ群２の出力を入力とし、前
記制御回路が起動しないときには、前記ｎ個の直列なシ
フトレジスタ内のｍ個の信号を出力し、起動したときに
は、後記ｍ個のスイッチ群２からの入力を出力するよう
に制御されるｍ個のスイッチ群１と、前記ｍ個のスイッ
チ群１からの信号を出力するｍ個の出力端子群と、前記
第１の減算器から出力される差信号と後記スイッチ２の
出力を入力とし、前記制御回路が起動しないときには、
該差信号を出力し、起動したときには、後記スイッチ２
からの入力を出力するように制御されるスイッチ１と、
前記スイッチ１からの信号を出力する出力端子と、前記
制御回路からの信号により起動され、Lm通り（Ｌは、１
シンボル当たりの多値数）のｍシンボル系列の判定結果
パターンを出力する判定パターン発生回路と、前記ｎ個
の直列なシフトレジスタ内のうちｎ−ｍ個の信号を入力
として、記憶するｎ−ｍ個のメモリ群と、前記ｎ−ｍ個
の信号を出力するｎ−ｍ個の出力端子群と、前記第１の
加算回路におけるｎ個の重み群を用いて、前記ｎ−ｍ個
のメモリ群に記憶されている信号と前記ｍシンボル系列
から構成される判定結果パターンから成るｎシンボルの
系列を重みづけして加算する第２の回路と、前記ｎ個の
重み群を出力するｎ個の出力端子群と、前記第２の加算
回路の出力と前記受信信号との差の信号を誤差信号とし
て求める第２の減算器と、前記第２の減算器の出力を入
力とし、入力信号の電力を求めて出力する電力検出回路
１と、前記電力検出回路１の出力と後記電力検出回路２
の出力を入力とし、前記電力検出回路１の出力が後記電
力検出回路２の出力よりも大きい場合には、後記ｍ個の
スイッチ群３に対して後記ｍ個のスイッチ群２からの入
力を出力させ、後記スイッチ３に対して後記スイッチ２
からの入力を出力させ、前記電力検出回路１の出力が後
記電力検出回路２の出力よりも小さい場合には、後記ｍ
個のスイッチ群３に対して前記判定パターン発生回路か
らの入力を出力させ、後記スイッチ３に対して前記第２
の減算器からの入力を出力させる比較器と、前記第２の
減算器の出力と後記スイッチ２の出力を入力とし、前記
比較器によって制御されるスイッチ３と、前記スイッチ
３の出力を入力として、入力信号を記憶するメモリと、
前記メモリに記憶された信号を入力とし、入力信号の電
力を検出する電力検出回路２と、前記メモリに記憶され
た信号を入力とし、前記制御回路によって制御され、入
力信号を、前記判定パターン発生回路が全てのパターン
を発生し終えたときには前記スイッチ１に、パターン発
生中の場合には前記スイッチ３に対して出力するスイッ
チ２と、前記判定パターン発生回路からの出力と後記ｍ
個のスイッチ群２の出力を入力とし、前記比較器によっ
て、入力信号を選択して出力するｍ個のスイッチ群３
と、前記ｍ個のスイッチ群３の出力を入力とし、各入力
信号を記憶するｍ個のメモリ群と、前記ｍ個のメモリ群
に記憶された信号を入力とし、前記制御回路によって制
御され、各入力信号を、前記判定パターン発生回路が全
てのパターンを発生し終えたときには前記ｍ個のスイッ
チ群１に、発生中の場合には前記ｍ個のスイッチ群３に
出力するｍ個のスイッチ群２とを有していることが好ま
しい。
（作 用） 第３図に、３タップのトランスバーサル型フィルタで
構成される受信信号レプリカ生成フィルタの一例を示
す。このフィルタでは、まず、入力端子200から判定結
果を入力し、受信信号のレプリカを生成し、実際の受信
信号との誤差を表す誤差信号を得る。さらに、内部状態
として、誤差信号（端子212の出力）及び適応型受信信
号レプリカ生成フィルタの状態（213〜218の出力）をタ
ップ係数更新回路に出力する（請求項１の内部状態１に
対応）。さらに、タップ係数更新回路において、誤差信
号が小さくなるように各タップ係数が更新される。この
とき、タップ係数が通信路インパルスレスポンスの推定
値となる（例えば、プロアキス著、“ディジタルコミュ
ニケーションズ”、マグロウヒル、1983）。
構成される受信信号レプリカ生成フィルタの一例を示
す。このフィルタでは、まず、入力端子200から判定結
果を入力し、受信信号のレプリカを生成し、実際の受信
信号との誤差を表す誤差信号を得る。さらに、内部状態
として、誤差信号（端子212の出力）及び適応型受信信
号レプリカ生成フィルタの状態（213〜218の出力）をタ
ップ係数更新回路に出力する（請求項１の内部状態１に
対応）。さらに、タップ係数更新回路において、誤差信
号が小さくなるように各タップ係数が更新される。この
とき、タップ係数が通信路インパルスレスポンスの推定
値となる（例えば、プロアキス著、“ディジタルコミュ
ニケーションズ”、マグロウヒル、1983）。
本発明では、まず、第３図における出力端子212〜218
に出力される受信信号レプリカ生成フィルタの内部状態
に基づいて、判定誤りが生じているかどうかを推定す
る。ここで、判定誤りが生じていないと推定された場合
には、出力端子212〜218からの信号に基づいて、受信信
号レプリカ生成フィルタのタップ更新を行う。一方、判
定誤りが生じていると推定された場合には、誤り伝搬が
生じないように出力端子212〜218からの信号を変換し、
変換された結果（請求項１の内部状態２に対応）に基づ
いて、受信信号レプリカ生成フィルタのタップ更新を行
う。このため、判定誤りが生じても、受信信号レプリカ
生成フィルタの発散を制御し、判定誤り伝搬を防ぐこと
ができる。
に出力される受信信号レプリカ生成フィルタの内部状態
に基づいて、判定誤りが生じているかどうかを推定す
る。ここで、判定誤りが生じていないと推定された場合
には、出力端子212〜218からの信号に基づいて、受信信
号レプリカ生成フィルタのタップ更新を行う。一方、判
定誤りが生じていると推定された場合には、誤り伝搬が
生じないように出力端子212〜218からの信号を変換し、
変換された結果（請求項１の内部状態２に対応）に基づ
いて、受信信号レプリカ生成フィルタのタップ更新を行
う。このため、判定誤りが生じても、受信信号レプリカ
生成フィルタの発散を制御し、判定誤り伝搬を防ぐこと
ができる。
以上述べた方法の実現方式の一例として、例えば、次
のようにして実現することができる。タップ係数を更新
するための誤差信号（端子212の出力）のレベルがある
設定されたスレッショルド（例えば、判定領域を越える
レベル）を越えているかどうかを調べる。もし、誤差信
号レベルが、スレッショルドレベルを越えているかどう
かを調べる。もし、誤差信号レベルがスレッショルドレ
ベルを越えている場合には、判定誤りが生じたと判断
し、受信信号レプリカ生成フィルタ内のレジスタ内部に
存在する判定結果を、全ての可能な判定結果あるいはそ
の一部の組み合わせに置換し、各々の場合に得られる誤
差信号を記憶する。記憶された判定結果の組み合わせに
おける誤差信号のなかから、例えば、誤差信号電力が最
小になるものを選択し、選択された誤差信号を与える判
定結果を正しい判定結果として、レジスタ内に設定し、
選択された誤差信号に基づいてタップ係数を更新する。
このようにすると、判定誤りが生じても、受信信号レプ
リカ生成フィルタの発散を抑制し、判定誤り伝搬を防ぐ
ことができる。
のようにして実現することができる。タップ係数を更新
するための誤差信号（端子212の出力）のレベルがある
設定されたスレッショルド（例えば、判定領域を越える
レベル）を越えているかどうかを調べる。もし、誤差信
号レベルが、スレッショルドレベルを越えているかどう
かを調べる。もし、誤差信号レベルがスレッショルドレ
ベルを越えている場合には、判定誤りが生じたと判断
し、受信信号レプリカ生成フィルタ内のレジスタ内部に
存在する判定結果を、全ての可能な判定結果あるいはそ
の一部の組み合わせに置換し、各々の場合に得られる誤
差信号を記憶する。記憶された判定結果の組み合わせに
おける誤差信号のなかから、例えば、誤差信号電力が最
小になるものを選択し、選択された誤差信号を与える判
定結果を正しい判定結果として、レジスタ内に設定し、
選択された誤差信号に基づいてタップ係数を更新する。
このようにすると、判定誤りが生じても、受信信号レプ
リカ生成フィルタの発散を抑制し、判定誤り伝搬を防ぐ
ことができる。
（実施例） 第１図は、本発明の適応型通信路インパルスレスポン
ス推定方式の実施例を示す系統図である。図において、
1000,1001は入力端子、1002は受信信号レプリカ生成フ
ィルタ、1003は内部状態変換回路、1004は判定誤り検出
回路、1005は内部状態更新回路、1006は出力端子であ
る。次に、第１図を用いて本発明の原理を説明する。判
定結果は、入力端子1000から入力され、受信信号レプリ
カ生成フィルタ1002に入力される。また、受信信号は、
入力端子1001から入力され、受信信号レプリカ生成フィ
ルタ1002と内部状態変換回路1003に入力される。受信信
号レプリカ生成フィルタ1002は、例えば、第３図に示す
ようなトランスバーサル型フィルタで構成することがで
きる。この場合、通信路インパルスレスポンスの推定値
は、トランスバーサル型フィルタのタップ係数（第３図
の端子216〜218の出力）となり、内部状態は、トランス
バーサル型フィルタのタップ係数、各レジスタ内の信号
（第３図の端子213〜215の出力）及び誤差信号（第３図
の端子212の出力）である。受信信号レプリカ生成フィ
ルタ1002は、入力信号に基づいて、現在の内部状態を内
部状態変換回路1003と判定誤り検出回路1004に出力す
る。判定誤り検出回路1004は、入力された内部状態から
判定誤りが生じているかどうかを推定する。判定誤り検
出回路1004は、判定誤りが生じていると推定された場
合、内部状態変換回路1003に対して、起動用制御パルス
を出力する。内部状態変換回路1003は、判定誤り検出回
路1004からの起動用制御パルスを入力すると、入力端子
1001から入力される受信信号と受信信号レプリカ生成フ
ィルタ1002の内部状態に基づいて、誤り伝搬が生じない
ように入力された内部状態を変換し、変換結果を内部状
態選択回路1005に出力する。一方、判定誤り検出回路10
04からの起動用制御パルスが入力されない場合には、受
信信号レプリカ生成フィルタ1002の内部状態を変換せず
に出力する。内部状態更新回路1005は、入力された内部
状態に基づいて、受信信号レプリカ生成フィルタ1002に
対して、各タップ係数の更新値を出力するとともに、出
力端子1006に通信インパルスレスポンスの推定値（更新
したタップ係数）を出力する。
ス推定方式の実施例を示す系統図である。図において、
1000,1001は入力端子、1002は受信信号レプリカ生成フ
ィルタ、1003は内部状態変換回路、1004は判定誤り検出
回路、1005は内部状態更新回路、1006は出力端子であ
る。次に、第１図を用いて本発明の原理を説明する。判
定結果は、入力端子1000から入力され、受信信号レプリ
カ生成フィルタ1002に入力される。また、受信信号は、
入力端子1001から入力され、受信信号レプリカ生成フィ
ルタ1002と内部状態変換回路1003に入力される。受信信
号レプリカ生成フィルタ1002は、例えば、第３図に示す
ようなトランスバーサル型フィルタで構成することがで
きる。この場合、通信路インパルスレスポンスの推定値
は、トランスバーサル型フィルタのタップ係数（第３図
の端子216〜218の出力）となり、内部状態は、トランス
バーサル型フィルタのタップ係数、各レジスタ内の信号
（第３図の端子213〜215の出力）及び誤差信号（第３図
の端子212の出力）である。受信信号レプリカ生成フィ
ルタ1002は、入力信号に基づいて、現在の内部状態を内
部状態変換回路1003と判定誤り検出回路1004に出力す
る。判定誤り検出回路1004は、入力された内部状態から
判定誤りが生じているかどうかを推定する。判定誤り検
出回路1004は、判定誤りが生じていると推定された場
合、内部状態変換回路1003に対して、起動用制御パルス
を出力する。内部状態変換回路1003は、判定誤り検出回
路1004からの起動用制御パルスを入力すると、入力端子
1001から入力される受信信号と受信信号レプリカ生成フ
ィルタ1002の内部状態に基づいて、誤り伝搬が生じない
ように入力された内部状態を変換し、変換結果を内部状
態選択回路1005に出力する。一方、判定誤り検出回路10
04からの起動用制御パルスが入力されない場合には、受
信信号レプリカ生成フィルタ1002の内部状態を変換せず
に出力する。内部状態更新回路1005は、入力された内部
状態に基づいて、受信信号レプリカ生成フィルタ1002に
対して、各タップ係数の更新値を出力するとともに、出
力端子1006に通信インパルスレスポンスの推定値（更新
したタップ係数）を出力する。
第２図に、本発明である適応型通信路インパルスレス
ポンス推定方式を最尤系列推定回路に適用した実施例の
ブロック図を示す。図において、100は入力端子、101は
最尤系列推定回路、102は受信信号レプリカ生成フィル
タ、103は誤り伝搬抑制回路、105は比較器、106はタッ
プ係数更新回路、108は出力端子である。第２図におい
て、受信信号レプリカ生成フィルタ102、誤り伝搬抑制
回路103、比較器105、タップ係数更新回路106から構成
される部分が、本発明を適用した部分である。また、受
信信号レプリス生成フィルタ102は、例えば第３図に示
す３タップから構成されるトランスバーサル型フィルタ
で構成されている。次に、第２図を用いて、本発明の実
施例の動作について説明する。
ポンス推定方式を最尤系列推定回路に適用した実施例の
ブロック図を示す。図において、100は入力端子、101は
最尤系列推定回路、102は受信信号レプリカ生成フィル
タ、103は誤り伝搬抑制回路、105は比較器、106はタッ
プ係数更新回路、108は出力端子である。第２図におい
て、受信信号レプリカ生成フィルタ102、誤り伝搬抑制
回路103、比較器105、タップ係数更新回路106から構成
される部分が、本発明を適用した部分である。また、受
信信号レプリス生成フィルタ102は、例えば第３図に示
す３タップから構成されるトランスバーサル型フィルタ
で構成されている。次に、第２図を用いて、本発明の実
施例の動作について説明する。
受信信号は、入力端子100から入力され、最尤系列推
定回路101、受信信号レプリカ生成フィルタ102及び誤り
伝搬抑制回路103に供給される。ここで、最尤系列推定
回路101において復調遅延が生じる場合には、受信信号
は、復調遅延分だけ遅延させて受信信号レプリカ生成フ
ィルタ102及び誤り伝搬抑制回路103に入力される必要が
あるが、本実施例では、最尤系列推定回路101では、復
調遅延が零である場合について説明する。最尤系列推定
回路101では、受信信号に対して最尤系列推定の処理を
行い、推定結果を出力端子108及び受信信号レプリカ生
成フィルタ102に出力する。受信信号レプリカ生成フィ
ルタ102は、例えば、第３図のように構成することがで
き、入力端子100から入力される受信信号と受信信号レ
プリカ生成フィルタ102から得られる受信信号レプリカ
との誤差信号を求める。このように構成された受信信号
レプリカ生成フィルタ102の内部状態は、第３図の端子2
13〜215に出力されるレジスタ内部の状態（判定パター
ン）、第３図の端子216〜218に出力されるタップ係数及
び第３図の端子212に出力される誤差信号である。受信
信号レプリカ生成フィルタ102は、以上の内部状態を誤
り伝搬抑制回路103と比較器105に出力する。比較器105
は、入力された内部状態のうち、誤差信号レベルを検出
し、そのレベルが、例えば、判定領域を越えるレベルの
ような、あるあらかじめ定められたスレッショルドレベ
ルと比較する。このとき、比較器は、誤差信号レベルが
スレッショルドレベルより大きい場合には、判定誤りが
生じていると推定し、誤り伝搬抑制回路103に対して、
起動ようの制御パルスを出力する。誤り伝搬抑制回路10
3は、比較器からの制御パルスを入力すると、誤り伝搬
を抑制するように、受信信号レプリカ生成フィルタ102
からの内部状態を変換して出力する。この誤り伝搬抑制
回路は、例えば、第４図のように構成することができ
る。
定回路101、受信信号レプリカ生成フィルタ102及び誤り
伝搬抑制回路103に供給される。ここで、最尤系列推定
回路101において復調遅延が生じる場合には、受信信号
は、復調遅延分だけ遅延させて受信信号レプリカ生成フ
ィルタ102及び誤り伝搬抑制回路103に入力される必要が
あるが、本実施例では、最尤系列推定回路101では、復
調遅延が零である場合について説明する。最尤系列推定
回路101では、受信信号に対して最尤系列推定の処理を
行い、推定結果を出力端子108及び受信信号レプリカ生
成フィルタ102に出力する。受信信号レプリカ生成フィ
ルタ102は、例えば、第３図のように構成することがで
き、入力端子100から入力される受信信号と受信信号レ
プリカ生成フィルタ102から得られる受信信号レプリカ
との誤差信号を求める。このように構成された受信信号
レプリカ生成フィルタ102の内部状態は、第３図の端子2
13〜215に出力されるレジスタ内部の状態（判定パター
ン）、第３図の端子216〜218に出力されるタップ係数及
び第３図の端子212に出力される誤差信号である。受信
信号レプリカ生成フィルタ102は、以上の内部状態を誤
り伝搬抑制回路103と比較器105に出力する。比較器105
は、入力された内部状態のうち、誤差信号レベルを検出
し、そのレベルが、例えば、判定領域を越えるレベルの
ような、あるあらかじめ定められたスレッショルドレベ
ルと比較する。このとき、比較器は、誤差信号レベルが
スレッショルドレベルより大きい場合には、判定誤りが
生じていると推定し、誤り伝搬抑制回路103に対して、
起動ようの制御パルスを出力する。誤り伝搬抑制回路10
3は、比較器からの制御パルスを入力すると、誤り伝搬
を抑制するように、受信信号レプリカ生成フィルタ102
からの内部状態を変換して出力する。この誤り伝搬抑制
回路は、例えば、第４図のように構成することができ
る。
第４図は、受信信号レプリカ生成フィルタ102が第３
図のように３タップ（請求項２及び４記載のｎが３の場
合）であり、請求項４記載のｍの値が１に等しい場合の
構成例である。一般に、ｎ及びｍが他の値の場合であっ
ても、容易に拡張できる。第４図において、300〜308は
入力端子、309は制御回路、310は判定結果パターン発生
回路、311〜313はタップ係数メモリ、337,338はレジス
タ内信号記憶メモリ、314〜316は乗算器、317は加算
器、318は減算器、319,320は電力検出回路、321は比較
器、322〜327はスイッチ、328,329はメモリ、330〜336
は出力端子である。入力端子300〜306には、受信信号レ
プリカ生成フィルタからの内部状態が入力され、それぞ
れ、入力端子300〜302には第３図の出力端子213〜215、
入力端子303〜305には第３図の出力端子216〜218、入力
端子306には第３図の出力端子212からの信号が入力され
る。また、入力端子307には比較器105からの制御パル
ス、入力端子308には受信信号が入力される。制御回路3
09は、入力端子307から制御パルスを入力すると、判定
パターン発生回路310に起動用の制御信号を出力する。
また、制御回路309は、スイッチ323及び325に対しても
制御信号を出力し、初期状態として、入力信号を、それ
ぞれスイッチ322,326に出力させ、判定パターン発生回
路310の処理が終了したときに、それぞれスイッチ324,3
27に出力するように制御する。さらに、制御回路309
は、スイッチ324及び327にも制御信号を出力し、それぞ
れ、スイッチ323、スイッチ325から入力された信号を出
力させる。スイッチ324及び327は、制御回路309からの
制御信号が入力されない場合には、それぞれ、入力端子
306,301からの信号を出力するように設定される。判定
パターン発生回路310は、制御回路309からの制御信号を
入力すると、mTにわたる全ての可能な判定パターンを発
生する。この実施例はｍ＝１の場合であり、乗算器314
に判定パターンを出力する。また、タップ係数メモリ31
1〜313、レジスタ内信号記憶メモリ337,338には、入力
端子301〜305を介して、受信信号レプリカ生成フィルタ
の内部状態が記憶されている。乗算器314〜316及び加算
器317により、レジスタ内信号記憶メモリ337,338に記憶
されている信号及び判定パターン発生回路310からの信
号が、タップ係数メモリ311〜313に記憶されている信号
で重みづけられ、加算される。減算器318は、加算器317
の出力と入力端子307から得られる受信信号との差信号
を求めて出力する。求められた差信号は、電力検出回路
319及びスイッチ322に出力される。スイッチ322の初期
状態は、減算器318の出力を選択して、メモリ328に出力
するように設定されている。また、メモリ328は、定常
状態においては、記憶している内容をスイッチ323と電
力検出回路320に出力する。電力検出回路320は、入力信
号の電力を検出し、比較器321に出力する。比較器321
は、電力検出回路319及び320の出力から、小さい方を選
択し、電力検出回路320からの入力が小さい場合には、
スイッチ323の出力を、電力検出回路319からの入力が小
さい場合には減算器318からの出力を選択して、メモリ3
28に入力するようにスイッチ322を制御する。このよう
にすると、メモリ328には、常に電力が最小になる誤差
信号が記憶されることになる。また、比較回路329は、
スイッチ326に対しても、電力検出回路319からの出力が
電力検出回路320の出力よりも小さい場合には、判定パ
ターン発生回路310からの入力信号、電力検出回路320の
出力の方が小さい場合には、スイッチ325からの出力を
選択してメモリ329に出力するように制御する。スイッ
チ326の初期状態は、判定パターン発生回路310の出力を
選択するように設定されている。このようにすると、メ
モリ329には、常に最小の誤差信号電力を与える判定パ
ターンが記憶されることになる。以上の動作により、出
力端子330〜336には、制御回路309に比較回路からの制
御パルスが入力された場合には、誤り伝搬を抑制するよ
うに変換された内部状態が出力され、入力されない場合
には、入力された内部状態がそのまま出力されることと
なる。
図のように３タップ（請求項２及び４記載のｎが３の場
合）であり、請求項４記載のｍの値が１に等しい場合の
構成例である。一般に、ｎ及びｍが他の値の場合であっ
ても、容易に拡張できる。第４図において、300〜308は
入力端子、309は制御回路、310は判定結果パターン発生
回路、311〜313はタップ係数メモリ、337,338はレジス
タ内信号記憶メモリ、314〜316は乗算器、317は加算
器、318は減算器、319,320は電力検出回路、321は比較
器、322〜327はスイッチ、328,329はメモリ、330〜336
は出力端子である。入力端子300〜306には、受信信号レ
プリカ生成フィルタからの内部状態が入力され、それぞ
れ、入力端子300〜302には第３図の出力端子213〜215、
入力端子303〜305には第３図の出力端子216〜218、入力
端子306には第３図の出力端子212からの信号が入力され
る。また、入力端子307には比較器105からの制御パル
ス、入力端子308には受信信号が入力される。制御回路3
09は、入力端子307から制御パルスを入力すると、判定
パターン発生回路310に起動用の制御信号を出力する。
また、制御回路309は、スイッチ323及び325に対しても
制御信号を出力し、初期状態として、入力信号を、それ
ぞれスイッチ322,326に出力させ、判定パターン発生回
路310の処理が終了したときに、それぞれスイッチ324,3
27に出力するように制御する。さらに、制御回路309
は、スイッチ324及び327にも制御信号を出力し、それぞ
れ、スイッチ323、スイッチ325から入力された信号を出
力させる。スイッチ324及び327は、制御回路309からの
制御信号が入力されない場合には、それぞれ、入力端子
306,301からの信号を出力するように設定される。判定
パターン発生回路310は、制御回路309からの制御信号を
入力すると、mTにわたる全ての可能な判定パターンを発
生する。この実施例はｍ＝１の場合であり、乗算器314
に判定パターンを出力する。また、タップ係数メモリ31
1〜313、レジスタ内信号記憶メモリ337,338には、入力
端子301〜305を介して、受信信号レプリカ生成フィルタ
の内部状態が記憶されている。乗算器314〜316及び加算
器317により、レジスタ内信号記憶メモリ337,338に記憶
されている信号及び判定パターン発生回路310からの信
号が、タップ係数メモリ311〜313に記憶されている信号
で重みづけられ、加算される。減算器318は、加算器317
の出力と入力端子307から得られる受信信号との差信号
を求めて出力する。求められた差信号は、電力検出回路
319及びスイッチ322に出力される。スイッチ322の初期
状態は、減算器318の出力を選択して、メモリ328に出力
するように設定されている。また、メモリ328は、定常
状態においては、記憶している内容をスイッチ323と電
力検出回路320に出力する。電力検出回路320は、入力信
号の電力を検出し、比較器321に出力する。比較器321
は、電力検出回路319及び320の出力から、小さい方を選
択し、電力検出回路320からの入力が小さい場合には、
スイッチ323の出力を、電力検出回路319からの入力が小
さい場合には減算器318からの出力を選択して、メモリ3
28に入力するようにスイッチ322を制御する。このよう
にすると、メモリ328には、常に電力が最小になる誤差
信号が記憶されることになる。また、比較回路329は、
スイッチ326に対しても、電力検出回路319からの出力が
電力検出回路320の出力よりも小さい場合には、判定パ
ターン発生回路310からの入力信号、電力検出回路320の
出力の方が小さい場合には、スイッチ325からの出力を
選択してメモリ329に出力するように制御する。スイッ
チ326の初期状態は、判定パターン発生回路310の出力を
選択するように設定されている。このようにすると、メ
モリ329には、常に最小の誤差信号電力を与える判定パ
ターンが記憶されることになる。以上の動作により、出
力端子330〜336には、制御回路309に比較回路からの制
御パルスが入力された場合には、誤り伝搬を抑制するよ
うに変換された内部状態が出力され、入力されない場合
には、入力された内部状態がそのまま出力されることと
なる。
このように、誤り伝搬が生じないように変換された内
部状態は、タップ係数更新回路106に出力される。受信
信号レプリカ生成フィルタ及び誤り伝搬抑制回路が、そ
れぞれ、第３図、第４図のように構成された場合、時刻
ｋ−１における通信路インパルスレスポンスの推定値
は、第４図の出力端子330〜332に出力される受信信号レ
プリカ生成フィルタ102のタップ係数である。タップ係
数更新回路106は、入力信号である変換された内部状態
を用いて、例えば、LMSアルゴリズム（例えば、プロア
キス著、“ディジタル コミュニケーションズ”、マグ
ロウヒル、1983）等のアルゴリズムを用いて、時刻ｋに
おけるタップ係数を求め、最尤系列推定回路101及び受
信信号レプリカ生成フィルタ102に出力する。最尤系列
推定回路101及び受信信号レプリカ生成フィルタ102は、
タップ係数更新回路106からの入力に基づいて、内部状
態を更新し、適応動作を続けていく。
部状態は、タップ係数更新回路106に出力される。受信
信号レプリカ生成フィルタ及び誤り伝搬抑制回路が、そ
れぞれ、第３図、第４図のように構成された場合、時刻
ｋ−１における通信路インパルスレスポンスの推定値
は、第４図の出力端子330〜332に出力される受信信号レ
プリカ生成フィルタ102のタップ係数である。タップ係
数更新回路106は、入力信号である変換された内部状態
を用いて、例えば、LMSアルゴリズム（例えば、プロア
キス著、“ディジタル コミュニケーションズ”、マグ
ロウヒル、1983）等のアルゴリズムを用いて、時刻ｋに
おけるタップ係数を求め、最尤系列推定回路101及び受
信信号レプリカ生成フィルタ102に出力する。最尤系列
推定回路101及び受信信号レプリカ生成フィルタ102は、
タップ係数更新回路106からの入力に基づいて、内部状
態を更新し、適応動作を続けていく。
以上、本発明の原理を最尤系列推定回路に適用し、請
求項１記載のａ項、ｂ項及びｃ項の手段として、それぞ
れ、第３図、比較器、第４図に示す構成のものを用いた
例を示したが、他の手段を用いて構成しても同様の効果
が得られることは明かである。また、本実施例では、請
求項１記載のｄ項の手段の実施例として、LMSアルゴリ
ズムを用いたものを例に挙げているが、他のアルゴリズ
ムを用いて、同様の効果は得られる。
求項１記載のａ項、ｂ項及びｃ項の手段として、それぞ
れ、第３図、比較器、第４図に示す構成のものを用いた
例を示したが、他の手段を用いて構成しても同様の効果
が得られることは明かである。また、本実施例では、請
求項１記載のｄ項の手段の実施例として、LMSアルゴリ
ズムを用いたものを例に挙げているが、他のアルゴリズ
ムを用いて、同様の効果は得られる。
（発明の効果） 本発明により、ディジタルデータ通信において、通信
路が時間的に変動し、かつ符号間干渉が生じる系におい
て、高い信頼度で通信路インパルスレスポンスを推定す
ることが可能になる。
路が時間的に変動し、かつ符号間干渉が生じる系におい
て、高い信頼度で通信路インパルスレスポンスを推定す
ることが可能になる。
第１図は、本願の第１の発明の原理を示す系統図であ
る。図において、1000,1001は入力端子、1002は受信信
号レプリカ生成フィルタ、1003は内部状態変換回路、10
04は判定誤り検出回路、1005は内部状態更新回路、1006
は出力端子である。 第２図は、本願の第２の発明を最尤系列推定回路に適用
した場合の実施例を示す系統図である。図において、10
0は入力端子、101は最尤系列推定回路、102は受信信号
レプリカ生成フィルタ、103は誤り伝搬抑制回路、105は
比較器、106はタップ係数更新回路、108は出力端子であ
る。 第３図は、受信信号レプリカ生成フィルタを３タップ
のトランスパーサル型フィルタで構成した場合の系統図
である。図において、199,200は入力端子、201〜203は
レジスタ、204〜206はタップ係数、207〜209は乗算器、
210は加算器、211は減算器、212〜215は出力端子、216
〜218は入出力端子である。 第４図は、誤り伝搬抑制回路の構成の一例を示す系統図
である。第４図において、300〜308は入力端子、309は
制御回路、310は判定結果パターン発生回路、311〜313
はタップ係数メモリ、337,338はレジスタ内信号記憶メ
モリ、314〜316は乗算器、317は加算器、318は減算器、
319,320は電力検出回路、321は比較器、322〜327はスイ
ッチ、328〜329はメモリ、330〜336は出力端子である。
る。図において、1000,1001は入力端子、1002は受信信
号レプリカ生成フィルタ、1003は内部状態変換回路、10
04は判定誤り検出回路、1005は内部状態更新回路、1006
は出力端子である。 第２図は、本願の第２の発明を最尤系列推定回路に適用
した場合の実施例を示す系統図である。図において、10
0は入力端子、101は最尤系列推定回路、102は受信信号
レプリカ生成フィルタ、103は誤り伝搬抑制回路、105は
比較器、106はタップ係数更新回路、108は出力端子であ
る。 第３図は、受信信号レプリカ生成フィルタを３タップ
のトランスパーサル型フィルタで構成した場合の系統図
である。図において、199,200は入力端子、201〜203は
レジスタ、204〜206はタップ係数、207〜209は乗算器、
210は加算器、211は減算器、212〜215は出力端子、216
〜218は入出力端子である。 第４図は、誤り伝搬抑制回路の構成の一例を示す系統図
である。第４図において、300〜308は入力端子、309は
制御回路、310は判定結果パターン発生回路、311〜313
はタップ係数メモリ、337,338はレジスタ内信号記憶メ
モリ、314〜316は乗算器、317は加算器、318は減算器、
319,320は電力検出回路、321は比較器、322〜327はスイ
ッチ、328〜329はメモリ、330〜336は出力端子である。
フロントページの続き (56)参考文献 特開 平３−284013（ＪＰ，Ａ) 米国特許5224127（ＵＳ，Ａ) 英国特許2189669（ＧＢ，Ａ) 欧州特許出願公開453814（ＥＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓ，ＣＯＭ−37，Ｎｏ．９，Ｓｅｐｔｅ ｍｂｅｒ1989，Ｐ．918−926，”Ａｄａ ｐｔｉｖｅ Ｃｈａｎｎｅｌ Ｅｓｔｉ ｍａｔｏｒ ｆｏｒ ａｎ ＨＦ Ｒａ ｄｉｏ Ｌｉｎｋ" ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈ ｅｏｒｙ，Ｖｏｌ．ＩＴ−19，Ｎｏ. １，Ｊａｎｕａｒｙ1973，Ｐ．120− 124，”Ａｄａｐｔｉｖｅ Ｍａｘｉｍ ｕｍ−Ｌｉｋｅｌｉｈｏｏｄ Ｓｅｑｕ ｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ ｆｏ ｒ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌｉｎ ｇ ｉｎ ｔｈｅ Ｐｒｅｓｅｎｃｅ ｏｆ Ｉｎｔｅｒｓｙｍｂｏｌ Ｉｎｔ ｅｒｆｅｒｅｎｃｅ"
Claims (4)
- 【請求項１】適応型通信路インパルスレスポンス推定方
式において、 ａ） 判定結果と受信信号と後記通信路インパルスレス
ポンスの推定値を入力し、受信信号レプリカを生成し、
内部状態１を出力する手段と、 ｂ） 前記内部状態１を入力とし、判定誤りを検出し、
前記判定誤りを検出したときに制御パルスを出力する手
段と、 ｃ） 前記受信信号と前記内部状態１を入力し、前記制
御パルスが入力された場合には、誤り伝搬を制御するよ
うに前記内部状態１を内部状態２に変換して該内部状態
２を出力し、前記制御パルスが入力されない場合には、
入力された前記内部状態１を変換せずにそのまま内部状
態２として出力する手段と、 ｄ） 前記内部状態２を入力として、前記内部状態２を
更新し、通信路インパルスレスポンスの推定値を出力す
る手段と を有することを特長とする適応型通信路インパルスレス
ポンス推定方式。 - 【請求項２】前記内部状態１出力手段が、 ａ） 前記判定結果を入力とするｎ個の直列なシフトレ
ジスタと、 ｂ） 前記ｎ個のシフトレジスタ内の各信号に対して、
入出力端子から与えられるｎ個の重み群で重みづけをし
て、加算する第１の加算回路と、 ｃ） 前記第１の加算回路の出力と前記受信信号との差
信号を求める第１の減算器と、 ｄ） 前記ｎ個のシフトレジスタ内の各信号と前記ｎ個
の重み群と前記差信号を前記内部状態１として出力する
出力端子と を有することを特徴とする請求項１に記載の適応型通信
路インパルスレスポンス推定方式。 - 【請求項３】前記制御パルス出力手段が、 ａ） 前記差信号を入力として、該差信号のレベルを検
出し、 ｂ） 前記差信号のレベルをある定められたスレッショ
ルドと比較して、前記差信号のレベルが前記スレッショ
ルドよりも大きい場合には前記制御パルスを出力する ことを特徴とする請求項２に記載の適応型通信路インパ
ルスレスポンス推定方式。 - 【請求項４】内部状態２出力手段が、 ａ） 前記制御パルスによって起動される制御回路と、 ｂ） 前記ｎ個の直列なシフトレジスタ内のｍ個（１≦
ｍ≦ｎ）の信号と後記ｍ個のスイッチ群２の出力を入力
とし、前記制御回路が起動しないときには、前記ｎ個の
直列なシフトレジスタ内のｍ個の信号を出力し、起動し
たときには、後記ｍ個のスイッチ群２からの入力を出力
するように制御されるｍ個のスイッチ群１と、 ｃ） 前記ｍ個のスイッチ群１からの信号を出力するｍ
個の出力端子群と、 ｄ） 前記第１の減算器から出力される前記差信号と後
記スイッチ２の出力を入力とし、前記制御回路が起動し
ないときには、該差信号を出力し、起動したときには、
後記スイッチ２からの入力を出力するように制御される
スイッチ１と、 ｅ） 前記スイッチ１からの信号を出力する出力端子
と、 ｆ） 前記制御回路からの信号により起動され、Lm通り
（Ｌは、１シンボル当たりの多値数）のｍシンボル系列
の判定結果パターンを出力する判定パターン発生回路
と、 ｇ） 前記ｎ個の直列なシフトレジスタ内のうちｎ−ｍ
個の信号を入力として、記憶するｎ−ｍ個のメモリ群
と、 ｈ） 前記ｎ−ｍ個の信号を出力するｎ−ｍ個の出力端
子群と、 ｉ） 前記第１の加算回路における前記ｎ個の重み群を
用いて、前記ｎ−ｍ個のメモリ群に記憶されている信号
と前記ｍシンボル系列から構成される判定結果パターン
から成るｎシンボルの系列を重みづけして加算する第２
の加算回路と、 ｊ） 前記ｎ個の重み群を出力するｎ個の出力端子群
と、 ｋ） 前記第２の加算回路の出力と前記受信信号との差
の信号を誤差信号として求める第２の減算器と、 ｌ） 前記第２の減算器の出力を入力とし、入力信号の
電力を求めて出力する電力検出回路１と、 ｍ） 前記電力検出回路１の出力と後記電力検出回路２
の出力を入力とし、前記電力検出回路１の出力が後記電
力検出回路２の出力よりも大きい場合には、後記ｍ個の
スイッチ群３に対して後記ｍ個のスイッチ群２からの入
力を出力させ、後記スイッチ３に対して後記スイッチ２
からの入力を出力させ、前記電力検出回路１の出力が後
記電力検出回路２の出力よりも小さい場合には、後記ｍ
個のスイッチ群３に対して前記判定パターン発生回路か
らの入力を出力させ、後記スイッチ３に対して前記第２
の減算器からの入力を出力させる比較器と、 ｎ） 前記第２の減算器の出力と後記スイッチ２の出力
を入力とし、前記比較器によって制御されるスイッチ３
と、 ｏ） 前記スイッチ３の出力を入力として、入力信号を
記憶するメモリと、 ｐ） 前記メモリに記憶された信号を入力とし、入力信
号の電力を検出する電力検出回路２と、 ｑ） 前記メモリに記憶された信号を入力とし、前記制
御回路によって制御され、入力信号を、前記判定パター
ン発生回路が全てのパターンを発生し終えたときには前
記スイッチ１に、パターン発生中の場合には前記スイッ
チ３に対して出力するスイッチ２と、 ｒ） 前記判定パターン発生回路からの出力と後記ｍ個
のスイッチ群２の出力を入力とし、前記比較器によっ
て、入力信号を選択して出力するｍ個のスイッチ群３
と、 ｓ） 前記ｍ個のスイッチ群３の出力を入力とし、各入
力信号を記憶するｍ個のメモリ群と、 ｔ） 前記ｍ個のメモリ群に記憶された信号を入力と
し、前記制御回路によって制御され、各入力信号を、前
記判定パターン発生回路が全てのパターンを発生し終え
たときには前記ｍ個のスイッチ群１に、発生中の場合に
は前記ｍ個のスイッチ群３に出力するｍ個のスイッチ群
２と、 を有することを特徴とする請求項２に記載の適応型通信
路インパルスレスポンス推定方式。
Priority Applications (5)
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|---|---|---|---|
| JP2085640A JP2546022B2 (ja) | 1990-03-30 | 1990-03-30 | 適応型通信路インパルスレスポンス推定方式 |
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| CA002039373A CA2039373C (en) | 1990-03-30 | 1991-03-28 | Digital data communication system with adaptive channel response estimation |
| DE69124413T DE69124413T2 (de) | 1990-03-30 | 1991-03-28 | Adaptives System zur Schätzung der Kanalimpulsantwort durch Maximalwahrscheinlichkeitssequenzschätzung |
| US07/678,519 US5224127A (en) | 1990-03-30 | 1991-04-01 | Digital data communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2085640A JP2546022B2 (ja) | 1990-03-30 | 1990-03-30 | 適応型通信路インパルスレスポンス推定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03284010A JPH03284010A (ja) | 1991-12-13 |
| JP2546022B2 true JP2546022B2 (ja) | 1996-10-23 |
Family
ID=13864426
Family Applications (1)
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| JP2085640A Expired - Lifetime JP2546022B2 (ja) | 1990-03-30 | 1990-03-30 | 適応型通信路インパルスレスポンス推定方式 |
Country Status (1)
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|---|---|
| JP (1) | JP2546022B2 (ja) |
Families Citing this family (1)
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|---|---|---|---|---|
| US8977141B2 (en) * | 2011-02-07 | 2015-03-10 | Nippon Telegraph And Telephone Corporation | Digital signal processing apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2189669A (en) | 1986-04-21 | 1987-10-28 | Nat Res Dev | Channel estimation and detection for digital communication systems |
| US5224127A (en) | 1990-03-30 | 1993-06-29 | Nec Corporation | Digital data communication system |
-
1990
- 1990-03-30 JP JP2085640A patent/JP2546022B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2189669A (en) | 1986-04-21 | 1987-10-28 | Nat Res Dev | Channel estimation and detection for digital communication systems |
| US5224127A (en) | 1990-03-30 | 1993-06-29 | Nec Corporation | Digital data communication system |
Non-Patent Citations (2)
| Title |
|---|
| ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ，ＣＯＭ−３７，Ｎｏ．９，Ｓｅｐｔｅｍｂｅｒ１９８９，Ｐ．９１８−９２６，"ＡｄａｐｔｉｖｅＣｈａｎｎｅｌＥｓｔｉｍａｔｏｒｆｏｒａｎＨＦＲａｄｉｏＬｉｎｋ" |
| ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＩｎｆｏｒｍａｔｉｏｎＴｈｅｏｒｙ，Ｖｏｌ．ＩＴ−１９，Ｎｏ．１，Ｊａｎｕａｒｙ１９７３，Ｐ．１２０−１２４，"ＡｄａｐｔｉｖｅＭａｘｉｍｕｍ−ＬｉｋｅｌｉｈｏｏｄＳｅｑｕｅｎｃｅＥｓｔｉｍａｔｉｏｎｆｏｒＤｉｇｉｔａｌＳｉｇｎａｌｉｎｇｉｎｔｈｅＰｒｅｓｅｎｃｅｏｆＩｎｔｅｒｓｙｍｂｏｌＩｎｔｅｒｆｅｒｅｎｃｅ" |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03284010A (ja) | 1991-12-13 |
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