JP2007214491A - 半導体基板欠陥検出方法及び半導体基板欠陥検出装置 - Google Patents

半導体基板欠陥検出方法及び半導体基板欠陥検出装置 Download PDF

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Abstract

【課題】半導体基板やその上に形成されたエピタキシャル膜に発生したミスフィット転位やスリップラインの存在の検出を、簡便かつ容易な方法で行う。
【解決手段】半導体基板表面やその上に形成されたエピタキシャル膜の表面を、レーザ光によってらせん状に走査し、その散乱光の特定方向における情報を取得する。具体的には、ミスフィット転位やスリップラインや、それらに起因して基板や膜表面に生じる基板結晶方向に直行した凹凸(段差)によって観察される、強い指向性を有するクロス状パターンの光散乱の有無を観察し、このクロス状パターンがあれば上記ミスフィット転位やスリップラインの欠陥があることを検出する。
【選択図】図4

Description

本発明は、半導体基板の欠陥検出方法に関し、特に基板の表面ないしその近傍や単一結晶薄膜の表面ないしその近傍に生じる結晶欠陥(特に、ミスフィット転位やスリップライン)を、容易に検出する方法及びその装置に関するものである。
半導体デバイスの製造プロセスルールが65〜45nm世代においては、ソース・ドレインやチャネル部などにSiGeエピタキシャル層を用いる技術や、次世代アニール装置(例えば、レーザやフラッシュランプなどを光源に用いた、いわゆるmsecアニール技術など)の導入が検討されている。
例えば、半導体デバイスの高性能化への要求に伴う、SiGeエピタキシャル層のチャネル部への導入技術は、これによりチャネル部へストレスを誘起させ、キャリア移動度を向上させる技術である。この導入するSiGe層には、ミスフィット転位を発生するGe濃度と膜厚との関係から臨界膜厚があることが知られているが、エピタキシャル成長するプロセス条件によっても臨界膜厚が変動する。また、エピタキシャル成長時のエピタキシャル装置状態(例えば、温度、圧力、ガス流量など)によって臨界膜厚が変動するし、エピタキシャル層と基板界面(前処理のゆらぎも含む)によっても同様に変動する。
そのため、このプロセス条件出しをする際や装置状態を判断する上で、簡便にミスフィット転位の発生臨界、すなわち膜厚臨界を知る手段が必要となる。臨界膜厚を越えたときの結晶欠陥(ミスフィット転位)は、成長膜が単一結晶であれば、結晶のすべり面によって転位の入る結晶面は決まっている。例えば、Si(100)基板と同一結晶構造であれば、ミスフィット転位が、互いに直行するSi[100]方向に沿って入る。
一方、半導体デバイスの拡散長を抑えて不純物の高活性化を図るために、極浅接合技術の開発・量産化がなされている。これを実現する技術として、例えば、1300℃以上のアニールを1msec以内で行う、レーザやフラッシュランプによるアニール技術を用いた、高温短時間アニール技術(いわゆるmsecアニール技術)が提案されている。しかし、従来の、約1100℃までの、いわゆる急速ランプ加熱装置による方法と異なり、極端な短時間処理のために、深さ方向の熱の拡散が小さく、従って基板深さ方向での温度差が大きくなる。その結果、半導体基板表面にスリップラインを発生することが懸念される。これらのアニール処理の際、局所的なスリップラインの発生を誘起する照射強度のゆらぎや、半導体基板の状態(例えば、その組成や不純物濃度など)によって、スリップラインが発生するアニール装置の設定温度が変動し、スリップライン発生回避のための臨界的なアニール条件の設定は容易ではない。スリップラインは、結晶のすべり面に沿っているため、Si(100)基板であれば、互いに直行するSi[110]方向に発生する。
上記したように、例えば、エピタキシャル成長装置や高温短時間アニール装置のプロセス条件を決める際や、それらの装置の状態チェックのためにも、例えばデバイスの製造プロセスの工程中に導入も容易な、結晶欠陥(特に、ミスフィット転位やスリップライン)を検知し、製造装置や条件設定や日常管理に用いることができる、簡便な半導体基板欠陥検出方法が要請されている。
従来の、例えばスリップラインなどの欠陥検出方法は、集光灯直下でウエハの表面を光学顕微鏡で確認する、またはSEM観察を行うなどの方法で実施していた。しかしながら、これらの方法では、検出結果に個人差を伴う上に、欠陥密度の差異までの評価は事実上困難であった。
上記への対処方法として、半導体ウエハの表面へのレーザ照射による散乱光を用いた欠陥検出方法が提案されている(特許文献1)。
特開2003−161704号公報
一般的に、ウエハ表面にスリップラインやミスフィット転位あるいはそれに基づく段差が存在した場合、それらは特定の結晶方向に沿っている。従って、レーザ光走査を用いてその散乱光を測定する際、光の散乱し易さ(つまり検出し易さ)といった点において、結晶方向に対するレーザの走査方向依存性がある。上記提案の方法ではレーザの走査方向は一方向であり、ウエハの配置位置は一定であることから、上記の提案されている方法を適用する際、等価な結晶面がある場合には、ウエハの結晶を考慮して、これを複数の方向に置き直し、複数回レーザを走査してデータを取得する必要がある。さらに、検査対象ウエハの結晶方位によっては欠陥の形状も異なるため、これを考慮してレーザを走査する方向を検討する必要がある。つまり、上記提案の方法においては、ある方向にレーザ走査して測定した後にウエハ回転させて再度レーザ走査して測定するといった様に何度も繰り返す必要があり、あるいは事前に目視などの他の方法で欠陥の方向を知り、それを元にウエハ面のレーザ走査方向を決めて測定をするといった、煩雑な手続が必要であった。
そこで、本発明の課題は、ミスフィット転位やスリップラインなどに基づくの表面の状況を検査するウエハの結晶方向を、ウエハの配置位置などを何度も変える事無く、あるいは事前に調査する事無く、レーザなどの光を走査してその欠陥やそれに起因するの散乱光を取得し、ミスフィット転位やスリップラインの有無、さらにはその密度情報を、容易かつ簡便に取得できる方法を提供することにある。
本発明の目的は、半導体結晶基板の表面を光束でらせん状に走査する光束らせん状走査手段により前記表面を走査し、
前記表面からの散乱光の特定方向における特定散乱光情報を取得し、
前記特定散乱光情報から、前記半導体結晶における、結晶すべり面に沿って発生する結晶欠陥の有無を検出することを特徴とする半導体基板欠陥検出方法、により可能となる。
また、前記半導体結晶基板は、半導体の単結晶基板上に成長された半導体結晶膜を有することを特徴とする。
また、前記光束らせん状走査手段は、少なくとも、
前記光束をレーザ光とし、前記レーザ光を前記表面上において一方向に所要回数走査する手段と、
前記半導体ウエハを、前記表面と同一面で、前記表面中心を軸として所要回数回転する手段と、
を、有することを特徴とする。
また、前記特定光散乱情報における散乱強度情報から、前記結晶欠陥の密度を識別することを特徴とする。
さらに、半導体結晶基板の表面を光束でらせん状に走査する光束らせん状走査手段と、
前記表面からの散乱光の特定方向における特定散乱光情報を取得する散乱光検出手段と、
前記特定散乱光情報から、前記半導体結晶における、結晶すべり面に沿って発生する結晶欠陥の有無を検出する結晶欠陥検出手段と、
を、有することを特徴とする半導体結晶欠陥検出装置、により可能となる。
本発明の方法及び装置を用いることにより、従来のパーティクルカウンタ装置を適用して、例えば、結晶欠陥を誘起するようなエピタキシャル成長やアニール処理を実施した後に、それらの表面を観察し、とくにミスフィット転位やスリップラインの結晶欠陥の発生の有無を簡単に、かつ高精度にモニタすることが可能となる。更に、それら欠陥密度についても比較可能となる。本方法の方法を、半導体製造プロセスの工程中に導入することで、結晶欠陥の有無から、半導体製造装置の各種プロセス条件の変動を検知し、その結果をフィードバックすることで、安定して高品質なデバイスを製造することに寄与することが可能となる。
以下に、本発明の実施の形態を、添付図を参照しつつ説明する。
(本発明の実施の形態における基本的な構成)
本発明の方法を適用する装置構成としては、例えば、特許文献2に開示された機構を適用できる。図1に本発明の方法を適用するための、基本的な装置構成例の模式図を示す。図1において、図示しない回転モータを有する回転テーブル1と、これを直線方向に移動させるスライダ2と、回転テーブル1上の被検査物(例えば、半導体ウエハ)を照射する光束3を発生させる図示しない照射光学系、および光束3による被検査物からの散乱光を一定方向から検出する光検出器4からなる。この構成を用い、回転テーブル1上にウエハを搭載し、一定方向に直線的に移動させつつ、ウエハを(回転テーブル1を回転することによって)回転させながら、光束3(例えばレーザ光)をこのウエハ表面上に照射し、一定角度方向に設けられた光検出器4により、ウエハ表面で散乱された光を観察する。こうすることによって、レーザ光はウエハ上を、端から端までほぼ全域をらせん状に走査しつつウエハ表面での散乱された光を観察することができる。この方法は、ウエハ方向(回転テーブル上の結晶方向の設置位置)やレーザ光の走査方向の設定を、その都度変えて、ウエハ表面の全体における光散乱データを取得するなどといった、面倒な方法を回避することが可能となる。
上述の方法による散乱光検出データから、ウエハ表面のパーティクルや結晶欠陥の存在の有無を判断することができる。このとき、ウエハ表面にミスフィット転位やスリップラインが発生し、互いに直行する、例えば、Si[110]方向に段差が生じている場合、強い光散乱が指向性をもって発生する。また、段差は互いに直行する2方向に生じているため、この強い指向性をもつ光散乱は、ウエハを一回転する毎に、2回生じる。その結果、取得される散乱光マップにおいて、パーティクルの存在は微小な点状パターンとして観察されるのに対し、ミスフィット転位やスリップラインの存在は、2方向の強い散乱パターンとして観察されることが想定される。
ここで、ミスフィット転位と表面上の段差の関係について述べる。典型的な例として、Siウエハ上にSiGeエピタキシャル成長した場合を挙げる。図2は、Siウエハ5上にSiGe膜6をエピタキシャル成長したときの断面模式図を示したものであり、SiGe膜6内にミスフィット転位7が発生している。この図は、Si基板上にこれとは格子定数の異なるSiGeをエピタキシャル成長すると、ある膜厚までは基板の格子定数を保持しつつ成長するが、臨界膜厚を越えて成長した場合、界面にミスフィット転移が発生して格子緩和を引き起こし、再び本来の格子定数にもどることを示している。しかし、このミスフィット7は、結果として表面に凹凸8を引き起こす。この様子は、例えば、非特許文献1によって報告されているように、ミスフィットが発生しているSiGe表面をAFM(Atomic Force Microscope 原子間力顕微鏡)で観察すると、表面に、ミスフィット転位が発生する[110]方向にクロス状の凹凸(いわゆる、ミスフィット転位によって引き起こされる表面での段差)が発生していることが観察されている。
(実施例)
以下に、具体的な、本発明の方法の実施例を、図面を参照しながら説明する。
まず、Si(100)面ウエハを、例えば、HFにて前処理した後、数時間以内にロードロックされた室内でN2パージし、SiGe成長プロセスチャンバに導入する。
プロセスチャンバ内では酸素雰囲気にさらされないように、H2ガスを導入しつつ、ウエハ表面を900℃のH2ベークし、SiH4+GeH4などのプロセスガスを導入して、500〜650℃で、所定の厚さのSiGe膜を成長した。成長膜厚が臨界膜厚を越えるとミスフィット転位が生じる。この様にして、本発明の半導体基板欠陥検出方法を適用しての結晶欠陥の有無確認の有効性を検証するために、異なるミスフィット転位の転位密度を有する、複数の観察用のサンプルを作製した。
作製した観察用サンプルは、それぞれ、成長時において、Ge濃度が比較的高いサンプルの系列(系列1)とGe濃度が比較的低いサンプルの系列(系列2)の2種とし、また各系列において、成長膜厚が同一(厚さAとする。本製作例では、Aは40nm)のものと、成長膜厚がその1.3倍(厚さ1.3Aとする)もの、計4種の観察用のサンプルを作製した。
図3に、上記の4種の観察用サンプルについて、それぞれ、平面TEM(Transmission Electron Microscope 透過型電子顕微鏡)での観察像(TEM像)を示す。TEM像中に見えているクロスパターンは[110]方向に沿った、ミスフィット転位である。これらのパターンから算定された、各試料のミスフィット転位密度は、以下のようであった。
系列1・膜厚A : 106〜107 lines/cm2
系列1・膜厚1.3A : >108 lines/cm2
系列2・膜厚A : <104 lines/cm2
(TEM像では転位は観察されず、上記数値はTEMの検出限界数値。な お、このTEM像に見られるラインは菊池線であって転位でないことは確 認済みである。)
系列2・膜厚1.3A : 106〜107 lines/cm2
これらの観察用サンプルの表面散乱を測定した結果を、図4に示す。用いた測定器は、上述の本発明の測定のための基本的な構成を有する、レーザ散乱を用いたウエハ表面上のパーティクルなどの有無を検査するための市販装置(株式会社トプコン製、商品名「ウエーハ表面検査装置、WM―2500、またはWM−3000」。両者の違いは、搭載可能なウエハサイズの違いのみ。)を用いた。
この図4では、上述の図3と同様に、各観察用サンプルの測定結果をマトリックス状に表しており、同時に、TEM像から得られたミスフィット転位密度も記入している。各測定用サンプルの欄に示された図は、上記測定器によって取得された測定結果のディスプレイ表示のハードコピー図であって、同ハードコピー図中の上部中央に示されたウエハ形状の表示と、その内側に示された点状あるいは格子状の表示は、測定ウエハ(観察用サンプル)表面におけるレーザ光散乱測定結果を示している。
同図左下の、系列2・膜厚A(TEM像観察で、ミスフィット転位が検出限界以下の<104 lines/cm2)のサンプルでのレーザ光散乱測定結果では、ウエハ表面上のパーティクルに起因する点状散乱結果のみが観察されるのに対し、それ以外の、何れもミスフィット転位が、106 lines/cm2以上存在する3サンプルでは、点状散乱結果以外に、はっきりとしたクロス状パターンが観察されている。TEM像による転位密度値の差でそれらを比較すると、転位密度が高いサンプルのほうがよりはっきりとしたクロス状パターンが観察されている。
このようなレーザ光散乱測定によって得られるクロス状パターンは、上述したように、ミスフィット転位によって生じたウエハ表面に段差(この場合は、Si[110]方向の互いに直行する2方向の段差)を有するサンプル表面を、らせん状にレーザ走査した結果、強い指向性をもったクロス状の散乱光が観察されたものと看做される。
一方、Siウエハを熱処理するとき、とくにレーザアニールやフラッシュランプアニールのような高温短時間の熱処理方法をする場合、ウエハ深さ方向に温度勾配が大きいために、熱ストレスによって、ウエハ内部にスリップラインが発生し、また、レーザアニールでは、レーザ出力の不安定性に起因した局所的な温度分布の発生により、スリップラインが生じることを既に述べた。このようなスリップラインも、結晶のすべり面に沿って導入されるもので、SiGeエピタキシャル層とSi基板とのヘテロ界面で生じるミスフィット転位と同様に、互いに直行する2方向(Si[110]方向)に沿って、このアニール処理後のSi表面に段差を生じる。従って、本発明の光束(レーザ光)のらせん状走査を、このウエハ表面に行い、その散乱光を観測すれば、ミスフィット転位において観察されたように、2方向の強い指向性の散乱パターンとして観測されることとなる。
つまり、本発明の方法でウエハ表面をらせん状に光束(レーザ光)を走査し、その散乱光のウエハ内分布の観察を行って強い指向性を有するクロス状パターンの観察を取得することで、その測定ウエハ表面に直行する段差があること、そしてその段差は、この場合ミスフィット転位あるいはスリップラインの存在を示していることが解り、かつ、ミスフィット転位密度あるいはスリップライン密度が高いほど、強い指向性を有するクロス状パターンが明瞭に観察されることが解った。このように、従来から用いられている市販の表面検査装置(具体的には、らせん状走査のレーザ光散乱による表面上のパーティクルなどの検査装置)によって、指向性を有するクロス状散乱パターンの観察をすることで、ミスフィット転位あるいはスリップラインの簡易モニタリングを行うことができる。またこの方法を用いて、例えばエピタキシャル成長やアニールなどの半導体製造装置におけるプロセス状態を定期的にモニタすることなどが、容易にできるようになる。
本実施例においては、市販の装置を用いて実施したが、基本的に、図1で示した装置構成を有し、らせん状に光束を走査し、その散乱光情報を取得することで、本発明の方法を実施可能であることは、言うまでも無い。
特開2001−235431号公報 A.Sasaki et al.2nd International Workshop on New Group IV(Si-Ge-C)semiconductor,2002
本発明の方法を適用するための、基本的な装置構成例 Siウエハ上にSiGe膜をエピタキシャル成長したときの断面模式図 4種の観察用サンプルの平面TEM像 4種の観察用サンプルの表面散乱光の測定結果
符号の説明
1 回転テーブル
2 スライダ
3 光束
4 光検出器
5 Siウエハ
6 SiGe膜
7 ミスフィット転位
8 凹凸(表面の段差)

Claims (5)

  1. 半導体結晶基板の表面を光束でらせん状に走査する光束らせん状走査手段により前記表面を走査し、
    前記表面からの散乱光の特定方向における特定散乱光情報を取得し、
    前記特定散乱光情報から、前記半導体結晶における、結晶すべり面に沿って発生する結晶欠陥の有無を検出することを特徴とする半導体基板欠陥検出方法。
  2. 前記半導体結晶基板は、半導体の単結晶基板上に成長された半導体結晶膜を有することを特徴とする請求項1記載の半導体基板欠陥検出方法。
  3. 前記光束らせん状走査手段は、少なくとも、
    前記光束をレーザ光とし、前記レーザ光を前記表面上において一方向に所要回数走査する手段と、
    前記半導体ウエハを、前記表面と同一面で、前記表面中心を軸として所要回数回転する手段と、
    を、有することを特徴とする請求項1または2に記載の半導体基板欠陥検出方法。
  4. 前記特定光散乱情報における散乱強度情報から、前記結晶欠陥の密度を識別することを特徴とする請求項1ないし3のいずれかに記載の半導体基板欠陥検出方法。
  5. 半導体結晶基板の表面を光束でらせん状に走査する光束らせん状走査手段と、
    前記表面からの散乱光の特定方向における特定散乱光情報を取得する散乱光検出手段と、
    前記特定散乱光情報から、前記半導体結晶における、結晶すべり面に沿って発生する結晶欠陥の有無を検出する結晶欠陥検出手段と、
    を、有することを特徴とする半導体結晶欠陥検出装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021048367A (ja) * 2019-09-20 2021-03-25 信越半導体株式会社 シリコン単結晶ウェーハのスリップ検出方法
JP2022092809A (ja) * 2020-12-11 2022-06-23 株式会社Sumco エピタキシャルウェーハの欠陥検査方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109425619B (zh) * 2017-08-31 2021-12-28 深圳中科飞测科技股份有限公司 光学测量系统及方法
CN109425618B (zh) * 2017-08-31 2021-12-28 深圳中科飞测科技股份有限公司 光学测量系统及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0316339U (ja) * 1989-06-29 1991-02-19
US20020051130A1 (en) * 1994-03-24 2002-05-02 Norbert Marxer Process and assembly for non-destructive surface inspections

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0316339U (ja) * 1989-06-29 1991-02-19
US20020051130A1 (en) * 1994-03-24 2002-05-02 Norbert Marxer Process and assembly for non-destructive surface inspections

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021048367A (ja) * 2019-09-20 2021-03-25 信越半導体株式会社 シリコン単結晶ウェーハのスリップ検出方法
JP7143828B2 (ja) 2019-09-20 2022-09-29 信越半導体株式会社 シリコン単結晶ウェーハのスリップ検出方法
JP2022092809A (ja) * 2020-12-11 2022-06-23 株式会社Sumco エピタキシャルウェーハの欠陥検査方法

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