JP2007212999A - データ駆動回路、それを備えた平板表示装置、そのデータ駆動方法 - Google Patents

Abstract

【課題】消費電力と回路面積を最適化することができるデータ駆動回路、それを備えた平板表示装置、そのデータ駆動方法を提供すること。
【解決手段】サンプリング信号を提供するシフトレジスタ部７１０と、デジタルデータ（ｍビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部７２０と、サンプリングラッチ部でラッチされたデータを並列形態に伝達されラッチし、データの上位ｋビット（ｋ＜ｍ）を出力し、残りの下位ビット（ｍ−ｋビット）を直列形態に変換して出力するホールディングラッチ部７３０と、ホールディングラッチ部から提供されたデジタルデータの上位ｋビットにより、データに対応する階調電圧の範囲を設定し、設定された範囲内で残りの下位ビットに対して電荷共有を行って、最終的に階調電圧を生成出力するデジタル−アナログ変換器３００と、を含むデータ駆動回路が提供される。
【選択図】図３

Description

本発明は、データ駆動回路と、それを備えた平板表示装置と、そのデータ駆動方法とに関する。

近年、陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：ＣＲＴ）の短所である重さと体積を減らせる各種の平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が開発されている。平板表示装置としては、例えば、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：ＦＥＤ）、プラズマ表示パネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）及び発光表示装置（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐａａｙ：ＬＥＤ）などがある。

このような平板表示装置は、一般に表示パネル、走査駆動回路、データ駆動回路を含んで構成される。また、走査駆動回路は、表示パネルに形成された複数の走査ラインに順次走査駆動信号を出力し、データ駆動回路は、表示パネルに形成された複数のデータラインにＲ、Ｇ、Ｂ映像信号を出力する。

以下、平板表示装置に備えられる従来のデータ駆動回路の構成及び動作について説明する。図１は、従来のデータ駆動回路の構成を示すブロック図である。

ただし、データ駆動回路は、ｎ個のチャンネルを有するものと仮定して説明する。

図１に示すように、従来のデータ駆動回路は、シフトレジスタ部１１０と、サンプリングラッチ部１２０と、ホールディングラッチ部１３０と、デジタル−アナログ変換器（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）１４０と、増幅部１５０とを含む。

シフトレジスタ部１１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受け、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号を生成する。そのために、シフトレジスタ部２１０は、ｎ個のシフトレジスタを備える。

サンプリングラッチ部１２０は、シフトレジスタ部１１０から順次供給されるサンプリング信号に応答してデジタルデータを順次格納する。ここで、サンプリングラッチ部１２０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ個のサンプリングラッチを備える。そして、それぞれのサンプリングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）がｋビットから構成される場合、それぞれのサンプリングラッチは、ｋビットの大きさに設定される。

ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、サンプリングラッチ部１２０からのデータの入力を受けて格納する。そして、ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、自分に格納されているデータをＤＡＣ１４０に供給する。ここで、ホールディングラッチ部１３０は、ｎ個のデータ（Ｄａｔａ）を格納するために、ｎ個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）がｋビットから構成される場合、それぞれのホールディングラッチは、データ（Ｄａｔａ）が格納できるようにｋビットに設定される。

ＤＡＣ１４０は、入力されるデジタルデータのビット値に対応するアナログ信号を生成する。また、ＤＡＣは、ホールディングラッチ部１３０から供給されるデータ（Ｄａｔａ）のビット値に対応して、複数の階調電圧のいずれか１つを選択することで、入力されるデジタルデータに対応するアナログデータ信号を生成する。

増幅部１５０は、ＤＡＣ１４０でアナログ信号に変換されたデジタルデータを一定レベルに増幅して表示パネルのデータラインに出力する。

このような従来のデータ駆動回路は、１水平周期中に１回のデータ出力を行う。すなわち、１水平周期中にデジタルＲ、Ｇ、Ｂデジタルデータをサンプル・アンド・ホールディング（Ｓａｍｐｌｅ ＆ ｈｏｌｄｉｎｇ）した後に、これをアナログＲ、Ｇ、Ｂデータ（階調電圧）に変換し、一定幅の電圧に増幅して出力するが、ホールディングラッチ部１３０がｎ番目のコラムラインに該当するＲ、Ｇ、Ｂデータをホールディングしていれば、サンプリングラッチ部１２０はｎ＋１番目のコラムラインに該当するＲ、Ｇ、Ｂデータをサンプリングする。

次に、従来のＤＡＣ１４０の構成について説明する。図２は、図１に示した従来のＤＡＣの構成を示すブロック図である。

図２に示すように、従来のＤＡＣ１４０は、リファレンス電圧生成部１４２と、レベルシフタ１４４と、スイッチアレイ１４６とを含む。

ＤＡＣ１４０は、正確な階調電圧の生成とガンマ補正とのために、図２に示すように、Ｒ−ｓｔｒｉｎｇ（Ｒ１、Ｒ２、…、Ｒｎ）を備えられたリファレンス電圧生成部１４２を備える。また、ＤＡＣ１４０は、リファレンス電圧生成部１４２により生成された電圧を選択するために、ロム（ＲＯＭ）タイプのスイッチアレイ１４６を備える。

また、ＤＡＣ１４０は、サンプリングラッチ部（図１の１２０）を介して入力されるデジタルデータに対する電圧レベルを変換して、これをスイッチアレイ１４６に提供するレベルシフタ１４４を備える。

大韓民国特許公開第１０−０３７５２０３号明細書

しかし、従来のＤＡＣ構造によれば、リファレンス電圧生成部内のＲ−ｓｔｒｉｎｇの静電流（ｓｔａｔｉｃ ｃｕｒｒｅｎｔ）により消費電力が増加してしまうという問題点がある。これを克服するために、すなわち、Ｒ−ｓｔｒｉｎｇで流れる静電流を低減するために、大きい抵抗値を有するＲ−ｓｔｒｉｎｇを設計し、各チャンネルに増幅部１５０としてアナログバッファを用いて、各データラインに所望の階調電圧を印加する方式が提案されたこともあるが、これもまたアナログバッファを構成するトランジスタの閾電圧及び移動度（ｍｏｂｉｌｉｔｙ）が均一でない場合、チャンネル間の出力電圧に差が生じ、画質低下が生じるという問題点がある。

また、６ビットグレースケール（ｇｒａｙ‐ｓｃａｌｅ）を具現すると仮定する場合、６４個もの階調電圧のいずれか１つの電圧を選択するため、６×６４個のスイッチを各チャンネルに内蔵しなければならない。よって、これは、回路面積を大きく増加させるという問題点がある。従来のＤＡＣによれば、一般にＤＡＣの面積は、データ駆動回路面積の１／２以上を占めることになる。

これは、グレースケールが増加するにつれさらに深刻になる。８ビットグレースケールを具現すると仮定すれば、その面積は、６ビットに比べて４倍以上増加してしまうという問題点がある。

近年、多結晶シリコンＴＦＴを用いて、基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ Ｐａｎｅｌ）工程を適用する平板表示装置が浮上している。しかし、前述した従来のＤＡＣの短所とされる消費電力及び面積の問題点や、増幅部としてのアナログバッファの性能具現の問題点は、ＳＯＰ工程の適用時にさらに大きな短所となる。

そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、消費電力を最小化し、回路面積を最適化することが可能な、新規かつ改良されたデータ駆動回路、それを備えた平板表示装置、そのデータ駆動方法を提供することにある。

上記課題を解決するために、本発明のある観点によれば、シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と、サンプリング信号の供給に応じて、入力されるデジタルデータ（ｍビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と、サンプリングラッチ部でラッチされたデジタルデータを並列形態に伝達されて、当該デジタルデータをラッチし、デジタルデータの最上位ビットを含む上位ｋビット（ｋ＜ｍ）を出力し、残りの下位ビット（ｍ−ｋビット）を直列形態に変換して出力するホールディングラッチ部と、ホールディングラッチ部から提供されたデジタルデータの上位ｋビットにより、デジタルデータに対応する階調電圧の範囲を予め設定し、予め設定された範囲内で残りの下位ビットに対して電荷共有を行って、最終的に階調電圧を生成して出力するデジタル−アナログ変換器と、を含むことを特徴とする、データ駆動回路が提供される。

かかる構成により、まず、シフトレジスタ部は、シフトレジスタクロックを生成してサンプリング信号をサンプリングラッチ部に供給する。次にサンプリングラッチ部は、入力されるデジタルデータ（ｍビット）を、サンプリング信号に対応してコラムライン毎に順次ラッチする。そして、サンプリングラッチ部は、ラッチしたデータを並列状態でホールディングラッチ部に供給する。並列状態のデータを受け取ったホールディングラッチ部は、まず、デジタルデータのうち上位ｋビットを並列状態で、デジタル−アナログ変換器（ＤＡＣ）に供給する。上位ｋビットの供給を受けたＤＡＣは、このビット値に応じて、階調電圧の範囲を、設定する。次に、ホールディングラッチ部は、デジタルデータのうち残りの下位ビット（ｍ−ｋ）を直列状態に変換して、ＤＡＣに供給する。下位ビットの供給を受けたＤＡＣは、下位ビット値に応じた電荷共有を行う。ただし、この電荷共有は、上記設定された階調電圧の範囲内で行われる。そして、ＤＡＣは、この電荷共有によって、最終的に画素に印加する最終階調電圧を生成する。したがって、データ駆動回路は、デジタルデータの値に対応した階調電圧を生成することができる。また、このデータ駆動回路は、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べてＤＡＣの回路面積と消費電力を大幅に低減することができる。

また、デジタル−アナログ変換器は、少なくとも２個のデータライン間の電荷共有を行う階調スケール生成部と、階調スケール生成部内に備えられた複数のスイッチに対する動作制御信号を提供するスイッチング信号生成部と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部と、デジタルデータ（ｍビット）の最上位ビットを含む上位ｋビット（ｋ＜ｍ）の入力に応じて、デジタルデータの対応する階調電圧の範囲を予め設定する階調電圧範囲設定部と、を含んでもよい。かかる構成により、まず、階調電圧範囲設定部は、上位ｋビットの入力を受け、上位ｋビットに対応した階調電圧の範囲を設定する。階調電圧の設定を受けたリファレンス電圧生成部は、階調電圧の設定範囲内で、リファレンス電圧を生成し、階調スケール生成部に供給する。また、デジタルデータの下位ビットは、スイッチング信号生成部に供給され、スイッチング信号生成部は、下位ビットに対応した動作信号を生成し、階調スケール生成部に供給する。そして、階調スケール生成部は、上記リファレンス電圧を使用し、上記動作制御信号によって制御され、少なくとも２個のデータラインの間で電荷共有を行う。この電荷共有によって、最終階調電圧を生成することができる。

また、電荷共有は、少なくとも２個のデータラインに存在する寄生キャパシタンス成分を、それぞれサンプリングキャパシタとホールディングキャパシタとして活用して行ってもよい。かかる構成により、１個以上のデータラインの寄生キャパシタンス成分をサンプリングキャパシタとして使用し、他の１個以上のデータラインの寄生キャパシタンス成分をホールディングキャパシタとして使用する。よって、各キャパシタの間で、電圧を均等に分配することにより電荷共有を行うことができる。

また、リファレンス電圧生成部は、それぞれ階調電圧範囲生成部により予め設定された階調電圧範囲に対応するリファレンス電圧を生成して、これを階調スケール生成部に提供してもよい。かかる構成により、リファレンス電圧は、設定された階調電圧の範囲内となるので、電荷共有も、設定された階調電圧の範囲内で行うことができる。

また、階調スケール生成部は、第１データラインに存在する寄生キャパシタンス成分によるサンプリングキャパシタと、第２データラインに存在する寄生キャパシタンス成分によるホールディングキャパシタと、入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧をサンプリングキャパシタに提供する第１スイッチと、入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧をサンプリングキャパシタに提供する第２スイッチと、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有のために備えられる第３スイッチと、ホールディングキャパシタの初期化のために、ホールディングキャパシタに接続される第４スイッチと、を含んでもよい。かかる構成により、まず、上記動作制御信号を受けた階調スケール生成部は、第４スイッチをターンオンし、ホールディングキャパシタを初期化する。次に、上記動作制御信号を受けた階調スケール生成部は、第１スイッチまたは第２スイッチをターンオンし、サンプリングキャパシタに、ハイレベルリファレンス電圧またはローレベルリファレンス電圧を供給する。よって、ホールディングキャパシタは、ハイレベルリファレンス電圧またはローレベルリファレンス電圧に設定される。そして、上記動作制御信号を受けた階調スケール生成部は、第３スイッチをターンオンし、サンプリングキャパシタとホールディングキャパシタとの間で電荷共有を行うことができる。すなわち、階調スケール生成部は、第１または第２スイッチのターンオンと第３スイッチのターンオンとを動作信号に応じて行うことにより、電荷共有を行い、最終階調電圧を生成することができる。

また、ホールディングキャパシタは、第４スイッチがターンオンされてハイレベルまたはローレベルのいずれか一方のリファレンス電圧に初期化されてもよい。かかる構成により、ホールディングキャパシタは、ハイレベルリファレンス電圧かローレベルリファレンス電圧に設定されることで、初期化を行うことができる。

また、電荷共有は、デジタルデータ（ｍビット）の下位ビット（ｍ−ｋビット）が入力される各期間において、サンプリングキャパシタとホールディングキャパシタとの間で行われ、最後の電荷共有によって得られた電圧が画素に印加される最終階調電圧であってもよい。かかる構成により、電荷共有は、デジタルデータに対応した所定の回数行われ、最後の電荷共有によって画素に印加する最終階調電圧を生成することができる。

また、電荷共有は、各期間ごとに第３スイッチのターンオンにより、サンプリングとホールディングキャパシタとにそれぞれ格納された所定のリファレンス電圧を互いに均等に分配することで、行われてもよい。かかる構成により、サンプリングキャパシタに格納された電圧すなわち電荷と、ホールディングキャパシタに格納された電圧すなわち電荷とは、お互いの電圧が等しくなるように、分配される。よって、各電荷共有は、適切に行われる。

また、第３スイッチは、第１スイッチまたは第２スイッチのターンオン動作が完了した後に、ターンオンされるとしてもよい。かかる構成により、サンプリングキャパシタに、所定のリファレンス電圧が確実に格納されてから、電荷共有が行われる。よって、各電荷共有は、適切に行われる。

また、上記課題を解決するために、本発明の別の観点によれば、第１方向に配列された複数の走査ラインと第２方向に配列された複数のデータラインとに接続するように配置された複数の画素を含む画素部と、複数の画素に所定の階調電圧を供給するデータ駆動回路と、走査ラインに走査信号を供給する走査駆動回路と、を含み、データ駆動回路は、デジタルデータ（ｍビット）の最上位ビットを含む上位ｋビット（ｋ＜ｍ）により階調電圧の範囲を予め設定し、予め設定した階調電圧範囲内でパネルに備えられた少なくとも２個のデータライン間の電荷共有を行うことによりデジタルデータに対応する最終階調電圧を生成して、これを該当する画素に提供することを特徴とする、平板表示装置が提供される。

また、電荷共有は、少なくとも２個のデータラインに存在する寄生キャパシタンス成分を、それぞれサンプリングキャパシタとホールディングキャパシタとして活用して行ってもよい。

また、少なくとも２個のデータラインは、隣接する一対のデータラインであってもよい。

また、少なくとも２個のデータラインは、同じ色のデータが入力される２個以上のデータラインであってもよい。

また、少なくとも２個のデータラインに存在する寄生キャパシタンス成分は、それぞれ２個以上のデータラインに存在する寄生キャパシタンス成分の合算値であってもよい。

また、上記課題を解決するために、本発明の別の観点によれば、入力されるデジタルデータ（ｍビット）の上位ｋビット（ｋ＜ｍ）により階調電圧の範囲を予め設定する段階と、予め設定した階調電圧範囲内でデジタルデータの下位ビット（ｍ−ｋビット）の電荷共有を行うことにより、最終階調電圧を生成する段階と、生成された最終階調電圧をデータラインを介して画素に印加する段階と、を含むことを特徴とする、平板表示装置のデータ駆動方法が提供される。

また、電荷共有は、デジタルデータ（ｍビット）の下位ビット（ｍ−ｋビット）が入力される各期間において、サンプリングキャパシタとホールディングキャパシタとの間で行われ、最後の電荷共有によって得られた電圧が画素に印加される最終階調電圧であってもよい。

また、サンプリングキャパシタは、パネル上に備えられた第１データラインに存在する寄生キャパシタンス成分により具現され、ホールディングキャパシタは、パネル上に備えられた第２データラインに存在する寄生キャパシタンス成分により具現されてもよい。

以上説明したように、本発明によれば、消費電力を最小化し、回路面積を最適化できる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

まず、図３を参照しながら、本発明の実施形態にかかるデータ駆動回路の構成について説明する。本実施形態にかかるデータ駆動回路の構成を示すブロック図である。ただし、データ駆動回路に入力されるデジタルデータは、説明の便宜上、一例として、８ビットのデジタルデータであるとして説明する。しかし、デジタルデータは、これに限定されるものではなく、任意のビットであってよい。例えば、デジタルデータは、ｍビットとし、ｍは、１以上の任意の整数であってよい。

図３に示すように、データ駆動回路２０は、シフトレジスタ部７１０と、サンプリングラッチ部７２０と、ホールディングラッチ部７３０と、デジタル−アナログ変換器（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）３００とを含む。

すなわち、本実施形態にかかるデータ駆動回路２０は、従来のデータ駆動回路と比較すると、増幅部１５０としてのアナログバッファを使用しない。よって、本実施形態にかかるデータ駆動回路２０によれば、アナログバッファ内の閾電圧及び移動度（ｍｏｂｉｌｉｔｙ）の不均一によってチャンネル間の出力電圧の差が生じ画質が低下するという従来のデータ駆動回路が抱える問題を、解決できる。

また、近年、駆動回路部などを画素部と共に基板上に集積するＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ Ｐａｎｅｌ）工程を適用する平板表示装置が開発されている。本実施形態にかかるデータ駆動回路２０は、上述のように増幅部としてのアナログバッファが有する性能問題を解決できるので、上記ＳＯＰ工程の適用時にさらに大きな効果を発揮する。

また、本実施形態にかかるデータ駆動回路２０に備えられるＤＡＣ３００は、パネルに備えられた少なくとも２個のデータラインに存在する寄生キャパシタンス成分をそれぞれサンプリングキャパシタとホールディングキャパシタとして活用して、データライン間の電荷共有を行うことにより、入力されるデジタルデータに対応する階調電圧を生成する。また、ＤＡＣ３００は、入力されたｍビットのデジタルデータの上位ｋビットにより、階調電圧の範囲を予め設定し、予め設定された範囲内で電荷共有を行うことによって、電荷共有過程を短縮し、消費電力と回路面積を最小化することができ、収率及び画質を向上することができる。

図３に示すように、シフトレジスタ部７１０は、タイミング制御部５０（図９）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受け、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトしさせながら、順次ｎ個またはｎ／２個のサンプリング信号としてのシフトレジスタクロック（ＳＲＣ）を生成する。そのために、シフトレジスタ部２１０は、ｎ個またはｎ／２個のシフトレジスタを備える。

ここで、１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法でパネルを駆動する場合、シフトレジスタは、ｎ個のチャンネルの１／２の個数、ｎ／２個備えられる。また、１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法を使用しないでパネルを駆動する場合、シフトレジスタは、ｎ個のチャンネルと同じｎ個備えられる。また、以下の構成要素がｎ個かあるか、ｎ／２個かあるかは、同様の理由による。

また、サンプリングラッチ部７２０は、シフトレジスタ部７１０から順次供給されるサンプリング信号に応答して、入力されるデジタルデータ（Ｄａｔａ）を順次格納する。ここで、サンプリングラッチ部７２０には、ｎ個のデジタルデータを格納するためにｎ個またはｎ／２個のサンプリングラッチを備える。

そして、それぞれのサンプリングラッチは、デジタルデータのビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）が８ビットから構成される場合、サンプリングラッチのそれぞれは、８ビットの大きさに設定される。

すなわち、サンプリングラッチ部７２０は、入力されるデータを順次格納した後に、格納した８ビットデジタルデータを並列状態（パラレル）にホールディングラッチ部７３０に出力する。ここで、それぞれのサンプリングラッチに格納されたデジタルデータが伝達される道筋を、コラムラインという。

ホールディングラッチ部７３０は、ソース出力イネーブル信号（ＳＯＥ）が入力される時、サンプリングラッチ部７２０からデジタルデータ（Ｄａｔａ）の入力を受けて格納する。すなわち、ホールディングラッチ部７３０は、並列状態（パラレル）に提供された８ビットデジタルデータを入力されて格納する。

そして、ホールディングラッチ部７３０は、ソース出力イネーブル信号（ＳＯＥ）が入力される時、格納したデジタルデータ（Ｄａｔａ）をＤＡＣ７４０に供給する。ここで、ホールディングラッチ部７３０は、ｎ個のデータを格納するために、ｎ個またはｎ／２個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、ホールディングラッチのそれぞれは、データが格納できるように８ビットに設定される。

本実施形態の場合、ホールディングラッチ部７３０は、格納したデジタルデータをＤＡＣ３００に出力する時、デジタルデータの最上位ビットを含む上位ｋビットをまずＤＡＣ３００に出力し、残りの下位ビットを直列形態（シリアル）に変換してＤＡＣ３００に出力する。以下では、最上位ビットを、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）という。ここで、ｋは、１より大きくｍ未満の整数である。

ここで、入力されたデジタルデータが８ビットデータであり、ｋ＝２、すなわち、ホールディングラッチ部７３０が上位２ビットをまずＤＡＣ３００に出力することを仮定すると、上位２ビットのデータを入力されたＤＡＣ３００は、デジタルデータの上位２ビットの情報により生成する階調電圧の範囲を予め設定する。

その後、上位２ビットを除いた残りの下位６ビットデータが、直列形態に変換されてＤＡＣに入力される。下位６ビットのデータを入力されたＤＡＣは、予め設定した階調電圧範囲内で電荷共有を行うことで、最終的に画素に入力する最終階調電圧を生成する。この作動については、後述する。

そのために、ホールディングラッチ部７３０は、図３中のように、シフトレジスタ部７１０で生成されたシフトレジスタクロック信号（ＳＲＣ）の入力を受ける。そして、ホールディングラッチ部７３０は、クロック信号により８ビットデジタルデータのうちの下位６ビットのデジタルデータを、直列形態に変換してＤＡＣ３００に出力する。

ＤＡＣ３００は、入力されるデジタルデータ（Ｄａｔａ）のビット値に対応するアナログ信号を生成するものである。また、ＤＡＣ３００は、ホールディングラッチ部７３０から供給されるデータ（Ｄａｔａ）のビット値に対応して複数の階調電圧のいずれか１つを選択する。そして、ＤＡＣ３００は、入力されるデジタルデータに対応するアナログデータ信号（最終階調電圧）を生成してて、これを各データラインに出力する役割を果たす。この階調電圧の選択が、上記の予め階調電圧を設定することを意味し、この選択された階調電圧の範囲が、上記の予め設定された階調電圧の範囲となる。

本実施形態の場合、ＤＡＣ３００は、パネルに備えられた複数のデータラインのうちの少なくとも２個のデータラインに対して、それぞれのデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとホールディングキャパシタとして活用する。そして、ＤＡＣ３００は、このデータライン間で電荷共有を行うことにより、入力されるデジタルデータに対応する最終階調電圧を生成する。その際、ＤＡＣ３００は、デジタルデータの上位ｋビットにより階調電圧の範囲を予め設定し、予め設定した範囲内で残りの下位ビットに対応して電荷共有を行い、最終的に最終階調電圧を生成することを特徴とする。この作動については、後述する。

以下、図４〜図９を参照して、本実施形態かかるデジタル−アナログ変換器（ＤＡＣ）３００の構成及び動作についてより具体的に説明する。そこで、まず、図４を参照して、本実施形態にかかるＤＡＣ３００の構成について説明する。図４は、図３に示したＤＡＣ３００の構成を示すブロック図である。

ただし、本実施形態にかかるＤＡＣ３００は、平板表示装置のデータ駆動回路に備えられることをその例として説明する。

前述したように、ＤＡＣ３００は、パネルに備えられた複数のデータラインのうちの少なくとも２個のデータラインに対して、それぞれのデータラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとホールディングキャパシタとして活用する。そして、ＤＡＣ３００は、このデータライン間で電荷共有を行うことにより、入力されるデジタルデータ（ｍビット）に対応するアナログの最終階調電圧を生成する。その際、ＤＡＣ３００は、デジタルデータのＭＳＢを含む上位ｋビットにより階調電圧の範囲を予め設定し、予め設定した範囲内で残りの下位ビット（ｍ−ｋビット）に対応して電荷共有を行い、最終的にアナログの最終階調電圧を生成することを特徴とする。

ここで、以下では、説明の便宜上、上記少なくとも２個のデータラインを、第１データライン３４２及び第２データライン３４４とし説明する。すなわち、以下の（１）〜（５）を仮定して説明する。（１）電荷共有が行われる上記の少なくとも２個のデータラインは、２個のデータラインである。（２）当該２個のデータラインは、隣接する２個のデータラインである。（３）後述の図９中のように、データラインがｍ本あり、それぞれのデータラインをＤ[１]〜Ｄ[ｍ]とする。（４）上記のように電荷共有は、２本のデータラインで行われるので、全てのデータラインを２本ずつのｍ／２個のセットに分ける。（５）それぞれのセット中の２本のデータラインを、第１データライン３４２と、第２データライン３４４とする。

以下では、以上（１）〜（５）を仮定して、ＤＡＣ３００の作動について説明するが、これは、本発明を限定するものではない。例えば、電荷共有が行われる上記の少なくとも２個のデータラインは、任意のｐ本（ｐは２以上）であってもよい。またその際には、データラインのセットは、ｍ／２個でなくてもよい。また、セットを組むデータラインは、隣接したものでなくてもよく、例えば、同じ色相のデータが入力されるデータラインから、２個以上を選んでも良い。また、電荷共有は、２個以上のデータライン間で行われても良い。

また、ＤＡＣ３００で行われる動作を判りやすく説明するために、１つのセットにおける第１データライン３４２及び第２データセット３４４の動作を以下では説明する。また、他の各セットの各データラインで行われる動作は、例示するセット内で行われる動作と同じなのでここでは省略する。

図４に示すように、本実施形態にかかるＤＡＣ３００は、第１データライン３４２と第２データライン３４４との間で電荷共有を行う階調スケール生成部３１０と、階調スケール生成部３１０内に備えられた複数のスイッチに対する動作制御信号を提供するスイッチング信号生成部３３０と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部３２０と、デジタルデータ（ｍビット）のうちＭＳＢを含む上位ｋビット（ｋ＜ｍ）を入力されてデジタルデータの対応する階調電圧の範囲を設定する階調電圧範囲設定部３５０とを含む。

ここで、リファレンス電圧生成部３２０は、Ｒ、Ｇ、Ｂの色相に対応するデータ毎にそれぞれハイレベルリファレンス電圧（ＶＧ_Ｈ、ＶＲ_Ｈ、ＶＢ_Ｈ）及びローレベルリファレンス電圧（ＶＧ_Ｌ、ＶＲ_Ｌ、ＶＢ_Ｌ）を生成し、階調スケール生成部３１０に提供する。ここで、各ハイレベルリファレンス電圧と、ローレベルリファレンス電圧とは、階調電圧範囲生成部により予め設定された階調電圧範囲内の電圧である。

本実施形態の場合、第１データライン３４２と第２データライン３４４とは、所定の階調電圧が印加されて、各データラインに接続された所定の画素に階調電圧（最終階調電圧）を提供する役割を果たす。さらに、第１データライン３４２と第２データライン３４４とは、各データライン内の寄生キャパシタンス成分を利用する。すなわち、第１データライン３４２と第２データライン３４４とは、それぞれ、キャパシタとしての役割を担う。

一般に、第１データライン３４２と第２データライン３４４とが有する実質的な抵抗値及びキャパシタンス成分は、図５に示すように、複数の抵抗及びキャパシタが接続された形態でモデリングできる。よって、第１データライン３４２及び第２データライン３４４それぞれのキャパシタンス値は、パネルサイズなどによって所定の値に規格化できる。このキャパシタンス成分を、ここでは、寄生キャパシタンスと呼ぶ。

これにより、本実施形態にかかるＤＡＣ３００は、隣接して形成された第１データライン３４２のキャパシタンス成分をサンプリングキャパシタ（Ｃ_ｓａｍｐ）として活用し、第２データライン３４４のキャパシタンス成分をホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用する。そして、ＤＡＣ３００は、第１データライン３４２と第２データライン３４４との間で電荷共有を行うことにより、入力されたデジタルデータに対応するアナログの最終階調電圧を生成する。その後、ＤＡＣ３００は、生成した最終階調電圧を第１データライン３４２または第２データライン３４４に接続された画素に提供する。

ここで、図４を通して説明したように、隣接する２個のデータライン間に電荷共有を行うことは一つの実施形態に過ぎない。例えば、電荷共有は、それぞれ２個以上のデータラインに存在する寄生キャパシタンス成分の合算値をサンプリングキャパシタまたはホールディングキャパシタとして活用して、行うことも可能である。

また、例えば、電荷共有は、隣接する２個のデータラインではなく、同じ色のデータが入力される少なくとも２個のデータラインのそれぞれに存在する寄生キャパシタンス成分をサンプリングキャパシタまたはホールディングキャパシタとして活用して、行うことも可能である。

ただし、図４に示した実施形態の場合、隣接する２個のデータライン、すなわち、互いに異なる色を発光させるためのデータの入力を受けるデータラインに存在する寄生キャパシタンス成分を利用する。よって、階調スケール生成部３１０は、データラインごとにリファレンス電圧を区別して提供するディマルチプレクサ３１６を備える。ディマルチプレクサ３１６は、隣接する２個のデータラインにＲ、Ｇ、Ｂのうちの互いに異なる色に該当するデータを入力する。すなわち、ディマルチプレクサ３１６は、Ｒ、Ｇ、Ｂごとにお互いに異なったリファレンス電圧を入力する。

したがって、同じ色のデータが入力される少なくとも２個のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０は、ディマルチプレクサ３１６を備えなくてもよい。

また、電荷共有は、入力されるデジタルデータの各ビットに対して全て行われるのではない。すなわち、デジタルデータの上位ｋビットは、デジタルデータに対応する階調電圧の範囲を予め設定するのに用いられる。また、これにより階調電圧の範囲が予め設定されれば、残りの下位ビット（ｍ−ｋビット）に対して、それぞれの電荷共有が、予め設定された階調電圧の範囲内で行われる。この電荷共有によって、最終的に予め設定された範囲内の特定階調電圧が、選択されて該当画素に出力される。

例えば、８ビットデジタルデータ（ｍ＝８）が入力され、上位２ビット（ｋ＝２）により最終階調電圧が生成される所定の範囲を設定すると仮定する場合、この上位２ビットによって階調電圧の範囲が予め設定された後、残りの下位６ビットに対してそれぞれ電荷共有が行われる。この下位６ビットに対応した電荷共有によって、予め設定された範囲内の最終階調電圧が決定される。

図５は、図４に示した階調スケール生成部３１０の構成を示すブロック図である。また、図６は、図４に示した階調電圧範囲設定部により設定される階調電圧の範囲を示す図面である。

また、図７は、図５の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。そして、図８は、図７の入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。

次に、以下では、図５を参照して、本実施形態にかかるＤＡＣ３００に備えられた階調スケール生成部３１０の構成を説明する。ただし、本実施形態の場合、隣接する２個のデータラインを利用して一つのデータラインに該当する階調電圧を生成する。よって、１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法でパネルを駆動する。したがって、これにより図７に示すように、各データラインが駆動される時間は、従来の１／２に減少する。

また、本実施形態の場合、説明を容易にするために、入力されるデジタルデータは、８ビット信号（ｍ＝８）であり、階調電圧範囲設定部には上記８ビットデジタルデータの上位２ビット信号（ｋ＝２）が入力すると仮定して説明する。

図５に示すように、階調スケール生成部３１０は、第１データライン（図４の３４２）の寄生キャパシタンス成分によるサンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２と、第２データライン（図４の３４４）の寄生キャパシタンス成分によるホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４と、入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧をサンプリングキャパシタ３１２に提供する第１スイッチ（ＳＷ１）と、入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧をサンプリングキャパシタ３１２に提供する第２スイッチ（ＳＷ２）と、サンプリングキャパシタ３１２とホールディングキャパシタ３１４との間の電荷共有を行う第３スイッチ（ＳＷ３）と、を含むことを特徴とする。

第１データライン３４２及び第２データライン３４４は、図５に示したように、複数の抵抗（Ｒ１、Ｒ２、Ｒ３）及びキャパシタ（Ｃ１、Ｃ２、Ｃ３）が接続された形態でモデリングできる。よって、第１データライン３４２の寄生キャパシタンス値と第２データライン３４４の寄生キャパシタンス値とは、パネルサイズなどによって所定の値に規格化される。

よって、本実施形態では、第１データライン３４２の寄生キャパシタンス成分をサンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２として活用し、第２データライン３４４の寄生キャパシタンス成分をホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４として活用することを特徴とする。

また、階調スケール生成部３１０は、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４を初期化するために、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）と接続された第４スイッチ（ＳＷ４）をさらに含む。

さらに、本実施形態の場合、隣接する２個のデータラインを利用して一つのデータラインに該当する階調電圧を生成する。よって、１:２デマクシング（ｄｅｍｕｘｉｎｇ）方法でパネルを駆動する。したがって、各データラインは、Ｒ、Ｇ、Ｂのうちの異なる色に該当する映像信号を伝達する。よって、色ごとにリファレンス電圧が異なるため、各データライン毎のリファレンス電圧は、区別されてそれぞれのデータラインに提供され得る。

したがって、図５に示すように、本実施形態にかかる階調スケール生成部３１０は、各データライン毎のリファレンス電圧を区別して提供するディマルチプレクサ３１６をさらに含む。

すなわち、ディマルチプレクサ３１６は、第１データライン３４２に所定の階調電圧を提供するとき、第２データラインに該当するリファレンス電圧を提供せず、第２データラインに所定の階調電圧を提供するとき、第１データラインに該当するリファレンス電圧を提供しない。

ただし、隣接する２個のデータラインを利用せず、同じ色のデータが入力される少なくとも２個のデータラインのそれぞれに存在する寄生キャパシタンス成分をサンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、上記階調スケール生成部３１０は、ディマルチプレクサ３１６を備えなくてもよい。

また、第１〜第４スイッチ（ＳＷ１〜ＳＷ４）及びディマルチプレクサの動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）は、図４中に示したスイッチング信号生成部３３０から提供され、ハイ／ローレベルリファレンス電圧は、図４中に示したリファレンス電圧生成部３２０から提供される。

次に、上記構成を有する階調スケール生成部３１０の動作について説明する。階調スケール生成部３１０は、８ビットデジタルデータが入力される場合、上位２ビットを階調電圧範囲生成部３５０に入力する。そして、階調電圧範囲生成部３５０は、この上位２ビットによって、最終的に出力される階調電圧の範囲を決定する。その後、階調スケール生成部３１０は、残りの下位６ビットに対してそれぞれ電荷共有を行って、予め設定された範囲内の特定階調電圧（最終階調電圧）を生成する動作を行う。

すなわち、本実施形態にかかるＤＡＣ３００に備えられた階調スケール生成部３１０は、入力される８ビットデジタルデータのうちの上位２ビットを階調電圧範囲設定部３５０に入力し、図６に示す最終的に出力される階調電圧の範囲を予め設定する。また、階調スケール生成部３１０は、予め設定された電圧の範囲内で残りの下位６ビットに対して階調スケール生成部３１０において電荷共有を行って最終階調電圧を生成する。

例えば、図６に示すように、この階調電圧範囲生成部３５０は、入力されるデジタルデータの上位２ビットが[１１]である場合、階調電圧を第４範囲（Ｖｒｅｆ４〜Ｖｒｅｆ５）の電圧設定し、上位２ビットが[１０]である場合、階調電圧を第３範囲（Ｖｒｅｆ３〜Ｖｒｅｆ４）に設定し、上位２ビットが[０１]である場合、階調電圧を第２範囲（Ｖｒｅｆ２〜Ｖｒｅｆ３）に設定し、上位２ビットが[００]である場合、階調電圧を第１範囲（Ｖｒｅｆ１〜Ｖｒｅｆ２）に設定する。

以下、入力されるデジタルデータ[ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０]が[０１０１０１０１]であることを仮定して、デジタルデータに対応する最終階調電圧が生成される動作を説明する。

まず、上記のように、階調電圧範囲を設定するためのデジタルデータの上位２ビットは、[０１]である。よって、デジタルデータの階調電圧は、階調電圧範囲生成部３５０により設定された第２範囲（Ｖｒｅｆ２〜Ｖｒｅｆ３）内の特定電圧に限定される。これにより、階調スケール生成部３１０は、第２範囲内で残りの下位６ビットの情報を利用してそれぞれの電荷共有が行うことで、最終階調電圧を生成する。

以下において、図７及び図８を参照しながら、ＤＡＣ３００に備えられた階調スケール生成部３１０が電荷共有を行う過程を説明する。

まず、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２は、入力されるデジタルデータの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：ＬＳＢ）によってリファレンス電圧のハイレベルまたはローレベルに設定される。

ここで、リファレンス電圧のハイレベルまたはローレベルは、階調電圧範囲生成部３５０により予め設定された階調電圧範囲に対応する。

すなわち、入力されるデジタルデータ[ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０]が[０１０１０１０１]である場合、上位２ビットの情報により階調電圧は、第２範囲（Ｖｒｅｆ２〜Ｖｒｅｆ３）に設定される。よって、リファレンス電圧のハイレベルは、Ｖｒｅｆ３に設定され、リファレンス電圧のローレベルは、Ｖｒｅｆ２に設定される。

そして、入力されるデジタルデータの最下位ビットが１である場合（ＬＳＢ=１）には、第１スイッチ（ＳＷ１）がターンオンされて、ハイレベルリファレンス電圧（Ｖｒｅｆ３）がサンプリングキャパシタ３１２に提供される。よって、サンプリングキャパシタ３１２は、ハイレベルリファレンス電圧（Ｖｒｅｆ３）に設定される。また、入力されるデジタルデータの最下位ビットが０である場合（ＬＳＢ=０）には、第２スイッチ（ＳＷ２）がターンオンされて、ローレベルリファレンス電圧（Ｖｒｅｆ２）がサンプリングキャパシタ３１２に提供される。よって、サンプリングキャパシタ３１２は、ローレベルリファレンス電圧（Ｖｒｅｆ２）に設定される。

図７及び図８に示すように、入力されるデジタルデータ[ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０]が[０１０１０１０１]であると仮定すると、デジタルデータのＬＳＢは１であるため、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２は、ハイレベルリファレンス電圧（Ｖｒｅｆ３）に設定される。この電圧の設定は、図８中の時間ｔ０におけるサンプリングキャパシタ（Ｃ_ｓａｍｐ）の電圧に対応する。

また、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４は、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２がＬＳＢによってハイまたはローレベルのリファレンス電圧に設定されると、同時に初期化がなされる。この初期化は、第４スイッチ（ＳＷ４）のターンオンにより行われる。

図４に示した本実施形態の場合、ホールディングキャパシタ３１４は、ローレベルリファレンス電圧（Ｖｒｅｆ２）に初期化されることを示している。すなわち、第４スイッチ（ＳＷ４）がターンオンされることにより、ローレベルリファレンス電圧（Ｖｒｅｆ２）がホールディングキャパシタ３１４に提供される。よって、ホールディングキャパシタ３１４は、ローレベルリファレンス電圧（Ｖｒｅｆ２）に初期化される。この電圧の設定は、図８中の時間ｔ０におけるホールディングキャパシタ（Ｃ_ｈｏｌｄ）の電圧に対応する。

しかし、これは一つの実施形態に過ぎないもので、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４は、ハイレベルリファレンス電圧（Ｖｒｅｆ３）に初期化されることも可能である。

図７及び図８に示すように、入力されるデジタルデータが８ビットであることを仮定する場合、階調スケール生成部３１０は、階調電圧範囲生成のために用いられた上位２ビットを除いた残りの下位６ビットに対して、それぞれのビットが入力される６個の期間中にサンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２とホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４との間で電荷共有を行う。そして、最終的に６番目の電荷共有が行われた結果得られた電圧が、最終階調電圧として、データラインを介して所定の画素に印加される。

すなわち、入力されるデジタルデータに対して最初のＬＳＢが入力される期間（Ｔ１）をはじめとして、その次のビット、すなわち、２番目の下位ビットから６番目のビットが入力される各期間（Ｔ２〜Ｔ６）では、各ビットによって第１スイッチ（ＳＷ１）（ビット値が１である場合）または第２スイッチ（ＳＷ２）（ビット値が０である場合）がターンオンされる。このスイッチングによって、サンプリングキャパシタ３１２は、所定のリファレンス電圧を格納する。所定のリファレンス電圧を格納した後、第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）は、ターンオフされる。このターンオフの後、各期間の所定期間ごとに第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ３１２に格納された所定のリファレンス電圧は、ホールディングキャパシタに格納されていた電圧と電荷共有されて格納される。

これにより、最後の６番目の期間（Ｔ６）における電荷共有により入力されるデジタルデータに対応する所定の階調電圧が生成されて、データラインを介して画素に提供される。

以下、図４〜図８を参照して[０１０１０１０１]である８ビットデジタルデータに該当するアナログの最終階調電圧が本実施形態にかかるＤＡＣ３００に備えられた階調スケール生成部３１０により生成され、データラインに接続された所定の画素に印加される過程を説明する。

本実施形態にかかるＤＡＣ３００は、まず、印加されるデジタルデータの上位２ビットの情報によりデジタルデータに対応する階調電圧の範囲を設定する。そして、ＤＡＣ３００は、予め設定された範囲内でデジタルデータの下位６ビットの情報により電荷共有を行う。よって、ＤＡＣ３００は、この電荷共有によって、最終階調電圧を生成し、生成した最終階調電圧を画素に印加する。

前述したように、隣接する第１データライン３４２と第２データライン３４４との間の電荷共有により階調電圧を生成する場合、各画素に接続される走査ラインは、各画素当たり２個（Ｓ[ｎａ]、Ｓ[ｎｂ]）必要とされ、これにより走査ラインに該当するラインタイムは従来の１／２に減少する。

すなわち、図７に示すように、本実施形態の場合、第１データラインタイムにおいて、第１走査ライン（Ｓ[ｎａ]）に接続された画素に該当する階調電圧が生成され、印加される。また、第２データラインタイムにおいて、第２走査ライン（Ｓ[ｎｂ]）に接続された画素に該当する階調電圧が生成され、印加される。よって、第１データラインタイム及び第２データラインタイムの合計が、従来のラインタイムになる。この時、ラインタイムは、一般に１水平周期（１Ｈ）内の期間に該当する。

また、各データラインタイムにおいて、入力されるデジタルデータに対応する階調電圧が生成される期間が、ＤＡＣタイム（ＤＡＣ ｔｉｍｅ）になり、生成された階調電圧が画素に印加される期間が、プログラミングタイム（ｐｒｏｇｒａｍｍｉｎｇ ｔｉｍｅ）になる。

各走査ラインに提供される走査信号は、図７に示したように、プログラミングタイムに該当する期間にのみ、ローレベル電圧で提供される。

また、ＤＡＣタイムは、階調電圧の範囲が生成される期間（Ａ）と電荷共有が行われる期間（Ｂ）とに分けられる。電荷共有が行われる期間（Ｂ）は、残りの下位ビットの数の期間に再び分けられる。この期間は、各ビットが入力される度にサンプリングキャパシタ３１２とホールディングキャパシタ３１４との間で電荷共有を行う期間である。すなわち、本実施形態の場合、８ビットデジタルデータが入力され、上位２ビットが階調電圧範囲生成に用いられる。よって、電荷共有が行われる期間（Ｂ）は、６期間（Ｔ１〜Ｔ６）に分けられる。まず、第１期間（Ｔ１）では、入力されるデジタルデータ（[０１０１０１０１]）のＬＳＢが１であるので、第１スイッチ（ＳＷ１）がターンオンされ、これによりハイレベルのリファレンス電圧（Ｖｒｅｆ３）がサンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納される。よって、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２は、ハイレベルリファレンス電圧（Ｖｒｅｆ３）に設定される。ハイレベルのリファレンス電圧（Ｖｒｅｆ３）がサンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納された後、第１スイッチは、ターンオフされる。

ここで、前述したように、入力されるデジタルデータ[ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０]が[０１０１０１０１]である場合、上位２ビットの情報により階調電圧が第２範囲（Ｖｒｅｆ２〜Ｖｒｅｆ３）に該当するので、リファレンス電圧のハイレベルは、Ｖｒｅｆ３になり、リファレンス電圧のローレベルは、Ｖｒｅｆ２になる。

また、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４は、第４スイッチ（ＳＷ４）がターンオンされることで、ローレベルのリファレンス電圧（Ｖｒｅｆ２）に設定される。よって、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４は、ローレベルリファレンス電圧（Ｖｒｅｆ２）に初期化される。

これにより、第１期間の所定期間、すなわち、第１スイッチ（ＳＷ１）がターンオンされ、その後ターンオフされた後の残りの第１期間において、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納された電圧（電荷）とホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４に格納された電圧（電荷）とが分配される。よってサンプリングキャパシタ３１２とホールディングキャパシタ３１４とにそれぞれ格納された電圧の中間レベルに該当する電圧に変換されて格納される。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１２に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。この第３スイッチ（ＳＷ３）のターンオンによる電圧（電荷）の分配が、電荷共有にあたる。

次に、第２期間（Ｔ２）では、２番目の下位ビットが０であるので、第２スイッチ（ＳＷ２）がターンオンされる。このスイッチングにより、ローレベルリファレンス電圧（Ｖｒｅｆ２）がサンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納される。ローレベルリファレンス電圧（Ｖｒｅｆ２）がサンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納されたあと、第２スイッチ（ＳＷ２）は、ターンオフされる。そして、第２期間の所定期間すなわち、第２スイッチ（ＳＷ２）がターンオンされ、ターンオフされた後の残りの第２期間において、第３スイッチ（ＳＷ３）がターンオンされる。よって、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納された電圧とホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納された電圧とは、分配されて、サンプリングキャパシタとホールディングキャパシタとにそれぞれ格納された電圧の中間レベルに該当する電圧に変換されて格納される。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１２に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。この第３スイッチ（ＳＷ３）のターンオンによる電圧（電荷）の分配が、電荷共有にあたる。

その次に、第３期間〜第６期間（Ｔ３〜Ｔ６）においても、第２期間で行われた動作と同じように、入力されるビットに対応した動作が行われる。すなわち、ビットが１であれば第１スイッチ（ＳＷ１）がターンオンされ、ビットが０であれば第２スイッチ（ＳＷ２）がターンオンされる。このスイッチングによって、ハイレベル（ＶＨ）またはローレベルのリファレンス電圧（ＶＬ）がそれぞれサンプリングキャパシタ３１２に格納される。ハイレベル（ＶＨ）またはローレベルのリファレンス電圧（ＶＬ）がそれぞれサンプリングキャパシタ３１２に格納された後、第１スイッチ（ＳＷ１）または第２スイッチは、ターンオフされる。その後、上記各期間のうちの第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）がターンオンされた後の期間において、第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納されたリファレンス電圧とホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納された電圧とが分配されて、その中間レベルの電圧がサンプリングキャパシタ（Ｃ_ｓａｍｐ）とホールディングキャパシタ（Ｃ_ｓａｍｐ）とに格納される。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１４に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）３１２に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）３１２に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。

上記のような動作によって、最後の６番目の期間（Ｔ６）で、サンプリングキャパシタ３１２とホールディングキャパシタ３１４とで分配された電圧が、入力されるデジタルデータに対応する最終階調電圧となり、この階調電圧は、データラインに介して画素に提供される。すなわち、本実施形態にかかるＤＡＣ３００は、入力されるデジタルデータに対応した最終階調電圧を上記のような動作によって生成することができ、生成した最終階調電圧を当該画素に供給することにより所望の輝度を発光することができる。

このような本実施形態にかかるデジタル−アナログ変換器（ＤＡＣ）３００の場合、隣接するデータラインに寄生するそれぞれのキャパシタンス成分を、サンプリングキャパシタ（Ｃ_ｓａｍｐ）とホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用して、データライン間の電荷共有により所望の階調電圧を生成する。よって、当該ＤＡＣ３００は、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べて消費電力を大幅に低減でき、従来のＤＡＣ構成のＲ−ｓｔｒｉｎｇ及びデコーダ、スイッチアレイを除去でき、従来のＤＡＣ構造に比べてＤＡＣの面積を大幅に低減できる。

また、図４に示したスイッチング信号生成部３３０は、階調スケール生成部３１０内に備えられた複数のスイッチ及びディマルチプレクサの動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）を生成して提供する役割を果たす。しかし、第１及び第２スイッチ（ＳＷ１、ＳＷ２）の場合、入力されるデジタルデータのビット値に応じてオン／オフが決定されるので、制御信号は、ホールディングラッチ部を介してシリアルに出力されるデジタルデータの下位６ビットの値により生成されてもよい。

すなわち、スイッチング信号生成部３３０は、デジタルデータビット値が１である場合には、第１スイッチ（ＳＷ１）がターンオンされるよう制御信号（Ｓ１）を生成して階調スケール生成部３１０に提供し、デジタルデータビット値が０である場合には、第２スイッチ（ＳＷ２）がターンオンされるよう制御信号（Ｓ２）を生成して階調スケール生成部に提供する。

また、第４スイッチ（ＳＷ４）は、ホールディングキャパシタ３１４の初期化時にターンオンされなければならず、第３スイッチ（ＳＷ３）は、各ラインタイムのうちの一定期間すなわち、デジタルデータビットがそれぞれ入力される期間ごとに一定にターンオンされなければならない。したがって、第３及び第４スイッチ（ＳＷ３、ＳＷ４）の制御信号（Ｓ３、Ｓ４）は、デジタルデータ入力と関係なく、各データラインタイム毎に繰り返される信号である。よって、制御信号（Ｓ３、Ｓ４）は、タイミング制御部（図示せず）で別途に生成されてもよい。

次に、図９を参照して、本実施形態にかかる平板表示装置の構成について説明する。図９は、本実施形態にかかる平板表示装置の構成を示すブロック図である。

ただし、平板表示装置は、図３〜図８を通して説明したデータ駆動回路が備えられることを特徴とする。よって、データ駆動回路の構成及び動作に対する説明は省略する。

図９に示すように、本実施形態にかかる平板ディスプレイ装置は、走査ライン（Ｓ[１]〜Ｓ[ｎ]）とデータライン（Ｄ[１]〜Ｄ[ｌ]）とに接続された複数の画素４０を含む画素部３０と、走査ライン（Ｓ[１]〜Ｓ[ｎ]）を駆動する走査駆動回路１０と、データライン（Ｄ[１]〜Ｄ[ｌ]）を駆動するデータ駆動回路２０と、走査駆動回路１０及びデータ駆動回路２０を制御するタイミング制御部５０とを備える。

タイミング制御部５０は、外部から供給される同期信号に対応してデータ駆動制御信号（ＤＣＳ）及び走査駆動制御信号(ＳＣＳ)を生成する。タイミング制御部５０で生成されたデータ駆動制御信号（ＤＣＳ）は、データ駆動回路２０に供給され、走査駆動制御信号(ＳＣＳ)は、走査駆動回路１０に供給される。そして、タイミング制御部５０は、外部から供給されるデジタルデータをデータ駆動回路２０に供給する。

データ駆動回路２０は、タイミング制御部５０からデータ駆動制御信号（ＤＣＳ）を供給される。これにより、デジタルデータ及びデータ駆動制御信号（ＤＣＳ）を供給されたデータ駆動回路２０は、デジタルデータに対応した階調電圧を生成し、生成した階調電圧を走査信号と同期されるように所定の画素に供給する。

ただし、本実施形態において、データ駆動回路２０は、階調電圧を生成するにあたって、パネルに備えられた複数のデータラインのうちの少なくとも２個のデータラインに対して、データラインに存在する寄生キャパシタンス成分をサンプリングキャパシタとホールディングキャパシタとして活用し、データライン間の電荷共有により入力されるデジタルデータに対応する階調電圧を生成する。この階調電圧を設定する際、データ駆動回路２０は、デジタルデータの上位ｋビットにより階調電圧の範囲を予め設定し、予め設定した範囲内で電荷共有を行う。さらに、データ駆動回路２０は、この電荷共有により入力されるデジタルデータに対応するアナログ階調電圧を生成して、これを画素に提供することを特徴とする。

この階調電圧を生成するＤＡＣ３００及びデータ駆動回路２０の構造及び動作は、詳細に前述したため、その説明は省略する。

ただし、このような平板ディスプレイ装置の場合、前述したように、各画素に接続される走査ライン（Ｓ[ｊ]）は各画素当たり２個（Ｓ[ｊａ]、Ｓ[ｊｂ]）必要とされ、走査ラインのそれぞれのラインタイムは、従来の１／２に減少する。

すなわち、図７中の第１データラインタイム及び第２データラインタイムにおいて、最終階調電圧が印加され、印加された画素４０が発光する作動を時間経過をおって詳しく説明すると以下のようになる。ただし、説明の便宜上、図９中のｘ軸方向に一列に並んだ画素４０とそれに接続された走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]）について説明する。また、説明の便宜上、走査ライン（Ｓ[１ａ]）と図９中のデータラインＤ[１]とに接続された画素４０（以下、第１画素という）と、走査ライン（Ｓ[１ｂ]）と図９中のデータラインＤ[２]とに接続された画素４０（以下、第２画素という）を例に説明する。

まず、第１データラインタイムのＤＡＣタイムの期間（Ａ）において８ビットのデジタルデータの入力を受けたＤＡＣ３００は、上位２ビットを使用して階調電圧を設定する。その後、期間（Ｂ）において、ＤＡＣ３００は、下位の６ビットによって、デジタルデータに対応し第１画素に入力する最終階調電圧を生成する。ただし、この最終階調電圧は、上述の電荷共有によって生成される。また、電荷共有は、設定された階調電圧によって設定されたリファレンス電圧を使用して行われる。そして、プログラミングタイムにおいて、第１画素は、走査ライン（Ｓ[１ａ]）を介してローレベル電圧の走査信号の入力を受ける。また、同時に、第１画素は、上記生成された最終階調電圧の印加を受ける。走査信号と最終階調電圧の入力を受けた第１画素は、所望の輝度すなわちデジタルデータに対応した輝度で発光することができる。

次に、第２データラインタイムのＤＡＣタイムの期間（Ａ）において８ビットのデジタルデータの入力を受けたＤＡＣ３００は、上位２ビットを使用して階調電圧を設定する。その後、期間（Ｂ）において、ＤＡＣ３００は、下位の６ビットによって、デジタルデータに対応し第２画素に入力する最終階調電圧を生成する。ただし、この最終階調電圧は、上述の電荷共有によって生成される。また、電荷共有は、設定された階調電圧によって設定されたリファレンス電圧を使用して行われる。そして、プログラミングタイムにおいて、第２画素は、走査ライン（Ｓ[１ｂ]）を介してローレベル電圧の走査信号の入力を受ける。また、同時に、第２画素は、上記生成された最終階調電圧の印加を受ける。走査信号と最終階調電圧の入力を受けた第２画素は、所望の輝度すなわちデジタルデータに対応した輝度で発光することができる

よって、第１画素及び第２画素を含む図９中のｘ軸方向に一列に並んだ画素４０を発光させるための期間、ラインタイムは、第１データラインタイムと第２データラインタイムとの合計となる。すなわち、第１及び第２データラインタイムは、従来のラインタイムの１／２の期間となる。以上の発光は、データラインＤ[１]（第１データライン３４２）またはデータラインＤ[２]（第２データラン３４４）に接続され、走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]）に接続された画素４０について説明したが、他の第１データライン３４２または第２データライン３４４に接続され、他の走査ライン（Ｓ[ｊａ]、Ｓ[ｊｂ]）に接続された画素４０についても、同様の作動によって、発光される。

以上説明したように、本実施形態によれば、従来のＤＡＣに含まれるＲ−ｓｔｒｉｎｇ及びデコーダと、スイッチアレイとを使用せずに、所望の階調電圧を生成することができる。よって、従来のＤＡＣに含まれるＲ−ｓｔｒｉｎｇ及びデコーダと、スイッチアレイとを除去することができるので、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べてＤＡＣの回路面積と消費電力を大幅に低減することが可能であり、さらに、ＳＯＰ工程を適用してデータ駆動回路を製造する際に増幅部としてのアナログバッファを使用せず済むので、閾電圧及び移動度のばらつき問題を有するアナログバッファによるチャンネル間の出力電圧の差によって生じる画質の低下を防止できる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は、データ駆動回路と、それを備えた平板表示装置と、そのデータ駆動方法とに適用可能である。

従来のデータ駆動回路の構成を示すブロック図である。 図１に示した従来のＤＡＣを示すブロック図である。 本発明の実施形態にかかるデータ駆動回路の構成を示すブロック図である。 図３に示したデジタル−アナログ変換器（ＤＡＣ）の構成を示すブロック図である。 図４に示した階調スケール生成部の構成を示すブロック図である。 図４に示した階調電圧範囲設定部により設定される階調電圧の範囲を示す図面である。 図５の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。 図７の入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。 同実施形態による平板表示装置の構成を示すブロック図である。

符号の説明

３００ デジタル−アナログ変換器（ＤＡＣ）
３１０ 階調スケール生成部
３１２ サンプリングキャパシタ
３１４ ホールディングキャパシタ
３２０ リファレンス電圧生成部
３３０ スイッチング信号生成部
３４２ 第１データライン
３４４ 第２データライン
３５０ 階調電圧範囲生成部
７１０ シフトレジスタ部
７２０ サンプリングラッチ部
７３０ ホールディングラッチ部
１０ 走査駆動回路
２０ データ駆動回路
３０ 画素部
４０ 画素
５０ タイミング制御部

Claims (17)

1. シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と；
   前記サンプリング信号の供給に応じて、入力されるデジタルデータ（ｍビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と；
   前記サンプリングラッチ部でラッチされたデジタルデータを並列形態に伝達されて、当該デジタルデータをラッチし、前記デジタルデータの最上位ビットを含む上位ｋビット（ｋ＜ｍ）を出力し、残りの下位ビット（ｍ−ｋビット）を直列形態に変換して出力するホールディングラッチ部と；
   前記ホールディングラッチ部から提供されたデジタルデータの前記上位ｋビットにより、前記デジタルデータに対応する階調電圧の範囲を予め設定し、前記予め設定された範囲内で前記残りの下位ビットに対して電荷共有を行って、最終的に階調電圧を生成して出力するデジタル−アナログ変換器と；
   を含むことを特徴とする、データ駆動回路。
2. 前記デジタル−アナログ変換器は、
   少なくとも２個の前記データライン間の前記電荷共有を行う階調スケール生成部と；
   前記階調スケール生成部内に備えられた複数のスイッチに対する動作制御信号を提供するスイッチング信号生成部と；
   リファレンス電圧を生成して前記階調スケール生成部に提供するリファレンス電圧生成部と；
   前記デジタルデータ（ｍビット）の最上位ビットを含む前記上位ｋビット（ｋ＜ｍ）の入力に応じて、前記デジタルデータの対応する階調電圧の範囲を予め設定する階調電圧範囲設定部と；
   を含むことを特徴とする、請求項１に記載のデータ駆動回路。
3. 前記電荷共有は、前記少なくとも２個のデータラインに存在する寄生キャパシタンス成分を、それぞれサンプリングキャパシタとホールディングキャパシタとして活用して行うことを特徴とする、請求項２に記載のデータ駆動回路。
4. 前記リファレンス電圧生成部は、それぞれ前記階調電圧範囲生成部により前記予め設定された階調電圧範囲に対応する前記リファレンス電圧を生成して、これを前記階調スケール生成部に提供することを特徴とする、請求項２または３に記載のデータ駆動回路。
5. 前記階調スケール生成部は、
   第１データラインに存在する寄生キャパシタンス成分によるサンプリングキャパシタと；
   第２データラインに存在する寄生キャパシタンス成分によるホールディングキャパシタと；
   前記入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧を前記サンプリングキャパシタに提供する第１スイッチと；
   前記入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧を前記サンプリングキャパシタに提供する第２スイッチと；
   前記サンプリングキャパシタと前記ホールディングキャパシタとの間の前記電荷共有のために備えられる第３スイッチと；
   前記ホールディングキャパシタの初期化のために、前記ホールディングキャパシタに接続される第４スイッチと；
   を含むことを特徴とする、請求項２〜４のいずれかに記載のデータ駆動回路。
6. 前記ホールディングキャパシタは、前記第４スイッチがターンオンされてハイレベルまたはローレベルのいずれか一方の前記リファレンス電圧に初期化されることを特徴とする、請求項５に記載のデータ駆動回路。
7. 前記電荷共有は、前記デジタルデータ（ｍビット）の下位ビット（ｍ−ｋビット）が入力される各期間において、前記サンプリングキャパシタと前記ホールディングキャパシタとの間で行われ、最後の前記電荷共有によって得られた電圧が画素に印加される最終階調電圧であることを特徴とする、請求項５または６に記載のデータ駆動回路。
8. 前記電荷共有は、前記各期間ごとに前記第３スイッチのターンオンにより、前記サンプリングと前記ホールディングキャパシタとにそれぞれ格納された所定のリファレンス電圧を互いに均等に分配することで、行われることを特徴とする、請求項７に記載のデータ駆動回路。
9. 前記第３スイッチは、前記第１スイッチまたは前記第２スイッチのターンオン動作が完了した後に、ターンオンされることを特徴とする、請求項８に記載のデータ駆動回路。
10. 第１方向に配列された複数の走査ラインと第２方向に配列された複数のデータラインとに接続するように配置された複数の画素を含む画素部と；
    前記複数の画素に所定の階調電圧を供給するデータ駆動回路と；
    前記走査ラインに走査信号を供給する走査駆動回路と；
    を含み、
    前記データ駆動回路は、デジタルデータ（ｍビット）の最上位ビットを含む上位ｋビット（ｋ＜ｍ）により前記階調電圧の範囲を予め設定し、前記予め設定した階調電圧範囲内でパネルに備えられた少なくとも２個の前記データライン間の電荷共有を行うことにより前記デジタルデータに対応する最終階調電圧を生成して、これを該当する前記画素に提供することを特徴とする、平板表示装置。
11. 前記電荷共有は、前記少なくとも２個のデータラインに存在する寄生キャパシタンス成分を、それぞれサンプリングキャパシタとホールディングキャパシタとして活用して行うことを特徴とする、請求項１０に記載の平板表示装置。
12. 前記少なくとも２個のデータラインは、隣接する一対の前記データラインであることを特徴とする、請求項１１に記載の平板表示装置。
13. 前記少なくとも２個のデータラインは、同じ色のデータが入力される２個以上の前記データラインであることを特徴とする、請求項１１に記載の平板表示装置。
14. 前記少なくとも２個のデータラインに存在する寄生キャパシタンス成分は、それぞれ２個以上の前記データラインに存在する寄生キャパシタンス成分の合算値であることを特徴とする、請求項１１に記載の平板表示装置。
15. 入力されるデジタルデータ（ｍビット）の上位ｋビット（ｋ＜ｍ）により階調電圧の範囲を予め設定する段階と、
    前記予め設定した階調電圧範囲内で前記デジタルデータの下位ビット（ｍ−ｋビット）の電荷共有を行うことにより、最終階調電圧を生成する段階と、
    前記生成された最終階調電圧をデータラインを介して画素に印加する段階と；
    を含むことを特徴とする、平板表示装置のデータ駆動方法。
16. 前記電荷共有は、前記デジタルデータ（ｍビット）の下位ビット（ｍ−ｋビット）が入力される各期間において、サンプリングキャパシタとホールディングキャパシタとの間で行われ、最後の電荷共有によって得られた電圧が画素に印加される前記最終階調電圧であることを特徴とする、請求項１５に記載の平板表示装置のデータ駆動方法。
17. 前記サンプリングキャパシタは、パネル上に備えられた第１データラインに存在する寄生キャパシタンス成分により具現され、前記ホールディングキャパシタは、パネル上に備えられた第２データラインに存在する寄生キャパシタンス成分により具現されることを特徴とする、請求項１６に記載の平板表示装置のデータ駆動方法。

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