JP2007208835A - 信号処理装置 - Google Patents
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Abstract
【課題】 複数の信号処理回路が直列に接続される信号処理装置において、各信号処理回路の処理タイミングを把握し、装置全体の信号処理時間の短縮を可能とする。
【解決手段】 第1の信号処理回路は、第2の信号処理回路から読み出し終了信号を受信し、前段回路に書き込みレディ信号を送信し、前段回路からデータ信号を入力し、演算処理したデータ信号を読み出し終了信号に対応するメモリに出力してデータ書き込みを行い、第2の信号処理回路に対してデータ書き込みを終了したメモリに対応する書き込み終了信号を送信する。第2の信号処理回路は、書き込み終了信号を受信し、かつ後段回路から書き込みレディ信号を受信した後に、書き込み終了信号に対応するメモリからデータ信号を読み出し、演算処理したデータ信号を後段回路に出力し、さらに第1の信号処理回路に対してデータ読み出しを行ったメモリに対応する読み出し終了信号を送信する。
【選択図】 図1
【解決手段】 第1の信号処理回路は、第2の信号処理回路から読み出し終了信号を受信し、前段回路に書き込みレディ信号を送信し、前段回路からデータ信号を入力し、演算処理したデータ信号を読み出し終了信号に対応するメモリに出力してデータ書き込みを行い、第2の信号処理回路に対してデータ書き込みを終了したメモリに対応する書き込み終了信号を送信する。第2の信号処理回路は、書き込み終了信号を受信し、かつ後段回路から書き込みレディ信号を受信した後に、書き込み終了信号に対応するメモリからデータ信号を読み出し、演算処理したデータ信号を後段回路に出力し、さらに第1の信号処理回路に対してデータ読み出しを行ったメモリに対応する読み出し終了信号を送信する。
【選択図】 図1
Description
本発明は、複数の信号処理回路が直列に接続される信号処理装置において、各信号処理回路が連携して装置全体の信号処理時間の短縮を可能とする信号処理装置に関する。
図2は、無線装置の構成例を示す(特許文献1)。
図において、無線装置は、無線部10と、無線信号処理部20と、中央処理部30と、表示部40と、操作部50と、記憶部60とから構成される。無線部10は、他の無線装置が送信する無線電波を受信して無線信号処理部20に出力するとともに、無線信号処理部20から入力する送信信号を無線電波に変換し、他の無線装置に対して送信する。
図において、無線装置は、無線部10と、無線信号処理部20と、中央処理部30と、表示部40と、操作部50と、記憶部60とから構成される。無線部10は、他の無線装置が送信する無線電波を受信して無線信号処理部20に出力するとともに、無線信号処理部20から入力する送信信号を無線電波に変換し、他の無線装置に対して送信する。
無線信号処理部20は、中央処理部30が入出力するデータ信号と、無線部10が入出力する無線データ信号との間で変換処理を行う。また、無線信号処理部20は、無線制御信号(接続要求信号等)を生成・解釈し、無線信号の制御(無線通信の状態遷移判断等)を行う。
中央処理部30は、無線装置(例えば携帯端末)としての各種機能を表示部40、操作部50および記憶部60において実現する。また、中央処理部30は、無線信号処理部20に通信すべきデータの有無を通知し、さらにデータ通信状態において無線信号処理部20とデータ入出力を行う。
このような無線装置の無線部10、無線信号処理部20、中央処理部30は、相互に何らかのトリガ信号(受信可能信号)を送受信することにより、データの送受信時間やタイミングを制御している。すなわち、各回路が信号処理中であれば、他の回路は当該回路に対応する信号処理および信号送信を停止させ、データの消失および衝突を防ぐようになっている。そのため、各回路は、信号を入出力する回路の信号処理が終了するまで待機状態になるために信号処理ができず、全体の信号処理時間が長くなる問題がある。
例えば、無線部10から無線信号処理部20、中央処理部30を介して記憶部60へデータを格納する場合について説明する。無線部10が無線電波の受信処理可能となるのは、無線信号処理部20から何らかのトリガ信号(受信可能信号)を受けたときに限られる。一方、中央処理部30が信号処理を終え、さらに記憶部60にデータの書き込みを終えてから、無線信号処理部20は次の信号処理が可能となる。ここで、中央処理部30の信号処理が無線信号処理部20の信号処理よりも早い場合には問題は生じないが、中央処理部30の信号処理が無線信号処理部20の信号処理よりも遅い場合には、無線信号処理部20は中央処理部30の信号処理が終わるのを待つ必要が生じる。このとき、無線信号処理部20は無線部10に対してトリガ信号を送信できず、その結果として無線部10も待ち状態に入る。
特開2005−51701号公報
図2に示す従来の無線装置のように、複数の信号処理回路が直列に接続されている場合には、各回路における信号処理時間が他の回路の動作に影響を与え、全体の信号処理時間の遅延を招くことがあった。
これに対して、2つの信号処理回路の間に複数の中間バッファを配置し、所定の周期でパイプライン処理によるデータ処理を行う技術がある(例えば、特開2005−212388号公報)。しかし、本技術は、複数の中間バッファの書き込みおよび読み出しは、予め設定された周期ごとに交互に行われる構成であり、特別なタイミング制御は想定されていない。
本発明は、複数の信号処理回路が直列に接続される信号処理装置において、各信号処理回路の処理タイミングを把握し、装置全体の信号処理時間の短縮を可能とする信号処理装置を提供することを目的とする。
第1の発明は、前段回路から出力されたデータ信号を入力し、演算処理して出力する第1の信号処理回路と、第1の信号処理回路で演算処理したデータ信号を入力し、演算処理して後段回路に出力する第2の信号処理回路とを備えた信号処理装置において、第1の信号処理回路と第2の信号処理回路との間に2つのメモリを備える。第1の信号処理回路は、第2の信号処理回路から2つのメモリのいずれかに対応する読み出し終了信号を受信した後に、前段回路に対して書き込みレディ信号を送信し、前段回路から出力されたデータ信号を入力し、演算処理したデータ信号を読み出し終了信号に対応するメモリに出力してデータ書き込みを行い、第2の信号処理回路に対してデータ書き込みを終了したメモリに対応する書き込み終了信号を送信する構成である。第2の信号処理回路は、第1の信号処理回路から2つのメモリのいずれかに対応する書き込み終了信号を受信し、かつ後段回路から書き込みレディ信号を受信した後に、書き込み終了信号に対応するメモリからデータ信号を読み出し、演算処理したデータ信号を後段回路に出力し、さらに第1の信号処理回路に対してデータ読み出しを行ったメモリに対応する読み出し終了信号を送信する構成である。
第2の発明は、第1の発明の信号処理装置において、第1の信号処理装置が出力する書き込み終了信号と、第2の信号処理装置が出力する読み出し終了信号とを入力し、第2の信号処理装置に出力する書き込み終了信号の送信タイミングおよび第1の信号処理装置に出力する読み出し終了信号の送信タイミングを制御するステート管理回路を備える。
第3の発明は、第1の発明の信号処理装置において、信号処理回路をN段(Nは3以上の整数)配置し、各信号処理回路間に配置される2つのメモリを介して演算処理したデータ信号の入出力を行う構成である。
第4の発明は、第2の発明の信号処理装置において、信号処理回路をN段(Nは3以上の整数)配置し、各信号処理回路間に配置される2つのメモリを介して演算処理したデータ信号の入出力を行う構成である。
本発明の信号処理装置は、2つの信号処理回路間で送受信されるデータ信号について、2つのメモリに対する書き込みおよび読み出しを入れ替えて行うことにより、2つの信号処理回路で同時に信号処理が可能となる。その結果、信号処理処理装置の全体の信号処理時間が短縮され、高速データ信号処理を実現することができる。
(第1の実施形態)
図1は、本発明の信号処理装置の第1の実施形態を示す。ここでは、図2に示す無線信号処理部20の信号処理回路1と中央処理部30の信号処理回路2における信号処理を例に説明する。
図1は、本発明の信号処理装置の第1の実施形態を示す。ここでは、図2に示す無線信号処理部20の信号処理回路1と中央処理部30の信号処理回路2における信号処理を例に説明する。
図1において、信号処理回路1と信号処理回路2との間(例えば図2に示す無線信号処理部20内)には、2つのメモリ11,12が配置される。信号処理回路1は、前段回路(図2に示す無線部10)からデータ信号1を入力し、演算処理したデータ信号1−1(またはデータ信号2−1)をメモリ11(またはメモリ12)に出力する。一方、信号処理回路2は、メモリ11(またはメモリ12)から出力されたデータ信号1−2(またはデータ信号2−2)を入力し、演算処理したデータ信号3を後段回路(例えば図2に示す記憶部60)に出力する。
ここで、信号処理回路1,2の入出力タイミングを制御する信号として、信号処理回路1は前段回路に対して書き込みレディ信号aを送信し、信号処理回路2に対してメモリ11(またはメモリ12)の書き込み終了信号bを送信し、信号処理回路2からメモリ11(またはメモリ12)の読み出し終了信号cを受信する。また、信号処理回路2は、後段回路から書き込みレディ信号dを受信し、信号処理回路1に対してメモリ11(またはメモリ12)の読み出し終了信号cを送信し、信号処理回路1からメモリ11(またはメモリ12)の書き込み終了信号bを受信する。以上の各制御信号に基づく信号処理回路1,2の処理手順について図3を参照して説明する。
図3(1) は信号処理回路1の処理手順を示し、図3(2) は信号処理回路2の処理手順を示す。信号処理回路1は、信号処理回路2からメモリ11(またはメモリ12)の読み出し終了信号cを受信するモードに入り(S11)、メモリ11(またはメモリ12)の読み出し終了信号cを受信した後に、前段回路に対して書き込みレディ信号aを送信してデータ処理モードに入る(S12,S13,S14)。データ処理モード(S14)では、書き込みレディ信号aに応じて前段回路から出力されたデータ信号1を入力し、演算処理を行い、メモリ11(またはメモリ12)の読み出し終了信号cに対応するメモリ11(またはメモリ12)に対して、演算処理したデータ信号1−1(またはデータ信号2−1)を出力し、データ書き込みを行う。このデータ処理モードの終了後に信号処理回路2に対して、データ書き込みを行ったメモリ11(またはメモリ12)の書き込み終了信号bを送信する(S15,S16)。
信号処理回路2は、信号処理回路1からメモリ11(またはメモリ12)の書き込み終了信号bの受信および後段回路から書き込みレディ信号dを受信するモードに入り(S21)、メモリ11(またはメモリ12)の書き込み終了信号bと書き込みレディ信号dを受信した後にデータ処理モードに入る(S22,S23)。データ処理モード(S23)では、メモリ11(またはメモリ12)の書き込み終了信号bに対応するメモリ11(またはメモリ12)から読み出したデータ信号1−2(またはデータ信号2−2)を入力し、演算処理を行い、後段回路に対してデータ信号3として出力する。このデータ処理モードの終了後に、信号処理回路1に対してデータ読み出しを行ったメモリ11(またはメモリ12)の読み出し終了信号cを送信する(S24,S25)。
なお、信号処理回路1,2は、データ信号1として入力するn個の信号フレームについて、フレームごとに演算処理する方法、または複数のフレームをまとめて演算処理する方法により対応する。
また、信号処理回路1は信号処理回路2から入力する読み出し終了信号cに対応するメモリ11またはメモリ12に対して、データ信号1−1またはデータ信号2−1の書き込みを行い、信号処理回路2は信号処理回路1から入力する書き込み終了信号bに対応するメモリ11またはメモリ12から、データ信号1−2またはデータ信号2−2の読み出しを行うが、基本的には2つのメモリ11,12に対して交互にデータの書き込みおよび読み出しが行われることになる。
ここで、信号処理回路1にデータ信号1としてn個の信号フレームを入力し、信号処理回路2からデータ信号3として出力するまでの処理時間について説明する。ここでは信号処理回路1における1フレームの演算処理時間をt1、信号処理回路2における1フレームの演算処理時間をt2とし、メモリ11,12への書き込み時間およびメモリ11,12からの読み出し時間は信号処理回路1,2における演算処理時間に比べて無視できるほど短いものとする。
以上の条件において、信号処理回路1,2におけるn個の信号フレームのトータルの処理時間T(n) は、
t1>t2において、T(n) =t1+t2+(n−1)t1 =nt1+t2
t1<t2において、T(n) =t1+t2+(n−1)t2 =t1+nt2
となる。一方、メモリ11,12を用いない従来の構成では、t1,t2の大小にかかわらず
T(n) =n(t1+t2)
となる。したがって、本発明における信号処理装置では、nフレームの信号処理において(n−1)t2 または(n−1)t1 だけ処理時間の短縮が可能となる。
t1>t2において、T(n) =t1+t2+(n−1)t1 =nt1+t2
t1<t2において、T(n) =t1+t2+(n−1)t2 =t1+nt2
となる。一方、メモリ11,12を用いない従来の構成では、t1,t2の大小にかかわらず
T(n) =n(t1+t2)
となる。したがって、本発明における信号処理装置では、nフレームの信号処理において(n−1)t2 または(n−1)t1 だけ処理時間の短縮が可能となる。
(第2の実施形態)
図4は、本発明の信号処理装置の第2の実施形態を示す。ここでは、第1の実施形態と同様に、図2に示す無線信号処理部20の信号処理回路1と中央処理部30の信号処理回路2における信号処理を例に説明する。信号処理装置としての基本的な構成および動作は第1の実施形態と同様である。本実施形態の特徴は、信号処理回路1から信号処理回路2へ送信するメモリ11(またはメモリ12)の書き込み終了信号bと、信号処理回路2から信号処理回路1へ送信するメモリ11(またはメモリ12)の読み出し終了信号cをステート管理回路70を介して伝送し、ステート管理回路70が信号処理回路1,2の信号処理のタイミングを制御するところにある。
図4は、本発明の信号処理装置の第2の実施形態を示す。ここでは、第1の実施形態と同様に、図2に示す無線信号処理部20の信号処理回路1と中央処理部30の信号処理回路2における信号処理を例に説明する。信号処理装置としての基本的な構成および動作は第1の実施形態と同様である。本実施形態の特徴は、信号処理回路1から信号処理回路2へ送信するメモリ11(またはメモリ12)の書き込み終了信号bと、信号処理回路2から信号処理回路1へ送信するメモリ11(またはメモリ12)の読み出し終了信号cをステート管理回路70を介して伝送し、ステート管理回路70が信号処理回路1,2の信号処理のタイミングを制御するところにある。
本実施形態における信号処理回路1,2およびステート管理回路70の処理手順について図5を参照して説明する。なお、信号処理回路1,2の演算処理する方法およびメモリ11,12に対するデータ信号の書き込み動作および読み出し動作については第1の実施形態と同様である。
図5(1) は信号処理回路1の処理手順を示し、図5(2) は信号処理回路2の処理手順を示す。信号処理回路1は、ステート管理回路70からメモリ11(またはメモリ12)の読み出し終了信号cを受信するモードに入り(S31)、メモリ11(またはメモリ12)の読み出し終了信号cを受信した後に、前段回路に対して書き込みレディ信号aを送信してデータ処理モードに入る(S32,S33,S34)。データ処理モード(S34)では、書き込みレディ信号aに応じて前段回路から出力されたデータ信号1を入力し、演算処理を行い、メモリ11(またはメモリ12)の読み出し終了信号cに対応するメモリ11(またはメモリ12)に対して、演算処理したデータ信号1−1(またはデータ信号2−1)を出力し、データ書き込みを行う。このデータ処理モードの終了後にステート管理回路70に対して、データ書き込みを行ったメモリ11(またはメモリ12)の書き込み終了信号bを送信する(S35,S36)。
信号処理回路2は、ステート管理回路70からメモリ11(またはメモリ12)の書き込み終了信号bの受信および後段回路から書き込みレディ信号dを受信するモードに入り(S41)、メモリ11(またはメモリ12)の書き込み終了信号bと書き込みレディ信号dを受信した後にデータ処理モードに入る(S42,S43)。データ処理モード(S43)では、メモリ11(またはメモリ12)の書き込み終了信号bに対応するメモリ11(またはメモリ12)から読み出したデータ信号1−2(またはデータ信号2−2)を入力し、演算処理を行い、後段回路に対してデータ信号3として出力する。このデータ処理モードの終了後に、ステート管理回路70に対してデータ読み出しを行ったメモリ11(またはメモリ12)の読み出し終了信号cを送信する(S44,S45)。
ここで、ステート管理回路70が有する機能について図6を参照して説明する。ステート管理回路70は、信号処理回路2から送信されるメモリ読み出し終了信号cの受信モードm1に入り、信号処理回路2が送信したメモリ読み出し終了信号cを受信すると、所定の待ち時間w1の経過後に信号処理回路1に対してメモリ読み出し終了信号cを送信する。これにより、信号処理回路1は前段回路に対して書き込みレディ信号aを送信し、データ信号1を受信して演算処理を行い、演算処理したデータ信号1−1(またはデータ信号2−1)をメモリ11(またはメモリ12)へ書き込み、メモリ書き込み終了信号bをステート管理回路70に送信する。
一方、ステート管理回路70は、メモリ読み出し終了信号cを送信してから所定の待ち時間w2を待機した後に、メモリ書き込み終了信号bの受信モードm2に入り、信号処理回路1が送信したメモリ書き込み終了信号bを受信すると、所定の待ち時間w3の経過後に信号処理回路2に対してメモリ書き込み終了信号bを送信する。これにより、信号処理回路2はメモリ書き込み終了信号bに対応するメモリ11(またはメモリ12)からデータ信号1−2(またはデータ信号2−2)を読み出す。
このようにステート管理回路70を使用することにより、ステート管理回路70が受信する信号のタイミングを検知し、必要なタイミングに必要な時間だけ受信モードに設定可能となるので、それに応じた電源オン/オフ制御による消費電力の低減が可能となる。また、信号処理回路1,2に対してメモリ読み出し終了信号cまたはメモリ書き込み終了信号bを送信する待ち時間w1,w3を任意に設定可能であるので、信号処理回路1,2の特性により調整可能となる。また、他のシステムと併用する場合に、待ち時間調整により後段へのデータ信号の送信タイミングを制御することができる。
(第3の実施形態)
図6は、本発明の信号処理装置の第3の実施形態を示す。
本実施形態の特徴は、第1の実施形態における2段の信号処理回路1,2をN段(Nは3以上の整数)に拡張し、各段の信号処理回路間に2つのメモリを配置するところにある。2つのメモリを挟む2つの信号処理回路では、第1の実施形態と同様に書き込み終了信号bおよび読み出し終了信号cを送受信し、2つのメモリを交互に用いたデータ信号の書き込みおよび読み出しにより全体の信号処理時間の短縮を図る構成になっている。
図6は、本発明の信号処理装置の第3の実施形態を示す。
本実施形態の特徴は、第1の実施形態における2段の信号処理回路1,2をN段(Nは3以上の整数)に拡張し、各段の信号処理回路間に2つのメモリを配置するところにある。2つのメモリを挟む2つの信号処理回路では、第1の実施形態と同様に書き込み終了信号bおよび読み出し終了信号cを送受信し、2つのメモリを交互に用いたデータ信号の書き込みおよび読み出しにより全体の信号処理時間の短縮を図る構成になっている。
(第4の実施形態)
図7は、本発明の信号処理装置の第4の実施形態を示す。
本実施形態の特徴は、第2の実施形態におけるステート管理回路70を用いた構成において、2段の信号処理回路1,2をN段(Nは3以上の整数)に拡張し、各段の信号処理回路間に2つのメモリを配置するところにある。2つのメモリを挟む2つの信号処理回路では、第2の実施形態と同様に書き込み終了信号bおよび読み出し終了信号cをステート管理回路70を介して送受信し、2つのメモリを交互に用いたデータ信号の書き込みおよび読み出しにより全体の信号処理時間の短縮を図る構成になっている。
図7は、本発明の信号処理装置の第4の実施形態を示す。
本実施形態の特徴は、第2の実施形態におけるステート管理回路70を用いた構成において、2段の信号処理回路1,2をN段(Nは3以上の整数)に拡張し、各段の信号処理回路間に2つのメモリを配置するところにある。2つのメモリを挟む2つの信号処理回路では、第2の実施形態と同様に書き込み終了信号bおよび読み出し終了信号cをステート管理回路70を介して送受信し、2つのメモリを交互に用いたデータ信号の書き込みおよび読み出しにより全体の信号処理時間の短縮を図る構成になっている。
1,2 信号処理回路
10 無線部
11,12 メモリ
20 無線信号処理部
30 中央処理部
40 表示部
50 操作部
60 記憶部
70 ステート管理回路
10 無線部
11,12 メモリ
20 無線信号処理部
30 中央処理部
40 表示部
50 操作部
60 記憶部
70 ステート管理回路
Claims (4)
- 前段回路から出力されたデータ信号を入力し、演算処理して出力する第1の信号処理回路と、
前記第1の信号処理回路で演算処理したデータ信号を入力し、演算処理して後段回路に出力する第2の信号処理回路と
を備えた信号処理装置において、
前記第1の信号処理回路と前記第2の信号処理回路との間に2つのメモリを備え、
前記第1の信号処理回路は、前記第2の信号処理回路から前記2つのメモリのいずれかに対応する読み出し終了信号を受信した後に、前記前段回路に対して書き込みレディ信号を送信し、前記前段回路から出力されたデータ信号を入力し、演算処理したデータ信号を前記読み出し終了信号に対応するメモリに出力してデータ書き込みを行い、前記第2の信号処理回路に対してデータ書き込みを終了したメモリに対応する書き込み終了信号を送信する構成であり、
前記第2の信号処理回路は、前記第1の信号処理回路から前記2つのメモリのいずれかに対応する書き込み終了信号を受信し、かつ前記後段回路から書き込みレディ信号を受信した後に、前記書き込み終了信号に対応するメモリからデータ信号を読み出し、演算処理したデータ信号を前記後段回路に出力し、さらに前記第1の信号処理回路に対してデータ読み出しを行ったメモリに対応する読み出し終了信号を送信する構成である
ことを特徴とする信号処理装置。 - 請求項1に記載の信号処理装置において、
前記第1の信号処理装置が出力する書き込み終了信号と、前記第2の信号処理装置が出力する読み出し終了信号とを入力し、前記第2の信号処理装置に出力する前記書き込み終了信号の送信タイミングおよび前記第1の信号処理装置に出力する前記読み出し終了信号の送信タイミングを制御するステート管理回路を備えた
ことを特徴とする信号処理装置。 - 請求項1に記載の信号処理装置において、
前記信号処理回路をN段(Nは3以上の整数)配置し、各信号処理回路間に配置される前記2つのメモリを介して演算処理したデータ信号の入出力を行う構成である
ことを特徴とする信号処理装置。 - 請求項2に記載の信号処理装置において、
前記信号処理回路をN段(Nは3以上の整数)配置し、各信号処理回路間に配置される前記2つのメモリを介して演算処理したデータ信号の入出力を行う構成である
ことを特徴とする信号処理装置。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH01157856A (ja) * | 1987-12-16 | 1989-06-21 | Hitachi Ltd | フルカラー画像信号処理装置 |
JP2000295295A (ja) * | 1999-04-08 | 2000-10-20 | Kokusai Electric Co Ltd | ブロック・データ転送用バッファメモリ及びシリアルデータ送受信システム |
JP2004236350A (ja) * | 2004-03-25 | 2004-08-19 | Hitachi Ltd | 断続信号を扱う無線通信装置 |
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