JP2007208835A - 信号処理装置 - Google Patents

Abstract

【課題】 複数の信号処理回路が直列に接続される信号処理装置において、各信号処理回路の処理タイミングを把握し、装置全体の信号処理時間の短縮を可能とする。
【解決手段】 第１の信号処理回路は、第２の信号処理回路から読み出し終了信号を受信し、前段回路に書き込みレディ信号を送信し、前段回路からデータ信号を入力し、演算処理したデータ信号を読み出し終了信号に対応するメモリに出力してデータ書き込みを行い、第２の信号処理回路に対してデータ書き込みを終了したメモリに対応する書き込み終了信号を送信する。第２の信号処理回路は、書き込み終了信号を受信し、かつ後段回路から書き込みレディ信号を受信した後に、書き込み終了信号に対応するメモリからデータ信号を読み出し、演算処理したデータ信号を後段回路に出力し、さらに第１の信号処理回路に対してデータ読み出しを行ったメモリに対応する読み出し終了信号を送信する。
【選択図】 図１

Description

本発明は、複数の信号処理回路が直列に接続される信号処理装置において、各信号処理回路が連携して装置全体の信号処理時間の短縮を可能とする信号処理装置に関する。

図２は、無線装置の構成例を示す（特許文献１）。
図において、無線装置は、無線部１０と、無線信号処理部２０と、中央処理部３０と、表示部４０と、操作部５０と、記憶部６０とから構成される。無線部１０は、他の無線装置が送信する無線電波を受信して無線信号処理部２０に出力するとともに、無線信号処理部２０から入力する送信信号を無線電波に変換し、他の無線装置に対して送信する。

無線信号処理部２０は、中央処理部３０が入出力するデータ信号と、無線部１０が入出力する無線データ信号との間で変換処理を行う。また、無線信号処理部２０は、無線制御信号（接続要求信号等）を生成・解釈し、無線信号の制御（無線通信の状態遷移判断等）を行う。

中央処理部３０は、無線装置（例えば携帯端末）としての各種機能を表示部４０、操作部５０および記憶部６０において実現する。また、中央処理部３０は、無線信号処理部２０に通信すべきデータの有無を通知し、さらにデータ通信状態において無線信号処理部２０とデータ入出力を行う。

このような無線装置の無線部１０、無線信号処理部２０、中央処理部３０は、相互に何らかのトリガ信号（受信可能信号）を送受信することにより、データの送受信時間やタイミングを制御している。すなわち、各回路が信号処理中であれば、他の回路は当該回路に対応する信号処理および信号送信を停止させ、データの消失および衝突を防ぐようになっている。そのため、各回路は、信号を入出力する回路の信号処理が終了するまで待機状態になるために信号処理ができず、全体の信号処理時間が長くなる問題がある。

例えば、無線部１０から無線信号処理部２０、中央処理部３０を介して記憶部６０へデータを格納する場合について説明する。無線部１０が無線電波の受信処理可能となるのは、無線信号処理部２０から何らかのトリガ信号（受信可能信号）を受けたときに限られる。一方、中央処理部３０が信号処理を終え、さらに記憶部６０にデータの書き込みを終えてから、無線信号処理部２０は次の信号処理が可能となる。ここで、中央処理部３０の信号処理が無線信号処理部２０の信号処理よりも早い場合には問題は生じないが、中央処理部３０の信号処理が無線信号処理部２０の信号処理よりも遅い場合には、無線信号処理部２０は中央処理部３０の信号処理が終わるのを待つ必要が生じる。このとき、無線信号処理部２０は無線部１０に対してトリガ信号を送信できず、その結果として無線部１０も待ち状態に入る。
特開２００５−５１７０１号公報

図２に示す従来の無線装置のように、複数の信号処理回路が直列に接続されている場合には、各回路における信号処理時間が他の回路の動作に影響を与え、全体の信号処理時間の遅延を招くことがあった。

これに対して、２つの信号処理回路の間に複数の中間バッファを配置し、所定の周期でパイプライン処理によるデータ処理を行う技術がある（例えば、特開２００５−２１２３８８号公報）。しかし、本技術は、複数の中間バッファの書き込みおよび読み出しは、予め設定された周期ごとに交互に行われる構成であり、特別なタイミング制御は想定されていない。

本発明は、複数の信号処理回路が直列に接続される信号処理装置において、各信号処理回路の処理タイミングを把握し、装置全体の信号処理時間の短縮を可能とする信号処理装置を提供することを目的とする。

第１の発明は、前段回路から出力されたデータ信号を入力し、演算処理して出力する第１の信号処理回路と、第１の信号処理回路で演算処理したデータ信号を入力し、演算処理して後段回路に出力する第２の信号処理回路とを備えた信号処理装置において、第１の信号処理回路と第２の信号処理回路との間に２つのメモリを備える。第１の信号処理回路は、第２の信号処理回路から２つのメモリのいずれかに対応する読み出し終了信号を受信した後に、前段回路に対して書き込みレディ信号を送信し、前段回路から出力されたデータ信号を入力し、演算処理したデータ信号を読み出し終了信号に対応するメモリに出力してデータ書き込みを行い、第２の信号処理回路に対してデータ書き込みを終了したメモリに対応する書き込み終了信号を送信する構成である。第２の信号処理回路は、第１の信号処理回路から２つのメモリのいずれかに対応する書き込み終了信号を受信し、かつ後段回路から書き込みレディ信号を受信した後に、書き込み終了信号に対応するメモリからデータ信号を読み出し、演算処理したデータ信号を後段回路に出力し、さらに第１の信号処理回路に対してデータ読み出しを行ったメモリに対応する読み出し終了信号を送信する構成である。

第２の発明は、第１の発明の信号処理装置において、第１の信号処理装置が出力する書き込み終了信号と、第２の信号処理装置が出力する読み出し終了信号とを入力し、第２の信号処理装置に出力する書き込み終了信号の送信タイミングおよび第１の信号処理装置に出力する読み出し終了信号の送信タイミングを制御するステート管理回路を備える。

第３の発明は、第１の発明の信号処理装置において、信号処理回路をＮ段（Ｎは３以上の整数）配置し、各信号処理回路間に配置される２つのメモリを介して演算処理したデータ信号の入出力を行う構成である。

第４の発明は、第２の発明の信号処理装置において、信号処理回路をＮ段（Ｎは３以上の整数）配置し、各信号処理回路間に配置される２つのメモリを介して演算処理したデータ信号の入出力を行う構成である。

本発明の信号処理装置は、２つの信号処理回路間で送受信されるデータ信号について、２つのメモリに対する書き込みおよび読み出しを入れ替えて行うことにより、２つの信号処理回路で同時に信号処理が可能となる。その結果、信号処理処理装置の全体の信号処理時間が短縮され、高速データ信号処理を実現することができる。

（第１の実施形態）
図１は、本発明の信号処理装置の第１の実施形態を示す。ここでは、図２に示す無線信号処理部２０の信号処理回路１と中央処理部３０の信号処理回路２における信号処理を例に説明する。

図１において、信号処理回路１と信号処理回路２との間（例えば図２に示す無線信号処理部２０内）には、２つのメモリ１１，１２が配置される。信号処理回路１は、前段回路（図２に示す無線部１０）からデータ信号１を入力し、演算処理したデータ信号１−１（またはデータ信号２−１）をメモリ１１（またはメモリ１２）に出力する。一方、信号処理回路２は、メモリ１１（またはメモリ１２）から出力されたデータ信号１−２（またはデータ信号２−２）を入力し、演算処理したデータ信号３を後段回路（例えば図２に示す記憶部６０）に出力する。

ここで、信号処理回路１，２の入出力タイミングを制御する信号として、信号処理回路１は前段回路に対して書き込みレディ信号ａを送信し、信号処理回路２に対してメモリ１１（またはメモリ１２）の書き込み終了信号ｂを送信し、信号処理回路２からメモリ１１（またはメモリ１２）の読み出し終了信号ｃを受信する。また、信号処理回路２は、後段回路から書き込みレディ信号ｄを受信し、信号処理回路１に対してメモリ１１（またはメモリ１２）の読み出し終了信号ｃを送信し、信号処理回路１からメモリ１１（またはメモリ１２）の書き込み終了信号ｂを受信する。以上の各制御信号に基づく信号処理回路１，２の処理手順について図３を参照して説明する。

図３(1) は信号処理回路１の処理手順を示し、図３(2) は信号処理回路２の処理手順を示す。信号処理回路１は、信号処理回路２からメモリ１１（またはメモリ１２）の読み出し終了信号ｃを受信するモードに入り（Ｓ11）、メモリ１１（またはメモリ１２）の読み出し終了信号ｃを受信した後に、前段回路に対して書き込みレディ信号ａを送信してデータ処理モードに入る（Ｓ12，Ｓ13，Ｓ14）。データ処理モード（Ｓ14）では、書き込みレディ信号ａに応じて前段回路から出力されたデータ信号１を入力し、演算処理を行い、メモリ１１（またはメモリ１２）の読み出し終了信号ｃに対応するメモリ１１（またはメモリ１２）に対して、演算処理したデータ信号１−１（またはデータ信号２−１）を出力し、データ書き込みを行う。このデータ処理モードの終了後に信号処理回路２に対して、データ書き込みを行ったメモリ１１（またはメモリ１２）の書き込み終了信号ｂを送信する（Ｓ15，Ｓ16）。

信号処理回路２は、信号処理回路１からメモリ１１（またはメモリ１２）の書き込み終了信号ｂの受信および後段回路から書き込みレディ信号ｄを受信するモードに入り（Ｓ21）、メモリ１１（またはメモリ１２）の書き込み終了信号ｂと書き込みレディ信号ｄを受信した後にデータ処理モードに入る（Ｓ22，Ｓ23）。データ処理モード（Ｓ23）では、メモリ１１（またはメモリ１２）の書き込み終了信号ｂに対応するメモリ１１（またはメモリ１２）から読み出したデータ信号１−２（またはデータ信号２−２）を入力し、演算処理を行い、後段回路に対してデータ信号３として出力する。このデータ処理モードの終了後に、信号処理回路１に対してデータ読み出しを行ったメモリ１１（またはメモリ１２）の読み出し終了信号ｃを送信する（Ｓ24，Ｓ25）。

なお、信号処理回路１，２は、データ信号１として入力するｎ個の信号フレームについて、フレームごとに演算処理する方法、または複数のフレームをまとめて演算処理する方法により対応する。

また、信号処理回路１は信号処理回路２から入力する読み出し終了信号ｃに対応するメモリ１１またはメモリ１２に対して、データ信号１−１またはデータ信号２−１の書き込みを行い、信号処理回路２は信号処理回路１から入力する書き込み終了信号ｂに対応するメモリ１１またはメモリ１２から、データ信号１−２またはデータ信号２−２の読み出しを行うが、基本的には２つのメモリ１１，１２に対して交互にデータの書き込みおよび読み出しが行われることになる。

ここで、信号処理回路１にデータ信号１としてｎ個の信号フレームを入力し、信号処理回路２からデータ信号３として出力するまでの処理時間について説明する。ここでは信号処理回路１における１フレームの演算処理時間をt1、信号処理回路２における１フレームの演算処理時間をt2とし、メモリ１１，１２への書き込み時間およびメモリ１１，１２からの読み出し時間は信号処理回路１，２における演算処理時間に比べて無視できるほど短いものとする。

以上の条件において、信号処理回路１，２におけるｎ個の信号フレームのトータルの処理時間Ｔ(n) は、
t1＞t2において、Ｔ(n) ＝t1＋t2＋(ｎ−１)t1 ＝ｎt1＋t2
t1＜t2において、Ｔ(n) ＝t1＋t2＋(ｎ−１)t2 ＝t1＋ｎt2
となる。一方、メモリ１１，１２を用いない従来の構成では、t1，t2の大小にかかわらず
Ｔ(n) ＝ｎ(t1＋t2)
となる。したがって、本発明における信号処理装置では、ｎフレームの信号処理において（ｎ−１)t2 または（ｎ−１)t1 だけ処理時間の短縮が可能となる。

（第２の実施形態）
図４は、本発明の信号処理装置の第２の実施形態を示す。ここでは、第１の実施形態と同様に、図２に示す無線信号処理部２０の信号処理回路１と中央処理部３０の信号処理回路２における信号処理を例に説明する。信号処理装置としての基本的な構成および動作は第１の実施形態と同様である。本実施形態の特徴は、信号処理回路１から信号処理回路２へ送信するメモリ１１（またはメモリ１２）の書き込み終了信号ｂと、信号処理回路２から信号処理回路１へ送信するメモリ１１（またはメモリ１２）の読み出し終了信号ｃをステート管理回路７０を介して伝送し、ステート管理回路７０が信号処理回路１，２の信号処理のタイミングを制御するところにある。

本実施形態における信号処理回路１，２およびステート管理回路７０の処理手順について図５を参照して説明する。なお、信号処理回路１，２の演算処理する方法およびメモリ１１，１２に対するデータ信号の書き込み動作および読み出し動作については第１の実施形態と同様である。

図５(1) は信号処理回路１の処理手順を示し、図５(2) は信号処理回路２の処理手順を示す。信号処理回路１は、ステート管理回路７０からメモリ１１（またはメモリ１２）の読み出し終了信号ｃを受信するモードに入り（Ｓ31）、メモリ１１（またはメモリ１２）の読み出し終了信号ｃを受信した後に、前段回路に対して書き込みレディ信号ａを送信してデータ処理モードに入る（Ｓ32，Ｓ33，Ｓ34）。データ処理モード（Ｓ34）では、書き込みレディ信号ａに応じて前段回路から出力されたデータ信号１を入力し、演算処理を行い、メモリ１１（またはメモリ１２）の読み出し終了信号ｃに対応するメモリ１１（またはメモリ１２）に対して、演算処理したデータ信号１−１（またはデータ信号２−１）を出力し、データ書き込みを行う。このデータ処理モードの終了後にステート管理回路７０に対して、データ書き込みを行ったメモリ１１（またはメモリ１２）の書き込み終了信号ｂを送信する（Ｓ35，Ｓ36）。

信号処理回路２は、ステート管理回路７０からメモリ１１（またはメモリ１２）の書き込み終了信号ｂの受信および後段回路から書き込みレディ信号ｄを受信するモードに入り（Ｓ41）、メモリ１１（またはメモリ１２）の書き込み終了信号ｂと書き込みレディ信号ｄを受信した後にデータ処理モードに入る（Ｓ42，Ｓ43）。データ処理モード（Ｓ43）では、メモリ１１（またはメモリ１２）の書き込み終了信号ｂに対応するメモリ１１（またはメモリ１２）から読み出したデータ信号１−２（またはデータ信号２−２）を入力し、演算処理を行い、後段回路に対してデータ信号３として出力する。このデータ処理モードの終了後に、ステート管理回路７０に対してデータ読み出しを行ったメモリ１１（またはメモリ１２）の読み出し終了信号ｃを送信する（Ｓ44，Ｓ45）。

ここで、ステート管理回路７０が有する機能について図６を参照して説明する。ステート管理回路７０は、信号処理回路２から送信されるメモリ読み出し終了信号ｃの受信モードｍ１に入り、信号処理回路２が送信したメモリ読み出し終了信号ｃを受信すると、所定の待ち時間ｗ１の経過後に信号処理回路１に対してメモリ読み出し終了信号ｃを送信する。これにより、信号処理回路１は前段回路に対して書き込みレディ信号ａを送信し、データ信号１を受信して演算処理を行い、演算処理したデータ信号１−１（またはデータ信号２−１）をメモリ１１（またはメモリ１２）へ書き込み、メモリ書き込み終了信号ｂをステート管理回路７０に送信する。

一方、ステート管理回路７０は、メモリ読み出し終了信号ｃを送信してから所定の待ち時間ｗ２を待機した後に、メモリ書き込み終了信号ｂの受信モードｍ２に入り、信号処理回路１が送信したメモリ書き込み終了信号ｂを受信すると、所定の待ち時間ｗ３の経過後に信号処理回路２に対してメモリ書き込み終了信号ｂを送信する。これにより、信号処理回路２はメモリ書き込み終了信号ｂに対応するメモリ１１（またはメモリ１２）からデータ信号１−２（またはデータ信号２−２）を読み出す。

このようにステート管理回路７０を使用することにより、ステート管理回路７０が受信する信号のタイミングを検知し、必要なタイミングに必要な時間だけ受信モードに設定可能となるので、それに応じた電源オン／オフ制御による消費電力の低減が可能となる。また、信号処理回路１，２に対してメモリ読み出し終了信号ｃまたはメモリ書き込み終了信号ｂを送信する待ち時間ｗ１，ｗ３を任意に設定可能であるので、信号処理回路１，２の特性により調整可能となる。また、他のシステムと併用する場合に、待ち時間調整により後段へのデータ信号の送信タイミングを制御することができる。

（第３の実施形態）
図６は、本発明の信号処理装置の第３の実施形態を示す。
本実施形態の特徴は、第１の実施形態における２段の信号処理回路１，２をＮ段（Ｎは３以上の整数）に拡張し、各段の信号処理回路間に２つのメモリを配置するところにある。２つのメモリを挟む２つの信号処理回路では、第１の実施形態と同様に書き込み終了信号ｂおよび読み出し終了信号ｃを送受信し、２つのメモリを交互に用いたデータ信号の書き込みおよび読み出しにより全体の信号処理時間の短縮を図る構成になっている。

（第４の実施形態）
図７は、本発明の信号処理装置の第４の実施形態を示す。
本実施形態の特徴は、第２の実施形態におけるステート管理回路７０を用いた構成において、２段の信号処理回路１，２をＮ段（Ｎは３以上の整数）に拡張し、各段の信号処理回路間に２つのメモリを配置するところにある。２つのメモリを挟む２つの信号処理回路では、第２の実施形態と同様に書き込み終了信号ｂおよび読み出し終了信号ｃをステート管理回路７０を介して送受信し、２つのメモリを交互に用いたデータ信号の書き込みおよび読み出しにより全体の信号処理時間の短縮を図る構成になっている。

本発明の信号処理装置の第１の実施形態を示す図。 無線装置の構成例を示す図。 第１の実施形態の処理手順を示すフローチャート。 本発明の信号処理装置の第２の実施形態を示す図。 第２の実施形態の処理手順を示すフローチャート。 第２の実施形態におけるステート管理回路７０の処理例を示すタイムチャート。 本発明の信号処理装置の第３の実施形態を示す図。 本発明の信号処理装置の第４の実施形態を示す図。

符号の説明

１，２ 信号処理回路
１０ 無線部
１１，１２ メモリ
２０ 無線信号処理部
３０ 中央処理部
４０ 表示部
５０ 操作部
６０ 記憶部
７０ ステート管理回路

Claims (4)

1. 前段回路から出力されたデータ信号を入力し、演算処理して出力する第１の信号処理回路と、
   前記第１の信号処理回路で演算処理したデータ信号を入力し、演算処理して後段回路に出力する第２の信号処理回路と
   を備えた信号処理装置において、
   前記第１の信号処理回路と前記第２の信号処理回路との間に２つのメモリを備え、
   前記第１の信号処理回路は、前記第２の信号処理回路から前記２つのメモリのいずれかに対応する読み出し終了信号を受信した後に、前記前段回路に対して書き込みレディ信号を送信し、前記前段回路から出力されたデータ信号を入力し、演算処理したデータ信号を前記読み出し終了信号に対応するメモリに出力してデータ書き込みを行い、前記第２の信号処理回路に対してデータ書き込みを終了したメモリに対応する書き込み終了信号を送信する構成であり、
   前記第２の信号処理回路は、前記第１の信号処理回路から前記２つのメモリのいずれかに対応する書き込み終了信号を受信し、かつ前記後段回路から書き込みレディ信号を受信した後に、前記書き込み終了信号に対応するメモリからデータ信号を読み出し、演算処理したデータ信号を前記後段回路に出力し、さらに前記第１の信号処理回路に対してデータ読み出しを行ったメモリに対応する読み出し終了信号を送信する構成である
   ことを特徴とする信号処理装置。
2. 請求項１に記載の信号処理装置において、
   前記第１の信号処理装置が出力する書き込み終了信号と、前記第２の信号処理装置が出力する読み出し終了信号とを入力し、前記第２の信号処理装置に出力する前記書き込み終了信号の送信タイミングおよび前記第１の信号処理装置に出力する前記読み出し終了信号の送信タイミングを制御するステート管理回路を備えた
   ことを特徴とする信号処理装置。
3. 請求項１に記載の信号処理装置において、
   前記信号処理回路をＮ段（Ｎは３以上の整数）配置し、各信号処理回路間に配置される前記２つのメモリを介して演算処理したデータ信号の入出力を行う構成である
   ことを特徴とする信号処理装置。
4. 請求項２に記載の信号処理装置において、
   前記信号処理回路をＮ段（Ｎは３以上の整数）配置し、各信号処理回路間に配置される前記２つのメモリを介して演算処理したデータ信号の入出力を行う構成である
   ことを特徴とする信号処理装置。
   

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