JP2007208350A - 帯域阻止フィルタ - Google Patents
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Abstract
【課題】分岐結合部を必要とせず、より広帯域の周波数帯域を阻止することが可能な帯域阻止フィルタを提供する。
【解決手段】第１ないし第４の端子を有するハイブリッド回路と、前記ハイブリッド回路の第２の端子と第３の端子との間に接続される帯域通過フィルタとを有する帯域阻止フィルタであって、前記ハイブリッド回路の第１の端子を、帯域阻止フィルタの入力端子となし、前記ハイブリッド回路の第４の端子を、帯域阻止フィルタの出力端子とする。また、前記ハイブリッド回路の第２の端子と第３の端子との間に、ｎ（ｎ≧２）個の帯域通過フィルタを接続する。
【選択図】図１
【解決手段】第１ないし第４の端子を有するハイブリッド回路と、前記ハイブリッド回路の第２の端子と第３の端子との間に接続される帯域通過フィルタとを有する帯域阻止フィルタであって、前記ハイブリッド回路の第１の端子を、帯域阻止フィルタの入力端子となし、前記ハイブリッド回路の第４の端子を、帯域阻止フィルタの出力端子とする。また、前記ハイブリッド回路の第２の端子と第３の端子との間に、ｎ（ｎ≧２）個の帯域通過フィルタを接続する。
【選択図】図１
Description
本発明は、帯域阻止フィルタに係り、特に、より広帯域の周波数帯域を阻止することが可能な帯域阻止フィルタに関する。
地上波デジタルテレビの中継局等において、例えば、受信設備では、隣接チャネルへの妨害波の除去、また、送信設備では、電力増幅器から出力される３次ＩＭ波の除去のために、帯域阻止フィルタが使用される。
図１４は、従来の帯域阻止フィルタの回路構成を示す図である。
図１４に示す帯域阻止フィルタは、例えば、同軸線路１０と接地との間に、λ／４の間隔をおいて、容量素子（Ｃ）とインダクタンス素子（Ｌ）から成る直列共振回路を複数接続したものである。
図１４は、従来の帯域阻止フィルタの回路構成を示す図である。
図１４に示す帯域阻止フィルタは、例えば、同軸線路１０と接地との間に、λ／４の間隔をおいて、容量素子（Ｃ）とインダクタンス素子（Ｌ）から成る直列共振回路を複数接続したものである。
しかしながら、前述した従来の帯域阻止フィルタでは、同軸線路１０に、容量素子（Ｃ）とインダクタンス素子（Ｌ）から成る直列共振回路を接続するための分岐結合部（図１４のＢに示す部分）の構造が複雑であるばかりか、阻止する周波数帯域が狭帯域であるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、分岐結合部を必要とせず、より広帯域の周波数帯域を阻止することが可能な帯域阻止フィルタを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、分岐結合部を必要とせず、より広帯域の周波数帯域を阻止することが可能な帯域阻止フィルタを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の目的を達成するために、本発明は、第１ないし第４の端子を有するハイブリッド回路と、前記ハイブリッド回路の第２の端子と第３の端子との間に接続される帯域通過フィルタとを有する帯域阻止フィルタであって、前記ハイブリッド回路の第１の端子を、帯域阻止フィルタの入力端子となし、前記ハイブリッド回路の第４の端子を、帯域阻止フィルタの出力端子としたことを特徴とする。
また、本発明では、前記ハイブリッド回路の第２の端子と第３の端子との間に、ｎ（ｎ≧２）個の帯域通過フィルタを接続したことを特徴とする。
前述の目的を達成するために、本発明は、第１ないし第４の端子を有するハイブリッド回路と、前記ハイブリッド回路の第２の端子と第３の端子との間に接続される帯域通過フィルタとを有する帯域阻止フィルタであって、前記ハイブリッド回路の第１の端子を、帯域阻止フィルタの入力端子となし、前記ハイブリッド回路の第４の端子を、帯域阻止フィルタの出力端子としたことを特徴とする。
また、本発明では、前記ハイブリッド回路の第２の端子と第３の端子との間に、ｎ（ｎ≧２）個の帯域通過フィルタを接続したことを特徴とする。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の帯域阻止フィルタによれば、分岐結合部を必要とせず、より広帯域の周波数帯域を阻止することが可能となる。
本発明の帯域阻止フィルタによれば、分岐結合部を必要とせず、より広帯域の周波数帯域を阻止することが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の帯域阻止フィルタの回路構成を示すブロック図である。
本実施例の帯域阻止フィルタは、λ／４結合形３ｄＢハイブリッド回路（以下、単に、ハイブリッド回路という）（Ｈ）と、帯域通過フィルタ（ＢＰＦ）とを有する。
ここで、帯域通過フィルタ（ＢＰＦ）の第１の入出力端子（Ｔ１Ｂ）は、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）に、帯域通過フィルタ（ＢＰＦ）の第２の入出力端子（Ｔ２Ｂ）は、ハイブリッド回路（Ｈ）の第３の端子（Ｔ３）に接続される。即ち、帯域通過フィルタ（ＢＰＦ）は、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に接続される
そして、ハイブリッド回路（Ｈ）の第１の端子（Ｔ１）が、帯域阻止フィルタの入力端子となり、ハイブリッド回路（Ｈ）の第４の端子（Ｔ４）が、帯域阻止フィルタの出力端子となる。
ハイブリッド回路の〔Ｓ〕マトリクスは、下記（１）式で表される。この〔Ｓ〕マトリクスを使用し、図１に示すハイブリッド回路（Ｈ）の第１の端子（Ｔ１）に、Ｅｉｎの入力電圧を印加したときに、ハイブリッド回路（Ｈ）の各端子に出力される電圧（Ｅ１〜Ｅ４）は、下記（２）式で求めることができる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の帯域阻止フィルタの回路構成を示すブロック図である。
本実施例の帯域阻止フィルタは、λ／４結合形３ｄＢハイブリッド回路（以下、単に、ハイブリッド回路という）（Ｈ）と、帯域通過フィルタ（ＢＰＦ）とを有する。
ここで、帯域通過フィルタ（ＢＰＦ）の第１の入出力端子（Ｔ１Ｂ）は、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）に、帯域通過フィルタ（ＢＰＦ）の第２の入出力端子（Ｔ２Ｂ）は、ハイブリッド回路（Ｈ）の第３の端子（Ｔ３）に接続される。即ち、帯域通過フィルタ（ＢＰＦ）は、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に接続される
そして、ハイブリッド回路（Ｈ）の第１の端子（Ｔ１）が、帯域阻止フィルタの入力端子となり、ハイブリッド回路（Ｈ）の第４の端子（Ｔ４）が、帯域阻止フィルタの出力端子となる。
ハイブリッド回路の〔Ｓ〕マトリクスは、下記（１）式で表される。この〔Ｓ〕マトリクスを使用し、図１に示すハイブリッド回路（Ｈ）の第１の端子（Ｔ１）に、Ｅｉｎの入力電圧を印加したときに、ハイブリッド回路（Ｈ）の各端子に出力される電圧（Ｅ１〜Ｅ４）は、下記（２）式で求めることができる。
前述の（２）式から分かるように、図１に示すハイブリッド回路（Ｈ）の第１の端子（Ｔ１）に、Ｅｉｎの入力電圧を印加したときに、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）から、Ｅｉｎ／√２（＝Ｅ２）の電圧が、また、第３の端子（Ｔ３）から、−ｊＥｉｎ／√２（＝Ｅ３）の電圧が出力される。
今、帯域通過フィルタ（ＢＰＦ）の通過帯域を（ｆｏ±Δｆ；ｆｏは中心周波数）とするとき、図２に示すように、この通過帯域内の周波数においては、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）から出力された、Ｅｉｎ／√２の電圧は、帯域通過フィルタ（ＢＰＦ）を通過して、ハイブリッド回路（Ｈ）の第３の端子（Ｔ３）に入力され、同様に、第３の端子（Ｔ３）から出力された、−ｊＥｉｎ／√２の電圧は、帯域通過フィルタ（ＢＰＦ）を通過して、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）に入力される。
このとき、ハイブリッド回路（Ｈ）の各端子に出力される電圧（Ｅ１Ｂ〜Ｅ４Ｂ）は、下記（３）式で求めることができる。
今、帯域通過フィルタ（ＢＰＦ）の通過帯域を（ｆｏ±Δｆ；ｆｏは中心周波数）とするとき、図２に示すように、この通過帯域内の周波数においては、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）から出力された、Ｅｉｎ／√２の電圧は、帯域通過フィルタ（ＢＰＦ）を通過して、ハイブリッド回路（Ｈ）の第３の端子（Ｔ３）に入力され、同様に、第３の端子（Ｔ３）から出力された、−ｊＥｉｎ／√２の電圧は、帯域通過フィルタ（ＢＰＦ）を通過して、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）に入力される。
このとき、ハイブリッド回路（Ｈ）の各端子に出力される電圧（Ｅ１Ｂ〜Ｅ４Ｂ）は、下記（３）式で求めることができる。
このように、ハイブリッド回路（Ｈ）の第１の端子（Ｔ１）から入力された入力信号の中で、帯域通過フィルタ（ＢＰＦ）の通過帯域内の信号は、ハイブリッド回路（Ｈ）の第１の端子（Ｔ１）に逆流し、ハイブリッド回路（Ｈ）の第４の端子（Ｔ４）から出力されない。
また、図３に示すように、帯域通過フィルタ（ＢＰＦ）の通過帯域外の周波数において、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）から出力された、Ｅｉｎ／√２の電圧は、帯域通過フィルタ（ＢＰＦ）の電圧反射係数（ΓＢ）によって反射され、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）に再入力され、同様に、第３の端子（Ｔ３）から出力された、−ｊＥｉｎ／√２の電圧は、帯域通過フィルタ（ＢＰＦ）の電圧反射係数（ΓＢ）によって反射され、ハイブリッド回路（Ｈ）の第３の端子（Ｔ３）に再入力される。
このとき、ハイブリッド回路（Ｈ）の各端子に出力される電圧（Ｅ１Γ〜Ｅ４Γ）は、下記（４）式で求めることができる。
また、図３に示すように、帯域通過フィルタ（ＢＰＦ）の通過帯域外の周波数において、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）から出力された、Ｅｉｎ／√２の電圧は、帯域通過フィルタ（ＢＰＦ）の電圧反射係数（ΓＢ）によって反射され、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）に再入力され、同様に、第３の端子（Ｔ３）から出力された、−ｊＥｉｎ／√２の電圧は、帯域通過フィルタ（ＢＰＦ）の電圧反射係数（ΓＢ）によって反射され、ハイブリッド回路（Ｈ）の第３の端子（Ｔ３）に再入力される。
このとき、ハイブリッド回路（Ｈ）の各端子に出力される電圧（Ｅ１Γ〜Ｅ４Γ）は、下記（４）式で求めることができる。
このように、ハイブリッド回路（Ｈ）の第１の端子（Ｔ１）から入力された入力信号の中で、帯域通過フィルタ（ＢＰＦ）の通過帯域外の信号は、ハイブリッド回路（Ｈ）の第１の端子（Ｔ４）から出力される。
即ち、図１に示す帯域阻止フィルタは、ハイブリッド回路（Ｈ）の第１の端子（Ｔ１）に入力された入力信号の中で、帯域通過フィルタ（ＢＰＦ）の通過帯域内の信号を減衰させて、ハイブリッド回路（Ｈ）の第４の端子（Ｔ４）から出力させる。
本実施例の帯域阻止フィルタでは、従来の帯域阻止フィルタのように、分岐結合部を必要としないので信頼性を向上させることが可能である。また、阻止する周波数帯域は、帯域通過フィルタ（ＢＰＦ）の通過帯域により決定されるので、従来の帯域阻止フィルタよりも、より広帯域の周波数帯域を阻止することが可能となる。
なお、図４に示すように、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）と、第３の端子（Ｔ３）に、同一の特性を備える帯域通過フィルタ（ＢＰＦａ，ＢＰＦｂ）をそれぞれ接続しても、本実施例の帯域阻止フィルタと同様の特性を得ることが可能である。
しかしながら、本実施例の帯域阻止フィルタは、図４に示す帯域阻止フィルタと比して、帯域通過フィルタが１個で済むので、コストを低減することが可能である。また、図４において、Ｒは無反射終端器である。
即ち、図１に示す帯域阻止フィルタは、ハイブリッド回路（Ｈ）の第１の端子（Ｔ１）に入力された入力信号の中で、帯域通過フィルタ（ＢＰＦ）の通過帯域内の信号を減衰させて、ハイブリッド回路（Ｈ）の第４の端子（Ｔ４）から出力させる。
本実施例の帯域阻止フィルタでは、従来の帯域阻止フィルタのように、分岐結合部を必要としないので信頼性を向上させることが可能である。また、阻止する周波数帯域は、帯域通過フィルタ（ＢＰＦ）の通過帯域により決定されるので、従来の帯域阻止フィルタよりも、より広帯域の周波数帯域を阻止することが可能となる。
なお、図４に示すように、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）と、第３の端子（Ｔ３）に、同一の特性を備える帯域通過フィルタ（ＢＰＦａ，ＢＰＦｂ）をそれぞれ接続しても、本実施例の帯域阻止フィルタと同様の特性を得ることが可能である。
しかしながら、本実施例の帯域阻止フィルタは、図４に示す帯域阻止フィルタと比して、帯域通過フィルタが１個で済むので、コストを低減することが可能である。また、図４において、Ｒは無反射終端器である。
図５は、本実施例の帯域阻止フィルタの一例の伝送特性を示すグラフであり、横軸は周波数（ＭＨｚ）でメモリ間隔は１０ＭＨｚ、中心周波数は５００ＭＨｚ、縦軸は減衰量（ｄＢ）でメモリ間隔は５ｄＢである。
この図５は、図１に示すハイブリッド回路（Ｈ）の第４の端子（Ｔ４）から出力される出力信号の減衰特性を示す図である。
また、図６は、本実施例の帯域阻止フィルタの一例の反射特性を示すグラフであり、横軸は周波数（ＭＨｚ）でメモリ間隔は１０ＭＨｚ、中心周波数は５００ＭＨｚ、縦軸は減衰量（ｄＢ）でメモリ間隔は５ｄＢである。
この図６は、図１に示すハイブリッド回路（Ｈ）の第１の端子（Ｔ１）に反射される信号の減衰特性を示す図である。
また、図７は、図５、図６の特性を示す帯域阻止フィルタに使用された６次同軸共振器型帯域通過フィルタの伝送特性（減衰特性）を示すグラフであり、横軸は周波数（ＭＨｚ）でメモリ間隔は１０ＭＨｚ、中心周波数は５００ＭＨｚ、縦軸は減衰量（ｄＢ）でメモリ間隔は１０ｄＢである。
さらに図８は、図５、図６の特性を示す帯域阻止フィルタに使用された６次同軸共振器型帯域通過フィルタの反射特性を示すグラフであり、横軸は周波数（ＭＨｚ）でメモリ間隔は１０ＭＨｚ、中心周波数は５００ＭＨｚ、縦軸は減衰量（ｄＢ）でメモリ間隔は５ｄＢである。
これらの図から分かるように、本実施例の帯域阻止フィルタの阻止帯域は、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に接続される帯域通過フィルタの通過帯域と同じになることが分かる。
この図５は、図１に示すハイブリッド回路（Ｈ）の第４の端子（Ｔ４）から出力される出力信号の減衰特性を示す図である。
また、図６は、本実施例の帯域阻止フィルタの一例の反射特性を示すグラフであり、横軸は周波数（ＭＨｚ）でメモリ間隔は１０ＭＨｚ、中心周波数は５００ＭＨｚ、縦軸は減衰量（ｄＢ）でメモリ間隔は５ｄＢである。
この図６は、図１に示すハイブリッド回路（Ｈ）の第１の端子（Ｔ１）に反射される信号の減衰特性を示す図である。
また、図７は、図５、図６の特性を示す帯域阻止フィルタに使用された６次同軸共振器型帯域通過フィルタの伝送特性（減衰特性）を示すグラフであり、横軸は周波数（ＭＨｚ）でメモリ間隔は１０ＭＨｚ、中心周波数は５００ＭＨｚ、縦軸は減衰量（ｄＢ）でメモリ間隔は１０ｄＢである。
さらに図８は、図５、図６の特性を示す帯域阻止フィルタに使用された６次同軸共振器型帯域通過フィルタの反射特性を示すグラフであり、横軸は周波数（ＭＨｚ）でメモリ間隔は１０ＭＨｚ、中心周波数は５００ＭＨｚ、縦軸は減衰量（ｄＢ）でメモリ間隔は５ｄＢである。
これらの図から分かるように、本実施例の帯域阻止フィルタの阻止帯域は、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に接続される帯域通過フィルタの通過帯域と同じになることが分かる。
図９は、本発明の実施例の帯域阻止フィルタの変形例を示すブロック図である。図９に示す帯域阻止フィルタは、ハイブリッド回路（Ｈ）の第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に、それぞれ通過帯域が異なる２つの帯域通過フィルタ（ＢＰＦ１、ＢＰＦ２）を接続したものである。
図１０も、本発明の実施例の帯域阻止フィルタの変形例を示すブロック図である。図１０に示す帯域阻止フィルタは、第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に帯域通過フィルタ（ＢＰＦ１〜ＢＰＦｎ）を接続したｎ個のハイブリッド回路（Ｈ１〜Ｈｎ）を縦続接続したものである。
図１１も、本発明の実施例の帯域阻止フィルタの変形例を示すブロック図である。図１１に示す帯域阻止フィルタは、第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に、少なくともｎ個の帯域通過フィルタ（ＢＰＦ１１〜ＢＰＦ１ｎ，ＢＰＦ２，ＢＰＦｍ１〜ＢＰＦｍｎ）を接続したｎ個のハイブリッド回路（Ｈ１〜Ｈｎ）を縦続接続したものである。
図１０も、本発明の実施例の帯域阻止フィルタの変形例を示すブロック図である。図１０に示す帯域阻止フィルタは、第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に帯域通過フィルタ（ＢＰＦ１〜ＢＰＦｎ）を接続したｎ個のハイブリッド回路（Ｈ１〜Ｈｎ）を縦続接続したものである。
図１１も、本発明の実施例の帯域阻止フィルタの変形例を示すブロック図である。図１１に示す帯域阻止フィルタは、第２の端子（Ｔ２）と第３の端子（Ｔ３）との間に、少なくともｎ個の帯域通過フィルタ（ＢＰＦ１１〜ＢＰＦ１ｎ，ＢＰＦ２，ＢＰＦｍ１〜ＢＰＦｍｎ）を接続したｎ個のハイブリッド回路（Ｈ１〜Ｈｎ）を縦続接続したものである。
なお、図９に示すように、本発明の実施例の帯域阻止フィルタにおいて、帯域通過フィルタとしては、帯域阻止フィルタの通過帯域において、帯域通過フィルタの入力インピーダンスが高いものを使用する必要がある。
即ち、本実施例の帯域阻止フィルタにおいて、図１２に示すような回路構成の帯域通過フィルタを使用する場合、入力側（または、出力側）の容量素子（Ｃ１）とインダクタンス素子（Ｌ１）から成る並列共振回路、あるいは、出力側（または、入力側）の容量素子（Ｃ２）とインダクタンス素子（Ｌ３）から成る並列共振回路は、帯域阻止フィルタの通過帯域において、低インピーダンスとなり回路が短絡状態に近くなるので好ましくない。
これに対して、図１３に示すような回路構成の帯域通過フィルタでは、入力側（または、出力側）の容量素子（Ｃ１）とインダクタンス素子（Ｌ１）から成る直列共振回路、あるいは、出力側（または、入力側）の容量素子（Ｃ２）とインダクタンス素子（Ｌ３）から成る直列共振回路は、帯域阻止フィルタの通過帯域において、高インピーダンスとなるので、本実施例の帯域阻止フィルタに最適である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
即ち、本実施例の帯域阻止フィルタにおいて、図１２に示すような回路構成の帯域通過フィルタを使用する場合、入力側（または、出力側）の容量素子（Ｃ１）とインダクタンス素子（Ｌ１）から成る並列共振回路、あるいは、出力側（または、入力側）の容量素子（Ｃ２）とインダクタンス素子（Ｌ３）から成る並列共振回路は、帯域阻止フィルタの通過帯域において、低インピーダンスとなり回路が短絡状態に近くなるので好ましくない。
これに対して、図１３に示すような回路構成の帯域通過フィルタでは、入力側（または、出力側）の容量素子（Ｃ１）とインダクタンス素子（Ｌ１）から成る直列共振回路、あるいは、出力側（または、入力側）の容量素子（Ｃ２）とインダクタンス素子（Ｌ３）から成る直列共振回路は、帯域阻止フィルタの通過帯域において、高インピーダンスとなるので、本実施例の帯域阻止フィルタに最適である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
Ｈ，Ｈ１〜Ｈｎ λ／４結合形３ｄＢハイブリッド回路
ＢＰＦ，ＢＰＦａ，ＢＰＦｂ，ＢＰＦ１，ＢＰＦ２，ＢＰＦ１１〜ＢＰＦ１ｎ，ＢＰＦｍ１〜ＢＰＦｍｎ帯域通過フィルタ
Ｃ，Ｃ１〜Ｃ３ 容量素子
Ｌ，Ｌ１〜Ｌ３ インダクタンス素子
Ｒ 無反射終端器
ＢＰＦ，ＢＰＦａ，ＢＰＦｂ，ＢＰＦ１，ＢＰＦ２，ＢＰＦ１１〜ＢＰＦ１ｎ，ＢＰＦｍ１〜ＢＰＦｍｎ帯域通過フィルタ
Ｃ，Ｃ１〜Ｃ３ 容量素子
Ｌ，Ｌ１〜Ｌ３ インダクタンス素子
Ｒ 無反射終端器
Claims (2)
- 第１ないし第４の端子を有するハイブリッド回路と、
前記ハイブリッド回路の第２の端子と第３の端子との間に接続される帯域通過フィルタとを有する帯域阻止フィルタであって、
前記ハイブリッド回路の第１の端子を、帯域阻止フィルタの入力端子となし、
前記ハイブリッド回路の第４の端子を、帯域阻止フィルタの出力端子としたことを特徴とする帯域阻止フィルタ。 - 前記ハイブリッド回路の第２の端子と第３の端子との間に、ｎ（ｎ≧２）個の帯域通過フィルタを接続したことを特徴とする請求項１に記載の帯域阻止フィルタ。
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