JP2007202930A - Game machine - Google Patents
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Abstract
Description
本発明は、所定の遊技の事象を検知するスイッチから出力される信号に基づいて遊技処理を行う遊技機に関するものである。 The present invention relates to a gaming machine that performs game processing based on a signal output from a switch that detects a predetermined game event.
従来、この種の遊技機としては、例えば下記の特許文献1に開示されているパチンコ機がある。この特許文献1に開示されるパチンコ機の主基板には、始動口スイッチや入賞口スイッチといった複数のスイッチが入力ポートを介して接続されている。入力ポートは、一度に8ビットデータが入力されるようになっており、上記各スイッチは、入力ポートの各ビットに対して個別に割り当てられた状態で接続されている。このため、各スイッチから出力される信号は、入力ポートを介して、相互に干渉することなく独立して主基板に送信される。また、主基板内のメインCPUは、各スイッチから出力される信号に応じて、所定の遊技処理を行う。
しかしながら、上記の特許文献1に示すようなパチンコ機において、例えば、設計変更などによりスイッチの数が入力ポートの数よりも多くなるような場合には、入力ポートの増設が必要となる。このような入力ポートの増設は、通常、制御基板自体の設計変更を伴うものであるため、手間がかかると同時に、製造コストがかかってしまう。
However, in the pachinko machine as shown in
本発明はこのような課題を解決するためになされたもので、所定の遊技の事象を検知すると信号を出力する第1のスイッチ、第2のスイッチおよび第3のスイッチと、
第1のスイッチから出力される信号を入力すると共に、第3のスイッチから出力される信号を入力する第1の入力ポートと、
第2のスイッチから出力される信号を入力すると共に、第3のスイッチから出力される信号を入力する第2の入力ポートと、
第1の入力ポートおよび第2の入力ポートに入力された信号を検出する入力信号検出手段と、
第1のスイッチ、第2のスイッチまたは第3のスイッチのうちのいずれのスイッチから出力された信号が入力信号検出手段によって検出されたかを判定する入力判定手段とを備え、
入力判定手段は、第1の入力ポートにのみ信号が入力されたことが入力信号検出手段によって検出されると、第1のスイッチから出力された信号が入力されたものと判定し、第2の入力ポートにのみ信号が入力されたことが入力信号検出手段によって検出されると、第2のスイッチから出力された信号が入力されたものと判定し、第1の入力ポートおよび第2の入力ポートの両方に信号が入力されたことが入力信号検出手段によって検出されると、第3のスイッチから出力された信号が入力されたものと判定することを特徴とする。
The present invention has been made to solve such a problem. The first switch, the second switch, and the third switch that output a signal when a predetermined game event is detected;
A first input port for inputting a signal output from the first switch and a signal output from the third switch;
A second input port for inputting a signal output from the second switch and a signal output from the third switch;
Input signal detection means for detecting signals input to the first input port and the second input port;
Input determination means for determining whether a signal output from any one of the first switch, the second switch, or the third switch is detected by the input signal detection means;
The input determining means determines that the signal output from the first switch is input when the input signal detecting means detects that the signal is input only to the first input port, and the second input port When the input signal detecting means detects that a signal is input only to the input port, it is determined that the signal output from the second switch is input, and the first input port and the second input port If it is detected by the input signal detecting means that a signal has been input to both of them, it is determined that the signal output from the third switch has been input.
この構成によれば、第1のスイッチから出力された信号は、第1の入力ポートにのみ入力されて検出され、第2のスイッチから出力された信号は、第2の入力ポートにのみ入力されて検出され、第3のスイッチから出力された信号は、第1の入力ポートおよび第2の入力ポートの両方の入力ポートに入力されて検出される。このため、第1のスイッチ、第2のスイッチおよび第3のスイッチの3つのスイッチから出力される信号を、第1の入力ポートおよび第2の入力ポートの2つの入力ポートでそれぞれ識別して検出することができる。従って、スイッチの数が入力ポートの数よりも多い場合であっても、新たに入力ポートを増設することなく、各スイッチから出力される信号の入力を判定できるので、スイッチを増設する設計変更の際のコストを抑えることができる。 According to this configuration, the signal output from the first switch is input and detected only at the first input port, and the signal output from the second switch is input only to the second input port. The signal detected and output from the third switch is input to and detected by both the first input port and the second input port. Therefore, the signals output from the three switches, the first switch, the second switch, and the third switch, are identified and detected by the two input ports of the first input port and the second input port, respectively. can do. Therefore, even if the number of switches is larger than the number of input ports, the input of signals output from each switch can be determined without adding new input ports. Cost can be reduced.
また、本発明は、第1のスイッチまたは第2のスイッチのうちの少なくともいずれかのスイッチから信号が出力されたことを検出する出力信号検出手段と、
この出力信号検出手段による検出があったときに、第1のスイッチまたは第2のスイッチのうちのいずれかのスイッチから出力される信号を無効化する出力信号無効化手段とを備えていることを特徴とする。
Further, the present invention provides an output signal detection means for detecting that a signal is output from at least one of the first switch and the second switch,
Output signal invalidating means for invalidating a signal output from either the first switch or the second switch when the output signal detecting means detects. Features.
この構成によれば、第1のスイッチおよび第2のスイッチの両方のスイッチから信号が同時に出力され、第3のスイッチからは信号が出力されないときに、出力信号無効化手段により、第1のスイッチまたは第2のスイッチのいずれか一方のスイッチから出力された信号は無効化され、他方のスイッチから出力された信号だけが、優先的に第1の入力ポートまたは第2の入力ポートに入力されて検出される。このため、第3のスイッチからは信号が出力されず、第1のスイッチおよび第2のスイッチの両方のスイッチから信号が同時に出力されたときに、第1の入力ポートおよび第2の入力ポートに同時に信号が入力されて第3のスイッチから信号が出力されたと誤検出されることがなくなる。 According to this configuration, when the signal is output from both the first switch and the second switch at the same time and the signal is not output from the third switch, the output signal invalidating means causes the first switch to be output. Alternatively, the signal output from one of the second switches is invalidated, and only the signal output from the other switch is preferentially input to the first input port or the second input port. Detected. For this reason, when a signal is not output from the third switch and signals are output from both the first switch and the second switch at the same time, the signals are output to the first input port and the second input port. At the same time, it is not erroneously detected that a signal is input and a signal is output from the third switch.
また、本発明は、第1の入力ポートおよび第2の入力ポートが、遊技に関する制御を行う制御基板に設けられ、第1のスイッチ、第2のスイッチおよび第3のスイッチと、制御基板に設けられた第1の入力ポートおよび第2の入力ポートとが、中継基板を介して接続されており、出力信号無効化手段が、中継基板に設けられていることを特徴とする。 Further, according to the present invention, the first input port and the second input port are provided on the control board for controlling the game, and the first switch, the second switch, the third switch, and the control board are provided. The first input port and the second input port are connected via a relay board, and output signal invalidating means is provided on the relay board.
この構成によれば、第1のスイッチ、第2のスイッチまたは第3のスイッチから出力される信号は、中継基板を介して、第1の入力ポートおよび第2の入力ポートに入力されて検出され、また、中継基板において中継基板に設けられた出力信号無効化手段によって無効化される。このため、遊技機の設計変更によりスイッチの数を変更する場合であっても、制御基板を設計変更することなく、中継基板の設計変更および制御基板における制御処理の変更によって対応することが可能となる。また、出力信号無効化手段が制御基板でなく中継基板に設けられることによって、複雑な配線廻し等をする必要がなくなり、遊技機の設計がしやすくなる。この結果、スイッチを増設する設計変更の際のコストをさらに抑えることができる。 According to this configuration, the signal output from the first switch, the second switch, or the third switch is input to the first input port and the second input port via the relay board and detected. Also, the relay board is invalidated by the output signal invalidating means provided on the relay board. For this reason, even when the number of switches is changed due to a design change of the gaming machine, it is possible to cope with the change of the design of the relay board and the change of the control processing on the control board without changing the design of the control board. Become. Further, since the output signal invalidating means is provided not on the control board but on the relay board, it is not necessary to perform complicated wiring and the like, and it becomes easy to design the gaming machine. As a result, it is possible to further reduce the cost when the design is changed by adding switches.
また、本発明は、第1のスイッチから信号が出力されたことを検出する第1の出力信号検出手段と、
第2のスイッチから信号が出力されたことを検出する第2の出力信号検出手段と、
第1の出力信号検出手段による検出があったときに、第2のスイッチおよび第3のスイッチから出力される信号を無効化する第1の出力信号無効化手段と、
第2の出力信号検出手段による検出があったときに、第3のスイッチから出力される信号を無効化する第2の出力信号無効化手段とを備えていることを特徴とする。
The present invention also provides a first output signal detecting means for detecting that a signal is output from the first switch;
Second output signal detection means for detecting that a signal has been output from the second switch;
First output signal invalidating means for invalidating signals output from the second switch and the third switch when detection is performed by the first output signal detecting means;
And a second output signal invalidating means for invalidating the signal output from the third switch when the second output signal detecting means detects.
この構成によれば、第1のスイッチ、第2のスイッチおよび第3のスイッチの3つのスイッチから信号が同時に出力されたときに、第1の出力信号無効化手段によって、第2のスイッチおよび第3のスイッチから出力された信号は無効化され、第1のスイッチから出力された信号だけが、優先的に第1の入力ポートに入力されて検出される。また、第1のスイッチおよび第2のスイッチの2つのスイッチから信号が同時に出力されたときに、第1の出力信号無効化手段によって、第2のスイッチから出力された信号は無効化され、第1のスイッチから出力された信号だけが、優先的に第1の入力ポートに入力されて検出される。また、第2のスイッチおよび第3のスイッチの2つのスイッチから信号が同時に出力されたときに、第2の出力信号無効化手段によって、第3のスイッチから出力された信号は無効化され、第2のスイッチから出力された信号だけが、優先的に第2の入力ポートに入力されて検出される。このため、複数のスイッチから信号が同時に出力された場合であっても、第1のスイッチから出力された信号、第2のスイッチから出力された信号、第3のスイッチから出力された信号の順に優先的に検出されるようになり、複数のスイッチから信号が同時に出力されることで第1の入力ポートおよび第2の入力ポートにおいて信号の誤検出が行われてしまうことが防止されるようになる。
According to this configuration, when signals are simultaneously output from the three switches, the first switch, the second switch, and the third switch, the first output signal invalidating means causes the second switch and the second switch to be output. The signal output from the
また、本発明は、第1の入力ポートおよび第2の入力ポートが、遊技に関する制御を行う制御基板に設けられ、第1のスイッチ、第2のスイッチおよび第3のスイッチと、制御基板に設けられた第1の入力ポートおよび第2の入力ポートとが、中継基板を介して接続されており、第1の出力信号無効化手段および第2の出力信号無効化手段が、中継基板に設けられていることを特徴とする。 Further, according to the present invention, the first input port and the second input port are provided on the control board for controlling the game, and the first switch, the second switch, the third switch, and the control board are provided. The first input port and the second input port are connected via a relay board, and the first output signal invalidating means and the second output signal invalidating means are provided on the relay board. It is characterized by.
この構成によれば、第1のスイッチ、第2のスイッチまたは第3のスイッチから出力される信号は、中継基板を介して、第1の入力ポートおよび第2の入力ポートに入力されて検出され、また、中継基板において中継基板に設けられた第1の出力信号無効化手段および第2の出力信号無効化手段によって無効化される。このため、遊技機の設計変更によりスイッチの数を変更する場合であっても、制御基板を設計変更することなく、中継基板の設計変更および制御基板における制御処理の変更によって対応することが可能となる。また、第1の出力信号無効化手段および第2の出力信号無効化手段が制御基板でなく中継基板に設けられることによって、複雑な配線廻し等をする必要がなくなり、遊技機の設計がしやすくなる。この結果、スイッチを増設する設計変更の際のコストをさらに抑えることができる。 According to this configuration, the signal output from the first switch, the second switch, or the third switch is input to the first input port and the second input port via the relay board and detected. Further, the relay board is invalidated by the first output signal invalidating means and the second output signal invalidating means provided on the relay board. For this reason, even when the number of switches is changed due to a design change of the gaming machine, it is possible to cope with the change of the design of the relay board and the change of the control processing on the control board without changing the design of the control board. Become. Further, since the first output signal invalidating means and the second output signal invalidating means are provided not on the control board but on the relay board, it is not necessary to perform complicated wiring and the like, and it is easy to design the gaming machine. Become. As a result, it is possible to further reduce the cost when the design is changed by adding switches.
また、本発明は、第1の入力ポートおよび第2の入力ポートに信号が入力されていないときにのみ、入力判定手段による判定を許可する判定許可手段を備えていることを特徴とする。 In addition, the present invention is characterized in that it includes determination permission means for permitting determination by the input determination means only when no signal is input to the first input port and the second input port.
この構成によれば、第1の入力ポートおよび第2の入力ポートに信号が入力されていない状態になると、入力判定手段による判定が許可されるので、第1の入力ポートおよび第2の入力ポートがリセットされた状態で、第1のスイッチ、第2のスイッチまたは第3のスイッチからの新たな信号が検出される。このため、複数のスイッチから信号が重複して出力されることで入力判定手段による誤った判定が行われてしまうことを防止することができ、第1のスイッチ、第2のスイッチまたは第3のスイッチのうちのいずれかのスイッチから出力される信号を確実に検出することが可能となる。 According to this configuration, when the signal is not input to the first input port and the second input port, the determination by the input determination unit is permitted, so the first input port and the second input port Is reset, a new signal from the first switch, the second switch, or the third switch is detected. For this reason, it is possible to prevent erroneous determination by the input determination means due to redundant output of signals from the plurality of switches, and the first switch, the second switch, or the third switch. It becomes possible to reliably detect a signal output from any one of the switches.
本発明による遊技機によれば、上記のように、スイッチの数が入力ポートの数よりも多い場合であっても、新たに入力ポートを増設することなく、各スイッチから出力される信号の入力を判定できるので、スイッチを増設する設計変更の際のコストを抑えることができる。 According to the gaming machine of the present invention, as described above, even when the number of switches is larger than the number of input ports, the input of signals output from each switch without newly adding input ports. Therefore, it is possible to reduce the cost when the design is changed by adding switches.
次に、本発明の最良の実施形態によるパチンコ機1について説明する。
Next, a
図1は、本実施形態によるパチンコ機1の正面図であり、図2は、このパチンコ機1の斜視図である。パチンコ機1の正面には、遊技球であるパチンコ球が転動される遊技領域を有する遊技盤2が設けられている。遊技盤2の下方には上皿3が設けられており、上皿3の下方には下皿4が設けられている。賞球は上皿3に払い出されるが、上皿3が満杯のときは下皿4に払い出される。上皿3の手前側側面には、遊技者により操作される操作ボタン5,6,7が設けられている。上皿3の右上面手前側には、後述するカードユニット65(図8参照)にパチンコ球の球貸しを要求する際に操作される球貸しボタン73および返却ボタン74からなる球貸し操作パネル66が設けられている。また、上皿3の右上面奥側には、上皿3に貯留されたパチンコ球を下皿4に移すための球抜きレバー71が設けられており、下皿4の手前側側面には、下皿4に貯留されたパチンコ球を下皿4の下方にセットしたドル箱に移すための球抜きレバー72が設けられている。
FIG. 1 is a front view of a
下皿4の左方に設けられたハンドルベース8には、パチンコ球を遊技領域に発射する際に遊技者によって操作される発射ハンドル9が回動自在に設けられている。また、遊技盤2の上方には枠上部飾りランプ20が設けられており、枠上部飾りランプ20の両側にはスピーカ19,19が設けられている。また、図2に示すように、パチンコ機1の背面側上部には、上皿3や下皿4に払い出されるパチンコ球が貯留される球タンク77(図7参照)が設けられている。
A
図3は、パチンコ機1の遊技盤2を示す正面図である。
FIG. 3 is a front view showing the
遊技盤2は、障害釘が植設された透明パネルの背後に液晶表示装置(LCD)10が設けられて構成されている。LCD10の中央部には、特別図柄を表示する特別図柄表示領域10aが設けられている。本実施形態では、特別図柄は、後述する図柄変動遊技において、特別図柄表示領域10aの左側,中央部,右側に3列に変動表示される。変動表示中の特別図柄は、所定時間(例えば、30[sec])が経過する前に操作ボタン5〜7が操作されることで、遊技者の操作に従って停止表示される(図23参照)。この特別図柄表示領域10aの上方には、普通図柄を表示する図示しない普通図柄表示装置、普通図柄始動記憶個数表示部、および特別図柄始動記憶個数表示部が設けられている。また、特別図柄表示領域10aの左右には、通過ゲート13が設けられている。通過ゲート13は、普通図柄表示装置に表示される普通図柄の変動表示を開始させる普通図柄始動口を構成している。
The
また、特別図柄表示領域10aの下方には、特別図柄始動入賞口を構成する普通電動役物(普通電役)14が設けられている。この普通電動役物14は、遊技者にとって有利な状態である開状態およびこれに比して不利な状態である閉状態とに変位自在な羽根部材14a,14bを球受入口に有している。遊技領域に発射されたパチンコ球が羽根部材14a,14bの間を通過して普通電動役物14に入賞し、特別図柄の変動表示が開始すると、上述した各操作ボタン5〜7の操作が有効になる。また、普通電動役物14の下方には、後述する大当り遊技の際に開放される大入賞口15が設けられており、普通電動役物14の左右には一般入賞口16がそれぞれ設けられている。また、大入賞口15の下方には、上記の普通電動役物14および一般入賞口16のいずれにも入賞しなかったパチンコ球が入球するアウト口17が設けられている。
Also, below the special symbol display area 10a, there is provided a normal electric combination (normal electric combination) 14 that constitutes a special symbol start winning opening. The ordinary
上記の通過ゲート13を通過したパチンコ球は最大で4個まで保留され、後述するメインRAM34に格納された普通図柄保留個数カウンタに保留個数が記憶される。この保留個数に応じて、上述した普通図柄始動記憶個数表示部が最大で4個まで点灯表示される。同様に、普通電動役物14に入賞したパチンコ球も最大で4個まで保留され、後述するメインRAM34に格納された普通電役入賞カウンタに保留個数が記憶される。この保留個数に応じて、上述した特別図柄始動記憶個数表示部が最大で4個まで点灯表示される。
Up to four pachinko balls that have passed through the
図4、図5および図6は、パチンコ機1から取り外された上皿3を示しており、図4はその正面図、図5はその背面図、図6はその背面斜視図である。
4, 5, and 6 show the
上皿3の内部には、図5および図6に示すように、球タンク77から払い出されたパチンコ球が貯留される貯留領域3aが形成されており、この貯留領域3aの下方には、パチンコ球を図示しない発射装置64(図8参照)に送り込むためのレール部3bが形成されている。これら貯留領域3aおよびレール部3bの下方には、中継基板81(図8,図10参照)が設けられている。
As shown in FIG. 5 and FIG. 6, a storage region 3 a for storing pachinko balls paid out from the
図7は、パチンコ機1の背面側の裏機構を示す背面図である。
FIG. 7 is a rear view showing a back mechanism on the back side of the
パチンコ機1の背面側には、同図に示すように、上述した球タンク77、球払出装置63、主制御基板30、副制御基板40、枠制御基板60、および電源ユニット90がそれぞれ設けられている。球払出装置63は、球タンク77に貯留されたパチンコ球を上皿3および下皿4に払い出す際に駆動される。また、電源ユニット90には、後述する電源回路61(図8参照)が設けられており、パチンコ機1に電源を投入するための電源スイッチが設けられている。
On the back side of the
図8は、パチンコ機1の遊技動作を処理制御する電子回路とこれに接続される各種装置等の主な構成を示すブロック図である。
FIG. 8 is a block diagram showing the main configuration of an electronic circuit that controls the gaming operation of the
この電子回路は、遊技盤2におけるパチンコ遊技の進行に関する電気的制御などを行う主制御基板30に設けられた主制御回路、この主制御回路からの制御信号に基づいて遊技に関する演出などの制御を行う副制御基板40に設けられた副制御回路、および賞球等の払い出しやパチンコ球の発射を制御する枠制御基板60に設けられた払出・発射制御回路などから構成されている。
This electronic circuit controls the main control circuit provided on the
主制御基板30には、メインCPU31や初期リセット回路32が実装されている。また、主制御基板30には、メインCPU31がパチンコ機1の遊技動作を処理制御するためのプログラムや各種テーブルなどが記憶格納されたメインROM(リードオンリメモリ)33、処理制御時にデータが一時的に記憶されるメインRAM(ランダムアクセスメモリ)34も実装されている。初期リセット回路32は、主制御回路の起動時にメインROM33に記憶されているプログラムに従った遊技処理を開始させるリセット信号を発生する。メインRAM34には、大当り遊技における大入賞口15の開放回数を計数する大入賞口開放回数カウンタや、大当り遊技の各ラウンドにおいて大入賞口15が開放している時間を計時する大入賞口開放時間タイマ、上記の普通図柄保留個数カウンタ、普通電役入賞カウンタなどが記憶される。
A
また、メインCPU31には、後述する各種スイッチやソレノイド等の周辺装置との間で信号を授受するI/Oポート(入出力ポート)35、および副制御基板40の副制御回路や枠制御基板60の払出・発射制御回路にコマンドを出力するコマンド出力ポート36が接続されている。コマンド出力ポート36からは、メインCPU31から送出される制御信号が周辺装置や各基板40,60へシリアルに送信される。
Further, the
また、主制御基板30には、上述した通過ゲート13の内側に設けられ、パチンコ球が通過ゲート13を通過するのを検出する通過ゲートスイッチ13sや、普通電動役物14に入賞したパチンコ球を検出する始動入賞口スイッチ14sが接続されている。また、大入賞口15に入賞したパチンコ球を検出するカウントスイッチ15s、一般入賞口16へ入賞したパチンコ球を検出する一般入賞口スイッチ16sが接続されている。また、主制御基板30には、羽根部材14a,14bを変位させて普通電動役物14の球受入口を開状態や閉状態にする始動入賞口ソレノイド24、および大入賞口15の扉を開閉する大入賞口ソレノイド25などがアクチュエータとして接続されている。また、主制御基板30には、図示しないバックアップクリアスイッチ基板に設けられたバックアップクリアスイッチ26が接続されている。バックアップクリアスイッチ26は、主制御基板30の主制御回路を構成するメインRAM34、および、枠制御基板60の払出・発射制御回路を構成する図示しないRAMのバックアップ内容のクリアを指令するバックアップクリア信号を出力する。
In addition, the
上記各スイッチ13s,15s,16sおよび各ソレノイド24,25は、盤面中継基板80を介して主制御基板30に接続されている。上記各スイッチ13s〜16sがパチンコ球を検出すると、その検出信号は主制御基板30のメインCPU31に入力され、入力される検出信号に応じて、メインCPU31は上記各ソレノイド24,25をそれぞれ駆動制御する。
The
枠制御基板60は、枠中継基板62を介して主制御基板30と接続されている。枠制御基板60には、払出・発射制御回路および電源回路61が実装されており、賞球などを払い出す球払出装置63、および発射ハンドル9の操作に応じてパチンコ球を遊技領域に発射する発射装置64が接続されている。払出・発射制御回路を構成する図示しない発射・払出CPUは、各種入賞に応じて主制御基板30から出力される払出コマンドに応じて球払出装置63を駆動制御して賞球を払い出させると共に、遊技者による発射ハンドル9の操作に応じて発射装置64を駆動制御し、パチンコ球を遊技領域へ発射させる。また、電源回路61は、各基板30,40,60に構成された回路等に電源を供給する。
The
また、枠制御基板60には、パチンコ球の球貸しを要求するカードユニット65が接続されており、このカードユニット65には、球貸し操作パネル66が接続されている。カードユニット65は、球貸し操作パネル66(図1参照)の操作に応じて枠制御基板60の払出・発射制御回路との間で通信を行う。
The
また、副制御基板40は、中継基板37を介して主制御基板30と接続されており、LCD10や、枠上部飾りランプ20を含むランプ・LED18、スピーカ19,19に接続されており、LCD10における画像表示を行う画像表示制御、遊技状態に応じてランプ・LED18の発光を制御する電飾制御、およびスピーカ19,19から効果音を放音させる音制御を行う。
The
この副制御基板40には、サブCPU41、プログラムROM42、およびワークRAM43等が実装されている。主制御基板30から送信される各種コマンドは、中継基板37を介してI/Oポート47に入力される。サブCPU41は、このI/Oポート47を介して受信した各種コマンドを解釈することで、画像制御回路44、ランプ制御回路45、および音声制御回路46への制御指令を行う。プログラムROM42には、サブCPU41がLCD10や、ランプ・LED18、スピーカ19,19の各動作を処理制御するための制御プログラムなどが記憶格納されている。また、ワークRAM43は、サブCPU41が上記制御プログラムに従って処理制御を行う際の一時的な記憶手段となり、I/Oポート47に設けられた後述する入力ポート1(P1)および入力ポート2(P2)に入力されている信号の有無を記憶する入力済みフラグ(図22参照)などが格納される。
A sub CPU 41, a program ROM 42, a
画像制御回路44は、サブCPU41からの制御指令に応じてLCD10の特別図柄表示領域10aに特別図柄を表示する。また、ランプ制御回路45は、サブCPU41からの駆動信号により、パチンコ機1の遊技状態に応じてランプ・LED18の発光を制御する。音声制御回路46は、サブCPU41からの駆動信号により、パチンコ機1の遊技状態に応じてスピーカ19,19を制御する。
The image control circuit 44 displays a special symbol in the special symbol display area 10 a of the
また、副制御基板40には、中継基板81が接続されている。この中継基板81の入力側には、IN1,IN2およびIN3の3つの入力端子が設けられており、これらの入力端子IN1〜IN3には、操作ボタン5の操作を検知する左操作スイッチ5s、操作ボタン6の操作を検知する中操作スイッチ6sおよび操作ボタン7の操作を検知する右操作スイッチ7sがそれぞれ接続されている。また、中継基板81の出力側には、OUT1およびOUT2の2つの出力端子が設けられており、これらの出力端子OUT1およびOUT2は、I/Oポート47の入力ポート1(P1),入力ポート2(P2)にそれぞれ接続されている。
In addition, a
このように、入力ポート1(P1)および入力ポート2(P2)は、遊技に関する制御を行う制御基板を構成する副制御基板40に設けられている。また、操作スイッチ5s、操作スイッチ6sおよび操作スイッチ7sと、副制御基板40のI/Oポート47に設けられた入力ポート1(P1)および入力ポート2(P2)とは、中継基板81を介して接続されている。
Thus, the input port 1 (P1) and the input port 2 (P2) are provided on the
後述する図柄変動遊技の際に遊技者により各操作ボタン5〜7が操作されると、対応するいずれかの操作スイッチ5s〜7sから信号が出力され、この出力された信号は、中継基板81およびI/Oポート47を介してサブCPU41に入力される。そして、サブCPU41は、入力された信号に基づいていずれの操作スイッチ5s〜7sから信号が出力されたかを判定して、特別図柄表示領域10aに特別図柄を停止表示させる。各操作スイッチ5s〜7sは、所定のパチンコ遊技の事象、本実施形態では各操作ボタン5〜7に対する遊技者の押操作を検知すると検知信号を出力する第1のスイッチ,第2のスイッチおよび第3のスイッチを構成している。
When the player operates each of the
上記の中継基板81は、3つの各操作スイッチ5s,操作スイッチ6s,操作スイッチ7sからそれぞれ出力される検知信号を、I/Oポート47の2つの入力ポートP1およびP2を介してサブCPU41で識別して検出できるように入力信号を次のようにロジック変換する。つまり、図9の表に示すように、各操作スイッチ5s(SW1),操作スイッチ6s(SW2),操作スイッチ7s(SW3)のいずれの操作スイッチからも信号が入力されないとき(オールオフ)には、I/Oポート47のP1およびP2に入力される信号をいずれも“0”とする。SW1が“オン”になってSW1からのみ検知信号が出力されているときには、I/Oポート47のP1およびP2に入力される信号をそれぞれ“1”,“0”とする。SW2が“オン”になってSW2からのみ検知信号が出力されているときには、I/Oポート47のP1およびP2に入力される信号をそれぞれ“0”,“1”とする。SW3が“オン”になってSW3からのみ検知信号が出力されているときには、I/Oポート47のP1およびP2に入力される信号をいずれも“1”とする。
The
I/Oポート47の入力ポート1(P1)は、操作スイッチ5s(SW1)から出力される信号を入力すると共に、操作スイッチ7s(SW3)から出力される信号を入力する第1の入力ポートを構成している。また、I/Oポート47の入力ポート2(P2)は、操作スイッチ6s(SW2)から出力される信号を入力すると共に、操作スイッチ7s(SW3)から出力される信号を入力する第2の入力ポートを構成している。また、サブCPU41は、入力ポート1(P1)および入力ポート2(P2)に入力された信号を検出する入力信号検出手段を構成していると共に、操作スイッチ5s(SW1)、操作スイッチ6s(SW2)または操作スイッチ7s(SW3)のうちのいずれのスイッチから出力された信号がこの入力信号検出手段によって検出されたかを判定する入力判定手段をも構成している(図22参照)。 The input port 1 (P1) of the I / O port 47 receives a signal output from the operation switch 5s (SW1) and also has a first input port for inputting a signal output from the operation switch 7s (SW3). It is composed. The input port 2 (P2) of the I / O port 47 receives a signal output from the operation switch 6s (SW2) and a second input for inputting a signal output from the operation switch 7s (SW3). The port is configured. The sub CPU 41 constitutes input signal detection means for detecting signals input to the input port 1 (P1) and the input port 2 (P2), and includes an operation switch 5s (SW1) and an operation switch 6s (SW2). ) Or the operation switch 7s (SW3), which constitutes an input determination means for determining whether the signal output from the switch is detected by the input signal detection means (see FIG. 22).
本実施形態では、入力判定手段であるサブCPU41は、I/Oポート47の入力ポート1(P1)にのみ信号が入力されたことが入力信号検出手段によって検出されると、操作スイッチ5s(SW1)から出力された信号が入力されたものと判定し(図22,S218参照)、I/Oポート47の入力ポート2(P2)にのみ信号が入力されたことが入力信号検出手段によって検出されると、操作スイッチ6s(SW2)から出力された信号が入力されたものと判定し(図22,S216参照)、I/Oポート47の入力ポート1(P1)および入力ポート2(P2)の両方の入力ポートに信号が入力されたことが入力信号検出手段によって検出されると、操作スイッチ7s(SW3)から出力された信号が入力されたものと判定する(図22,S219参照)。
In the present embodiment, when the input signal detecting means detects that a signal is input only to the input port 1 (P1) of the I / O port 47, the sub CPU 41, which is the input determining means, operates the switch 5s (SW1). ) Is input (see S218 in FIG. 22), and the input signal detecting means detects that the signal is input only to the input port 2 (P2) of the I / O port 47. Then, it is determined that the signal output from the operation switch 6s (SW2) is input (see S216 in FIG. 22), and the input port 1 (P1) and the input port 2 (P2) of the I / O port 47 are determined. When the input signal detecting means detects that signals are input to both input ports, it is determined that the signal output from the operation switch 7s (SW3) is input (see FIG.
さらに、サブCPU41は、入力ポート1(P1)および入力ポート(P2)に信号が入力されていないときにのみ、入力判定手段による判定を許可する判定許可手段を構成している(図22,S211参照)。 Further, the sub CPU 41 constitutes a determination permitting unit that permits the determination by the input determining unit only when no signal is input to the input port 1 (P1) and the input port (P2) (FIG. 22, S211). reference).
図10は、このように設計された中継基板81のロジック回路の構成を示している。
FIG. 10 shows the configuration of the logic circuit of the
このロジック回路は、反転回路82,83、AND回路84,85,86およびOR回路87,88で構成されている。
This logic circuit includes inverting
反転回路82は、入力端子IN1を介して操作スイッチ5s(SW1)から信号が出力されたことを検出する第1の出力信号検出手段を構成しており、反転回路83は、入力端子IN2を介して操作スイッチ6s(SW2)から信号が出力されたことを検出する第2の出力信号検出手段を構成している。また、AND回路84およびAND回路85は、第1の出力信号検出手段による入力端子IN1への信号入力の検出があったときに、入力端子IN2を介して操作スイッチ6s(SW2)から出力される信号および入力端子IN3を介して操作スイッチ7s(SW3)から出力される信号を無効化する第1の出力信号無効化手段を構成している。AND回路86は、第2の出力信号検出手段による入力端子IN2への信号入力の検出があったときに、入力端子IN3およびAND回路85を介して操作スイッチ7s(SW3)から出力される信号を無効化する第2の出力信号無効化手段を構成している。このように本実施形態では、第1の出力信号無効化手段および第2の出力信号無効化手段は、中継基板81に設けられる構成となっている。
The inverting
図11は、各操作スイッチ5s〜7s(SW1〜SW3)における信号の出力と、中継基板81における上記のロジック回路によりOUT1およびOUT2から出力される信号との対応関係を示す真理値表である。
FIG. 11 is a truth table showing a correspondence relationship between the signal outputs from the respective operation switches 5 s to 7 s (
SW1〜SWが全て“オフ”(オールオフ)であってSW1〜SW3から出力される信号が全て“0”であるときには、AND回路84,85の1入力に入力される信号がロー(L)レベルであるため、AND回路84,85の出力がLレベルになり、AND回路86の出力レベルもLレベルになる。よって、OR回路87,88の全入力がLレベルになるため、OUT1,OUT2から出力される信号は、それぞれ“0”,“0”となる。よって、各SW1〜SW3のオールオフが検出される。
When all of SW1 to SW are “off” (all off) and all the signals output from SW1 to SW3 are “0”, the signal input to one input of the AND
また、SW1が“オン”,SW2およびSW3が“オフ”であってSW1〜SW3から出力される信号がそれぞれ“1”,“0”,“0”であるときには、OR回路87の一方の入力信号はハイ(H)レベルとなる。また、反転回路82の出力がLレベルとなり、AND回路84,85の1入力がLレベルになってAND回路84,85の出力はLレベルになる。また、AND回路85の出力を入力するAND回路86の出力もLレベルになる。従って、OR回路87は他方の入力がLレベルになり、OR回路88は両方の入力ともLレベルになる。この結果、OUT1,OUT2から出力される信号は、それぞれ“1”,“0”となる。よって、SW1の操作が検出される。また、SW2が“オン”,SW1およびSW3が“オフ”であってSW1〜SW3から出力される信号がそれぞれ“0”,“1”,“0”であるときには、反転回路83の出力信号がLレベルになって、AND回路86の出力がLレベルになり、OR回路87,88の一方の入力がそれぞれLレベルになる。また、AND回路84の両入力がHレベルになって、OR回路88の他方の入力がHレベルになる。OR回路87の他方の入力はLレベルであるので、OUT1,OUT2から出力される信号は、それぞれ“0”,“1”となる。よって、SW2の操作が検出される。また、SW1およびSW2が“オン”,SW3が“オフ”であってSW1〜SW3から出力される信号がそれぞれ“1”,“1”,“0”であるときには、OR回路87の一方の入力信号はHレベルとなる。また、反転回路82の出力がLレベルになるため、AND回路84,85の出力がLレベルになって入力端子IN2,IN3からの入力が無効化される。従って、OR回路87の他方の入力、およびOR回路88の両入力はLレベルになって、OUT1,OUT2から出力される信号は、それぞれ“1”,“0”となる。よって、SW1が操作されたものと検出される。また、SW3が“オン”,SW1およびSW2が“オフ”であってSW1〜SW3から出力される信号がそれぞれ“0”,“0”,“1”であるときには、反転回路82の出力信号がHレベルになるのでAND回路85の両入力がHレベルになり、AND回路85からHレベルの信号が出力される。また、反転回路83の出力もHレベルであるため、AND回路86の出力がHレベルになってOR回路87,88の一方の入力信号がHレベルになる。この結果、OUT1,OUT2から出力される信号は、それぞれ“1”,“1”となる。よって、SW3の操作が検出される。
When SW1 is “ON”, SW2 and SW3 are “OFF”, and signals output from SW1 to SW3 are “1”, “0”, and “0”, respectively, one input of the
また、SW1およびSW3が“オン”,SW2が“オフ”であってSW1〜SW3から出力される信号がそれぞれ“1”,“0”,“1”であるときには、反転回路82の出力がLレベルになってAND回路85の出力がLレベルになる。このため、入力端子IN3を介して入力される信号が無効化されるので、OUT1,OUT2から出力される信号は、それぞれ“1”,“0”となる。よって、SW1が操作されたものと検出される。また、SW2およびSW3が“オン”,SW1が“オフ”であってSW1〜SW3から出力される信号がそれぞれ“0”,“1”,“1”であるときには、反転回路83の出力がLレベルになってAND回路86の出力がLレベルになる。このため、入力端子IN3を介して入力される信号が無効化される。また、反転回路82の出力がHレベルになるので、AND回路84の出力がHレベルになり、OR回路88の一方の入力がHレベルになる。この結果、OUT1,OUT2から出力される信号は、それぞれ“0”,“1”となる。よって、SW2が操作されたものと検出される。また、SW1〜SW3が全て“オン”であってSW1〜SW3から出力される信号が全て“1”であるときには、反転回路82,83の出力がLレベルになって入力端子IN2,IN3を介して入力される信号が無効化され、入力端子IN1からの信号のみが検出される。この結果、OUT1,OUT2から出力される信号は、それぞれ“1”,“0”となる。よって、SW1が操作されたものと検出される。
Further, when SW1 and SW3 are “ON”, SW2 is “OFF”, and signals output from SW1 to SW3 are “1”, “0”, and “1”, respectively, the output of the inverting
次に、本実施形態によるパチンコ機1の遊技動作の処理について説明する。
Next, the game operation process of the
図12は、本実施形態によるパチンコ機1の主制御基板30の主制御回路で行われるメイン処理の概略を示すフローチャートである。
FIG. 12 is a flowchart showing an outline of main processing performed in the main control circuit of the
パチンコ機1の電源が投入されると、まず始めに、メインCPU31の動作の初期設定処理が行われる(図12,ステップ(以下Sと記す)1参照)。この初期設定処理では、メインRAM34のアクセス許可、バックアップ復帰処理、作業領域の初期化等の処理が実行される。引き続いて、特別図柄制御処理(S2)および普通図柄制御処理(S3)が実行される。特別図柄制御処理では、後述するように、特別図柄表示領域10aで行われる特別図柄ゲームの進行処理が制御状態フラグの値に応じて行われる。また、普通図柄制御処理では、後述するように、普通図柄表示装置で行われる普通図柄ゲームの進行処理が制御状態フラグの値に応じて行われる。続いて、乱数更新処理が行なわれる(S4)。乱数更新処理では、ハズレ図柄決定用乱数や初期値乱数、演出用乱数などの乱数値を更新させる処理を行なう。S4の処理が行われた後、処理はS2に戻る。このように、メイン遊技処理においては、S1の初期設定処理が終了した後、S2〜S4の処理が繰り返し実行される。
When the power of the
また、メインCPU31は、上記のメイン遊技処理を実行している間、初期リセット回路32から所定の周期(例えば2[msec])毎に発生されるクロックパルスに応じてシステムタイマ割込処理を実行する。
Further, the
図13は、主制御基板30のメインCPU31によって行われる上記のシステムタイマ割込処理の概略を示すフローチャートである。
FIG. 13 is a flowchart showing an outline of the system timer interrupt process performed by the
最初に、メインCPU31は、大当り判定用乱数カウンタや大当り図柄決定用乱数カウンタ等の各カウント値を“1”増加させる乱数更新処理を実行する(図13,S11参照)。大当り判定用乱数カウンタは、普通電動役物14にパチンコ球が入賞した際に大当り遊技を行うか否かを抽選で決定する際に、メインCPU31によって参照されるカウンタである。また、大当り図柄決定用乱数カウンタは、図柄変動遊技の際に大当り遊技を行うと抽選で決定された場合に特別図柄表示領域10aに停止表示させる特別図柄を決定する際に、メインCPU31によって参照されるカウンタである。
First, the
次に、メインCPU31は、後述するスイッチ入力検出処理を行ない(S12)、続いて、主制御基板30の主制御回路と副制御基板40の副制御回路との同期をとるための待ち時間タイマや、普通図柄待ち時間タイマ、大入賞口開放時間タイマ等、各種のタイマの更新処理を実行する(S13)。次に、各種の変数に基づいてソレノイド24,25を駆動制御するための信号を出力する出力処理を実行する(S14)。
Next, the
S14の処理が終了した後、メインCPU31は、コマンド出力処理を実行する(S15)。この処理では、メインCPU31は、メインRAM34に記憶されている各種のコマンドを副制御基板40の副制御回路へ送信する。これらのコマンドとしては、具体的には、LCD10に表示されるデモ画面の種類を示すデモ表示コマンドや、特別図柄表示領域10aに表示される特別図柄の種類を示す特別図柄指定コマンド、および特別図柄の変動表示パターンを示す変動パターン指定コマンド等が含まれる。次に、メインCPU31は、球払出装置63に賞球の払い出しを行わせるための賞球制御コマンドを枠制御基板60の払出・発射制御回路へ送信する払出処理を実行する(S16)。この処理が終了した場合には、本サブルーチンを終了し、割込発生前のアドレスへ復帰し、図12に示すメイン処理を実行させる。
After the process of S14 is completed, the
図14は、図13,S12で行われるスイッチ入力検出処理の詳細を示すフローチャートである。 FIG. 14 is a flowchart showing details of the switch input detection process performed in FIGS. 13 and S12.
スイッチ入力検出処理では、まず、メインCPU31は、一般入賞口16などにパチンコ球が入賞したか否かを検出する賞球関連スイッチチェック処理を行ない(図14,S21参照)、続いて、後述する特別図柄関連スイッチ入力処理を行なう(S22)。次に、メインCPU31は、普通図柄関連スイッチ入力処理を行なう(S23)。この普通図柄関連スイッチ入力処理では、パチンコ球が通過ゲート13を通過したか否かを検出する。S23の処理が終了すると、スイッチ入力検出処理を終了する。
In the switch input detection process, first, the
図15は、図14,S22で行われる特別図柄関連スイッチ入力処理の詳細を示すフローチャートである。 FIG. 15 is a flowchart showing details of the special symbol related switch input process performed in FIG. 14 and S22.
特別図柄関連スイッチ入力処理では、まず、メインCPU31は、カウントスイッチ入力があるか否か、すなわち、大入賞口15にパチンコ球が入賞してカウントスイッチ15sがパチンコ球を検出したか否かを判別する(図15,S31参照)。この判別が“Yes”である場合、カウントスイッチ検出時処理を行なう(S32)。カウントスイッチ検出時処理では、大当り遊技において、大入賞口15の開放中における大入賞口15への入賞個数を計数する。S31の判別が“No”である場合、またはS32の処理が終了すると、続いてメインCPU31は、始動口スイッチ入力があるか否か、すなわち、普通電動役物14にパチンコ球が入賞したか否かを判別する(S33)。この判別が“Yes”である場合、後述する始動口検出時処理を行う(S34)。S33の判別が“No”である場合、またはS34の処理が終了すると、特別図柄関連スイッチ入力処理は終了する。
In the special symbol related switch input process, first, the
図16は、図15,S36で行われる始動口検出時処理の詳細を示すフローチャートである。 FIG. 16 is a flowchart showing details of the start-port detection time process performed in FIG. 15 and S36.
始動口検出時処理では、まず、メインCPU31は、普通電動役物14に入賞したパチンコ球の保留個数である始動記憶数が4以上であるか否かを判別する(図16,S41参照)。この判別が“Yes”である場合、始動口検出時処理は終了する。一方、S41の判別が“No”である場合、続いて、メインCPU31は、始動記憶数の値に“1”を加算する(S42)。続いて、メインCPU31は、メインRAM34に記憶されている大当り判定用乱数カウンタおよび大当り図柄決定用乱数カウンタを参照して、大当り判定用乱数値および大当り図柄用乱数値を抽出し(S43)、抽出したこれらの乱数値をメインRAM34に記憶する(S44)。そして、始動記憶数指定コマンドをメインRAM34に記憶して(S45)、始動口検出時処理を終了する。
In the start port detection process, first, the
次に、図17を参照して、図12,S2でメインCPU31によって行われる特別図柄制御処理について説明する。なお、同図において、S52からS60の右側方に描いた数値は、それらの処理に対応する制御状態フラグの内容を示し、その制御状態フラグの数値に対応する処理が実行され、特別図柄ゲーム(図柄変動遊技)が進行することとなる。
Next, the special symbol control process performed by the
この特別図柄制御処理では、最初に、メインCPU31は、制御状態フラグをロードして読み出す(図17,S51参照)。なお、後述するS52からS60において、メインCPU31は、後述するように、制御状態フラグの値に基づいて、各種の処理を実行するか否かを判断することとなる。この制御状態フラグは、特別図柄ゲームの遊技の状態を示すものであり、S52からS60における処理のいずれかを実行可能にするものである。また、それに加えて、メインCPU31は、各処理に対して設定された待ち時間タイマ(t)等に応じて決定される所定のタイミングで各処理を実行する。なお、この所定のタイミングに至る前においては、各処理を実行することなく終了することとなり、他のサブルーチンを実行することとなる。もちろん、所定の周期で、上述したシステムタイマ割込処理(図13参照)も実行する。
In this special symbol control process, first, the
S52においては、特別図柄記憶チェック処理を実行する。この処理では、メインCPU31は、制御状態フラグが特別図柄記憶チェックを示す値(00)である場合に、始動記憶数(図16,S42参照)のチェックを行い、始動記憶数が“1”以上である場合に、大当り遊技を行うか否かを決定する大当り判定、停止表示させる特別図柄、および特別図柄の変動パターン等の決定を行う。大当り判定は、図16,S44において記憶された大当り判定用乱数値が参照されて行われ、停止表示させる特別図柄は、図16,S44において記憶された大当り図柄用乱数値等に基づいて決定される。そして、メインCPU31は、特別図柄変動時間管理を示す値(01)を制御状態フラグにセットし、今回の処理で決定された変動パターンに対応する変動時間を待ち時間タイマ(t)にセットする。そして、待ち時間タイマ(t)にセットされた変動時間が経過すると、S53に処理を移す。
In S52, a special symbol memory check process is executed. In this process, when the control state flag is a value (00) indicating a special symbol memory check, the
S53においては、特別図柄変動時間管理処理を実行する。この処理では、メインCPU31は、制御状態フラグが特別図柄変動時間管理を示す値(01)であり、変動時間が経過した場合に、特別図柄表示時間管理を示す値(02)を制御状態フラグにセットし、変動確定後待ち時間(例えば1秒)を待ち時間タイマ(t)にセットする。そして、待ち時間タイマ(t)にセットした変動確定後待ち時間が経過すると、S54に処理を移す。
In S53, a special symbol variation time management process is executed. In this process, the
S54においては、特別図柄表示時間管理処理を実行する。この処理では、メインCPU31は、制御状態フラグが特別図柄表示時間管理を示す値(02)であり、変動確定後待ち時間が経過した場合に、大当りか否かを判断する。メインCPU31は、大当りである場合に、大当り開始インターバル管理を示す値(03)を制御状態フラグにセットし、大当り開始インターバルに対応する時間(例えば10秒)を待ち時間タイマ(t)にセットする。そして、待ち時間タイマ(t)にセットした大当り開始インターバルに対応する時間が経過すると、S55に処理を移す。また、メインCPU31は、大当りではない場合には、特別図柄ゲーム終了を示す値(08)をセットして、S60に処理を移す。
In S54, a special symbol display time management process is executed. In this process, the
S55においては、大当り開始インターバル管理処理を実行する。この処理において、メインCPU31は、制御状態フラグが大当り開始インターバル管理を示す値(03)であり、その大当り開始インターバルに対応する時間が経過した場合に、大入賞口15を開放させるために、メインROM33から読み出されたデータに基づいて、メインRAM34に位置付けられた変数を更新する。そして、メインCPU31は、大入賞口開放中を示す値(04)を制御状態フラグにセットしてS57の処理を実行するように設定するとともに、開放上限時間(例えば30秒)を大入賞口開放時間タイマにセットし、大入賞口開放回数カウンタに初期値である“1”をセットする。そして、メインCPU31は、ラウンド数を示すデータおよび大入賞口15が開放中である旨を示す大入賞口開放中コマンドを、メインRAM34の所定領域にセットする。これによって、大入賞口開放中コマンドは、主制御基板30のメインCPU31から副制御基板40のサブCPU41に送信される。これによって、副制御基板40の副制御回路においても、ラウンド数や大入賞口15の状態が認識される。この処理が終了した場合には、S57に処理を移す。
In S55, a big hit start interval management process is executed. In this process, the
S56においては、大入賞口再開放前待ち時間管理処理を実行する。この処理において、メインCPU31は、制御状態フラグが大入賞口再開放待ち時間管理を示す値(06)であり、ラウンド間インターバルに対応する時間が経過した場合に、大入賞口開放回数カウンタを“1”増加するように記憶更新する。そして、メインCPU31は、大入賞口開放中を示す値(04)を制御状態フラグにセットしてS57の処理を実行するように設定するとともに、開放上限時間(例えば30秒)を大入賞口開放時間タイマにセットする。この処理が終了した場合には、S57に処理を移す。
In S56, a waiting time management process before reopening the big winning opening is executed. In this process, the
S57においては、大入賞口開放中処理を実行する。この処理において、メインCPU31は、制御状態フラグが大入賞口開放中を示す値(04)である場合に、大入賞口15に入賞したパチンコ球の数を計数する大入賞口入賞カウンタが“10”以上であるという条件、または、大入賞口15の開放上限時間を経過した(大入賞口開放時間タイマが“0”である)という条件のいずれかを満たすか否かを判別する。メインCPU31は、いずれかの条件を満たした場合に、大入賞口15を閉鎖させるために、メインRAM34に位置付けられた変数を更新する。そして、メインCPU31は、大入賞口内残留球監視を示す値(05)を制御状態フラグにセットして、大入賞口内残留球監視時間(例えば1秒)を待ち時間タイマ(t)にセットする。つまり、大入賞口内残留球監視時間が経過した後、S58の処理を実行するように設定する。なお、メインCPU31は、上記のいずれの条件も満たさない場合には、上述した処理を実行しない。S57の処理が終了した場合には、S58に処理を移す。
In S57, a special winning opening opening process is executed. In this process, when the control state flag is a value (04) indicating that the big winning opening is open, the main winning prize winning counter for counting the number of pachinko balls won in the big winning
S58においては、大入賞口内残留球監視処理を実行する。この処理において、メインCPU31は、制御状態フラグが大入賞口内残留球監視を示す値(05)であり、大入賞口内残留球監視時間が経過した場合に、大入賞口開放回数カウンタが大入賞口開放回数最大値以上である(最終ラウンドである)という条件を満たすか否かを判断する。メインCPU31は、この条件を満たした場合に、大当り終了インターバルを示す値(07)を制御状態フラグにセットし、大当り終了インターバルに対応する時間を待ち時間タイマにセットする。つまり、大当り終了インターバルに対応する時間が経過した後、S59の処理を実行するように設定する。一方、メインCPU31は、上記の条件を満たさない場合に、大入賞口再開放待ち時間管理を示す値(06)を制御状態フラグにセットするとともに、ラウンド間インターバルに対応する時間を待ち時間タイマにセットする。この場合、ラウンド間インターバルに対応する時間が経過した後、S56の処理を実行するように設定する。
In S58, a special winning opening residual ball monitoring process is executed. In this process, the
S59においては、大当り終了インターバル処理を実行する。この処理において、メインCPU31は、制御状態フラグが大当り終了インターバルを示す値(07)であり、大当り終了インターバルに対応する時間が経過した場合に、特別図柄ゲーム終了を示す値(08)を制御状態フラグにセットしてS60の処理を実行するように設定する。そして、メインCPU31は、大当り図柄が確変図柄である場合には、遊技状態を確率変動状態に移行させる制御を行う。また、メインCPU31は、変動時間短縮状態や確率変動状態といった普通電動役物14へパチンコ球が入賞しやすい状態であるか否かを識別するための変動短縮フラグに、所定の値をセットする。この処理が終了した場合には、S60に処理を移す。
In S59, a jackpot end interval process is executed. In this process, the
S60においては、特別図柄ゲーム終了処理を実行する。この処理において、メインCPU31は、制御状態フラグが特別図柄ゲーム終了を示す値(08)である場合に、始動記憶数を“1”減少するように記憶更新する。また、メインCPU31は、始動記憶数が“1”減少する旨の特別図柄始動記憶数指定コマンドを示すデータを、メインRAM34の所定の記憶領域にセットする。セットされた特別図柄始動記憶数指定コマンドは、主制御基板30のメインCPU31から副制御基板40のサブCPU41に送信される。これによって、副制御基板40の副制御回路においても、始動記憶数が“1”減少した旨が認識される。そして、メインCPU31は、次回の変動表示を行うために、特別図柄記憶領域の更新を行い、制御状態フラグに特別図柄記憶チェックを示す値(00)をセットして、S52の処理を実行するように設定する。この処理が終了した場合には、本サブルーチンを終了する。
In S60, a special symbol game end process is executed. In this process, when the control state flag is a value (08) indicating the end of the special symbol game, the
上述したように制御状態フラグをセットすることにより、LCD10において特別図柄ゲームが実行されることとなる。具体的には、メインCPU31は、図18に示すように、大当り判定の結果がハズレで大当り遊技状態にならないときには、制御状態フラグを“00”、“01”、“02”、“08”と順にセットすることにより、図17に示すS52、S53、S54、S60の処理を所定のタイミングで実行することとなる。また、メインCPU31は、大当り判定の結果が大当りで大当り遊技状態になるときには、制御状態フラグを“00”、“01”、“02”、“03”と順にセットすることにより、図17に示すS52、S53、S54、S55の処理を所定のタイミングで実行し、大当り遊技状態への制御を実行することとなる。さらには、メインCPU31は、大当り遊技状態への制御が実行された場合には、制御状態フラグを“04”、“05”、“06”と順にセットすることにより、図17に示すS57、S58、S56の処理を所定のタイミングで実行し、大当り遊技を実行することとなる。なお、大当り遊技が実行されている場合において、大当り遊技状態の終了条件が成立した場合には、制御状態フラグを“04”、“05”、“07”、“08”と順にセットすることにより、図17に示すS57からS60の処理を所定のタイミングで実行し、大当り遊技状態を終了することとなる。なお、この大当り遊技状態の終了条件は、大当りラウンド最大継続数(上限ラウンド数、例えば、本実施形態においては15ラウンド)が終了したことである。
By setting the control state flag as described above, a special symbol game is executed on the
次に、図19を参照して、図12のS3において実行される普通図柄制御処理について説明する。なお、同図において、S72からS76の側方に描いた数値は、それらの処理に対応する制御状態フラグの内容を示し、その制御状態フラグの数値に対応する処理が実行され、普通図柄ゲームが進行することとなる。 Next, the normal symbol control process executed in S3 of FIG. 12 will be described with reference to FIG. In the figure, the numerical values drawn on the sides of S72 to S76 indicate the contents of the control state flags corresponding to those processes, the processing corresponding to the numerical values of the control state flags is executed, and the normal symbol game is played. Will progress.
この普通図柄制御処理では、最初に、メインCPU31は、制御状態フラグをロードして読み出し(図19,S71参照)、普通図柄記憶チェック処理を行なう(S72)。普通図柄記憶チェック処理では、メインCPU31は、普通図柄ゲームのゲーム結果が当たりであるか否かを判別する。そして、制御状態フラグに普通図柄変動時間監視を示す値(11)をセットして、普通図柄記憶チェック処理を終了する。続いて、メインCPU31は、普通図柄変動時間監視処理を行なう(S73)。普通図柄変動時間監視処理では、確定後待ち時間を普通図柄待ち時間タイマ(t)にセットすると共に、制御状態フラグに普通図柄表示時間監視を示す値(11)をセットする。続いて、メインCPU31は、普通図柄表示時間監視処理を行なう(S74)。普通図柄表示時間監視処理では、普通図柄ゲームのゲーム結果が当たりである場合に、羽根部材14a,14bが開状態となる時間を普通電役開放時間タイマにセットする。なお、普通電役開放時間タイマは、普通電動役物14の羽根部材14a,14bを開状態にする時間を計数するタイマである。続いて、メインCPU31は、後述する普通電役開放処理を行ない(S75)、続いて、普通図柄ゲーム終了処理を行なう(S76)。普通図柄ゲーム終了処理では、通過ゲート13を通過したパチンコ球の保留個数に応じて、普通図柄ゲームの継続処理または終了処理を行なう。
In this normal symbol control process, first, the
図20は、上述した普通図柄制御処理のS75において行われる普通電役開放処理の詳細を示すフローチャートである。 FIG. 20 is a flowchart showing the details of the normal electric role releasing process performed in S75 of the normal symbol control process described above.
普通電役開放処理では、まず、メインCPU31は、制御状態フラグが普通電役開放を示す値(13)であるか否かを判別し(図20,S81参照)、この判別が“No”の場合は、普通電役開放処理を終了する。一方、S81の判別が“Yes”の場合は、続いて、普通電役入賞カウンタの値すなわち入賞個数が“4”以上であるか否かを判別する(S82)。上述したように、普通電役入賞カウンタは、普通電動役物14へのパチンコ球の入賞個数をカウントするものである。普通電役入賞カウンタの値が3以下でこの判別が“No”である場合、メインCPU31は、図19,S73でセットした普通電役開放時間タイマの値が“0”であるか否かを判別する(S83)。この判別が“No”である場合、メインCPU31は、普通電動役物14の始動入賞口ソレノイド24を駆動して羽根部材14a,14bを開状態にして(S86)、普通電役開放処理を終了する。
In the normal power combination release process, first, the
一方、普通電役入賞カウンタの値が4以上でS82の判別が“Yes”である場合、または普通電役開放時間タイマの値が“0”でS83の判別が“Yes”である場合、メインCPU31は、制御状態フラグに普通図柄ゲーム終了を示す値(14)をセットする(S84)。続いて、始動入賞口ソレノイド24の駆動を終了して羽根部材14a,14bを閉状態にする普通電役閉鎖設定処理を行い(S85)、普通電役開放処理を終了する。
On the other hand, when the value of the ordinary power combination winning counter is 4 or more and the determination of S82 is “Yes”, or when the value of the ordinary power combination opening time timer is “0” and the determination of S83 is “Yes”, the main The
次に、図21に示すフローチャートを参照して、副制御基板40の副制御回路によって処理制御されるメイン処理の概略について説明する。
Next, with reference to the flowchart shown in FIG. 21, the outline of the main process controlled by the sub control circuit of the
パチンコ機1の電源が投入されると、まず始めに、サブCPU41は、ワークRAM43の初期化等の初期化処理を行う(図21,S201参照)。続いて、サブCPU41は、コマンド解析処理を行う(S202)。コマンド解析処理では、主制御基板30から中継基板37およびI/Oポート47を介して受信した各種コマンドをワークRAM43に格納し、この受信したコマンドに応じてワークRAM43へ対応する制御データを記憶する。続いて、サブCPU41は、後述する入力検出処理を行い(S203)、続いて、後述するストップボタン入力時処理を行う(S204)。
When the power of the
次に、サブCPU41は、S202で記憶された制御データに基づいて、LCD10に演出画像などを表示するための制御指令を画像制御回路44へ送信するなどの表示制御処理を行う。続いて、サブCPU41は、S202で記憶された制御データに基づいて、スピーカ19,19から効果音などを放音させるための制御指令を音声制御回路46へ送信するなどの音声制御処理を行う(S206)。続いて、S202で記憶された制御データに基づいて、ランプ・LED18を発光させるための制御指令をランプ制御回路45へ送信するなどのランプ制御処理を行う(S207)。
Next, the sub CPU 41 performs display control processing such as transmitting a control command for displaying an effect image or the like on the
S207の処理が行われた後、処理はS202に戻る。このように、副制御基板40におけるメイン処理では、S201の初期化処理が終了した後、S202〜S207の処理が繰り返し実行される。
After the process of S207 is performed, the process returns to S202. Thus, in the main process in the
図22は、図21,S203で行われる入力検出処理の詳細を示すフローチャートである。 FIG. 22 is a flowchart showing details of the input detection processing performed in FIG. 21, S203.
入力検出処理では、まず、サブCPU41は、入力済みフラグが“0”であるか否か、すなわち、いずれの操作ボタン5〜7も操作されていなくていずれのSW1〜SW3からも信号が出力されていない状態(オールオフ)であるか否かを判別する(図22,S211参照)。入力済みフラグが“1”であってS211の判別が“No”である場合、サブCPU41は、I/Oポート47の各入力ポート1,2(P1,P2)が“オフ”になっているか否か、すなわち、いずれの入力ポート1,2にも信号が入力されていないか否かを判別する(S212)。いずれかのSW1〜SW3からの信号が各入力ポート1,2(P1,P2)にすでに入力されていてS212の判別が“No”である場合、入力検出処理は終了する。一方、S212の判別が“Yes”である場合、SW1〜SW3が全て“オフ”(オールオフ)であるため、サブCPU41は、入力済みフラグに“0”をセットする(S213)。
In the input detection process, first, the sub CPU 41 determines whether or not the input completion flag is “0”, that is, none of the
また、入力済みフラグが“0”であってS211の判別が“Yes”である場合、続いて、サブCPU41は、入力ポート1(P1)が“オン”になっているか否かを判別する(S214)。この判別が“No”である場合、続いて、入力ポート2(P2)が“オン”になっているか否かを判別する(S215)。入力ポート1,2がいずれも“オン”でなくてS215の判別が“No”である場合、入力検出処理は終了する。一方、入力ポート2(P2)だけが“オン”になっていてS215の判別が“Yes”である場合、出力端子OUT1,OUT2は“0”,“1”であるため、サブCPU41は、真理値表(図11)を参照して、SW2を“オン”にセットする(S216)。
If the input flag is “0” and the determination in S211 is “Yes”, then the sub CPU 41 determines whether or not the input port 1 (P1) is “ON” ( S214). If this determination is “No”, then it is determined whether or not the input port 2 (P2) is “ON” (S215). If neither of the
また、入力ポート1(P1)が“オン”になっていてS214の判別が“Yes”である場合、続いて、入力ポート2(P2)が“オン”になっているか否かを判別する(S217)。この判別が“No”である場合、出力端子OUT1,OUT2は“1”,“0”であるため、サブCPU41は、真理値表を参照して、SW1を“オン”にセットする(S218)。一方、入力ポート1(P1)および入力ポート2(P2)がいずれも“オン”になっていてS217の判別が“Yes”である場合、出力端子OUT1,OUT2は“1”,“1”であるため、サブCPU41は、真理値表を参照して、SW3を“オン”にセットする(S219)。S216、S218またはS219の処理が終了すると、サブCPU41は、入力済みフラグに“1”をセットして(S220)、入力検出処理を終了する。 If the input port 1 (P1) is “ON” and the determination in S214 is “Yes”, then it is determined whether or not the input port 2 (P2) is “ON” ( S217). When this determination is “No”, since the output terminals OUT1 and OUT2 are “1” and “0”, the sub CPU 41 refers to the truth table and sets SW1 to “ON” (S218). . On the other hand, when the input port 1 (P1) and the input port 2 (P2) are both “on” and the determination in S217 is “Yes”, the output terminals OUT1 and OUT2 are “1” and “1”. Therefore, the sub CPU 41 refers to the truth table and sets SW3 to “ON” (S219). When the process of S216, S218, or S219 ends, the sub CPU 41 sets “1” for the input completion flag (S220), and ends the input detection process.
図23は、図21,S204で行われるストップボタン入力時処理の詳細を示すフローチャートである。 FIG. 23 is a flowchart showing details of the stop button input process performed in FIG. 21 and S204.
この入力時処理では、まず、サブCPU41は、特別図柄表示領域10aにおいて特別図柄が変動表示中で変動表示の開始から所定時間内、例えば30秒以内であるか否かを判別する(図23,S231参照)。この判別が“No”である場合、ストップボタン入力時処理は終了する。一方、S231の判別が“Yes”である場合、続いて、サブCPU41は、操作ボタン5が操作されてSW1が“オフ”から“オン”に変化したか否かを判別する(S232)。この判別が“Yes”である場合、サブCPU41は、左図柄停止表示データをワークRAM43の所定領域にセットし(S233)、特別図柄表示領域10aの左側で変動表示中である左図柄の種類を決定する。
In this input processing, first, the sub CPU 41 determines whether or not the special symbol is in the variable display in the special symbol display area 10a within a predetermined time, for example, within 30 seconds from the start of the variable display (FIG. 23, FIG. 23). (See S231). If this determination is “No”, the stop button input process is terminated. On the other hand, if the determination in S231 is “Yes”, then the sub CPU 41 determines whether the
また、操作ボタン5が操作されていなくてS232の判別が“No”である場合、続いて、サブCPU41は、操作ボタン6が操作されてSW2が“オフ”から“オン”に変化したか否かを判別する(S234)。この判別が“Yes”である場合、サブCPU41は、中図柄停止表示データをワークRAM43の所定領域にセットし(S235)、特別図柄表示領域10aの中央部で変動表示中である中図柄の種類を決定する。
If the
また、操作ボタン5,6がいずれも操作されていなくてS234の判別が“No”である場合、続いて、サブCPU41は、操作ボタン7が操作されてSW3が“オフ”から“オン”に変化したか否かを判別する(S236)。この判別が“Yes”である場合、サブCPU41は、右図柄停止表示データをワークRAM43の所定領域にセットし(S237)、特別図柄表示領域10aの右側で変動表示中である右図柄の種類を決定する。
If neither of the
次に、図24に示すフローチャートを参照して、枠制御基板60の払出・発射制御回路によって処理制御される発射・払出制御処理の概略について説明する。
Next, with reference to the flowchart shown in FIG. 24, the outline of the launch / payout control process controlled by the payout / fire control circuit of the
この発射・払出制御処理では、まず、発射・払出CPUは、初期設定を行い(図24,S301参照)、続いて、カードユニット65から受信した信号に基づいて球貸しの実行に関する制御を行う球貸し制御処理を行う(S302)。次に、発射・払出CPUは、賞球制御コマンドから得た入賞情報に基づき、賞球払い出しの実行に関する制御を行う賞球制御処理を行い(S303)、続いて、球貸しや賞球の払い出しが行われた場合に、球貸しや賞球の払い出しに関する情報を外部に出力する情報出力処理を行う(S304)。情報出力処理では、球貸しによって貸し出される貸球25個毎に1パルスの貸球信号、あるいは賞球10個毎に1パルスの賞球信号がホールコンピュータに出力される。次に、発射・払出CPUは、カードユニット65と球貸しに関する通信を行うプリペイドカードユニット通信処理を行い(S305)、続いて、球払出装置63による払出球を計数するカウントスイッチの入力があった場合に、残賞球または残貸球の減算を行う計数スイッチ検出処理を行う(S306)。次に、発射・払出CPUは、後述する発射駆動処理を行い(S307)、その後、処理はS302に戻って上述の処理が繰り返される。 In this launching / dispensing control process, the launching / dispensing CPU first performs initial settings (see S301 in FIG. 24), and then performs a control for executing ball lending based on a signal received from the card unit 65. Lending control processing is performed (S302). Next, the launching / dispensing CPU performs a prize ball control process for controlling the execution of the prize ball payout based on the winning information obtained from the prize ball control command (S303). Is performed, an information output process for outputting information on ball lending and payout of prize balls to the outside is performed (S304). In the information output process, a 1-ball lending signal is output to the hall computer for every 25 lending balls lent out by lending a ball, or a 1-pulse award ball signal for every 10 winning balls. Next, the launch / payout CPU performs a prepaid card unit communication process for communicating with the card unit 65 regarding ball lending (S305), and then there is an input of a count switch for counting the number of payout balls by the ball payout device 63. In this case, a counting switch detection process for subtracting the remaining prize balls or the remaining rental balls is performed (S306). Next, the firing / dispensing CPU performs a firing drive process described later (S307), and then the process returns to S302 and the above-described processes are repeated.
図25は、上記の発射・払出制御処理のS307において行われる発射駆動処理の詳細を示すフローチャートである。 FIG. 25 is a flowchart showing details of the firing drive process performed in S307 of the above-described launch / payout control process.
この発射駆動処理では、まず、発射・払出CPUは、制御タイマの値が“0”であるか否かを判別する(図25,S311参照)。この判別が“No”である場合、そのまま発射駆動処理を終了する。一方、S311の判別が“Yes”である場合、制御状態フラグがパチンコ球の発射を示す値であるか否かを判別する(S312)。この判別が“Yes”である場合、制御タイマに“13[msec]”を示す値をセットし、発射装置64の発射ソレノイドを“ON”にし、制御状態フラグに待機を示す値をセットする処理を行い(S313)、発射駆動処理を終了する。これにより、発射装置64の発射ソレノイドが13[msec]間“ON”になって、1個のパチンコ球が遊技盤2に発射される。
In this firing drive process, the firing / dispensing CPU first determines whether or not the value of the control timer is “0” (see S311 in FIG. 25). If this determination is “No”, the firing drive process is terminated. On the other hand, if the determination in S311 is “Yes”, it is determined whether or not the control state flag is a value indicating the launch of a pachinko ball (S312). When this determination is “Yes”, a value indicating “13 [msec]” is set in the control timer, the firing solenoid of the launching device 64 is turned “ON”, and a value indicating standby is set in the control state flag. (S313) and the firing drive process is terminated. Thereby, the firing solenoid of the launching device 64 is turned “ON” for 13 [msec], and one pachinko ball is launched onto the
また、S312の判別が“No”である場合、発射があったことを表わす発射信号を送信し(S314)、制御タイマに“587[msec]”(=600[msec]‐13[msec])を示す値をセットし、発射ソレノイドを“OFF”にし、制御状態フラグに発射を示す値をセットする処理を行い(S315)、発射駆動処理を終了する。なお、制御タイマは、発射ハンドル9が操作されている間、計時するようになっている。これにより、発射ハンドル9が操作されている間は、発射装置64により0.6[sec](=600[msec])間隔でパチンコ球が遊技盤2に発射されることになる。
If the determination in S312 is “No”, a firing signal indicating that there was a firing is transmitted (S314), and “587 [msec]” (= 600 [msec] −13 [msec]) is transmitted to the control timer. Is set, the firing solenoid is turned “OFF”, and a value indicating firing is set in the control state flag (S315), and the firing drive process is terminated. Note that the control timer keeps time while the firing handle 9 is being operated. As a result, while the firing handle 9 is being operated, the pachinko ball is fired onto the
このような本実施形態によるパチンコ機1によれば、上述したように、左操作スイッチ5sから出力された信号は、入力ポート1(P1)にのみ入力されて検出され、中操作スイッチ6sから出力された信号は、入力ポート2(P2)にのみ入力されて検出される。また、右操作スイッチ7sから出力された信号は、入力ポート1(P1)および入力ポート2(P2)の両方の入力ポートに入力されて検出される。このため、左操作スイッチ5s、中操作スイッチ6sおよび右操作スイッチ7sの3つのスイッチから出力される信号を、入力ポート1(P1)および入力ポート2(P2)の2つの入力ポートでそれぞれ識別して検出することができる。従って、スイッチ5s〜7sの数が3つで入力ポート(P1),(P2)の数2つよりも多い場合であっても、新たに入力ポートを増設することなく、各スイッチ5s〜7sから出力される信号の入力を判定できるので、パチンコ機1においてスイッチを増設する設計変更の際のコストを抑えることができる。
According to the
また、本実施形態では、左操作スイッチ5sおよび中操作スイッチ6sの両方のスイッチから信号が同時に出力され、右操作スイッチ7sからは信号が出力されないときに、第1の出力信号無効化手段により、中操作スイッチ6sから出力された信号は無効化され、左操作スイッチ5sから出力された信号だけが、優先的に入力ポート1(P1)に入力されて検出される。このため、右操作スイッチ7sからは信号が出力されず、左操作スイッチ5sおよび中操作スイッチ6sの両方のスイッチから信号が同時に出力されたときに、入力ポート1(P1)および入力ポート2(P2)に同時に信号が入力されて右操作スイッチ7sから信号が出力されたと誤検出されることがなくなる。 Further, in the present embodiment, when signals are output simultaneously from both the left operation switch 5s and the middle operation switch 6s and no signal is output from the right operation switch 7s, the first output signal invalidating means The signal output from the middle operation switch 6s is invalidated, and only the signal output from the left operation switch 5s is preferentially input to the input port 1 (P1) and detected. Therefore, when no signal is output from the right operation switch 7s and signals are output from both the left operation switch 5s and the middle operation switch 6s at the same time, the input port 1 (P1) and the input port 2 (P2) ) Is not erroneously detected as a signal is simultaneously input to the right operation switch 7s.
さらに、本実施形態では、左操作スイッチ5s、中操作スイッチ6sおよび右操作スイッチ7sの3つのスイッチから信号が同時に出力されたときに、第1の出力信号無効化手段(AND回路84,85)によって、中操作スイッチ6sおよび右操作スイッチ7sから出力された信号は無効化され、左操作スイッチ5sから出力された信号だけが、優先的にI/Oポート47の入力ポート1(P1)に入力されて検出される。また、左操作スイッチ5sおよび中操作スイッチ6sの2つのスイッチから信号が同時に出力されたときにも、第1の出力信号無効化手段(AND回路84)によって、中操作スイッチ6sから出力された信号は無効化され、左操作スイッチ5sから出力された信号だけが、優先的にI/Oポート47の入力ポート1(P1)に入力されて検出される。また、中操作スイッチ6sおよび右操作スイッチ7sの2つのスイッチから信号が同時に出力されたときに、第2の出力信号無効化手段(AND回路86)によって、右操作スイッチ7sから出力された信号は無効化され、中操作スイッチ6sから出力された信号だけが、優先的にI/Oポート47の入力ポート2(P2)に入力されて検出される。このため、複数のスイッチから信号が同時に出力された場合であっても、中継基板81に形成されたロジック回路によって、左操作スイッチ5sから出力された信号、中操作スイッチ6sから出力された信号、右操作スイッチ7sから出力された信号の順に優先的に検出されるようになる。この結果、複数のスイッチ5s〜7sから信号が同時に出力される場合であっても、I/Oポート47の入力ポート1(P1)および入力ポート2(P2)において信号の誤検出が行われてしまうことが防止されるようになる。
Furthermore, in this embodiment, when signals are simultaneously output from the three switches of the left operation switch 5s, the middle operation switch 6s, and the right operation switch 7s, the first output signal invalidating means (AND
また、本実施形態では、左操作スイッチ5s、中操作スイッチ6sまたは右操作スイッチ7sから出力される信号は、中継基板81を介して、副制御基板40の入力ポート1(P1)および入力ポート2(P2)に入力されて検出され、また、中継基板81において中継基板81に設けられた第1の出力信号無効化手段および第2の出力信号無効化手段によって無効化される。このため、パチンコ機1の設計変更によりスイッチの数を変更する場合であっても、副制御基板40を設計変更することなく、中継基板81の設計変更および副制御基板40における制御処理の変更によって対応することが可能となる。また、第1の出力信号無効化手段および第2の出力信号無効化手段が副制御基板40でなく中継基板81に設けられることによって、各操作スイッチ5s(SW1)〜7s(SW3)と副制御基板40および中継基板81との間で複雑な配線廻し等をする必要がなくなり、パチンコ機1の設計がしやすくなる。この結果、パチンコ機1においてスイッチを増設する設計変更の際のコストをさらに抑えることができる。
In this embodiment, signals output from the left operation switch 5 s, the middle operation switch 6 s, or the right operation switch 7 s are input to the input port 1 (P1) and the
また、本実施形態では、I/Oポート47の入力ポート1(P1)および入力ポート2(P2)に信号が入力されていない状態になると入力済みフラグが“0”となり(図22,S213参照)、入力判定手段による判定が許可されるので(図22,S211参照)、入力ポート1(P1)および入力ポート2(P2)がリセットされた状態で、左操作スイッチ5s、中操作スイッチ6sまたは右操作スイッチ7sからの新たな信号が検出される。このため、複数のスイッチ5s〜7sから信号が重複して出力されることで入力判定手段による誤った判定が行われてしまうことを防止することができ、左操作スイッチ5s、中操作スイッチ6sまたは右操作スイッチ7sのうちのいずれかのスイッチから出力される信号を確実に検出することが可能となる。 In the present embodiment, when no signal is input to the input port 1 (P1) and the input port 2 (P2) of the I / O port 47, the input completion flag becomes “0” (see S213 in FIG. 22). ) Since the determination by the input determination means is permitted (see S211 in FIG. 22), the left operation switch 5s, the middle operation switch 6s or the input port 1 (P1) and the input port 2 (P2) are reset. A new signal from the right operation switch 7s is detected. For this reason, it is possible to prevent erroneous determination by the input determination means due to redundant output of signals from the plurality of switches 5s to 7s, and the left operation switch 5s, the middle operation switch 6s or It becomes possible to reliably detect a signal output from any one of the right operation switches 7s.
なお、上記実施形態においては、中継基板81(図10参照)は、入力信号に対して所定のロジック変換を行うロジック回路が形成された場合を説明したが、本発明はこれに限られるものではない。例えば、中継基板81は、3つのスイッチSW1〜SW3から出力される信号を2つの入力ポートP1,P2で識別できる回路構成を有するものであれば、図26(c)に示すようにロジック変換を行わない中継基板であってもよく、適宜変更可能である。
In the above embodiment, the relay substrate 81 (see FIG. 10) has been described with respect to the case where a logic circuit that performs predetermined logic conversion on the input signal is formed. However, the present invention is not limited to this. Absent. For example, if the
また、上記実施形態では、操作スイッチ5s,操作スイッチ6s,および操作スイッチ7sの順で各スイッチ間における優先順位がつけられていたが、図26(a)に示す回路のように、操作スイッチ7s,操作スイッチ5s,および操作スイッチ6sの順で各スイッチ間における優先順位をつけてもよいし、同図(b)に示す回路のように、操作スイッチ7s,操作スイッチ6s,および操作スイッチ5sの順で各スイッチ間における優先順位をつけるようにすることもできる。さらに、同図(c)に示すように、各スイッチ間における優先順位をつけないようにしてもよい。なお、同図(a)〜(c)において図10と同一または相当する部分には同一の符号を付して、その説明は省略する。 Further, in the above embodiment, the priority order among the switches is given in the order of the operation switch 5s, the operation switch 6s, and the operation switch 7s. However, as in the circuit shown in FIG. , The operation switch 5s, and the operation switch 6s may be prioritized among the switches, and the operation switch 7s, the operation switch 6s, and the operation switch 5s may be prioritized as in the circuit shown in FIG. It is also possible to prioritize among the switches in order. Furthermore, as shown in FIG. 5C, priority may not be given between the switches. In addition, the same code | symbol is attached | subjected to the part which is the same as that of FIG.
また、上記実施形態においては、I/Oポート47の入力ポート1(P1)および入力ポート2(P2)に信号が入力されていない状態になると、入力判定手段による判定が許可される場合を説明したが、本発明はこれに限られるものではなく、各入力ポート(P1),(P2)の状態にかかわらず、入力判定手段による判定を行うようにしてもよい。 Further, in the above embodiment, the case where the determination by the input determination unit is permitted when no signal is input to the input port 1 (P1) and the input port 2 (P2) of the I / O port 47 will be described. However, the present invention is not limited to this, and the determination by the input determination means may be performed regardless of the states of the input ports (P1) and (P2).
また、上記実施形態においては、特別図柄表示領域10aに変動表示される特別図柄を停止表示させる操作部として操作ボタン5〜7を用いた場合を説明したが、操作部の構造は適宜変更可能である。例えば、タッチセンサなどのセンサを用いたタッチスイッチに触れることで特別図柄の変動表示を停止表示させる構成であっても構わない。 Moreover, in the said embodiment, although the case where the operation buttons 5-7 were used as an operation part which stops and displays the special symbol variably displayed on the special symbol display area 10a was demonstrated, the structure of an operation part can be changed suitably. is there. For example, the configuration may be such that the special symbol variation display is stopped by touching a touch switch using a sensor such as a touch sensor.
また、上記実施形態においては、所定の遊技の事象を検知すると信号を出力する第1のスイッチ、第2のスイッチおよび第3のスイッチとして、上記の操作ボタン5〜7に対する操作を検知する操作スイッチ5s〜7sを用いた場合を説明したが、これらスイッチの種類は適宜変更可能である。例えば、遊技盤2におけるゲート13を通過するパチンコ球を検知する通過ゲートスイッチ13s,普通電動役物14を通過するパチンコ球を検知する始動入賞口スイッチ14s,および大入賞口15内を通過するパチンコ球を検知するカウントスイッチ15sを、所定の遊技の事象を検知すると信号を出力する第1のスイッチ、第2のスイッチおよび第3のスイッチとする構成にすることも可能である。
Moreover, in the said embodiment, the operation switch which detects operation with respect to said operation buttons 5-7 as a 1st switch which outputs a signal when a predetermined game event is detected, a 2nd switch, and a 3rd switch Although the case where 5s-7s was used was demonstrated, the kind of these switches can be changed suitably. For example, a passing
上記実施形態においては、本発明による遊技機をパチンコ機に適用した場合について説明したが、所定の遊技の事象を検知するスイッチから出力される信号に基づいて遊技処理を行う他の遊技機に本発明を適用することも可能である。このような遊技機に本発明を適用した場合においても上記実施形態と同様な作用効果が奏される。 In the above embodiment, the case where the gaming machine according to the present invention is applied to a pachinko machine has been described. However, the present invention is applied to other gaming machines that perform gaming processing based on a signal output from a switch that detects a predetermined gaming event. The invention can also be applied. Even when the present invention is applied to such a gaming machine, the same effects as the above-described embodiment can be obtained.
1…パチンコ機
2…遊技盤
3…上皿
4…下皿
5,6,7…操作ボタン
5s,6s,7s…操作スイッチ
10…液晶表示装置(LCD)
10a…特別図柄表示領域
13…通過ゲート
14…普通電動役物
15…大入賞口
30…主制御基板
37…中継基板
40…副制御基板
41…サブCPU
42…プログラムROM
43…ワークRAM
44…画像制御回路
45…ランプ制御回路
46…音声制御回路
47…I/Oポート
60…枠制御基板
81…中継基板
82,83…反転回路
84〜86…AND回路
87,88…OR回路
IN1〜IN3…入力端子
OUT1,OUT2…出力端子
P1,P2…入力ポート
DESCRIPTION OF
DESCRIPTION OF SYMBOLS 10a ... Special
42 ... Program ROM
43 ... Work RAM
44 ...
Claims (6)
前記第1のスイッチから出力される信号を入力すると共に、前記第3のスイッチから出力される信号を入力する第1の入力ポートと、
前記第2のスイッチから出力される信号を入力すると共に、前記第3のスイッチから出力される信号を入力する第2の入力ポートと、
前記第1の入力ポートおよび前記第2の入力ポートに入力された信号を検出する入力信号検出手段と、
前記第1のスイッチ、前記第2のスイッチまたは前記第3のスイッチのうちのいずれのスイッチから出力された信号が前記入力信号検出手段によって検出されたかを判定する入力判定手段とを備え、
前記入力判定手段は、前記第1の入力ポートにのみ信号が入力されたことが前記入力信号検出手段によって検出されると、前記第1のスイッチから出力された信号が入力されたものと判定し、前記第2の入力ポートにのみ信号が入力されたことが前記入力信号検出手段によって検出されると、前記第2のスイッチから出力された信号が入力されたものと判定し、前記第1の入力ポートおよび前記第2の入力ポートの両方に信号が入力されたことが前記入力信号検出手段によって検出されると、前記第3のスイッチから出力された信号が入力されたものと判定することを特徴とする遊技機。 A first switch, a second switch, and a third switch that output a signal when a predetermined game event is detected;
A first input port for inputting a signal output from the first switch and a signal output from the third switch;
A second input port for inputting a signal output from the second switch and a signal output from the third switch;
Input signal detection means for detecting signals input to the first input port and the second input port;
Input determination means for determining whether a signal output from any of the first switch, the second switch, or the third switch is detected by the input signal detection means;
The input determination means determines that the signal output from the first switch is input when the input signal detection means detects that a signal is input only to the first input port. When the input signal detecting means detects that the signal is input only to the second input port, it is determined that the signal output from the second switch is input, and the first When the input signal detecting means detects that a signal has been input to both the input port and the second input port, it is determined that the signal output from the third switch has been input. A featured gaming machine.
この出力信号検出手段による検出があったときに、前記第1のスイッチまたは前記第2のスイッチのうちのいずれかのスイッチから出力される信号を無効化する出力信号無効化手段とを備えていることを特徴とする請求項1に記載の遊技機。 Output signal detection means for detecting that a signal is output from at least one of the first switch and the second switch;
Output signal invalidating means for invalidating a signal output from any one of the first switch and the second switch when the output signal detecting means detects. The gaming machine according to claim 1.
前記第1のスイッチ、前記第2のスイッチおよび前記第3のスイッチと、前記制御基板に設けられた前記第1の入力ポートおよび前記第2の入力ポートとは、中継基板を介して接続されており、
前記出力信号無効化手段は、前記中継基板に設けられていることを特徴とする請求項2に記載の遊技機。 The first input port and the second input port are provided on a control board that controls a game,
The first switch, the second switch, and the third switch, and the first input port and the second input port provided on the control board are connected via a relay board. And
The gaming machine according to claim 2, wherein the output signal invalidating means is provided on the relay board.
前記第2のスイッチから信号が出力されたことを検出する第2の出力信号検出手段と、
前記第1の出力信号検出手段による検出があったときに、前記第2のスイッチおよび前記第3のスイッチから出力される信号を無効化する第1の出力信号無効化手段と、
前記第2の出力信号検出手段による検出があったときに、前記第3のスイッチから出力される信号を無効化する第2の出力信号無効化手段とを備えていることを特徴とする請求項1に記載の遊技機。 First output signal detection means for detecting that a signal is output from the first switch;
Second output signal detection means for detecting that a signal is output from the second switch;
First output signal invalidating means for invalidating signals output from the second switch and the third switch when detection is performed by the first output signal detecting means;
2. A second output signal invalidating means for invalidating a signal output from the third switch when detected by the second output signal detecting means. The gaming machine according to 1.
前記第1のスイッチ、前記第2のスイッチおよび前記第3のスイッチと、前記制御基板に設けられた前記第1の入力ポートおよび前記第2の入力ポートとは、中継基板を介して接続されており、
前記第1の出力信号無効化手段および前記第2の出力信号無効化手段は、前記中継基板に設けられていることを特徴とする請求項4に記載の遊技機。 The first input port and the second input port are provided on a control board that controls a game,
The first switch, the second switch, and the third switch, and the first input port and the second input port provided on the control board are connected via a relay board. And
The gaming machine according to claim 4, wherein the first output signal invalidation unit and the second output signal invalidation unit are provided on the relay board.
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