JP2007201305A - 半導体レーザ装置、半導体レーザチップ、および半導体レーザ装置の製造方法 - Google Patents

Abstract

【課題】レーザ素子のショートを防止することが可能な半導体レーザ装置、半導体レーザチップ、および半導体レーザ装置の製造方法を提供する。
【解決手段】レーザ素子９が設けられた半導体レーザチップ７と、マウント材を介して当該半導体レーザチップが搭載された基台とを備えた半導体レーザ装置において、半導体レーザチップ７は、レーザ素子９における共振器端面となるフロント面７ａおよびリア面７ｂと、これらのフロント面７ａおよびリア面７ｂと共に半導体レーザチップ７の分割された側壁を構成する両側のペレタイズ面７ｃ，７ｄとが、反射膜１１，１３で覆われている。反射膜１１，１３は、共振器端面７ａ，７ｂとペレタイズ面７ｃ，７ｄとで連続した膜として設けられている。また共振器端面７ａ，７ｂに対してペレタイズ面７ｃ，７ｄが斜めの角度を成している。
【選択図】図１

Description

本発明は、共振器端面が反射膜で覆われた半導体レーザ装置、半導体レーザチップ、および半導体レーザ装置の製造方法に関する。

近年、半導体レーザ装置においては、共振器端面を安定化させるために、半導体レーザチップの共振器端面を、反射膜で覆うことが一般的である。反射膜は、典型的には単層または多層の誘電体膜（誘電体多層膜）からなり、具体的にはＡｌ₂Ｏ₃、ＴｉＯ₂、ＳｉＯ₂、ＺｒＯ₂等の誘電体膜を用いることが知られている。

また、このように共振器端面が反射膜で覆われた半導体レーザチップは、例えば共振器端面の法線方向であるレーザ光の発振方向に対して横方向に複数のレーザ素子を配列してなる。そして、ヒートシンクを兼ねた基台上にマウント材を用いて載置固定されている（以上、下記特許文献１参照）。

特開２００４−３０３９０１号公報（特に図１および００１２段落参照）

以上のような構成の半導体レーザ装置においては、半導体レーザチップの共振器端面にコートされた反射膜が、マウント材（例えば半田など）をはじくため、共振器端面へのマウント材の這い上がりを防止する保護膜ともなっている。

しかしながら、半導体レーザチップには、共振器端面のみに反射膜がコートされており、共振器端面と共に半導体レーザチップの側壁を構成するペレタイズ面には反射膜がコートされていない。このため、ペレタイズ面側にマウント材がはみ出した場合、マウント材がペレタイズ面を這い上がり、レーザ素子をショートさせる要因となる。

そこで本発明は、レーザ素子のショートを防止することが可能な半導体レーザ装置、半導体レーザチップ、および半導体レーザ装置の製造方法を提供することを目的とする。

このような目的を達成するための本発明の半導体レーザ装置は、レーザ素子が設けられた半導体レーザチップと、マウント材を介して当該半導体レーザチップが搭載された基台とを備えている。そして特に、半導体レーザチップは、レーザ素子における共振器端面と、当該共振器端面と共に当該半導体レーザチップの分割された側壁を構成する両側のペレタイズ面とに、反射膜がコーティングされていることを特徴としている。

このような構成の半導体レーザ装置においては、共振器端面と共に半導体レーザチップの側壁を構成するペレタイズ面にも反射膜をコーティングした構成とすることにより、半導体レーザチップの側壁におけるマウント材の這い上がりがチップの全周にわたって防止されたものとなる。

また、本発明は、以上のような半導体レーザ装置に設けられる半導体レーザチップでもあり、共振器端面と共に両側のペレタイズ面に反射膜がコーティングされていることを特徴としている。

さらに本発明は、以上のような構成の半導体レーザ装置の製造方法でもあり、特に半導体レーザチップの共振器端面とペレタイズ面とに同一工程で反射膜をコートした後、共振器端面とペレタイズ面とを側壁とした底面においてマウント材を介して基台上に半導体レーザチップを搭載する。

このような構成の半導体レーザ装置の製造方法により、マウント材の這い上がりが半導体レーザチップの側壁の全数にわたって防止された半導体レーザ装置が得られる。この際、共振器端面とペレタイズ面とに同一工程で反射膜をコートしているため、ペレタイズ面に独立した工程で反射膜をコートする場合の影響が共振器端面に及ぶことが防止され、共振器端面における反射膜の膜厚が維持される。

以上説明したように本発明によれば、半導体レーザチップの側壁の全数にわたってマウント材の這い上がりを防止でき、マウント材によるレーザ素子のショートを防止した半導体レーザ装置を得ることが可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

＜半導体レーザ装置−１＞
図１は第１実施形態の半導体レーザ装置の全体構成の一例を示す斜視図であり、図２は図１を矢印方向から見た概略平面図である。

これらの図に示すように、半導体レーザ装置１は、ヒートシンクを兼ねた基台３上に、導電性の接着性材料（例えばはんだ材料）からなるマウント材５を介して半導体レーザチップ７を搭載してなる。

半導体レーザチップ７は、レーザ素子９が設けられたもので、ここでは複数のレーザ素子９が一方向に配列されたレーザアレイとして構成されていることとする。このような半導体レーザチップ７は、各レーザ素子９の共振器端面のうちレーザ光の出射面となるフロント面７ａが、基台３の一端面３ａと略同一の面に配置されるように、基台３上に搭載されている。

ここで、半導体レーザチップ７は、各レーザ素子９におけるレーザ光の出射面であるフロント面７ａと、このフロント面７ａと平行で所定間隔を保ったリア面７ｂとが、共振器端面となっている。これらの共振器端面を構成するフロント面７ａおよびリア面７ｂは、それぞれ反射膜１１，１３で覆われている。フロント面７ａを覆う反射膜１１は、共振させた所定波長のレーザ光に対して光透過性を有する半透過半反射膜として構成される。また、リア面７ｂ側の反射膜１３は、所定波長の光を効率的に反射させる構成となっている。

以上のような反射膜１１，１３は、単層または多層の誘電体膜（誘電体多層膜）からなり、具体的にはＡｌ₂Ｏ₃、ＴｉＯ₂、ＳｉＯ₂、ＺｒＯ₂等の誘電体膜を用いて構成されていることとする。

そして、基台３上に搭載した状態で、フロント面７ａおよびリア面７ｂと共に、半導体レーザチップ７の側壁を構成する面が、半導体レーザチップ７を分割形成した際のペレタイズ面７ｃ，７ｄとなっている。つまり、半導体レーザチップ７は、共振器端面を構成するフロント面７ａおよびリア面７ｂ、さらにはペレタイズ面７ｃ，７ｄを周壁とした四角柱の底面において、マウント材５を介して基台３上に搭載された構成となっているのである。

以上のような通常構成の半導体レーザ装置１において、特に本実施形態では、これらのペレタイズ面７ｃ，７ｄも、それぞれ反射膜１１，１３で覆われているところが特徴的である。

そして、これらのペレタイズ面７ｃ，７ｄを覆う反射膜１１，１３は、フロント面７ａまたはリア面７ｂを覆う反射膜と同一工程で形成された連続膜であることとする。ここでは、フロント面７ａと一方のペレタイズ面７ｃとが同一工程で形成された反射膜１１で覆われており、リア面７ｂと他方のペレタイズ面７ｄとが同一工程で形成された反射膜１１で覆われた構成となっている。

また、ペレタイズ面７ｃ，７ｄは、フロント面７ａおよびリア面７ｂに対して斜めの角度を成している。例えば、フロント面７ａと同一の反射膜１１で覆われたペレタイズ面７ｃは、フロント面７ａとの間の内角θ１が鈍角となっている。同様に、リア面７ｂと同一の反射膜１３で覆われたペレタイズ面７ｄは、リア面７ｂとの間の内角θ２が鈍角となっている。これらの内角θ１およびθ２は同一であって良く、ペレタイズ面７ｃ，７ｄが平行を成していて良い。これらの内角θ１，θ２については、次の製造方法において詳細に説明する。

＜半導体レーザ装置の製造方法−１＞
次に、図１および図２を用いて説明した半導体レーザ装置１の製造方法を図３および図４に基づいて説明する。

先ず、図３（１）に示すように、半導体ウェハ１０１の表面側に、一方向に延設された複数のレーザ構造１０２をストライプ状に形成する。そして、レーザ構造１０２が形成された半導体ウェハ１０１を、レーザ構造１０２のストライプ状と垂直を成す方向に、所定間隔で壁開する。これにより、図３（２）に示すように、レーザ構造１０２を所定間隔で劈開してなる複数のレーザ素子９が配列されたレーザバー１０３を得る。各レーザバー１０３における劈開面が、各レーザ素子９における共振器端面のフロント面７ａおよびリア面７ｂとなる。

次に、図３（３）に示すように、複数のレーザ素子９が設けられたレーザバー１０３を、所定の個数のレーザ素子９が設けられた各半導体レーザチップ７分部に分割する。この際、フロント面７ａおよびリア面７ｂに対して、分割面（ペレタイズ面）７ｃ，７ｄが斜めの角度となるように分割を行う。ここでは、各半導体レーザチップ７の両側のペレタイズ面７ｃ，７ｄが平行となるようにレーザバー１０３を分割することとする。

尚、レーザバー１０３の分割部分には、実際に機能させることのないレーザ素子９が設けられていて、このレーザ素子９上を通過する位置でレーザバー１０３を分割するようにしても良い。

そして、図２を参照し、フロント面７ａとペレタイズ面７ｃとの成す内角θ１、およびリア面７ｂとペレタイズ面７ｄとの成す内角θ２は、次のように設定されていることとする。すなわち、フロント面７ａとペレタイズ面７ｃとの成す内角θ１は、以降の工程で行うフロント面７ａに対する反射膜の成膜において、ペレタイズ面７ｃにもムラなく反射膜が形成される範囲の値であることとする。また、リア面７ｂとペレタイズ面７ｄとの成す内角θ２は、以降の工程で行うリア面７ｂに対する反射膜の成膜において、ペレタイズ面７ｄにもムラなく反射膜が形成される範囲の値であることとする。このため、例えば内角θ１，θ２は、１１０°以上に設定されることが好ましい。

尚、これらの内角θ１，θ２の上限は、半導体レーザチップ７において実際に機能するレーザ素子９が配置された実使用部に対して、実際に機能するレーザ素子９を配置できない部分が大きくなりすぎることのないように、またリア面７ｂとペレタイズ面７ｃとで構成される先端部、さらにはフロント面７ａとペレタイズ面７ｄとで構成される先端部の強度が保たれる程度に設定されることとする。

ここで、半導体ウェハが窒化ガリウム（ＧａＮ）基板である場合、６０°間隔に劈開し易い結晶方位が存在している。このため、劈開したフロント面７ａおよびリア面７ｂに対して６０°を成す方向にレーザバー１０３を劈開により分割（ペレタイズ）することで、各半導体レーザチップ７分部への分割を容易に行うことができる。この場合、内角θ１，θ２は１２０°となる。

以上の後、図４（４）に示すように、半導体レーザチップ７のフロント面７ａに、蒸着法またはスパッタ法等の堆積成膜法によって、反射膜１１を成膜する。この際、通常の成膜方法と同様に成膜を行うことにより、すなわちフロント面７ａを成膜ソース側に向けた成膜を行うことにより、フロント面７ａとの内角θ１が鈍角に構成されたペレタイズ面７ｃにも反射膜１１が同時に成膜される。この反射膜１１は、フロント面７ａとペレタイズ面７ｃとで連続した膜として成膜される。

また、図４（５）に示すように、半導体レーザチップ７のリア面７ｂに、蒸着法またはスパッタ法等の堆積成膜法によって、反射膜１３を成膜する。この際、通常の成膜方法と同様に成膜を行うことにより、すなわちリア面７ｂを成膜ソース側に向けた成膜を行うことにより、リア面７ｂとの内角θ２が鈍角に構成されたペレタイズ面７ｄにも反射膜１３が同時に成膜される。この反射膜１３は、リア面７ｂとペレタイズ面７ｄとで連続した膜として成膜される。

以上のような反射膜１１，１３の成膜は、どちらから先に行っても良く、上述と逆にリア面７ｂの反射膜１３から先に成膜しても良い。

そして最後に、反射膜１１，１３が成膜された半導体レーザチップ７を、図１に示したように、基台３上にマウント材５を介して載置固定する。この場合、先ず、基台３上にマウント材５からなるペレット片を介して半導体レーザチップ７を載置する。この際、半導体レーザチップ７のフロント面７ａが、基台３の一端面３ａと略同一の面に配置されるように、基台３上に半導体レーザチップ７を載置する。また、マウント材５からなるペレット片は、半導体レーザチップ７からのはみ出しが抑えられるように、膜厚および形状が制御されていることとする。次に、マウント材５からなるペレット片を加熱溶融し、ついでこれを冷却固化させることにより、マウント材５によって半導体レーザチップ７を基台３上に接着固定させる。

以上により、半導体レーザ装置１を完成させる。

以上のような第１実施形態においては、共振器端面であるフロント面７ａおよびリア面７ｂと共に、半導体レーザチップ７の側壁を構成するペレタイズ面７ｃ，７ｄにも反射膜１１，１３をコーティングした構成としている。このため、反射膜１１，１３が保護膜となり、半導体レーザチップ７の側壁におけるマウント材５の這い上がりをチップの全周にわたって防止することができる。この結果、マウント材５の這い上がりに起因するレーザ素子９のショートを防止した半導体レーザ装置１を得ることが可能になる。

また、マウント材５のはみ出しを抑えるための、マウント材５のペレット片の厚さや形状などの制御が困難な場合であっても、上述したようにマウント材５の這い上がりを防止してレーザ素子９のショートが抑えられる。このため、マウント材５の材質およびペレット片の形状の許容範囲が広くなり柔軟な対応が可能になる。

しかも、フロント面７ａやリア面７ｂと同一工程でペレタイズ面７ｃ，７ｄに反射膜１１，１３を成膜することで、ペレタイズ面７ｃ，７ｄのみに、上述した這い上がりを防止するための反射膜を成膜する場合と比較して、工程の追加を防止できる。しかも、その成膜プロセスの影響が、フロント面７ａやリア面７ｂに及ぶことが防止される。したがって、フロント面７ａやリア面７ｂにおける反射膜１１，１３の膜厚が維持され、特性の良好な共振構造を得ることができる。

ここで図５には、比較として、ペレタイズ面７ｃ，７ｄに対して、フロント面７ａやリア面７ｂと独立した工程で反射膜を成膜した場合の概略平面図を示す。この図に示すように、ペレタイズ面７ｃ，７ｄに対して独立した工程で反射膜１５，１７を成膜した場合、フロント面７ａやリア面７ｂの端部にも、反射膜１５，１７が回り込んで成膜される危険性がある。この場合、両端に配置されたレーザ素子においての共振構造の光学設計に狂いが生じ、特性の良好な共振構造を得ることができなくなる。しかも、ペレタイズ面７ｃ，７ｄのみに反射膜を成膜しようとした場合、半導体レーザチップ７のハンドリングの際にフロント面７ａやリア面７ｂに触れられないため、非常に不安定な作業が要求され、新たな治具の開発が必要となってコストが増加したり、歩留まりの低下を招くことにもなる。

また、本第１実施形態において、半導体レーザチップ７は、フロント面７ａやリア面７ｂに対してペレタイズ面７ｃ，７ｄが斜めの角度を成すようにしている。これにより、図４（４）、図４（５）で示した反射膜１１，１３の成膜の際に、通常と同様に、フロント面７ａやリア面７ｂを成膜ソース側に向けた成膜を行った場合であっても、これらの面との内角が鈍角をなす各ペレタイズ面７ｃ，７ｄに対しても、同時に反射膜１１，１３を成膜することができる。またこのように、フロント面７ａやリア面７ｂを成膜ソース側に向けた、通常の成膜であっても、フロント面７ａおよびペレタイズ面７ｃに対する成膜の際には、リア面７ｂが成膜ソースの供給方向に対して完全に影になる。同様に、リア面７ｂおよびペレタイズ面７ｄに対する成膜の際には、フロント面７ａが成膜ソースの供給方向に対して完全に影になる。したがって、反射膜１１，１３の成膜プロセスに変更を加える必要なく、上述した構成の半導体レーザチップ７が得られる。

さらに、本第１実施形態においては、半導体レーザチップ７の両側のペレタイズ面７ｃ，７ｄを平行にしている。これにより図３（３）に示すように、レーザバー１０３を各半導体レーザチップ７分部に分割する際に、無駄が生じることを防止できる。

＜半導体レーザ装置−２＞
図６は第２実施形態の半導体レーザ装置の全体構成の一例を示す斜視図であり、図７は図１を矢印方向から見た概略平面図である。

これらの図に示す半導体レーザ装置１’と、図１および図２を用いて説明した第１実施形態の半導体レーザ装置１とが異なるところは、半導体レーザチップ７’の外形形状にあり、他の点は同様である。

すなわち、この半導体レーザチップ７’においては、リア面７ｂと、両側のペレタイズ面７ｃ，７ｄとが、同一工程で形成された反射膜１３で覆われた構成となっている。そして、リア面７ｂと同一の反射膜１３で覆われた両側のペレタイズ面７ｃ，７ｄは、リア面７ｂとの間の内角θ１，θ２が鈍角となっており、フロント面７ａと間の内角が鋭角となっている。これらの内角θ１およびθ２は同一であっても良く、異なる値であっても良い。これらの内角θ１，θ２については、次の製造方法において詳細に説明する。

＜半導体レーザ装置の製造方法−２＞
次に、図６および図７を用いて説明した半導体レーザ装置１’の製造方法を図８および図９に基づいて説明する。

先ず、図８（１）および図８（２）に示す工程を第１実施形態と同様に行い、レーザ構造１０２を所定間隔で劈開してなる複数のレーザ素子９が配列されたレーザバー１０３を得る。

次に、図８（３）に示すように、複数のレーザ素子９が設けられたレーザバー１０３を、所定の個数のレーザ素子９が設けられた各半導体レーザチップ７’分部に分割する。この際、図７を参照し、リア面７ｂとペレタイズ面７ｃ，７ｄとの成す内角θ１，θ２が、以降の工程で行うリア面７ｂに対する反射膜の成膜において、ペレタイズ面７ｃ，７ｄにもムラなく反射膜が形成される範囲の値となるように、レーザバー１０３を分割することとする。ここで、例えば内角θ１，θ２は、１１０°以上に設定されることが好ましい。

尚、これらの内角θ１，θ２の上限は、半導体レーザチップ７において実際に機能するレーザ素子９が配置された実使用部に対して、実際に機能するレーザ素子９を配置できない部分が大きくなりすぎることのないように、またフロント面７ａとペレタイズ面７ｃ，７ｄとで構成される先端部の強度が保たれる程度に設定されることとする。

以上の後、図９（４）に示すように、半導体レーザチップ７’のフロント面７ａに、蒸着法またはスパッタ法等の堆積成膜法によって、反射膜１１を成膜する。この際、通常の成膜方法と同様に成膜を行うことにより、すなわちフロント面７ａを成膜ソース側に向けた成膜を行うことにより、フロント面７ａのみに反射膜１１を成膜する。

また、図９（５）に示すように、半導体レーザチップ７’のリア面７ｂに、蒸着法またはスパッタ法等の堆積成膜法によって、反射膜１３を成膜する。この際、通常の成膜方法と同様に成膜を行うことにより、すなわちリア面７ｂを成膜ソース側に向けた成膜を行うことにより、リア面７ｂとの内角θ１，θ２が鈍角に構成されたペレタイズ面７ｃ，７ｄにも反射膜１３が同時に成膜される。この反射膜１３は、リア面７ｂとペレタイズ面７ｃ，７ｄとで連続した膜として成膜される。

以上のような反射膜１１，１３の成膜は、どちらから先に行っても良く、上述と逆にリア面７ｂの反射膜１３から先に成膜しても良い。

そして最後に、第１実施形態と同様にして、反射膜１１，１３が成膜された半導体レーザチップ７’を、図６に示したように、基台３上にマウント材５を介して載置固定し、半導体レーザ装置１’を完成させる。

以上のような第２実施形態においては、共振器端面であるリア面７ｂと共に、半導体レーザチップ７の側壁を構成するペレタイズ面７ｃ，７ｄにも反射膜１３をコーティングした構成とすることにより、第１実施形態と同様に、半導体レーザチップ７’の側壁におけるマウント材５の這い上がりをチップの全周にわたって防止することができ、レーザ素子９のショートを防止した半導体レーザ装置１’を得ることが可能になる。

しかも、リア面７ｂと同一工程でペレタイズ面７ｃ，７ｄに反射膜１３を成膜し、リア面７ｂとペレタイズ面７ｃ，７ｄとで連続した反射膜１３としているため、第１実施形態と同様に、ペレタイズ面７ｃ，７ｄのみに、上述した這い上がりを防止するための反射膜を成膜する場合の影響が、フロント面７ａやリア面７ｂに及ぶことが防止され、特性の良好な共振構造を得ることができる。

また、本第２実施形態においても、半導体レーザチップ７’は、リア面７ｂとの内角θ１，θ２が鈍角となるようにペレタイズ面７ｃ，７ｄが設けられている。これにより、図９（５）で示した反射膜１３の成膜の際に、通常と同様に、リア面７ｂを成膜ソース側に向けた成膜を行った場合であっても、ペレタイズ面７ｃ，７ｄに対して同時に反射膜１３を成膜することができる。またこのように、リア面７ｂを成膜ソース側に向けた、通常の成膜であっても、リア面７ｂおよびペレタイズ面７ｃ，７ｄに対する成膜の際には、フロント面７ａが成膜ソースの供給方向に対して完全に影になる。したがって、反射膜１３の成膜プロセスに変更を加える必要なく、上述した構成の半導体レーザチップ７’が得られる。

さらに、リア面７ｂとの内角θ１，θ２が鈍角となるようにペレタイズ面７ｃ，７ｄを設け、これらのペレタイズ面７ｃ，７ｄに対してリア面７ｂと同様の反射膜１３を設けるようにしている。このため、フロント面７ａよりも膜厚の厚い反射膜１３が、両側のペレタイズ面７ｃ，７ｄに成膜されることになるため、これらのペレタイズ面７ｃ，７ｄにおけるマウント材５の這い上がりを確実に防止することが可能になる。

尚、上述した第１実施形態および第２実施形態においては、半導体レーザチップ７，７’が、複数のレーザ素子９を設けたレーザアレイとして構成されている場合を説明した。しかしながら、本発明は、半導体レーザチップ７，７’が、１つのレーザ素子のみを設けた構成であっても適用可能であり、同様の効果を得ることができる。

また、本発明は、半導体レーザチップにおける両側のペレタイズ面とフロント面とのなす内角が鈍角であっても良い。この場合、両側のペレタイズ面に対して、フロント面と同一工程で連続した反射膜が設けられることになる。

そして、例えば、図８（２）に示したレーザバー１０３から複数の半導体レーザチップ部分を分割する場合、全て同一形状の半導体レーザチップ部分毎に分割する必要はない。例えば、図１０に示すように、フロント面７ａと両側のペレタイズ面７ｃ，７ｄとのなす角度が鈍角となる半導体レーザチップ部分と、リア面７ｂと両側のペレタイズ面７ｃ，７ｄとのなす角度が鈍角となる半導体レーザチップ部分とを交互に分割しても良い。この場合であっても、無駄なウェハ部分が生じることを防止できる。また、レーザバー１０３から半導体レーザチップ部分を分割した段階で、フロント面７ａとリア面７ｂとの区別がない場合にも、図１０のような分割により、第２実施形態と同様の半導体レーザチップ７’および半導体レーザ装置１’を得ることができる。

第１実施形態の半導体レーザ装置の構成を示す斜視図である。 第１実施形態の半導体レーザ装置の要部を示す概略平面図である。 第１実施形態の半導体レーザ装置の製造方法を示す工程（その１）である。 第１実施形態の半導体レーザ装置の製造方法を示す工程（その２）である。 比較の構成図である。 第２実施形態の半導体レーザ装置の構成を示す斜視図である。 第２実施形態の半導体レーザ装置の要部を示す概略平面図である。 第２実施形態の半導体レーザ装置の製造方法を示す工程（その１）である。 第２実施形態の半導体レーザ装置の製造方法を示す工程（その２）である。 本発明の半導体レーザ装置の製造方法の他の例を説明する図である。

符号の説明

１，１’…半導体レーザ装置、３…基台、５…マウント材、７，７’…半導体レーザチップ、７ａ…フロント面（共振器端面）、７ｂ…リア面（共振器端面）、７ｃ，７ｄ…ペレタイズ面、９…レーザ素子、１１，１３…反射膜

Claims (8)

1. レーザ素子が設けられた半導体レーザチップと、マウント材を介して当該半導体レーザチップが搭載された基台とを備えた半導体レーザ装置において、
   前記半導体レーザチップは、前記レーザ素子における共振器端面と、当該共振器端面と共に当該半導体レーザチップの分割された側壁を構成する両側のペレタイズ面とが、反射膜で覆われている
   ことを特徴とする半導体レーザ装置。
2. 請求項１記載の半導体レーザ装置において、
   前記反射膜は、前記共振器端面と前記ペレタイズ面とで連続した膜として設けられている
   ことを特徴とする半導体レーザ装置。
3. 請求項１記載の半導体レーザ装置において、
   半導体レーザチップは、前記レーザ素子の共振器端面に対して前記ペレタイズ面が斜めの角度を成している
   ことを特徴とする半導体レーザ装置。
4. 請求項３記載の半導体レーザ装置において、
   前記両側のペレタイズ面が平行をなしている
   ことを特徴とする半導体レーザ装置。
5. 請求項３記載の半導体レーザ装置において、
   前記ペレタイズ面は、前記共振器端面のうちの光の出射側となるフロント面に対して鋭角を成しており、
   前記反射膜は、前記共振器端面のうちのフロント面に対向するリア面と前記両側のペレタイズ面とで連続した膜として設けられている
   ことを特徴とする半導体レーザ装置。
6. 請求項１記載の半導体レーザ装置において、
   前記半導体レーザチップにおける前記ペレタイズ面間には、前記レーザ素子が複数配列した状態で設けられている
   ことを特徴とする半導体レーザ装置。
7. レーザ素子が設けられた半導体レーザチップであって、
   前記レーザ素子における共振器端面と、当該共振器端面と共に当該半導体レーザチップの分割された側壁を構成する両側のペレタイズ面とが、反射膜で覆われている
   ことを特徴とする半導体レーザチップ。
8. 基板の表面側に設けられた複数のレーザ素子を横切るように当該基板を劈開し、対向する劈界面を共振器端面とすると共に、当該共振器端面を横切る方向に当該基板を分割して対向する分割面をペレタイズ面とした半導体レーザチップを形成する工程と、
   前記半導体レーザチップの共振器端面とペレタイズ面とに同一工程で反射膜を成膜する工程と、
   前記反射膜が成膜された半導体レーザチップを、前記共振器端面とペレタイズ面とを側壁とした底面においてマウント材を介して基台上に搭載する工程とを行う
   ことを特徴とする半導体レーザ装置の製造方法。
   

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