JP2007201258A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】半導体集積回路装置の集積度をより向上させる。
【解決手段】半導体の基板10上に複数のスタンダードセルが帯状に配置されるセル配置領域11a、11bを含む。セル配置領域11a、11bには、セル配置領域に形成されたNウェル13およびPウェル12と、Nウェル13およびPウェル12の下方の基板内に形成されたディープNウェル15と、を備える。さらに、セル配置領域11a、11bのそれぞれに配され、一辺がセル配置領域の帯と同じ高さを有し、Pウェル12を通してスタンダードセルに基板バイアスを与える基板バイアス供給用セル14aを備える。基板バイアス供給用セル14aは、縦方向に連続し横方向には周期的に配される。基板バイアス供給用電源に係る配線経路としてディープNウェル15およびPウェル12を用いて、多くの基板バイアス供給用の配線を省略する。
【選択図】図1
【解決手段】半導体の基板10上に複数のスタンダードセルが帯状に配置されるセル配置領域11a、11bを含む。セル配置領域11a、11bには、セル配置領域に形成されたNウェル13およびPウェル12と、Nウェル13およびPウェル12の下方の基板内に形成されたディープNウェル15と、を備える。さらに、セル配置領域11a、11bのそれぞれに配され、一辺がセル配置領域の帯と同じ高さを有し、Pウェル12を通してスタンダードセルに基板バイアスを与える基板バイアス供給用セル14aを備える。基板バイアス供給用セル14aは、縦方向に連続し横方向には周期的に配される。基板バイアス供給用電源に係る配線経路としてディープNウェル15およびPウェル12を用いて、多くの基板バイアス供給用の配線を省略する。
【選択図】図1
Description
本発明は、半導体集積回路装置に関し、特に基板電位をコントロールする基板バイアス供給用のセルを備える半導体集積回路装置に関する。
近年の携帯端末などモバイル製品で用いられるLSIは、処理の高速化と共に低電力化が求められている。これらは一般に相反する技術であって、周波数を上げて高速処理を行えば、発熱を伴い、消費電力は増加してしまう。この様な相反する要求に対応するために、トランジスタのソースと異なる電位を基板に与え、基板電位をコントロールして、オフリークを削減する「基板バイアス技術」が取り入れられている。基板バイアス技術では、基板バイアスをコントロールするために、通常の電源の他に、コントロール用の基板電位が別途必要となる。
このような基板電位をコントロールする基板バイアス供給用のセルを備える半導体集積回路装置の例が、特許文献1において開示されている。この半導体集積回路装置は、図10に示すような構成を有している。半導体基板上に、図中横方向に沿って第1配線層として電源電圧VDD線(VDD)101と接地電圧VSS線(GND)102とが交互に一定間隔を開けて配線されている。この電源電圧VDD線101と接地電圧VSS線102との間に、論理セルCAが図中横方向に沿って配置されている。
論理セルCAにおいて、電源電圧VDD線101を挟む領域105は、電源電圧VDDを供給されて動作するPチャネルトランジスタが形成されている。接地電圧VSS線102を挟む領域106は、接地電圧VSSを供給されて動作するNチャネルトランジスタが形成されている。
さらに、N型基板電位NSUB線111と、P型基板電位PSUB線112とが1組となって、電源電圧VDD線101及び接地電圧VSS線102と直交する図中縦方向に第2配線層として形成されている。さらに、論理セルCAの配置領域内に基板電位供給セルVSCが配置されている。基板電位供給セルVSCは、N型基板電位NSUB線111及びP型基板電位PSUB線112に沿って縦方向に連続的に配置され、N型基板電位NSUB線111及びP型基板電位PSUB線112からそれぞれN型基板電位NSUB及びP型基板電位PSUBを供給されてN型基板とP型基板に印加する。このような構造とすることで、面積効率を向上させている。
ところで、半導体集積回路装置において、トランジスタを形成するためのPウェルおよびNウェルよりも深い所にディープNウェルを配する3重(トリプル)ウェル構造がよく知られている(特許文献2、3参照)。特許文献2に記載の半導体集積回路装置は、各回路ブロックを異なるディープNウェル上に形成し、各回路ブロックで発生するノイズが他のブロックに影響を与えないようにしている。
なお、特許文献1および特許文献2では、図11に示すようにNウェル201とPウェル202とを交互に帯状に配置することが開示されている。そして、Nウェル201とPウェル202とに跨る部分にスタンダードセルおよび電源供給用のセルが配置される。
一方、特許文献3には、低消費電力で信頼性の高い、ダイナミック閾値動作トランジスタ(DTMOS)及び基板バイアス可変トランジスタを有する半導体装置が開示されている。この半導体装置は、3層のウェル領域と素子分離領域を用いて、各導電型の各々について、基板バイアス可変トランジスタが設けられる複数のウェル領域を電気的に互いに独立させることを可能にしたものである。この半導体装置によれば、各導電型について、基板バイアス可変トランジスタの回路ブロックを任意の数形成することができて、アクティブ状態にすべき回路ブロックとスタンドバイ状態にすべき回路ブロックとを適切に分けることができ、半導体装置の消費電力を減少することができる。
近年、半導体集積回路装置では、より高集積化が進められ、配線の数が大幅に増加している。その結果、大きなサイズのチップが必要となればコストアップに直結してしまう。特に電源系の配線では、配線幅が太いことが多く、電源系の配線の方法は、半導体集積回路装置の集積度向上に大いに影響する。
ところで、図10に示した半導体集積回路装置では、電源電圧VDD線(VDD)101と接地電圧VSS線(GND)102とが第1配線層において配線され、N型基板電位NSUB線111とP型基板電位PSUB線112とが第2配線層において配線されている。一般に上層の配線では、配置位置の精度を確保するためにビア径や配線幅を大きくする必要がある。したがって、上記の例で第2配線層が第1配線層より上層(基板からより遠い位置)にあるとすれば、第1配線層と、第1配線層における配線密度より低下してしまう虞がある第2配線層との二層で配線がなされるため、集積度の向上が充分とはならない。
一方、特許文献2および特許文献3には、Nウェルよりも深い所にNウェルと接するようにディープNウェルを配し、Nウェルにおける基板バイアスを制御することが記載されている。しかしながら、基板バイアスを供給する配線については、特許文献2で上層において規則的に縦方向および横方向に配線することが開示されているに過ぎない。また、特許文献3では、上層の配線そのものについての記載がない。いずれにしても基板バイアス供給用電源の配線の量を減少させるような技術を全く開示しておらず、半導体集積回路装置における集積度の向上が不十分となってしまう。
本発明の1つのアスペクトに係る半導体集積回路装置は、基板内に形成された第1の第1導電型ウェル領域と、基板上方から見て、基板内に第1の第1導電型ウェル領域を取り囲むように連なって形成された第2導電型ウェル領域と、第1の第1導電型ウェル領域および第2導電型ウェル領域の下方の基板内に形成された第2の第1導電型ウェル領域と、を備える。そして、第1の第1導電型ウェル領域に供給される第1の基板バイアス供給用電源に係る配線経路として第2の第1導電型ウェル領域を用い、第2の基板バイアス供給用電源に係る配線経路として第2導電型ウェル領域を用いる。
本発明の他のアスペクトに係る半導体集積回路装置は、半導体基板と、半導体基板の表面に形成された第1の第1導電型ウェル領域と、第1の第1導電型ウェル領域から離間して半導体基板の表面に形成された第2の第1導電型ウェル領域と、第1及び第2の第1導電型ウェル領域の間の半導体基板の表面に設けられた第2導電型ウェル領域と、第1及び第2の第1導電型ウェル領域並びに第2導電型ウェル領域の下に設けられた第1導電型ディープウェル領域と、第1の第1導電型ウェル領域にウェルコンタクトを介して接続され、第1の第1導電型ウェル領域に基板バイアス電源を供給する電源配線とを備える。そして、第2の第1導電型ウェル領域は、電源配線から、第1の第1導電型ウェル領域及び第1導電型ディープウェル領域を介して基板バイアス電源が供給されている。
本発明によれば、基板バイアス供給用電源に係る配線経路として第2の第1導電型ウェル領域および第2導電型ウェル領域を用いることで、多くの基板バイアス供給用電源の配線を省略するようにする。したがって、基板バイアス供給用電源の配線の量が減少し、半導体集積回路装置の集積度をより向上させることができる。
本発明の実施形態に係る半導体集積回路装置は、基板(図1の10)内に形成されたNウェル(図1の13)と、基板上方から見て、基板内にNウェルを取り囲むように連なって形成されたPウェル(図1の12)と、NウェルおよびPウェルの下方の基板内に形成されたディープNウェル(図1の15)と、を備える。そして、Nウェルに供給される基板バイアス電源VDD2に係る配線経路としてディープNウェルを用い、基板バイアス電源GND2に係る配線経路としてPウェルを用いる。
Nウェルは、島状に複数の領域から構成され、Pウェルは、この複数の領域を取り囲むように海状に形成されるようにしてもよい。そして、基板バイアス電源VDD2は、この複数の領域の一部に供給されて、ディープNウェルを介してこの複数の領域における他の領域に供給されるようにする。
より具体的には、半導体集積回路装置は、半導体基板上に複数のスタンダードセルが帯状に配置されるセル配置領域(図1の11a、11b)を含む。この半導体集積回路装置は、セル配置領域に形成されたNウェルおよびPウェルと、NウェルおよびPウェルの下方の基板内の深い位置に形成されたディープNウェルと、を備える。さらに、セル配置領域に配され、一辺がセル配置領域の帯と同じ高さを有し、スタンダードセルに基板バイアスを与える第1の基板バイアス供給用セル(図1の14a)を備える。この第1の基板バイアス供給用セルは、Pウェルに形成されると共に、Pウェルを介して基板バイアス電源GND2が供給される。
また、セル配置領域に配され、一辺がセル配置領域の帯と同じ高さを有し、スタンダードセルに基板バイアスを与える第2の基板バイアス供給用セル(図8の14b、14c)をさらに備えるようにしてもよい。この第2の基板バイアス供給用セルは、少なくともNウェルの一部を含む領域に形成されると共に、このNウェルの一部とディープNウェルとを介して基板バイアス電源VDD2が供給されるようにする。
さらに、複数の第1の基板バイアス供給用セルの少なくとも一部は、このセル中のPウェルにP+拡散層を備え、基板バイアス電源GND2の配線がコンタクトを介してP+拡散層に配線されるようにしてもよい。
また、複数の第2の基板バイアス供給用セルの少なくとも一部は、このセル中のNウェルにN+拡散層を備え、基板バイアス電源VDD2の配線がコンタクトを介してN+拡散層に配線されるようにしてもよい。
以上のような構造を有する半導体集積回路装置では、基板バイアス供給用電源に係る配線経路としてディープNウェルおよびPウェルを用いることで、多くの基板バイアス供給用の配線を省略することができる。したがって、半導体集積回路装置の集積度がより向上する。以下、実施例に即し、図面を参照して詳細に説明する。
図1(a)は、本発明の第1の実施例に係る半導体集積回路装置の構造を示す平面図である。また、図1(b)は、図1(a)におけるX1−X2の断面図である。図1において、半導体集積回路装置は、半導体の基板10上に複数のスタンダードセルが帯状に配置されるセル配置領域11a、11bを含む。セル配置領域11a、11bには、セル配置領域に形成されたNウェル13およびPウェル12と、Nウェル13およびPウェル12の下方の基板内に形成されたディープNウェル15と、を備える。さらに、セル配置領域11a、11bのそれぞれに配され、一辺がセル配置領域の帯と同じ高さを有し、Pウェル12を通してスタンダードセルに基板バイアスを与える基板バイアス供給用セル14aを備える。基板バイアス供給用セル14aは、縦方向には連続し横方向には周期的に配される。なお、セル配置領域11a、11bのそれぞれの構造は、互いに上下を反転したものとなっているが、機能的に違いは無い。
ここで、図1(a)のセル配置領域11b中に存在するA部を例に半導体集積回路装置の構造の詳細について説明する。図2(a)は、図1(a)のA部の詳細構造を示す平面図である。また、図2(b)は、図2(a)におけるY1−Y2の断面図である。図2において、A部には、3つのスタンダードセル17と2つのスタンダードセル17間に挟まれる基板バイアス供給用セル14aとが存在する。スタンダードセル17は、Nウェル13とPウェル12とが形成される構造上に存在する。また、スタンダードセル17は、上下端にそれぞれ電源供給のためのVDD配線23とGND配線24を備えると共に、VDD配線23とGND配線24との間にトランジスタ群を配置して例えば2入力NAND回路などの所定の論理回路を形成する。そして、所望の機能を実現するように図示されない上層に設けられるメタル配線によって配線がなされる。なお、VDD配線23とGND配線24とは、基板に最も近い第1配線層に配線され、隣接するセル配置領域の電源配線として共用するようにしてもよい。
次に、基板バイアス供給用セル14aについて説明する。図3は、基板バイアス供給用セル14aの構造を示す平面図である。図3(a)は、基板バイアスGND2配線21が存在しないセル、言い換えればダミーセルを示す。図3(b)は、基板バイアスGND2配線21が存在するセルを示す。基板バイアス供給用セル14aは、Pウェル12に形成されると共に、上下端にそれぞれ電源供給のためのVDD配線23とGND配線24を備える。VDD配線23とGND配線24は、スタンダードセル17に電源を供給するための配線であって、基板バイアス供給用セル14aとは直接関係しない。図3(b)に示す基板バイアス供給用セルは、図3(a)に示す基板バイアス供給用セルに対してさらにPウェル12中にP+拡散層18を備え、垂直方向に配置される基板バイアスGND2配線21がコンタクト16を介してP+拡散層18に配線される。なお、基板バイアスGND2配線21は、第1配線層より基板から遠い第2配線層に配線される。
このような基板バイアス供給用セル14aは、GND配線24に供給される接地電圧より低くなりえるNMOSトランジスタ基板バイアス電源を、基板バイアスGND2配線21からコンタクトを介してP+拡散層18に供給し、Pウェル12に与える。基板バイアスGND2配線21とGND配線24とを同電位とすることで、図示されないNチャネルトランジスタの動作時においては、基板バイアス(バックゲートバイアス)を順方向にかけて、Nチャネルトランジスタのチャネルにおいて電流を流れやすくする。一方、基板バイアスGND2配線21の電位をGND配線24の電位より低くすることで、Nチャネルトランジスタの停止時において、Pウェル12に基板バイアスを与えて、電流のリークを少なくする。
図1における基板バイアス供給用セル14aとしては、図3(a)に示すセルを用い、必要に応じて一部を図3(b)に示すセルに置き換えるようにする(なお、図2では、図3(b)に示すセルが用いられている)。すなわち、Pウェル12に対して基板バイアス電源GND2によるバイアス電圧を充分に与えることができる場合、例えばIRドロップが少ないような場合には、図3(a)に示すセルを用いて基板バイアスGND2配線21を省略することができる。これによって、第2配線層における配線の密度を下げることができる。
以上のような構造を有する図1の半導体集積回路装置において、Nウェル13は、孤立して(島状に)形成された複数の領域から構成され、Pウェル12は、この複数の領域を取り囲むようにメッシュ状に(海状に)形成される。そして、Nウェル13に対して基板バイアスを与える基板バイアス電源VDD2は、図2(b)の経路Pに示すように図示されない配線を介してNウェル13のいずれかに供給され、ディープNウェル15を介して他のNウェル13に供給される。一方、Pウェル12に対して基板バイアスを与える基板バイアス電源GND2は、メッシュ状に(海状に)形成されるPウェル12を介して供給される。したがって、Nウェル13、Pウェル12とも適切な基板バイアス電圧が供給されることとなる。もし、メッシュ状のPウェル12だけでは、適切な基板バイアス電圧が不足してしまうような場合(場所)に対しては、図3(b)に示すセルに置き換えるようにすればよい。
以上のように本実施例の半導体集積回路装置によれば、基板バイアス供給用電源に係る配線経路としてディープNウェル15およびメッシュ状に形成されるPウェル12を用いることで、多くの基板バイアス供給用の配線を省略することができる。したがって、半導体集積回路装置の集積度がより向上する。
図4は、本発明の第2の実施例に係る半導体集積回路装置の構造を示す平面図である。図4に示す半導体集積回路装置は、図1に示す半導体集積回路装置における基板バイアス供給用セル14aの内、横方向の二列に一列を基板バイアス供給用セル14bに置き換えた構造を有する。すなわち、セル配置領域11a、11bにおいて、基板バイアス供給用セル14a、14bは、それぞれ縦方向には連続し横方向には交互に周期的に配される。なお、基板バイアス供給用セル14aは、実施例1で説明したセルであり、基板バイアス供給用セル14bは、Nウェル13にバイアス電圧を与えるセルである。
次に、基板バイアス供給用セル14bについて説明する。図5は、基板バイアス供給用セル14bの構造を示す平面図である。図5(a)は、基板バイアスVDD2配線22が存在しないセル、言い換えればダミーセルを示し、図5(b)は、基板バイアスVDD2配線22が存在するセルを示す。基板バイアス供給用セル14bは、Nウェル13とPウェル12とが形成される構造上に存在し、上下端にそれぞれ電源供給のためのVDD配線23とGND配線24を備える。VDD配線23とGND配線24は、スタンダードセル17に電源を供給するための配線であって、基板バイアス供給用セル14bとは直接関係しない。図5(b)に示す基板バイアス供給用セルは、図5(a)に示す基板バイアス供給用セルに対してNウェル13中にN+拡散層19を備え、垂直方向に配置される基板バイアスVDD2配線22がコンタクト16を介してN+拡散層19に配線される。なお、基板バイアスVDD2配線22は、第1配線層より基板から遠い第2配線層に配線される。
このような基板バイアス供給用セル14bは、VDD配線23に供給される電源電圧より高くなりえるPMOSトランジスタ基板バイアス電源を、基板バイアスVDD2配線22からコンタクトを介してN+拡散層19に供給し、Nウェル13に与える。基板バイアスVDD2配線22にVDD配線23よりも低い電圧(順方向基板バイアス)を印加することで、図示されないPチャネルトランジスタのチャネルにおいて電流を流れやすくする。一方、基板バイアスVDD2配線22の電位をVDD配線23の電位より高くすることで、Pチャネルトランジスタの停止時において、Nウェル13に逆方向基板バイアスを与えて、電流のリークを少なくしている。
図4における基板バイアス供給用セル14bとしては、図5(a)のセルを用い、必要に応じて一部を図5(b)に示すセルに置き換えるようにする。すなわち、Nウェル13に対して基板バイアス電源GND2によるバイアス電圧を充分に与えることができる場合、例えばディープNウェル15におけるIRドロップが少ない場合には、図5(a)のセルを用いて基板バイアスVDD2配線22を省略することができる。これによって、第2配線層における配線の密度を下げることができる。
また、図4における基板バイアス供給用セル14aとしては、実施例1において説明したと同様に図3(a)または図3(b)に示すセルを選択するようにする。
以上のような構造を有する図4の半導体集積回路装置において、実施例1と同様に、Nウェル13は、孤立して(島状に)形成された複数の領域から構成され、Pウェル12は、この複数の領域を取り囲むようにメッシュ状に(海状に)形成される。そして、Nウェル13に対して基板バイアスを与える基板バイアス電源VDD2は、ディープNウェル15を介してNウェル13に供給される。この場合、例えばNウェル13の基板バイアスを強化したい場合には、図5(b)に示す基板バイアス供給用セルを半導体集積回路装置中に多く配置すれば良い。
図6は、本発明の第3の実施例に係る半導体集積回路装置の構造を示す平面図である。図6に示す半導体集積回路装置は、図4に示す半導体集積回路装置における基板バイアス供給用セル14bの内、横方向の二列に一列を廃した構造を有する。また、基板バイアス供給用セル14d、14eは、それぞれ図4に示す基板バイアス供給用セル14a、14bとほぼ同等の構造を有するが、後述のように電源配線のための拡散層を有する点が異なる。なお、図4に示すNウェル13の内、基板バイアス供給用セル14eが存在する領域にあるものをNウェル13aとし、基板バイアス供給用セル14eが存在する領域にないものをNウェル13bとする。
ここで、図6のセル配置領域11b中に存在するB部を例に半導体集積回路装置の構造の詳細について説明する。図7(a)は、図6のB部の詳細構造を示す平面図である。また、図7(b)は、図7(a)におけるX1−X2の断面図である。図7において、B部には、3つのスタンダードセル17a、17b、17cと、スタンダードセル17a、17b間に挟まれる基板バイアス供給用セル14dと、スタンダードセル17b、17c間に挟まれる基板バイアス供給用セル14eとが存在する。ここでスタンダードセル17a、17b、17cは、図2に示すスタンダードセル17とほぼ同等の構造を有する。ただし、横方向に延びるVDD配線23下のNウェル13a、13bにP+拡散層18bを備え、横方向に延びるGND配線24下のPウェル12にN+拡散層19bを備える点が異なる。VDD配線23とGND配線24との間にトランジスタ群を配置することは、図2と同じであり、その説明を省略する。なお、図7では、基板バイアス供給用セル14d、14e間には、図示の簡略化のために一つのスタンダードセルしか存在していないが、多数のセルが存在していてもよいことはいうまでもない。
次に、基板バイアス供給用セルについて説明する。基板バイアス供給用セル14dは、図3(b)に示す基板バイアス供給用セルに対し、VDD配線23とGND配線24とを省き、GND配線24があった位置のPウェル12にN+拡散層19bを備える。N+拡散層19bは、横方向に途切れたGND配線24の配線の役割を果たす。なお、途切れたVDD配線23は、上位の配線層や迂回する配線等の図示されない配線によって配線されるものとする。なお、基板バイアスGND2配線21は、VDD配線23とGND配線24と同一の金属配線層で配線されるものとする。
このような基板バイアス供給用セル14dは、GND配線24に供給される接地電圧より低くなりえるNMOSトランジスタ基板バイアス電源を、基板バイアスGND2配線21からコンタクトを介してP+拡散層18aに供給し、Pウェル12に与える。基板バイアスGND2配線21とGND配線24とを同電位とすることで、Nチャネルトランジスタの動作時においては、基板バイアス(バックゲートバイアス)を順方向にかけて、Nチャネルトランジスタのチャネルにおいて電流を流れやすくする。一方、基板バイアスGND2配線21の電位をGND配線24の電位より低くすることで、Nチャネルトランジスタの停止時において、Pウェル12に基板バイアスを与えて、電流のリークを少なくする。
また、基板バイアス供給用セル14eは、図5(b)に示す基板バイアス供給用セルに対し、VDD配線23とGND配線24とを省き、VDD配線23があった位置のPウェル12にP+拡散層18bを備え、GND配線24があった位置のPウェル12にN+拡散層19bを備える。P+拡散層18bは、途切れたVDD配線23の配線の役割を果たし、N+拡散層19bは、途切れたGND配線24の配線の役割を果たす。なお、基板バイアス供給用セル14eは、図5(b)に示す基板バイアス供給用セルに対して上下反転の位置関係にある。なお、基板バイアスVDD2配線22は、VDD配線23とGND配線24と同一の金属配線層で配線されるものとする。
このような基板バイアス供給用セル14eは、VDD配線23に供給される電源電圧より高くなりえるPMOSトランジスタ基板バイアス電源を、基板バイアスVDD2配線22からコンタクトを介してN+拡散層19aに供給し、Nウェル13aに与える。基板バイアスVDD2配線22にVDD配線23よりも低い電圧(順方向基板バイアス)を印加することで、Pチャネルトランジスタのチャネルにおいて電流を流れやすくする。一方、基板バイアスVDD2配線22の電位をVDD配線23の電位より高くすることで、Pチャネルトランジスタの停止時において、Nウェル13a、13bに逆方向基板バイアスを与えて、電流のリークを少なくしている。
以上のような構造を有する半導体集積回路装置において、Nウェル13aとNウェル13bとは、離間して間にPウェル12が配される。そして、Nウェル13aに対して基板バイアスを与える基板バイアス電源VDD2は、図7(b)の経路Qに示すように、基板バイアスVDD2配線22からコンタクトおよびN+拡散層19aを介してNウェル13aに供給される。さらに、ディープNウェル15を介してNウェル13bに供給される。一方、Pウェル12に対して基板バイアスを与える基板バイアス電源GND2は、メッシュ状に(海状に)形成されるPウェル12を介して供給される。したがって、Nウェル13a、13b、Pウェル12とも適切な基板バイアス電圧が供給されることとなる。
以上のように本実施例の半導体集積回路装置によれば、基板バイアス供給用電源に係る配線経路としてディープNウェル15およびメッシュ状に形成されるPウェル12を用いることで、多くの基板バイアス供給用の配線を省略することができる。さらに、基板バイアスGND2配線21、基板バイアスVDD2配線22、VDD配線23、GND配線24は、同一の金属配線層で配線される。したがって、配線の量が減少し、半導体集積回路装置の集積度がより向上する。
図8は、本発明の第4の実施例に係る半導体集積回路装置の構造を示す平面図である。図8に示す半導体集積回路装置は、図4に示す半導体集積回路装置における基板バイアス供給用セル14aの内、最下端のセル配置領域11aに含まれる基板バイアス供給用セル14aを基板バイアス供給用セル14bに置き換える。また、図4に示す半導体集積回路装置における基板バイアス供給用セル14bの内、最上端のセル配置領域11a以外に含まれる基板バイアス供給用セル14bを基板バイアス供給用セル14cに置き換える。なお、基板バイアス供給用セル14cは、Nウェル13にバイアス電圧を与えるセルである。
次に、基板バイアス供給用セル14cについて説明する。図9は、基板バイアス供給用セル14cの構造を示す平面図である。図9(a)は、基板バイアスVDD2配線22が存在しないセル、言い換えればダミーセルを示し、図9(b)は、基板バイアスVDD2配線22が存在するセルを示す。基板バイアス供給用セル14cは、Nウェル13が形成される構造上に存在し、上下端にそれぞれ電源供給のためのVDD配線23とGND配線24を備える。VDD配線23とGND配線24は、スタンダードセル17に電源を供給するための配線であって、基板バイアス供給用セル14cとは直接関係しない。図9(b)に示す基板バイアス供給用セルは、図9(a)に示す基板バイアス供給用セルに対してNウェル13中にN+拡散層19を備え、垂直方向に配置される基板バイアスVDD2配線22がコンタクト16を介してN+拡散層19に配線される。なお、基板バイアスVDD2配線22は、第1配線層より基板から遠い第2配線層に配線される。このような基板バイアス供給用セル14cは、図3で説明した基板バイアス供給用セル14bと同様に機能する。
図8における基板バイアス供給用セル14cとしては、図9(a)のセルを用い、必要に応じて一部を図9(b)に示すセルに置き換えるようにする。すなわち、Nウェル13に対して基板バイアス電源GND2によるバイアス電圧を充分に与えることができる場合、例えばディープNウェル15におけるIRドロップが少ない場合には、図9(a)のセルを用いて基板バイアスVDD2配線22を省略することができる。これによって、第2配線層における配線の密度を下げることができる。
また、図8における基板バイアス供給用セル14aとしては、実施例1において説明したと同様に図3(a)または図3(b)に示すセルを選択するようにする。さらに、図8における基板バイアス供給用セル14bとしては、実施例2において説明したと同様に図5(a)または図5(b)に示すセルを選択するようにする。
以上のような構造を有する図8の半導体集積回路装置において、Nウェル13とPウェル12とは、互いを取り囲むように形成される。そして、Nウェル13に対して基板バイアスを与える基板バイアス電源VDD2は、ディープNウェル15を介してNウェル13に供給される。この場合、例えばNウェル13の基板バイアスを強化したい場合には、図5(b)または図9(b)に示す基板バイアス供給用セルを半導体集積回路装置中に多く配置すれば良い。
10 基板
11a、11b セル配置領域
12 Pウェル
13、13a、13b Nウェル
14a、14b、14c、14d、14e 基板バイアス供給用セル
15 ディープNウェル
16 コンタクト
17、17a、17b、17c スタンダードセル
18、18a、18b P+拡散層
19、19a、19b N+拡散層
21 基板バイアスGND2配線
22 基板バイアスVDD2配線
23 VDD配線
24 GND配線
11a、11b セル配置領域
12 Pウェル
13、13a、13b Nウェル
14a、14b、14c、14d、14e 基板バイアス供給用セル
15 ディープNウェル
16 コンタクト
17、17a、17b、17c スタンダードセル
18、18a、18b P+拡散層
19、19a、19b N+拡散層
21 基板バイアスGND2配線
22 基板バイアスVDD2配線
23 VDD配線
24 GND配線
Claims (8)
- 基板内に形成された第1の第1導電型ウェル領域と、
前記基板上方から見て、前記基板内に前記第1の第1導電型ウェル領域を取り囲むように連なって形成された第2導電型ウェル領域と、
前記第1の第1導電型ウェル領域および前記第2導電型ウェル領域の下方の前記基板内に形成された第2の第1導電型ウェル領域と、
を備え、
前記第1の第1導電型ウェル領域に供給される第1の基板バイアス供給用電源に係る配線経路として前記第2の第1導電型ウェル領域を用い、第2の基板バイアス供給用電源に係る配線経路として前記第2導電型ウェル領域を用いることを特徴とする半導体集積回路装置。 - 前記第1の第1導電型ウェル領域は、島状に形成された複数の領域から構成され、
前記第2導電型ウェル領域は、該複数の領域を取り囲むように海状に形成され、
前記第1の基板バイアス供給用電源は、該複数の領域の一部に供給されて、前記第2の第1導電型ウェル領域を介して該複数の領域における他の領域に供給されることを特徴とする請求項1記載の半導体集積回路装置。 - 複数のスタンダードセルが帯状に配置されるセル配置領域と、
前記セル配置領域に配され、一辺が前記セル配置領域の帯と同じ高さを有し、前記スタンダードセルに基板バイアスを与える第1の基板バイアス供給用セルと、
を備え、
前記セル配置領域には、前記第1の第1導電型ウェル領域および前記第2導電型ウェル領域とが形成され、
前記第1の基板バイアス供給用セルは、前記第2導電型ウェル領域に形成されると共に、前記第2導電型ウェル領域を介して第1の基板バイアス供給用電源が供給されることを特徴とする請求項1または2記載の半導体集積回路装置。 - 前記セル配置領域に配され、一辺が前記セル配置領域の帯と同じ高さを有し、前記スタンダードセルに基板バイアスを与える第2の基板バイアス供給用セルをさらに備え、
前記第2の基板バイアス供給用セルは、少なくとも前記第1の第1導電型ウェル領域の一部を含む領域に形成されると共に、前記第1の第1導電型ウェル領域の一部と前記第2の第1導電型ウェル領域とを介して第2の基板バイアス供給用電源が供給されることを特徴とする請求項3記載の半導体集積回路装置。 - 複数の前記第1の基板バイアス供給用セルの少なくとも一部は、該セル中の前記第2導電型ウェル領域に第2導電型拡散層部を備え、前記第1の基板バイアス供給用電源の配線がコンタクトを介して該第2導電型拡散層部に配線されることを特徴とする請求項3記載の半導体集積回路装置。
- 複数の前記第2の基板バイアス供給用セルの少なくとも一部は、該セル中の前記第1の第1導電型ウェル領域に第1導電型拡散層部を備え、前記第2の基板バイアス供給用電源の配線がコンタクトを介して該第1導電型拡散層部に配線されることを特徴とする請求項4記載の半導体集積回路装置。
- 半導体基板と、
前記半導体基板の表面に形成された第1の第1導電型ウェル領域と、
前記第1の第1導電型ウェル領域から離間して前記半導体基板の表面に形成された第2の第1導電型ウェル領域と、
前記第1及び第2の第1導電型ウェル領域の間の前記半導体基板の表面に設けられた第2導電型ウェル領域と、
前記第1及び第2の第1導電型ウェル領域並びに前記第2導電型ウェル領域の下に設けられた第1導電型ディープウェル領域と、
前記第1の第1導電型ウェル領域にウェルコンタクトを介して接続され、前記第1の第1導電型ウェル領域に基板バイアス電源を供給する電源配線とを備え、
前記第2の第1導電型ウェル領域は、前記電源配線から、前記第1の第1導電型ウェル領域及び前記第1導電型ディープウェル領域を介して前記基板バイアス電源が供給されていることを特徴とする半導体集積回路。 - 前記第1及び第2の第1導電型ウェル領域には、それぞれ論理回路を構成するトランジスタが形成されていることを特徴とする請求項7記載の半導体集積回路。
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JP2006019256A JP2007201258A (ja) | 2006-01-27 | 2006-01-27 | 半導体集積回路装置 |
US11/486,128 US20070029621A1 (en) | 2005-08-05 | 2006-07-14 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006019256A JP2007201258A (ja) | 2006-01-27 | 2006-01-27 | 半導体集積回路装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2013132841A1 (ja) * | 2012-03-08 | 2013-09-12 | パナソニック株式会社 | 半導体集積回路装置 |
-
2006
- 2006-01-27 JP JP2006019256A patent/JP2007201258A/ja not_active Withdrawn
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WO2013132841A1 (ja) * | 2012-03-08 | 2013-09-12 | パナソニック株式会社 | 半導体集積回路装置 |
JPWO2013132841A1 (ja) * | 2012-03-08 | 2015-07-30 | パナソニック株式会社 | 半導体集積回路装置 |
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