JP2007184355A - 半導体装置、光電変換装置、これらの製造方法、及びマルチチップ型イメージセンサ - Google Patents

Abstract

【課題】パッド部開口のためのエッチング除去工程と同一の工程でスクライブライン領域に沿ってエッチング除去を行なってもパッド部でのワイヤボンディング強度を確保でき、エッチング除去したパッド部の化合物の再付着を抑制して外観不良を低減する。
【解決手段】半導体装置は、半導体基板１２０１中に複数の半導体装置領域１１０２が形成され、各半導体装置領域１１０２の分割ライン領域であるスクライブライン領域１２０５に沿ってダイシングされる。このスクライブライン領域１２０５上の少なくとも一部には、スクライブライン領域１２０５を横切ってポリシリコン膜１０１が形成されている。半導体装置領域１１０２内には、ＭＯＳトランジスタが配置され、ＭＯＳトランジスタのゲート電極１２０７とポリシリコン膜１０１がともに半導体基板１１０２から同一のゲート絶縁膜を介して配置される。
【選択図】図２

Description

本発明は、半導体装置、光電変換装置、これらの製造方法、及びマルチチップ型イメージセンサに係り、特に光電変換装置を複数列状に配置してなるマルチチップ型イメージセンサや密着型イメージセンサに関する。

従来、半導体基板上には半導体製造プロセスを経て、複数の半導体装置領域が形成され、半導体装置領域の分割ライン領域であるスクライブライン領域に沿ってダイシングブレードによりダイシングを行い、半導体装置に分割される。例えば、特許文献１にその構造が開示されている。

図１は、ダイシング前の半導体装置領域が形成された半導体基板を構成している半導体ウエハ１１０１を示す。この半導体ウエハ１１０１には、複数の半導体装置領域１１０２と、その各半導体装置領域１１０２を区画するスクライブライン領域１２０５が設けられている。図１のＡ−Ａ’断面図を図１３に示す。

図１３において、１２０１は半導体基板、１２０２、１２０３は層間絶縁膜、１２０４はパッシベーション膜である。１２０６は半導体装置領域１１０２に設けられたトランジスタのソース、ドレイン領域、１２０７は半導体装置領域１１０２内の半導体基板１２０１上にゲート絶縁膜を介して形成されたトランジスタのゲート電極である。１２０８はソース、ドレイン領域１２０７からの引出配線、１２０９は引出配線と接続する第２の配線層である。１２１０は半導体装置のパッド部である。

図１４（ａ）〜（ｅ）を用いて、上記構造の製造方法を説明する。

まず、図１４（ａ）に示す工程において、たとえばシリコンからなる半導体基板１２０１を用意する。

次に、図１４（ｂ）に示す工程において、半導体基板１２０１上にシリコンの熱酸化等でゲート絶縁膜を形成する。そして、その上にＣＶＤ（Chemical Vapor Deposition）等で堆積したポリシリコン膜をフォトリソグラフィ技術でパターニングしてゲート電極１２０７を形成する。さらに半導体基板１２０１中にイオン注入で不純物を注入することでソース、ドレイン領域１２０６を形成して半導体装置領域にトランジスタを形成する。

次に、図１４（ｃ）に示す工程において、ＳｉＯ_２などの層間絶縁膜１２０２をＣＶＤ等で堆積して、その層間絶縁膜１２０２にトランジスタを接続するためのコンタクトホールをエッチングにより形成する。そして、そのコンタクトホールの中にタングステン等の導電性の材料をＣＶＤで堆積して埋め込む。さらに、その上にＡｌ、Ｃｕ等の金属膜をスパッタ等で堆積し、それをフォトリソグラフィ技術でパターニングして引出配線１２０８を形成する。この工程においては、近年では、ＣＭＰ（Chemical Mechanical Polishing）技術を用いて層間絶縁膜１２０２の表面を平坦化した後に微細なコンタクトホールを形成する技術もよく用いられている。引き続き同様の工程で、層間絶縁膜１２０３、第２の配線層１２０９を形成した後に、ＣＶＤ等でＳｉＮやＳｉＯＮなどのパッシベーション膜１２０４を堆積する。

次に、図１４（ｄ）に示す工程において、パッシベーション膜１２０４をフォトリソグラフィ技術でパターニングして第２の配線層１２０９の上でエッチング除去し、パッド部１２１０を形成する。この時、同時にスクライブライン領域１２０５の層間絶縁膜１２０２、１２０３、パッシベーション膜１２０４を同じくフォトリソグラフィ技術でパターニングしてエッチング除去する。

そして、図１４（ｅ）に示す工程において、スクライブライン領域１２０５に沿ってダイシングブレード１２１１によりダイシングを行い、それぞれの半導体装置に分割する。この時、スクライブライン領域１２０５にＳｉＯ_２やＳｉＮ、ＳｉＯＮなどの膜が堆積したままであると、それらの膜を切り込むことでダイシングブレード１２１１が徐々に目詰まりをおこす。そして、ついには半導体装置の端部でチッピング（半導体基板の欠け）が生じる。そこで、このようなことが生じないようにするために、図１４（ｄ）の工程に示したように層間絶縁膜１２０２、１２０３、パッシベーション膜１２０４をあらかじめエッチング除去している。
特開平５−３２４９号公報

前述した従来技術では、パッド１２１０は、パッシベーション膜１２０４をエッチング除去すればよい。これに対し、スクライブライン領域部１２０５は、層間絶縁膜１２０２、１２０３、及びパッシベーション膜１２０４の３層の膜厚分をエッチング除去しなければならない。従って、パッシベーション膜１２０４のエッチングが終了し、パッド部１２１０の表面が露出した後もスクライブライン領域部１２０５の層間絶縁膜１２０２、１２０３が除去されるまでエッチング処理を続ける必要がある。その結果、パッド部１２１０のＡＬやＣｕなどの金属とＳｉＯ_２などの絶縁膜とでは、一般にエッチング速度に差があるものの、スクライブライン領域部１２０５をエッチングし終わった時点でパッド部１２１０の膜厚が減少してしまう。これにより、ワイヤのボンディング強度が低下するという問題が生じていた。また、過剰に削られたパッド部１２１０のＡＬやＣｕがエッチングガス成分と化合してパッシベーション膜１２０４表面に再付着して外観上の異物となっていた。特に、光を検出するイメージセンサなどの半導体装置の場合は、この異物が受光部に再付着した場合、光を遮ってしまうので所望の出力が得られず大きな問題となっていた。

また、配線微細化のために前述のＣＭＰ技術を用いると、層間絶縁膜１２０２、１２０３の膜厚は下地に配線層がない領域（たとえばスクライブライン領域１２０５）ほど厚くなる。そのためにパッド部１２１０とスクライブライン領域１２０５とでエッチング除去しなければならない層間絶縁膜の膜厚差は、ますます大きくなるので、上記問題点がより顕著となっていた。

また、上記課題を軽減するため、スクライブライン領域１２０５をパッド部１２１０のエッチング工程とは別の工程でエッチングすることも提案されている。しかし、この場合には、新たにフォトリソグラフィ工程およびエッチング工程が必要となるため、半導体プロセス工程が複雑で長く高価になるという問題点があった。

本発明は、パッド部開口のためのエッチング除去工程と同一の工程でエッチング除去を行なってもパッド部でのワイヤボンディング強度を確保でき、エッチング除去したパッド部の化合物の再付着を抑制して外観不良を低減することを目的とする。

また、本発明は、光電変換装置において、外観不良による光特性悪化を抑制し、受光部へ迷光および漏れこみキャリアを防止することを目的とする。

上記目的を達成するために、本発明に係る半導体装置は、半導体基板中に複数の半導体装置領域が形成され、各装置領域の分割ライン領域であるスクライブライン領域に沿ってダイシングされる。この半導体装置において、前記スクライブライン領域上の少なくとも一部に前記スクライブライン領域を横切ってポリシリコン膜が形成されている。こうすることで、スクライブライン領域上の層間絶縁膜の膜厚が薄くなる。

また、本発明に係る光電変換装置は、半導体基板中に複数の光電変換装置領域が形成され、各光電変換装置領域の分割ライン領域であるスクライブライン領域に沿ってダイシングされる。この光電変換装置において、前記スクライブライン領域上の少なくとも一部に前記スクライブライン領域を横切ってポリシリコン膜が形成されている。

本発明によれば、パッド部開口のためのエッチング除去工程と同一の工程でスクライブライン領域上の層間絶縁膜およびパッシベーション膜をエッチング除去を行なっても、パッド部でのワイヤボンディング強度が確保できる。また、エッチング除去したパッド部のＡＬやＣｕなどの化合物の再付着を抑制することができ、これによる外観不良を低減できる。さらに本発明を光電変換装置に適用した場合は、端部受光部への偽信号の混入、および迷光を抑制する効果が得られる。

以下、本発明の実施形態について図面を用いて詳細に説明する。
［第１の実施形態］
まず、図１〜図４を参照して、本発明の第１の実施形態による半導体装置を説明する。なお、前述した図１３と同一部材は同一符号を付してある。

本実施形態は、前述した図１に示す半導体ウエハ１１０１中に複数の半導体装置領域１１０２が形成され、各半導体装置領域１１０２の分割ライン領域であるスクライブライン領域１２０５に沿ってダイシングされる半導体装置に適用したものである。

図２は、ダイシング前の半導体装置の断面図（図１のＡ−Ａ’断面図）であり、隣接する２つの半導体装置の境界部および境界部の間に位置するスクライブライン領域を示している。

図２において、１２０１は半導体基板、１２０２、１２０３は層間絶縁膜、１２０４はパッシベーション膜、１２０５はスクライブライン領域である。１２０６は半導体装置領域１１０２に設けられたトランジスタのソース、ドレイン領域、１２０７は半導体装置領域１１０２内の半導体基板１２０１上にゲート絶縁膜を介して形成されたトランジスタのゲート電極である。１２０８はソース、ドレイン領域１２０７からの引出配線、１２０９は引出配線と接続する第２の配線層である。１２１０は半導体装置のパッド部である。これらの構成は、前述した図１３と同様である。

図２において、１０１はトランジスタのゲート電極１２０７の形成と同一工程で形成されたポリシリコン膜である。ポリシリコン膜１０１は、組成的にシリコン半導体基板１２０１と類似しているので、ブレードの目詰まりを起こすことなく良好なダイシングを行なうことができる。ポリシリコン膜１０１と半導体基板１２０１の間には、ＳｉＯ_２などのゲート絶縁膜が存在する。ただし、近年のトランジスタにおいてはその膜厚はおよそ２００Å以下であるのでダイシング特性にはなんら影響をあたえない。

図３は、ダイシング後の半導体装置の断面図である。ポリシリコン膜１０１の幅は、ダイシングブレード１２１１が確実にポリシリコン膜１０１上をダイシングするように、ダイシングブレード１２１１の幅より広く設けておくことがさらに望ましい。なお、スクライブライン領域１２０５には、できるだけポリシリコン膜１０１を配置しておくことが望ましい。とくに、スクライブライン領域１２０５の全面にポリシリコン膜１０１を配置すればさらに良い。

次に、図４（ａ）〜（ｅ）を用いて、本実施形態による半導体装置の製造方法を説明する。

まず、図４（ａ）に示す工程において、たとえばシリコンからなる半導体基板１２０１を用意する。

次に、図４（ｂ）に示す工程において、半導体基板１２０１上にシリコンの熱酸化等でゲート絶縁膜を形成する。そして、その上にＣＶＤ等で堆積したポリシリコン膜をフォトリソグラフィ技術でパターニングしてゲート電極１２０７を形成する。このとき、ゲート電極１２０７の形成と同一工程でスクライブライン領域１２０５にもフォトリソグラフィ技術でパターニングしてポリシリコン膜１０１を形成する。さらに半導体基板１２０１中にイオン注入で不純物を注入することで半導体装置領域にソース、ドレイン領域１２０６を形成してトランジスタを形成する。

次に、図４（ｃ）に示す工程において、ＳｉＯ_２などの層間絶縁膜１２０２をＣＶＤ等で堆積して、その層間絶縁膜１２０２にトランジスタを接続するためのコンタクトホールをエッチングにより形成する。そして、そのコンタクトホールの中にタングステン等の導電性の材料をＣＶＤで堆積して埋め込む。さらに、その上にＡｌ、Ｃｕ等の金属膜をスパッタ等で堆積し、それをフォトリソグラフィ技術でパターニングして引出配線１２０８を形成する。この工程においては、近年では、ＣＭＰ技術を用いて層間絶縁膜１２０２の表面を平坦化した後に微細なコンタクトホールを形成する技術を用いてもよい。同様の工程で、層間絶縁膜１２０３、第２の配線層１２０９を形成した後に、ＣＶＤ等でＳｉＮやＳｉＯＮなどのパッシベーション膜１２０４を堆積する。

次に、図４（ｄ）に示す工程において、パッシベーション膜１２０４をフォトリソグラフィ技術でパターニングして第２の配線層１２０９の上でエッチング除去し、パッド部１２１０を形成する。この時、同時にスクライブライン領域部１２０５の層間絶縁膜１２０２、１２０３、パッシベーション膜１２０４を同じくフォトリソグラフィ技術でパターニングしてエッチング除去する。

そして、図４（ｅ）に示す工程において、スクライブライン領域１２０５に沿ってダイシングブレード１２１１によりダイシングを行い、それぞれの半導体装置に分割する。

従って、本実施形態によれば、パッド部１２１０開口のためのエッチング除去工程と同一の工程でポリシリコン膜１０１をスクライブライン領域１２０５に形成している。このため、スクライブライン領域１２０５でエッチング除去しなければならない層間絶縁膜１２０２の膜厚を薄くできる。これにより、パッド部１２１０の膜厚減少を抑制することができ、これによるボンディング強度の低下、パッド部１２１０のＡＬやＣｕの化合物が再付着することによる外観不良を抑制することができる。この効果は、とくに半導体装置を光電変換装置（光検出半導体装置）に適用した場合に最大限に発揮させることができる。この場合には、特に光検出半導体装置の光特性不良を抑制することができる。
［第２の実施形態］
次に、図５〜図１１を参照して、本発明の第２の実施形態を説明する。

本実施形態の半導体装置は、光電変換装置として構成され、特にマルチチップ型イメージセンサに用いられる光電変換装置として用いられるものである。ただし、チップ端部近傍まで光電変換装置の受光部を配置することが求められるものであれば、マルチチップ型イメージセンサ以外の用途にも、本実施形態の構成を用いることができる。

図５に本実施形態の光電変換装置の等価回路図を示す。

図５において、光電変換装置である２つのイメージセンサ装置１ａ、１ｂがマルチ実装されている。各イメージセンサ装置１ａ、１ｂの信号入力側には、各々を駆動するためのクロックＣＬＫ、及びスタートパルスＳＰの各信号線が共通接続されている。また、両イメージセンサ装置１ａの信号出力側には、各々の画像信号ＳＡ、ＳＣ用の信号出力Ｖｏｕｔの信号線が共通接続されている。さらに、イメージセンサ装置１ａの信号入力側には、スタート信号ＳＩの信号線が、またイメージセンサ装置１ａの信号入力側には、イメージセンサ装置１ａから供給されるスタート信号ＳＢの信号線がそれぞれ接続されている。

各イメージセンサ装置１ａ、１ｂは、Ｎビットの遅延手段（Ｎビットプレシフトレジスタ）２ａ、２ｂと、Ｋビットのシフトレジスタ３ａ、３ｂと、Ｋビットの受光素子アレイ４ａ、４ｂとを有している。また、タイミング発生回路５ａ、５ｂと、信号出力アンプ６ａ、６ｂとを有している。

イメージセンサ装置１ａは、スタート信号ＳＩを入力すると、遅延手段２ａを介してＮビット遅延させた動作タイミングで、シフトレジスタ３ａの動作を開始し、受光素子アレイ４ａから画像信号ＳＡを出力する。このとき、画像信号ＳＡのビット読み出し終了時よりＮビット前（Ｋ−Ｎビット）時の信号を、シフトレジスタ３ａの最終レジスタの手前Ｎビット部分から次装置であるイメージセンサ装置１ｂのスタート信号ＳＢとして出力する。

イメージセンサ装置１ｂは、スタート信号ＳＢを入力すると、遅延手段２ｂを介してＮビット遅延させた動作タイミングで、シフトレジスタ３ｂの動作を開始し、受光素子アレイ４ｂから画像信号ＳＣを出力する。

タイミング発生回路５ａ、５ｂは、クロック信号ＣＬＫとスタートパルス信号ＳＰにより駆動される。このタイミング発生回路５ａ、５ｂは、受光素子アレイ４ａ、４ｂを駆動するパルスと、シフトレジスタ３ａ、３ｂを駆動するパルスφ１，φ２とを生成する。パルスφ１は駆動線７ａ、７ｂに出力され、パルスφ２は駆動線８ａ、８ｂに出力される。スタートパルス信号ＳＰが各イメージセンサ装置１ａ、１ｂに共通に接続されているのは、各イメージセンサ装置１ａ、１ｂの動作開始の同期をとるためである。

信号出力アンプ６ａ、６ｂは、シフトレジスタ３ａ、３ｂのシフト信号によってオン／オフするスイッチを介して受光素子アレイ４ａ、４ｂから１本の信号出力線に読み出される画像信号ＳＡ、ＳＣを増幅する。増幅された画像信号ＳＡ、ＳＣは、タイミング発生回路５ａ、５ｂの制御信号によって信号出力Ｖｏｕｔとして出力される。信号出力アンプ６ａ、６ｂ内には、定電流回路が備えられる。これにより、各々のスタート信号ＳＩ、ＳＢの入力と同時に電源供給を開始し、スタート信号ＳＩ、ＳＢからＮビット目のクロック信号入力時に定常の増幅動作を行うようになっている。

図６は、クロックＣＬＫに対するシフトレジスタ３の駆動パルスφ１、φ２のタイミングチャートである。なお、図６は、図５におけるＮビットの遅延手段２ａ、２ｂを４ビット（Ｎ＝４）とした場合のタイミングである。従って、シフトレジスタ３ａ、３ｂは、各々に供給されるスタート信号ＳＩ、ＳＢから４ビット遅延して、最初のシフトレジスタ３ａ、３ｂの動作を開始する。

ここで、図６に示すように、駆動パルスφ１は、クロックＣＬＫのハイレベルに同期したパルスとなり、駆動パルスφ２は、クロックＣＬＫのローレベルに同期したパルスとなる。信号出力Ｖｏｕｔは、φ１、φ２に同期して取り出される。従って、シフトレジスタ３ａの１ビット目が駆動パルスφ１に対応する場合、奇数ビットは駆動パルスφ１に同期の信号出力となり、偶数ビットは駆動パルスφ２に同期の信号出力となる。

図６中のＳＡはイメージセンサ装置１ａの画像信号の信号出力、同図のＳＣはイメージセンサ装置１ｂの画像信号の信号出力であり、Ｖｏｕｔは全体の信号出力である。また、イメージセンサ装置１ａは、最終ビットの４ビット前の信号を次のイメージセンサ装置１ｂのスタート信号ＳＢとして出力している。こうしてマルチチップ型イメージセンサとして、例えば大きな原稿の画像でも直接読み出すことが可能となり、装置間の読み出し休息時間や信号出力レベルの差異をなくすことができる。

図７は、図５における４画素の受光素子アレイ４と、４画素分を駆動するシフトレジスタ３との等価回路である。このうち、受光素子アレイ４を構成する各々の受光素子（画素）ａ１〜ｄ１は、光電変換素子となるフォトダイオードＰＤａ〜ＰＤｄを有する。また、読み出しトランジスタＭ１ａ〜Ｍ１ｄ、信号転送トランジスタＭ２ａ〜Ｍ２ｄ、ＭＯＳソースフォロワ（増幅トランジスタ）Ｍ３ａ〜Ｍ３ｄを有する。さらに、フォトダイオードＰＤａ〜ＰＤｄをリセットする手段であるリセットトランジスタＭ４ａ〜Ｍ４ｄを有する。またさらに、ソースフォロワ回路の定電流負荷ＣＳａ〜ＣＳｄと、一時的に電荷を蓄積する蓄積容量ＣＡＰａ〜ＣＡＰｄとを有する。同図において、１４は共通信号線、１５は共通信号線１４のリセットトランジスタである。

図７に示す各受光素子ａ１〜ｄ１において、フォトダイオードＰＤａ〜ＰＤｄにて光電変換により生成した光キャリアは、ＭＯＳソースフォロワＭ３ａ〜Ｍ３ｄで電荷電圧変換される。そして、その信号が、信号転送トランジスタＭ２ａ〜Ｍ２ｄを介して信号転送パルスφＴにて全画素一括で蓄積容量ＣＡＰａ〜ＣＡＰｄに転送される。続いて、蓄積容量ＣＡＰａ〜ＣＡＰｄに転送された信号電圧は、シフトレジスタ３から出力される読み出しパルスφａ１〜φｄ１によって読み出しトランジスタＭ１ａ〜Ｍ１ｄを順次オン状態にすることにより、共通信号線１４に読み出される。その信号が信号出力アンプ６で増幅されて外部に読み出される。なお、フォトダイオードＰＤａ〜ＰＤｄは、リセットパルスφＲによってリセットトランジスタＭ４ａ〜Ｍ４ｄを介してリセットされる。

図８は、図７におけるフォトダイオード部（受光部）ＰＤ、ソースフォロワＭＯＳトランジスタＭ３、及びリセットトランジスタＭ４を含む受光素子の装置端部の一部レイアウトを示す平面図である。７２１はスクライブライン領域である。

図９は、図８におけるＢ−Ｂ’部の断面概略図、図１０は、図８におけるＣ−Ｃ’部の断面概略図である。

図８〜図１０において、７００はＮ型半導体基板（Ｎ）、７０１はＮ型埋め込み層（Ｎ^＋）、７０２はＮ型エピタキシャル層（Ｎ⁻）である。光電変換装置の受光部となるフォトダイオード部ＰＤのエピタキシャル層７０２の表面部には、Ｐ型領域（Ｐ^＋）７０３、Ｎ型領域（Ｎ）７０４が形成されており、また、受光部周囲にはＮ型バリア領域（Ｎ^＋）７０５を有している。７０６はシリコンの熱酸化等で形成された素子分離絶縁膜、７０７、７０８は層間絶縁膜、７０９はパッシベーション膜である。７１０は、フォトダイオード部ＰＤのＰ型領域７０３と、ソースフォロワＭＯＳトランジスタＭ３のゲートと、リセットトランジスタＭ４のドレインとを接続する配線層、７１１は遮光層を兼ねた第２の配線層である。７１４は、ＭＯＳトランジスタＭ３のゲート形成と同一工程で形成されたスクライブライン領域７２１のポリシリコン膜である。

図１０において、７１２はＰＭＯＳで構成したソースフォロワＭＯＳトランジスタＭ３のゲート電極である。７１３はソースフォロワＭＯＳトランジスタのソース、ドレインであるＰ型領域である。７１５はＮ型のウエル領域である。

この構成において、第２の配線層７１１上のパッシベーション膜７０９の一部をエッチング除去することにより、パッド部（非図示）を形成している。本実施形態でも、第１の実施形態と同様に、このパッシベーション膜７０９のエッチング除去工程でスクライブライン領域７２１のパッシベーション膜７０９、および層間絶縁膜７０７、７０８をエッチング除去する。

従って、本実施形態でも、第１の実施形態と同様にスクライブライン領域７２１でエッチング除去しなければならない層間絶縁膜７０７の膜厚を薄くできるので、ボンディング強度の低下、および外観不良を抑制することができる。特に本実施形態においては、受光部となるフォトダイオード部にＡＬやＣｕなどの化合物が再付着すると受光する光量が変化してしまい正確な検出ができなくなるという大きな問題が生じるので、本発明の効果をより有効に発揮させることができる。

また、受光部が装置端部近傍まで配置されている場合には、本実施形態のように端部にＮ型バリア領域７０５が配置されていても、次のようなことが生じる。すなわち、スクライブライン領域７２１に入射した光により発生した光キャリヤの一部がＮ型バリア領域を乗り越えて端部の受光部に漏れ込むことがある。そうすると、これが原因で、偽信号が発生したり、斜め入射の光が直接端部の受光部に漏れこみ迷光となったりする。これに対し、本実施形態のようにスクライブライン領域にポリシリコン膜７１４を設けると、ポリシリコン膜が可視光に対する透過率が低いので遮光層としても機能する。このため、上記効果に加え、スクライブライン領域での光キャリア発生を抑制し、端部受光部での偽信号の混入を低減し、端部受光部への迷光を防止するといった本実施形態に特有の新たな効果も得られる。

また、ダイシングを行なう前のウエハ形態では、受光部に比してスクライブライン領域の面積が大きい。このため、スクライブライン領域で発生した光キャリアに起因する偽信号や、迷光の端部受光部への漏れこみが、ウエハ状態での電気工学的検査に大きな影響を与えている。これに対して、本実施形態の構造を適用することで精度の良い検査も可能となる。

図１１は、ダイシング後のＢ−Ｂ’断面図である。ダイシング後の端面にも、ポリシリコン膜７１４を残すことで、端面に残ったスクライブライン領域７２１での偽信号の発生の抑制、迷光の防止といった効果が得られるものである。

また、ポリシリコン膜７１４は、一般に導電性であるために、Ｎ型エピタキシャル層７０２との間にゲート絶縁膜を介して容量素子を構成する。例えば、光電変換装置を動作させるのに必要なクロックＣＬＫ等がスクライブライン領域７２１近傍に敷設されている場合を考える。この場合、その電位変化は容量結合でポリシリコン層７１４に伝わり、ポリシリコン層７１４に電位変動を引き起こす。ポリシリコン層７１４の電位変動は、上記寄生の容量素子を介してＮ型エピタキシャル層７０２に伝わり、エピタキシャル層７０２の電位を変動させる。Ｎ型エピタキシャル層７０２の電位が変動すると、フォトダイオードの基準電圧が変動し光電変換特性に悪影響を及ぼす。このため、このようなクロックフィードスルーの伝播経路を遮断するために、ポリシリコン層７１４は半導体装置の平面上のいずれかの部位で電位を固定することがより望ましい。
［第３の実施形態］
次に、図１２を参照して、本発明の第３の実施形態を説明する。

本実施形態の半導体装置も、光電変換装置として構成され、特にマルチチップ型イメージセンサに用いられる光電変換装置として用いられるものである。ただし、装置端部近傍まで光電変換装置の受光部を配置することが求められるものであれば、マルチチップ型イメージセンサ以外の用途にも本実施形態の構成を用いることができる。なお、本実施形態は、第２の実施形態と同様の構成については、同一符号を付してその説明を省略する。

図１２に本実施形態の光電変換装置の断面図（図８のＢ−Ｂ’断面図）を示す。隣接する２つの光電変換装置の境界部および境界部の間に位置するスクライブライン領域７２１を示している。同図において、１００１はＰ型領域である。

Ｐ型領域１００１は、Ｐ型ＭＯＳトランジスタのソース、ドレイン領域を形成するのと同一工程で容易に形成することができる。このＰ型領域１００１とＮ型エピタキシャル層７０２との間にはＰＮ接合が形成される。こうすることで、仮にスクライブライン領域７２１で光キャリアが発生しても、その光キャリアが端部の受光部に到達する前に前記ＰＮ接合の空乏層にトラップされる。これにより、キャリアが受光部に到達して偽信号になるのを防止することができる。

従って、本実施形態によれば、スクライブライン領域７２１にポリシリコン膜７１４を形成している。そして、一般的なＰ型ＭＯＳトランジスタのソース、ドレイン形成法と同様にポリシリコン膜７１４の形成後にセルフアラインのイオン注入でＰ型領域１００１を形成している。こうすることで、格別プロセス工程を追加することなく、位置精度も良くＰ型領域１００１を形成することができる。

なお、トラップ効果を大きくするためにスクライブライン領域全面にＰ型領域を形成することも考えられる。しかし、その場合にはＰＮ接合部をダイシングすることになり、ダイシング後の端面にＰＮ接合部が露出することになる。ダイシングした端面は、シリコンの結晶が乱れているために暗電流が生じやすい。この暗電流は、露出したＰＮ接合の空乏層に逆に蓄積して端部の受光部への暗電荷供給源となってしまう。そのため、端部にＰＮ接合を作りこむ時は接合部がダイシングする部分にかからないようにする必要がある。これに対し、本実施形態のようにスクライブライン領域に設けられたポリシリコン膜７１４にセルフアラインでＰ型領域１００１を形成することで、上記の問題が起こらない最適な位置に精度良くＰ型領域７１４を形成することができる。
［変形例］
なお、半導体装置の中でも主にロジック回路を形成する半導体装置においては、ポリシリコン膜を２層用いて容量素子を形成してＡＤ変換回路などを構成する場合がある。この場合もスクライブライン領域に２層のポリシリコン膜を形成することで第１の実施態様と同様の効果が得られるものである。

上記第２、第３の実施形態は、ホール蓄積型のフォトダイオード、ＮＭＯＳトランジスタを用いたリセットトランジスタ、転送トランジスタで構成された光電変換装置を例にとり説明したが、本発明は勿論この構成に限るものではない。電子蓄積型のフォトダイオードを用いた場合や、ＰＭＯＳトランジスタやＣＭＯＳでリセットトランジスタ、転送トランジスタを構成した場合にも、加算される信号の極性が異なるだけで同様の効果が得られることはいうまでもない。

また、上記第２、第３実施形態は、スクライブライン領域がＮ型エピタキシャル層である場合を例にとって説明したが、本発明はこれに限るものではなく、Ｎ型ウエル領域であっても良い。

また、上記各実施形態は、スクライブライン領域にポリシリコン膜を形成する場合を例にとり説明したが、本発明は勿論この構成に限るものではなく、ポリシリコン膜の表面を薄くシリサイド化した構成を用いてもよい。シリサイド膜は一般に１０００Å以下の厚みで形成するのでダイシング時に目詰まりを起こすことなく、同様の効果が得られることはいうまでもない。シリサイド膜は、ポリシリコン膜よりさらに可視光に対しての遮光性が高いので、第２、第３の実施形態に用いれば、より偽信号、迷光が抑えられた良好な特性が得られる。

半導体ウエハの正面図（ダイシング前）である。 本発明の第１の実施形態において、図１のＡ−Ａ’線に沿った半導体装置の模式的断面図（ダイシング前）である。 第１の実施形態において、ダイシング後の半導体装置の模式的断面図である。 （ａ）〜（ｅ）は、第１の実施形態による半導体装置の製法を説明する図である。 本発明の第２の実施形態による光電変換装置の等価回路図である。 第２の実施形態において、光電変換装置の動作を示すタイミングチャートである。 第２の実施形態において、光電変換装置内の受光素子の等価回路図である。 第２の実施形態において、光電変換装置内の受光素子の模式平面図である。 第２の実施形態において、図８のＢ−Ｂ’線に沿った光電変換装置の模式断面図（ダイシング前）である。 第２の実施形態において、図８のＣ−Ｃ’線に沿った光電変換装置の模式断面図である。 第２の実施形態において、ダイシング後の光電変換装置の模式断面図である。 本発明の第３の実施形態による光電変換装置の模式断面図（図８のＢ−Ｂ線に沿った断面図）である。 従来技術における半導体装置において、図１のＡ−Ａ’線に沿った模式断面図である。 （ａ）〜（ｅ）は、従来技術における半導体装置の製法の説明図である。

符号の説明

１０１ ポリシリコン膜
１２０１ 半導体基板
１２０２ 層間絶縁膜
１２０３ 層間絶縁膜
１２０４ パッシベーション膜
１２０５ スクライブライン領域
１２０６ トランジスタのソース、ドレイン領域
１２０７ トランジスタのゲート電極
１２０８ 引出配線
１２０９ 第２の配線層
１２１０ パッド部
１２１１ ダイシングブレード

Claims (15)

1. 半導体基板中に複数の半導体装置領域が形成され、各半導体装置領域の分割ライン領域であるスクライブライン領域に沿ってダイシングされる半導体装置において、
   前記スクライブライン領域上の少なくとも一部に前記スクライブライン領域を横切ってポリシリコン膜が形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体装置領域内にはＭＯＳトランジスタが配置され、前記ＭＯＳトランジスタのゲートと前記ポリシリコン膜がともに前記半導体基板から同一のゲート絶縁膜を介して配置されていることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記ポリシリコン膜が前記半導体装置領域内に電気的に接続されていることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記半導体装置領域は、少なくとも２層以上の積層されたポリシリコン膜を有しており、前記スクライブライン領域上の少なくとも一部に前記スクライブライン領域を横切って前記積層されたポリシリコン膜を有することを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記ポリシリコン膜にシリサイド膜が積層されていることを特徴とする半導体装置。
6. 請求項１に記載の半導体装置において、
   前記ポリシリコン膜が前記スクライブライン領域を横切って前記スクライブライン領域全面に配置されていることを特徴とする半導体装置。
7. 請求項１に記載の半導体装置において、
   ダイシング後の前記半導体装置端面に前記ポリシリコン膜が存在することを特徴とする半導体装置。
8. 半導体基板中に複数の光電変換装置領域が形成され、各光電変換装置領域の分割ライン領域であるスクライブライン領域に沿ってダイシングされる光電変換装置において、
   前記スクライブライン領域上の少なくとも一部に前記スクライブライン領域を横切ってポリシリコン膜が形成されていることを特徴とする光電変換装置。
9. 請求項８に記載の光電変換装置において、
   前記光電変換装置領域内にはＭＯＳトランジスタが配置され、前記ＭＯＳトランジスタのゲートと前記ポリシリコン膜がともに半導体基板から同一のゲート絶縁膜を介して配置されていることを特徴とする光電変換装置。
10. 請求項８に記載の光電変換装置において、
    前記半導体基板が第一導電型であり、かつ前記ポリシリコン膜の端面と前記光電変換装置の受光部の端面との間に第２導電型の半導体領域が形成されていることを特徴とする光電変換装置。
11. 請求項８に記載の光電変換装置において、
    前記ポリシリコン膜が前記光電変換装置領域内に電気的に接続されていることを特徴とする半導体装置、並びに光電変換装置。
12. 請求項８に記載の光電変換装置において、
    前記光電変換装置領域は少なくとも２層以上の積層されたポリシリコン膜を有しており、前記スクライブライン領域上の少なくとも一部に前記スクライブライン領域を横切って前記積層されたポリシリコン膜を有することを特徴とする光電変換装置。
13. 請求項８から１２のいずれか１項に記載の光電変換装置を前記光電変換装置どうしが隣接するように複数列状に配置したことを特徴とするマルチチップ型イメージセンサ。
14. 半導体基板中に複数の半導体装置領域が形成され、各半導体装置領域の分割ライン領域であるスクライブライン領域に沿ってダイシングされる半導体装置の製造方法において、
    前記スクライブライン領域上の少なくとも一部に前記スクライブライン領域を横切ってポリシリコン膜を形成する工程を有することを特徴とする半導体装置の製造方法。
15. 半導体基板中に複数の光電変換装置領域が形成され、各光電変換装置領域の分割ライン領域であるスクライブライン領域に沿ってダイシングされる光電変換装置の製造方法において、
    前記スクライブライン領域上の少なくとも一部に前記スクライブライン領域を横切ってポリシリコン膜を形成する工程を有することを特徴とする光電変換装置の製造方法。