WO2017057278A1 - 撮像素子および撮像装置 - Google Patents

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高木　徹
智史 中山
良次 安藤
崇志 瀬尾
洋平 松岡
佳之 渡邉
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株式会社ニコン
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Definitions

  • the present invention relates to an imaging element and an imaging apparatus.
  • the following publication discloses a solid-state imaging device.
  • the semiconductor substrate is provided with an imaging region including a photoelectric conversion unit and a signal scanning circuit unit and a pixel matrix.
  • the imaging region includes an element isolation insulating film provided so as to surround each pixel corresponding to a boundary portion between adjacent pixels, a MOSFET provided on a surface of the semiconductor substrate and below the element isolation insulating film, and a semiconductor substrate And a first diffusion layer of a first conductivity type provided in a region near the element isolation insulating film.
  • the element isolation insulating film is provided offset from the front surface of the semiconductor substrate on which the signal scanning circuit portion is formed in the semiconductor substrate and reaches the back surface of the semiconductor substrate.
  • the MOSFET includes a gate electrode and a second diffusion layer of the first conductivity type formed in the semiconductor substrate and above the gate electrode.
  • the first diffusion layer is in contact with the second diffusion layer, and in the vertical direction of the semiconductor substrate, the center of the width of the first diffusion layer along the first direction orthogonal to the vertical direction is the first direction. In the vicinity of the center of the width of the second diffusion layer along.
  • An imaging device includes a photoelectric conversion unit that photoelectrically converts light incident through a microlens and generates charges, and an accumulation unit that accumulates charges generated by the photoelectric conversion unit. And a transfer unit that transfers the charge generated by the photoelectric conversion unit to the storage unit.
  • the photoelectric conversion unit, the transfer unit, and the storage unit are provided along the optical axis direction of the microlens.
  • An image pickup device has a first surface and a second surface intersecting an optical axis of a microlens, and transmits the microlens between the first surface and the second surface.
  • An imaging apparatus includes an imaging element and a generation unit that generates image data based on a signal output from the imaging element.
  • the imaging element is generated by a photoelectric conversion unit that photoelectrically converts light incident through the microlens to generate charges, an accumulation unit that accumulates charges generated by the photoelectric conversion unit, and the photoelectric conversion unit.
  • a transfer unit that transfers the stored charges to the storage unit.
  • the photoelectric conversion unit, the transfer unit, and the storage unit are provided along the optical axis direction of the microlens.
  • An imaging device includes an imaging element and a generation unit that generates image data based on a signal output from the imaging element.
  • the imaging element has a first surface and a second surface intersecting with the optical axis of the microlens, and photoelectrically converts light incident through the microlens between the first surface and the second surface.
  • a photoelectric conversion unit that generates charge a storage unit that stores the charge generated by the photoelectric conversion unit, and a transfer unit that transfers the charge generated by the photoelectric conversion unit to the storage unit.
  • the photoelectric conversion unit is provided on the first surface side
  • the storage unit is provided on the second surface side
  • the transfer unit is provided between the photoelectric conversion unit and the storage unit.
  • FIGS. 1-10 The figure which shows schematic structure of the solid-state image sensor 100 by 1st Embodiment.
  • (A) is a cross-sectional view for explaining the ring-shaped transfer gate of the first embodiment
  • (b) is a diagram showing an arrangement example seen from the wiring surface side
  • (c) is a diagram showing another arrangement example.
  • (A) Cross-sectional view for explaining the detailed structure in the vicinity of the ring-shaped gate electrode of the first embodiment, and (b) to (d) are cross-sections taken along the lines bb, cc and dd of (a), respectively FIGS.
  • FIG. 4E and 4F are cross-sectional views illustrating an inversion layer formed when the transfer gate is turned on.
  • the figure explaining the process of 1st Embodiment The figure explaining the process of 1st Embodiment following FIG.
  • the figure explaining the process of 1st Embodiment following FIG. The figure explaining the process of 1st Embodiment following FIG.
  • the figure explaining the process of 1st Embodiment following FIG. The figure corresponding to FIG. 5 explaining the modification of a transfer gate electrode
  • Sectional drawing of the pixel 20 of 3rd Embodiment. (A) is sectional drawing of the pixel 20 of 4th Embodiment, (b) is sectional drawing of the pixel 20 of 5th Embodiment.
  • (A) is sectional drawing of the pixel 20 of 6th Embodiment
  • (b) is sectional drawing of the pixel 20 of 7th Embodiment.
  • (A) is sectional drawing of the pixel 20 of 8th Embodiment
  • (b) is sectional drawing of the pixel 20 of 9th Embodiment.
  • (A) is sectional drawing of the pixel 20 of 10th Embodiment
  • (b) is sectional drawing of the pixel 20 of 11th Embodiment.
  • FIG. 1 is a diagram illustrating a schematic configuration of a solid-state imaging device 100 of the present embodiment.
  • the solid-state imaging device 100 includes an imaging unit 30 in which pixels 20 are arranged on a light receiving surface (incident surface). These pixels 20 are supplied with drive signals from a vertical scanning circuit 31 via vertical control lines 32. Further, the pixels 20 are connected to the vertical signal lines 21 in column units. The vertical signal lines 21 are connected to the pixel current sources 22, respectively.
  • a noise output and a signal output that are output in a time division manner from the pixel 20 to the vertical signal line 21 are sequentially input to the CDS circuit 24 (correlated double sampling circuit) via the column amplifier 23.
  • the CDS circuit 24 takes the difference between both outputs and generates a true signal output.
  • This true signal output is horizontally scanned by the drive signal from the horizontal scanning circuit 33 and sequentially output to the horizontal signal line 25.
  • the signal output from the horizontal signal line 25 is output to the output terminal 27 via the output amplifier 26.
  • FIG. 2 is a diagram illustrating an equivalent circuit of the pixel 20 described above.
  • the pixel 20 is provided with a photodiode (PD1).
  • the PD 1 is connected to a floating diffusion (FD) 8 through a transfer transistor (TG: hereinafter also referred to as transfer gate) 4 that is gate-controlled by a transfer drive signal (transfer gate voltage).
  • the FD 8 is connected to the gate electrode of the amplification transistor (AMP) 11.
  • the FD 8 is connected to the reference potential Vdd via a reset transistor (RST: hereinafter also referred to as reset gate) 13 that is gate-controlled by a reset drive signal (reset gate voltage).
  • RST reset transistor
  • the amplification transistor 11 has a drain connected to the potential Vdd, and a source connected to the vertical signal line 21 via a selection transistor (SEL: also referred to as a selection gate hereinafter) 12 that is gate-controlled by a selection drive signal (selection gate voltage). Is done.
  • SEL selection transistor
  • the transfer gate voltage of the transfer transistor 4 is supplied via the transfer wiring 4H.
  • the reset gate voltage of the reset transistor 13 is supplied via the reset wiring 13H.
  • the selection gate voltage of the selection transistor 12 is supplied via the selection wiring 12H.
  • the transfer wiring 4H, the reset wiring 13H, and the selection wiring 12H are formed in a wiring region 203 (wiring layer) in the same substrate as the substrate on which the PD1 and the FD8 are formed. Since other configurations are the same as those in FIG. 1, repeated description is omitted here.
  • FIG. 3 is a cross-sectional view showing a part of the element structure of the pixel 20.
  • the solid-state image sensor 100 is formed on the semiconductor substrate 200.
  • the semiconductor substrate 200 is a monolithic semiconductor substrate.
  • the semiconductor substrate 200 is composed of approximately three layers stacked from the upper side (light receiving surface side) to the lower side (wiring region side) in FIG.
  • An oxide film 201 is formed at the top, a wiring region 203 is formed at the bottom, and a diffusion region 202 is formed between the oxide film 201 and the wiring region 203.
  • the diffusion region 202 is referred to as a semiconductor region.
  • the region other than the wiring is an oxide layer.
  • the oxide film and the oxide layer are a film and a layer mainly composed of a region where the semiconductor substrate is oxidized.
  • the semiconductor region 202 includes a thin layer-shaped base region 202K and a convex region 202T extending from the base region 202K to the light receiving surface side where light enters.
  • PD1 is formed in the convex region 202T, and a signal readout circuit 300 is formed in the base region 202K.
  • the PD 1 and the signal readout circuit 300 are formed by selectively injecting p-type impurities and n-type impurities at appropriate concentrations into predetermined portions of the p-type region.
  • a PD1 that converts incident light into charges by photoelectric conversion and a signal readout circuit 300 that outputs the charges photoelectrically converted by the PD1 to the vertical signal line 21 as pixel signals are formed.
  • the signal readout circuit 300 formed in the semiconductor region 202 includes a transfer transistor 4 that transfers the charge of PD1 to the FD8, an FD8 that accumulates the transferred charge and converts it into a voltage, and an amplification transistor that amplifies the output voltage of the FD8. 11 and a reset transistor 13 that resets the FD 8.
  • the transfer transistor 4 When a gate voltage is applied to the gate electrode 4g, the transfer transistor 4 transfers the charge generated in the PD1 to the FD8.
  • the transfer gate electrode 4g is a ring-shaped electrode formed on the oxide film 201 on the outer periphery of the PD1.
  • An insulating film 202S oxide film is provided between the transfer gate electrode 4g and the semiconductor region 202.
  • the ring-shaped transfer gate electrode 4g will be described later.
  • the transfer transistor 4 is a transistor in which a transfer path (channel) that transfers charges photoelectrically converted by the PD 1 to the FD 8 when a gate voltage is applied to the gate electrode 4g is formed at the pn junction.
  • the p region 1b serving as a transfer path is arranged between PD1 and FD8 in the direction in which light enters.
  • PD1, p region 1b, and FD8 are arranged from the light receiving surface side where light enters to the wiring region side.
  • FD8 is a capacitor that accumulates the charges transferred from the transfer transistor 4 and converts them into a voltage, and is provided in the semiconductor substrate base region 202K under the PD1.
  • the electric charge generated by the photoelectric conversion is converted into a voltage by the capacitor of the FD 8, and this voltage becomes the gate voltage of the amplification transistor 11. Since the value obtained by dividing the charge Q generated in PD1 by the capacitance C of the FD8 is the basis of the pixel signal of the pixel 20, reducing the capacitance of the FD8 contributes to improving the sensitivity of the imaging device.
  • the amplification transistor 11 amplifies the voltage of the FD 8 applied to the gate electrode 11g.
  • the voltage amplified by the amplification transistor 11 is output to a selection circuit of another semiconductor substrate to be stacked (not shown).
  • a selection circuit formed on a semiconductor substrate includes a selection transistor 12 that outputs a pixel signal output from the amplification transistor 11 to the vertical signal line 21.
  • the reset transistor 13 discharges the charge accumulated in the FD 8 and resets it to the reference potential Vdd.
  • FIG. 4A is a diagram illustrating the shape of the transfer gate electrode 4g, and is a schematic view of the internal structure of the pixel 20 viewed from the light receiving surface side.
  • the hatching line that falls to the right is the p region, and the vertical hatching line is the polysilicon region.
  • the transfer gate electrode 4g in FIG. 4A is arranged so as to surround the p region (1b in FIG. 3). In a direction intersecting with the direction in which light is incident, a p region serving as a transfer path is located between the transfer gate electrodes 4g.
  • PD1 protrudes from the base region 202K of the p-type semiconductor region 202 toward the light receiving surface.
  • a transfer gate electrode 4g is formed in a ring shape from polysilicon.
  • the electrical connection relationship between PD1 and gate electrode 4g will be described with reference to FIG.
  • the bb cross section of (a) is shown in (b)
  • the cc cross section of (a) is shown in (c)
  • the dd cross section of (a) is shown in (d).
  • the p-type photoelectric conversion region 1c of the PD 1 is formed to be connected to the p-type semiconductor region 1b. That is, when a voltage is applied to the gate electrode, an inversion layer is formed on the entire outer periphery of the p-type photoelectric conversion region 1c in the cc cross section, but as shown in FIG.
  • the p-type region remains inside the n-type photoelectric conversion region 1a.
  • the p-type regions 1b and 1c are fixed to the GND potential when a gate voltage is applied to the transfer gate electrode. As can be seen from FIGS. 5B and 5D, the p-type photoelectric conversion region 1c is formed to be connected to the p-type semiconductor region 1b even when no voltage is applied to the gate electrode 4g.
  • FIG. 4B is a schematic diagram showing an arrangement example of the signal readout circuit 300 formed in the base region 202K of the p-type semiconductor region 202 as viewed from the wiring surface side.
  • a hatching line that is descending to the left is an n region
  • a vertical hatching line is a polysilicon region
  • a dot drawing region is an oxide film.
  • the amplification transistor 11 is controlled based on the voltage of the FD 8 applied to the gate electrode 11g, and amplifies the voltage of the FD 8.
  • the GND terminal is a terminal for setting the p-type semiconductor region 202 to the GND potential. Note that a selection transistor for outputting a pixel signal to the signal readout circuit 300 may be provided.
  • FIG. 4C is a schematic diagram illustrating another arrangement example of the signal readout circuit 300 formed in the base region 202K of the p-type semiconductor region 202.
  • a hatching line that is descending to the left is an n region
  • a vertical hatching line is a polysilicon region
  • a dot drawing region is an oxide film.
  • the reset gate electrode 13g resets the FD 8 with the reference potential Vdd when a gate voltage is applied to the reset gate electrode 13g.
  • the amplification transistor 11 is controlled based on the voltage of the FD 8 applied to the gate electrode 11g, and amplifies the voltage of the FD 8.
  • the GND terminal is a terminal for setting the p-type semiconductor region 202 to the GND potential.
  • a light shielding film 450 is formed on the surface of the oxide film 201, that is, the light receiving surface (incident surface) that is the back surface of the semiconductor substrate 200.
  • the light shielding film 450 is provided to prevent light from entering the signal readout circuit 300 or the like.
  • the light-shielding film 450 includes a pyramid portion 451 that forms a mortar-shaped light incident region 400 that is recessed from the light receiving surface at a location where light is incident on the PD 1.
  • PD1 extends through the pyramid portion 451 at the bottom of the light incident region 400 to the light receiving surface side.
  • the width of the light incident region 400 on the light receiving surface that is, the contour of the end of the pyramid portion 451 on the light receiving surface side becomes the opening 401 of the image sensor 100.
  • the light shielding film 450 prevents light incident on the light incident region 400 from entering the signal readout circuit 300 or the like.
  • the light shielding film 450 shields at least part of the semiconductor region 202.
  • the light shielding film 450 also has a function of a transfer wiring (indicated by reference numeral 4H in FIG. 2) for supplying a gate voltage to the transfer gate 4g. This point will be described later.
  • PD1 is a pn junction photoelectric conversion portion formed by selectively injecting an n-type impurity into a predetermined region of the p-type semiconductor region 202.
  • PD1 is formed in a prismatic shape.
  • An n-type photoelectric conversion region 1a is formed inside the prism, a p-type photoelectric conversion region 1b is formed at a position in contact with the lower side of the n-type photoelectric conversion region 1a, and p + is formed on the surface of the n-type photoelectric conversion region 1a.
  • Region 1c is formed.
  • n-type photoelectric conversion region 1a and the p-type photoelectric conversion region 1b form a pn junction photoelectric conversion unit.
  • PD1 is not limited to a prismatic shape, and may be any solid that extends in the direction in which light enters.
  • a cylinder, an elliptic cylinder, a pyramid, a cone, an elliptic cone, a sphere, an ellipsoid, a polyhedron, and the like may be used.
  • the p + region of the surface region 1c of PD1 prevents the depletion layer of the photoelectric conversion region 1a from reaching the surface. Since the depletion layer is prevented from reaching the surface, dark current generated at the semiconductor interface is prevented from flowing into the photoelectric conversion region 1a.
  • An n-type charge storage region 8 is formed so as to be in contact with the lower side of the p-type photoelectric conversion region 1b.
  • this n-type charge accumulation region will be described as FD8.
  • a gate voltage is applied to the gate electrode 4g of the transfer transistor 4
  • an n-type channel that is an inversion layer is formed on the surface of the p-type photoelectric conversion region 1b. A current flows through this channel, and charges are accumulated in the FD 8.
  • PD1 is formed to protrude from the semiconductor region 202 where the signal readout circuit 300 is formed to the light receiving surface side.
  • the PD1 is formed in a convex region 202T that extends from the base region 202K of the semiconductor region 202 where the signal readout circuit 300 is formed and protrudes toward the light receiving surface. That is, in FIG. 3, PD1 has a convex shape extending from the base region 202K where the signal readout circuit 300 is formed to the light receiving surface side.
  • at least a part of PD1 has a convex portion extending along the direction in which light enters.
  • At least a part of PD1 extends in a direction in which light enters from an opening 452A provided in a light-shielding film bottom 452 to be described later, and is located closer to the light-receiving surface than the light-shielding part 452.
  • at least a part of the PD 1 may extend from the reflective film 450 or the opening 401 in a direction in which light enters.
  • the extending direction of the convex PD1 is the optical axis direction of a microlens (not shown).
  • the direction in which light enters is also the optical axis direction of the microlens.
  • the convex region 202T of the semiconductor region 202 protrudes from the substrate surface side into a mortar-shaped concave portion formed in the oxide film 201 on the light receiving surface side.
  • a light shielding film 450 is formed on the surface that defines the shape of the mortar-shaped recess.
  • the light shielding film 450 in the concave portion is the pyramid portion 451 described above, and an oxide layer is deposited on the upper surface of the pyramid portion 451, in other words, in the concave portion.
  • a recess is used as the optical path region 400. The light incident on the optical path region 400 is reflected by the pyramid portion 451 of the light shielding film 450 and enters from the side surface 1d of the PD1.
  • the material inside the optical path region 400 is not limited to the oxide layer as long as the transmittance of the visible light component is not less than a predetermined value.
  • the inside of the optical path region 400 may be hollow.
  • the shape of the optical path region 400 is not limited to a rectangle.
  • the shape of the optical path region 400 may be a circle, an ellipse, a polygon, or a ring.
  • the light shielding film 450 includes a bottom portion 452 formed in parallel with the light receiving surface at the lowermost end of the pyramid portion 451.
  • the convex region 202T of the semiconductor region 202 where the PD1 is formed extends through the bottom 452, that is, toward the light receiving surface through an opening 452A formed in the bottom 452.
  • the light incident on the optical path region 400 is shielded by the light shielding film 452 at the bottom of the light shielding film 450 and prevents light from entering the semiconductor region 202 below the oxide film 201.
  • the reflective film 451 is formed on the inner peripheral inclined surface of the optical path region 400, and the light shielding film 452 is formed on the bottom of the optical path region 400.
  • the reflective film 451 and the light shielding film 452 can be formed of, for example, aluminum having high reflectivity by PVD.
  • the reflective film 451 may be formed of a material having high reflectance, and the light shielding film 452 may be formed of a material having low light transmittance, and may be the same material or different materials.
  • a color filter and a microlens are provided on the upper surface of the optical path region 400.
  • the color filter can be omitted.
  • a photoelectric conversion operation by the solid-state imaging device 100 described above will be described. Pixels are arranged in a matrix on the light receiving surface of the solid-state imaging device 100.
  • the light arriving at the image sensor 100 is collected by a microlens provided for each pixel.
  • the collected light is wavelength-selected by the color filter and enters the optical path region 400 from the opening 401. Part of the incident light enters the inside from the surface 1e of the PD1.
  • light incident on the optical path region 400 light other than the light incident on the PD1 from the surface 1e, that is, light incident on the optical path region 400 between the outer surface 1d of the PD1 and the reflective film (the pyramid portion of the light shielding film 450) 451.
  • the PD 1 photoelectrically converts light incident from the surface 1e and the side surface 1d into electric charges. As a result, the PD 1 generates charges more efficiently from the incident light.
  • the light incident on the bottom of the optical path region 400 is shielded by the light shielding film 452.
  • the light shielding film 452 prevents incident light from entering the semiconductor region 202 in which the signal readout circuit 300 is formed. Thereby, generation
  • the transfer transistor 4 When the transfer transistor 4 is turned on when a predetermined accumulation time has elapsed since the transfer transistor 4 and the reset transistor 13 reset the PD1 and the FD8, the charge is accumulated in the FD8 by the detection current due to the charge accumulated in the PD1.
  • the electric charge accumulated in the FD 8 is converted into a voltage and applied to the gate electrode of the amplification transistor 11 to be amplified.
  • the amplified voltage is selected as a pixel signal from a selection transistor 12 formed on a substrate (not shown) and output to the vertical signal line 21.
  • the detection current from PD1 to FD8 flows in the thickness direction of the semiconductor substrate. That is, vertical transfer is performed.
  • the signal readout circuit 300 that extracts charges as pixel signals transfers signals along the surface of the semiconductor substrate among the transfer circuit, the amplifier circuit, and the selection circuit.
  • the signal path from the PD 1 to the FD 8 is in the substrate thickness direction, and accordingly, the size of the transfer transistor 4 in the substrate surface direction can be reduced. That is, the pixel can be reduced in size.
  • the solid-state imaging device 100 includes a PD (photoelectric conversion region) 1 that photoelectrically converts incident light to generate charges, and a readout circuit 300 that includes an FD (charge transfer region) 8 to which charges are transferred from the PD1.
  • the semiconductor region 202 is formed. At least a part of the semiconductor region 202, that is, PD 1 is provided so as to protrude from an optical path region (incident region) 400 provided on the light receiving surface side. With such a configuration of the PD1, incident light is incident from the surface 1e and the side surface 1d of the PD1, so that the light receiving area of the PD1 is increased.
  • the S / N ratio is increased and the sensitivity is improved. Further, it is possible to prevent the deterioration of the S / N ratio due to the shortening of the exposure time and the deterioration of the S / N ratio due to the miniaturization of the pixels. Therefore, even with a solid-state imaging device that reads at a high speed such as 1000 to 10,000 frames, a high-quality image with little noise can be obtained.
  • (2) PD1 extends through the bottom of the optical path region 400 to the light receiving surface side. Part of the light incident from the side surface 1d of the PD1 enters the optical path region downward along the side surface 1d of the PD1, so that the light does not enter the semiconductor region 202 where the readout circuit 300 is formed from the light receiving surface side.
  • a light shielding film 452 is formed at the bottom of the optical path region 400. For this reason, even if a configuration that allows light to be incident from the side surface of the PD 1 is employed, the incidence of light on the readout circuit 300 is reduced, and the generation of noise can be suppressed.
  • PD1 including n-type region 1a, p-type region 1b, and p + region 1c extends to the light-receiving surface side from the formation surface of read circuit 300 including FD8.
  • the FD 8 is in contact with the p-type region 1b. Therefore, the charge generated in PD1 is vertically transferred from PD1 to FD8. That is, the charge transfer is performed through the signal path in the thickness direction of the semiconductor substrate, not the lateral transfer method parallel to the surface of the semiconductor substrate.
  • the pixel can be reduced in size as compared with the conventional solid-state imaging device that horizontally transfers the charge of PD1 to FD8.
  • the transfer gate electrode 4g of the solid-state imaging device 100 according to the first embodiment has a ring shape surrounding the p-type region 1b of the PD1. Therefore, the gate width is substantially widened and the transfer efficiency is improved. Furthermore, the gate electrode shape is point-symmetric with respect to the optical axis of PD1, and the manufacturing process can be stabilized.
  • FIG. 6A An n-type semiconductor substrate 501 is prepared to manufacture the solid-state imaging device 100.
  • FIG. 6B An element isolation oxide film 502 is formed on the upper surface of the n-type semiconductor substrate.
  • FIG. 6C A p-type region 503 is formed on the upper surface side of the n-type semiconductor substrate.
  • FIG. 6D A gate electrode 504 is formed of polysilicon on the upper surface of the p-type region 503.
  • FIG. 6E A source region 505 and a drain region 506 are formed on the upper surface of the p-type region 503. Further, a GND contact area 507 is created.
  • FIG. 6F An oxide film 508 is deposited on the upper surface of the p-type region 503.
  • FIG. 7A A support substrate 509 is bonded to the upper surface of the oxide film 508 of the intermediate product C1 after the step of FIG.
  • FIG. 7B The front and back of the intermediate product C2 after the process of FIG. 7A is reversed.
  • FIG. 7C The n-type region 501 of the intermediate product C3 inverted in FIG. 7B is polished and thinned.
  • FIG. 7D The thinned intermediate product C4 is etched in a convex shape from the upper n-type region 501 to the upper layer of the p-type region 503.
  • the convex portion 511 is a region that becomes PD1 through a subsequent process.
  • FIG. 7A A support substrate 509 is bonded to the upper surface of the oxide film 508 of the intermediate product C1 after the step of FIG.
  • FIG. 7B The front and back of the intermediate product C2 after the process of FIG. 7A is reversed.
  • FIG. 7C The n-type region 501 of the intermediate product C3 in
  • FIG. 7E An oxide film 512 is formed on the upper surface of the intermediate product C5 etched into a convex shape.
  • FIG. 7F A ring-shaped gate electrode 513 (4g) is formed of polysilicon on the entire outer periphery of the lowermost end portion of the convex portion 511 of the intermediate product C6 on which the oxide film 512 is formed.
  • FIG. 8A An antireflection film nitride film 514 is formed on the upper surface of the intermediate product C7 after the step of FIG.
  • FIG. 8B An oxide film 515 is formed on the upper surface of the intermediate product C8 after the process of FIG. 8C: The oxide film 515 of the intermediate product C9 after the process of FIG. 8B is etched to form a pyramid-shaped concave portion 516 on the outer peripheral portion of the convex portion 511.
  • FIG. 8D A light shielding film 517 (450, 451, 452) is deposited on the upper surface of the oxide film of the intermediate product C10 after the process of FIG. The light shielding film 517 is also used as the wiring layer 4H for the gate voltage of the transfer transistor.
  • FIG. 8D A light shielding film 517 (450, 451, 452) is deposited on the upper surface of the oxide film of the intermediate product C10 after the process of FIG. The light shielding film 517 is also used as the wiring layer 4H for the gate voltage of the transfer transistor.
  • FIG. 8E An oxide film 518 is formed on the upper surface of the light shielding film 517 of the intermediate product C11 after the process of FIG. A support substrate 519 is bonded to the upper surface of the oxide film 518.
  • FIG. 8F The front and back sides of the intermediate product C12 that has completed the process of FIG. 8E are reversed, and various wirings 520 and 521 are formed on the upper surface.
  • FIG. 9 The support substrate 519 of the intermediate product C13 after the process of FIG. This is the solid-state imaging device 100 described in FIG.
  • FIG. 10A shows a solid-state image sensor 100R according to a modification of the first embodiment.
  • the transfer gate electrode 4g is formed in a ring shape.
  • the U-shaped gate 4gK and the L-shaped gate 4gL are shown in FIGS. 10C to 10E.
  • a ring-shaped gate 4g is shown in FIG.
  • the p + region 1c of the convex region 202T, the p-type region 1b, and the p-type region 202p of the base region 202K are electrically connected to each other on the left side surface of the PD 1 where the gate electrode is not formed. Yes. Therefore, even when the gate is turned on, p type region 1b is fixed at the GND potential.
  • the shape of the inversion layer formed around the p-type region 1b when the gate voltage is applied corresponds to the gate shape.
  • the inverted layer is U-shaped in the U-shaped gate 4gK, is L-shaped in the L-shaped gate 4gL, and is linear in the single-sided gate 4gI.
  • the inversion layer of the ring-shaped gate 4g is shown in FIG.
  • the solid-state imaging device 100R according to the modification of the first embodiment can achieve the same effects as the first embodiment.
  • the FD 8 is disposed immediately below the PD 1 and charge transfer is performed in the substrate thickness direction. That is, the solid element 100 has a structure for transferring charges in the vertical direction.
  • a method for transferring charges in the vertical direction is referred to as a vertical transfer method or a vertical transfer method, and these other embodiments will be described.
  • the internal quantum efficiency of the image sensor depends on the light absorption depth determined by the position where the photodiode is formed and the wavelength of light.
  • the internal quantum efficiency is higher for shorter wavelength light and lower for longer wavelength light.
  • a photodiode is formed in a deep region of the silicon substrate, so that the internal quantum efficiency is higher for longer wavelength light and lower for shorter wavelength light.
  • the photodiode can be formed at an optimum depth for each wavelength instead of forming the photodiode at a certain fixed depth, the internal quantum efficiency is improved in both the front-side irradiation type and the back-side irradiation type.
  • a photodiode is formed in a deep region of a silicon substrate, complete transfer becomes difficult, so that it has been difficult to produce in the past.
  • the solid-state imaging device having the configurations of the second to fifth embodiments described below improves sensitivity by realizing a photodiode having a depth corresponding to a light wavelength by using a vertical transfer gate structure. be able to.
  • the depth position from the light receiving surface to the PD is fixed regardless of the wavelength-selected light.
  • the depth position from the incident surface (light receiving surface) to the PD is a position corresponding to the wavelength-selected light, that is, a position corresponding to the RGB pixel.
  • a charge is transferred from the PD to the FD using a vertical transfer gate structure.
  • photodiodes are formed in the order of R pixel, G pixel, and B pixel in the deep position of the silicon layer from the substrate surface, and the vertical transfer gates 61R, 61G, 61B The gate length is changed accordingly.
  • the photodiode is formed deeper from the substrate surface in the order of B pixel, G pixel, and R pixel, and the gate length is set accordingly.
  • the solid-state imaging device 100A in FIG. 11 is a backside illumination type.
  • RGB pixels are arranged in a Bayer array on a semiconductor substrate 600 composed of an Si layer 651 and a wiring layer 652.
  • PD1 is disposed at a depth corresponding to the RGB wavelength, and the charge of PD1 is transferred to FD8 by vertical transfer gates 61R, 61G, and 61B.
  • PD1 is formed at a first depth position from the surface 651a of the Si layer 651, and FD8 is formed on the surface 651a of the Si layer 651.
  • PD1 is formed at a second depth position from the surface 651a of the Si layer 651, and FD8 is formed on the surface 651a of the Si layer 651.
  • PD1 is formed at a third depth position from the surface 651a of the Si layer 651, and FD8 is formed on the surface 651a of the Si layer 651.
  • First depth position (R pixel) ⁇ second depth position (G pixel) ⁇ third depth position (B pixel).
  • vertical transfer gates 61R, 61G, 61B (hereinafter referred to as reference numeral 61) for transferring charges between PD1 and FD8 are provided in the Si layer 651.
  • the gate length is transfer gate 61R ⁇ transfer gate 61G ⁇ transfer gate 61B.
  • the wiring layer 652 is provided with a gate electrode 652V of the vertical transfer gate 61 and a wiring layer 652H for supplying a gate control signal to the gate electrode 652V. Further, a wiring 653H for transferring the potential of FD8 to an amplification transistor (not shown) is also provided.
  • the region other than the wiring of the wiring layer 652 is an oxide film 652S such as SiO2.
  • the solid-state imaging device 100B of FIG. 12 is a surface irradiation type.
  • the back-illuminated solid-state image sensor 100A in FIG. 11 is replaced with a front-illuminated element.
  • PD1 is formed at a fourth depth position from the surface 651a of the Si layer 651, and FD8 is formed on the surface 651a of the Si layer 651.
  • PD1 is formed at a fifth depth position from the surface 651a of the Si layer 651, and FD8 is formed on the surface 651a of the Si layer 651.
  • PD1 is formed at a sixth depth position from the surface 651a of the Si layer 651, and FD8 is formed on the surface 651a of the Si layer 651.
  • vertical transfer gates 61R, 61G, 61B (hereinafter referred to as reference numeral 61) for transferring charges between PD1 and FD8 are provided in the Si layer 651.
  • the gate length is transfer gate 61R> transfer gate 61G> transfer gate 61B.
  • the solid-state imaging devices 100A and 100B according to the second and third embodiments shown in FIGS. 11 and 12 have the following operational effects.
  • FIG. 13A is a diagram illustrating a solid-state image sensor 100C according to the fourth embodiment.
  • the vertical cross-sectional shape of the vertical transfer gate 61 shown in the second embodiment is a trapezoidal shape. This will be described below.
  • the depth position of the photoelectric conversion part formed to increase the sensitivity to blue light is the position from less than half of the substrate thickness to the incident surface when the Si substrate thickness is 2.0 to 3.0 ⁇ m. It is necessary to form a photoelectric conversion part (see Japanese Patent Application Laid-Open Nos. 2014-1499898 and 2014-225560). Therefore, it is necessary to form the transfer gate portion to a depth of more than half of the Si substrate, that is, a length of 1.0 to 1.5 ⁇ m. However, it is difficult to completely transfer the charge accumulated in the photoelectric conversion unit in the transistor structure having a long transfer gate.
  • a back-illuminated solid-state imaging device 100C shown in FIG. 13A includes a photoelectric conversion unit (PD) 1 and a vertical transfer gate unit that is vertically formed with a trapezoidal vertical cross-sectional shape and a rectangular cross-sectional shape. 62 and a charge storage unit (FD) 8 for storing the charges transferred by the vertical transfer gate unit 62.
  • PD photoelectric conversion unit
  • FD charge storage unit
  • the thickness of the oxide film 62U on the upper bottom portion of the vertical transfer gate portion 62 is larger than the thickness of the oxide film 62L extending over the trapezoidal leg portion and the charge storage portion 8.
  • Reference numeral 71 is a microlens
  • 72 is a color filter
  • 81 is a p-type semiconductor region
  • 91 is a wiring layer.
  • the same effects as those of the first embodiment can be obtained.
  • the cross-sectional area of the vertical transfer gate portion 62 increases as it approaches the charge storage portion 8 from the photoelectric conversion portion 1, and the thickness of the oxide film 62U on the upper bottom portion of the vertical transfer gate portion 62 is trapezoidal leg portions.
  • the thickness of the oxide film 62L over the charge storage portion 8 is made larger.
  • the oxide film 62U at the upper bottom portion of the vertical transfer gate portion 62 has a thicker gate oxide film than the oxide film 62L extending over the trapezoidal leg portion and the charge storage portion 8, so that the PD side end is compared with the FD side end portion.
  • the inversion layer disappears from the PD side when the gate is turned off, thereby reducing the charge return to the PD side. it can,
  • a solid-state imaging device 100D shown in FIG. 13B employs a vertical transfer gate portion 62A having a vertical triangle shape and a rectangular cross-sectional shape instead of the trapezoidal vertical transfer gate portion 62 shown in FIG. It is a thing.
  • the thickness of the oxide film 62U on the upper bottom portion of the vertical transfer gate portion 62A is larger than the thickness of the oxide film 62L extending over the trapezoidal leg portion and the charge storage portion 8.
  • Such a solid-state imaging device 100D of the fifth embodiment can achieve the effects of the first embodiment and the effects of the fourth embodiment.
  • the depth position and the transfer gate length from the surface of the semiconductor region of PD1 of the solid-state imaging device 100C of the fourth embodiment can be as described in the second embodiment of FIG.
  • the depth position and the transfer gate length from the semiconductor region surface of the PD1 of the RGB pixel are the same as those in the third embodiment of FIG. Can be as described.
  • the PF formation depth position and the gate length control are performed for each wavelength, the same effects as those of the second embodiment can be obtained.
  • FIG. 14A is a diagram illustrating a backside illumination type solid-state imaging device 100E according to the sixth embodiment.
  • the solid-state imaging element 100E is a so-called 2PD type element in which a pair of PD1L and PD1R is provided in one pixel of the solid-state imaging element 100C in FIG. That is, the solid-state imaging device 100E includes a pair of PD1L and PD1R and FD8L and 8R corresponding to the pair of PD1L and PD1R.
  • the charge of PD1L is transferred from transfer gate 62BL to FD8L.
  • the charge of PD1R is transferred from transfer gate 62BR to FD8R.
  • the transfer gates 62BL and BR have a trapezoidal vertical cross-sectional shape and a rectangular cross-sectional shape, and the path cross-sectional area increases as the distance from PD1L and 1R to FD8L and 8R approaches. Further, the thickness of the oxide film 62U on the upper bottom portion of the vertical transfer gate portion 62A is larger than the thickness of the oxide film 62L extending over the trapezoidal leg portion and the charge storage portion 8. Therefore, the sixth embodiment can obtain the same effects as the fourth embodiment.
  • FIG. 14B is a diagram illustrating a solid-state image sensor 100F according to the seventh embodiment.
  • the vertical cross-sectional shapes of the transfer gates 62BL and BR in FIG. Others are the same as in the sixth embodiment, and a description thereof will be omitted.
  • the depth position and the transfer gate length from the surface of the semiconductor region of the PD 1 of the solid-state imaging device 100E of the sixth embodiment are as described in the second embodiment of FIG.
  • the depth position and the transfer gate length from the semiconductor region surface of the PD1 of the RGB pixel are shown in the third embodiment of FIG. It is preferable to be described in the form.
  • the transistor structure is capable of complete transfer even to the photoelectric conversion portion formed in the deep portion of the silicon layer, and a high pupil division condensing rate can be achieved.
  • the solid-state imaging devices of the fourth to seventh embodiments include the following configurations.
  • (1) In a back-illuminated solid-state imaging device, a photoelectric conversion unit formed at a different depth for each pixel and a signal that has been photoelectrically converted by the photoelectric conversion unit are read out with a taper angle in the depth direction.
  • a pixel including a gate portion, a vertical transistor formed at a depth corresponding to the photoelectric conversion portion using the gate portion as a transfer path, a floating diffusion for accumulating charges transferred from the vertical transistor, and a predetermined transistor
  • the vertical transistor has a trapezoidal structure with the short side near the photoelectric conversion portion as the upper base and the vicinity of the silicon surface as the lower bottom.
  • the trapezoidal structure of the vertical transistor is a solid-state imaging device in which the angle formed between the trapezoidal leg and the bottom base on the transfer path side is 75 ⁇ 10 degrees.
  • the upper bottom portion of the trapezoidal structure of the vertical transistor is located in the vicinity of the photoelectric conversion portion, and is located at a depth not penetrating the photoelectric conversion portion.
  • the trapezoidal structure of the vertical transistor is J and the distance from the pixel end to the center of the upper base is J and the pixel pitch is Pt, J / Pt> 1/2 is satisfied.
  • the distance from the center position of the upper base to the foot of the perpendicular dropped from the floating diffusion to the bottom of the vertical base is H, and the photoelectric conversion section width is W
  • the oxide film on the upper bottom portion of the trapezoidal structure of the vertical transistor is a solid-state imaging device that is larger than the oxide film thickness over the trapezoidal leg and the floating diffusion.
  • the ratio L1 / L2 of the oxide film L2 over the upper bottom oxide film L1 and the trapezoidal leg of the vertical transistor trapezoidal structure and the floating diffusion is L1 / L2> 4.
  • Image sensor The solid-state imaging device according to (1), wherein the ratio A1 / A2 between the upper base A1 and the lower base A22 of the trapezoidal structure of the vertical transistor is 0 ⁇ A1 / A2 ⁇ 5.
  • the pixel pitch is Pt
  • the center position from the left end of the pixel to the upper left bottom is J1
  • the center position from the right end of the pixel to the upper right bottom is J2.
  • a solid-state imaging device satisfying J1 / Pt> 1/4 and J2 / Pt> 1/4.
  • the solid-state imaging devices of the first to seventh embodiments described above are solid-state imaging devices 100 to 100F formed on the semiconductor substrate 200, and the photoelectric conversion unit 1 that photoelectrically converts incident light to generate charges. And a storage unit 8 that accumulates charges generated by the photoelectric conversion unit 1 and a transfer path that transfers the charges generated by the photoelectric conversion unit 1 to the storage unit 8 along the direction in which the incident light is incident, In other words, it can also be described as a solid-state imaging device arranged along the optical axis direction of the microlens.
  • the solid-state imaging devices of the first to seventh embodiments described above have a first surface and a second surface that intersect the direction in which incident light is incident, and the first surface and the second surface are In the meantime, a photoelectric conversion unit 1 that photoelectrically converts incident light to generate charges, a storage unit 8 that stores charges generated by the photoelectric conversion unit 1, and a storage unit 8 that stores charges generated by the photoelectric conversion unit 1.
  • the semiconductor substrate 200 is provided with a transfer path for transferring to the substrate.
  • the photoelectric conversion unit 1 is disposed on the first surface side in the direction in which incident light is incident
  • the storage unit 8 is disposed on the second surface side of the photoelectric conversion unit, and the transfer path is between the photoelectric conversion unit 1 and the storage unit. 8 is arranged.
  • the pixels can be mounted with higher density.
  • the storage unit 8 is disposed immediately below the photoelectric conversion unit 1, and the storage unit 8 and the charge transfer path are disposed within the photoelectric conversion unit 1 in plan view of the device. In the example given, high-density mounting of pixels is more effective.
  • the vertically long photoelectric conversion unit 1 is adopted, and the optical path region 400 is provided so that light is incident not only from the surface 1e but also from the side surface 1d. Good.
  • the solid-state imaging devices of the first to seventh embodiments described above are for vertically transferring charges between PD and FD.
  • the solid-state imaging devices of the following eighth to eleventh embodiments are global electronic shutter type solid-state imaging devices each having a memory unit for each pixel, and vertically transfer charges between the memory unit and the FD.
  • Japanese Patent Application Laid-Open No. 2012-9697 proposes a structure in which a storage memory is formed in a light-shielded region of a pixel portion. However, when the light shielding region is formed and the storage memory is formed, the area of the adjacent PD is pressed, leading to a decrease in sensitivity.
  • the solid-state imaging device includes a MOS type solid-state imaging device having a global electronic shutter configured to maintain the PD area and suppress dark current accumulation in the memory unit during transfer from the PD to the FD. It is.
  • FIG. 16A is a diagram showing a part of a pixel cross section of the surface irradiation type solid-state imaging device 100H according to the eighth embodiment.
  • the semiconductor substrate 200 has a two-layer structure of a semiconductor region 202 and a wiring layer 203.
  • an n-type region doped with n-type ions is formed in a p-type region formed on an n-type substrate, whereby an np junction PD1 is formed.
  • an n + region FD8 is formed on the side of PD1 on the surface of the semiconductor region 202.
  • a memory unit 81 is formed immediately below the FD 8 in the semiconductor region 202.
  • An amplification gate wiring 11H that supplies a voltage signal to the gate electrode of an amplification transistor (not shown) is connected to the FD8.
  • the gate wiring 11H is provided in the wiring layer 203.
  • a first transfer gate 141 is provided between the PD 1 and the memory unit 81.
  • a second transfer gate 142 is provided at a position sandwiching the FD 8 together with the first transfer gate 141.
  • the first and second transfer gates 141 and 142 are trench type transfer gates extending in the substrate vertical direction.
  • the charge of PD1 is transferred to the memory unit 81 through the Pwell region of the semiconductor region 202, and the charge is accumulated in the memory unit 81.
  • the charge in the memory unit 81 is transferred to the FD 8 through the Pwell region of the semiconductor region 202, and the charge is accumulated in the FD 8.
  • the charge transfer from the memory unit 81 to the FD 8 is a vertical transfer in a direction toward the incident surface.
  • FIG. 16B is a diagram illustrating a part of a pixel cross section of the backside illumination type solid-state imaging device 100H according to the ninth embodiment.
  • the same parts as those in FIG. 16A are denoted by the same reference numerals and the description thereof is omitted.
  • a light shielding film 455 is formed on the light receiving surface on the light receiving surface side.
  • FIG. 17A shows a part of a pixel cross section of the surface irradiation type solid-state imaging device 100J according to the tenth embodiment.
  • the same parts as those in FIG. 16A are denoted by the same reference numerals and the description thereof is omitted.
  • the Pwell region is divided into a PD portion 91 having a high p-type ion concentration and an FD portion 92 having a low p-type ion concentration.
  • the FD portion 92 is provided with a bias electrode 93 that applies a bias voltage to a Pwell region having a low p-type concentration.
  • FIG. 17B is a diagram showing a part of a pixel cross section of the backside illumination type solid-state imaging device 100K according to the eleventh embodiment.
  • the same parts as those in FIG. 17A are denoted by the same reference numerals and the description thereof is omitted.
  • a light shielding film 455 is formed on the back side to prevent light from entering the memory unit 81.
  • the solid-state imaging devices of the eighth to eleventh embodiments have the following operational effects.
  • the memory unit 81 that temporarily accumulates charges in the lower portion of the FD 8 by enabling the vertical transfer by the trench transfer gate 142. Can be formed. Since the memory portion 81 can be embedded, there is an effect of preventing accumulation of dark current components from the Si interface.
  • the trench type transfer gate 141 and A memory unit 81 is arranged immediately below the FD 8 in the semiconductor region 142. Therefore, incident light from the light receiving surface can be prevented from entering the memory unit 81, and noise is reduced.
  • the light shielding film 455 is formed on the back surface side of the memory unit 81, so that the light shielding of the memory unit 81 can be realized. , Noise due to light leakage can be reduced.
  • a bias potential is applied from the bias electrode 93 to the Pwell region of the FD unit 81 having a low p-type ion concentration, and the memory unit 81 and the FD 8 are interposed. The depletion layer region is expanded and the memory part 81 and the FD 8 are joined to transfer charges. There is an effect of further suppressing the dark current at the Si interface during transfer.
  • the solid-state imaging device capable of a global electronic shutter having a good S / N ratio can be realized by the solid-state imaging devices of the eighth to eleventh embodiments.
  • the solid-state imaging devices of the eighth to eleventh embodiments include the following configurations.
  • a back-illuminated solid-state imaging device having a light-shielding film 455 for shielding the memory unit 81 from incident light on the back surface side.
  • PD1, FD8 for detecting charge
  • memory unit 81 for temporarily storing the charge accumulated in PD1, embedded transfer gate 141 for transferring from PD1 to memory unit 81, and region from FD8 to PD1 P-type or N-type well region, P-type or N-type well region to be a region for joining the memory portion 81 and FD8, and P-type or N-type well potential for a region to join the memory portion 81 and FD8
  • a back-illuminated solid-state imaging device having a light-shielding film 455 that shields the memory unit 81 from incident light on the back surface side.
  • the solid-state imaging device according to the present invention is not limited to the above-described embodiments and modifications, and the following solid-state imaging device is also included in the present invention. This will be described with reference to the drawings.
  • the solid-state imaging device formed on the semiconductor substrate 200 has a first surface and a second surface intersecting with the direction in which light is incident, and the incident light is between the first surface and the second surface.
  • a photoelectric conversion unit 1 that photoelectrically converts the charge and generates a charge, a storage unit 8 that stores the charge generated by the photoelectric conversion unit 1, and a transfer path that transfers the charge generated by the photoelectric conversion unit 1 to the storage unit 8 4 is provided.
  • the photoelectric conversion unit 1 is disposed on the first surface side in the light incident direction
  • the storage unit 8 is disposed on the second surface side of the photoelectric conversion unit 1
  • the transfer path 4 includes the photoelectric conversion unit 1 and the storage unit. 8 is arranged.
  • the photoelectric conversion unit 1, the storage unit 8, and the transfer path 4 are disposed between the first surface and the second surface of the semiconductor substrate 200.
  • the first surface is a direction that intersects the direction in which light enters.
  • the photoelectric conversion unit 1, the storage unit 8, and the transfer path 4 are arranged in the direction in which light is incident, which contributes to downsizing of the pixel.
  • the first surface is a light receiving surface on which light is incident.
  • the semiconductor substrate 200 has a convex region 202T extending in the direction of the light receiving surface of light incident from the flat base region 202K, and the photoelectric conversion unit 1 has a convex shape.
  • the region 202T extends toward the light receiving surface.
  • the amplification transistor 11 for amplifying the output of the storage unit 8 is provided on the second surface side of the base region 202K.
  • the transfer path includes the transfer transistor 4 that transfers the charge of the photoelectric conversion unit 1 to the storage unit 8, and the gate electrode 4g of the transfer transistor 4 is provided on the first surface side. And an annular electrode surrounding the periphery of the storage unit 8.
  • an incident optical path 400 that guides light incident on the photoelectric conversion unit 1 from the opening 401 provided on the light receiving surface is provided around the photoelectric conversion unit 1.
  • the incident optical path 400 is provided with an opening 401 and is partitioned by a light shielding film 450 that blocks light from entering the storage unit 8.
  • the light shielding film 450 is a wiring path of a drive signal to the gate electrode 4 g of the transfer transistor 4. Since the light traveling through the optical path region 400 is incident on the photoelectric conversion unit 1 from a plurality of directions, the charge generated by the light can be increased. That is, the quantum effect can be increased.
  • the photoelectric conversion unit 1 and the storage unit 8 are viewed from the light receiving surface of the semiconductor substrate 200 on which light is incident, the photoelectric conversion unit 1 and the storage unit 8 are They are placed one on top of the other. Thereby, the pixel can be miniaturized.
  • a light opening 401 is formed on the light receiving surface of the semiconductor substrate 200 on which light is incident, and the photoelectric conversion unit 1 and the storage unit 8 are viewed from the opening 401. At this time, the photoelectric conversion unit 1 and the storage unit 8 are arranged so as to overlap within the range of the opening 401. Thereby, the pixel can be miniaturized.
  • a selection unit 12 for selecting a signal amplified by the amplification transistor 11 is formed on a semiconductor substrate different from the semiconductor substrate 202, and another semiconductor substrate is stacked on the semiconductor substrate 202. Has been.
  • the present invention includes an imaging device 1600 that includes the imaging device 100 according to each of the above-described embodiments and modifications, and a generation unit 1500 that generates image data based on a signal output from the imaging device 100. Can also be implemented.

Abstract

撮像素子は、マイクロレンズを透過して入射した光を光電変換して電荷を生成する光電変換部と、光電変換部で生成された電荷を蓄積する蓄積部と、光電変換部で生成された電荷を蓄積部に転送する転送部とを備え、光電変換部と転送部と蓄積部とは、マイクロレンズの光軸方向に沿って設けられる。

Description

撮像素子および撮像装置
　本発明は、撮像素子および撮像装置に関する。
　特許文献１の公報には、次のような固体撮像素子が開示されている。
　半導体基板には、光電変換部及び信号走査回路部を含み画素行列を配置して成る撮像領域が設けられている。撮像領域は、隣接する画素との境界部分に対応して各画素を囲むように設けられる素子分離絶縁膜と、半導体基板の表面上且つ素子分離絶縁膜の下方領域に設けられるＭＯＳＦＥＴと、半導体基板内の素子分離絶縁膜の近傍領域に設けられた第１導電型の第１の拡散層とを備える。素子分離絶縁膜は、信号走査回路部が形成される半導体基板の表面から半導体基板中にオフセットされて設けられ且つ半導体基板の裏面に達して形成されている。ＭＯＳＦＥＴは、ゲート電極と、半導体基板内且つゲート電極の上方に形成される第１導電型の第２の拡散層とを備えている。第１の拡散層と、第２の拡散層とが接し、半導体基板の垂直方向において、垂直方向に直交する第１の方向に沿った第１の拡散層の幅の中心は、第１の方向に沿った第２の拡散層の幅の中心近傍に位置する。
日本国特許５５４７２６０号
　近年、多画素化の固体撮像素子が要求されている。しかし、従来の固体撮像素子は、第１拡散層と第２拡散層とが半導体基板の表面に沿って配置されているため、多画素化すると受光面積が小さくなる。受光面積が小さくなると、光電変換により発生する電荷量が少なくなり、感度の劣化が懸念される。
　本発明の第１の態様による撮像素子は、マイクロレンズを透過して入射した光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積する蓄積部と、前記光電変換部で生成された電荷を前記蓄積部に転送する転送部とを備える。前記光電変換部と前記転送部と前記蓄積部とは、前記マイクロレンズの光軸方向に沿って設けられる。
　本発明の第２の態様による撮像素子は、マイクロレンズの光軸と交差する第１面と第２面とを有し、前記第１面と前記第２面との間に前記マイクロレンズを透過して入射した光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積する蓄積部と、前記光電変換部で生成された電荷を前記蓄積部に転送する転送部とを備える。前記マイクロレンズの光軸方向において、前記光電変換部は前記第１面側に設けられ、前記蓄積部は前記第２面側に設けられ、前記転送部は前記光電変換部と前記蓄積部との間に設けられる。
　本発明の第３の態様による撮像装置は、撮像素子と、撮像素子から出力された信号に基づいて画像データを生成する生成部とを備える。撮像素子は、マイクロレンズを透過して入射した光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積する蓄積部と、前記光電変換部で生成された電荷を前記蓄積部に転送する転送部とを備える。前記光電変換部と前記転送部と前記蓄積部とは、前記マイクロレンズの光軸方向に沿って設けられる。
　本発明の第４の態様による撮像装置は、撮像素子と、撮像素子から出力された信号に基づいて画像データを生成する生成部とを備える。撮像素子は、マイクロレンズの光軸と交差する第１面と第２面とを有し、前記第１面と前記第２面との間に前記マイクロレンズを透過して入射した光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積する蓄積部と、前記光電変換部で生成された電荷を前記蓄積部に転送する転送部とを備える。前記マイクロレンズの光軸方向において、前記光電変換部は前記第１面側に設けられ、前記蓄積部は前記第２面側に設けられ、前記転送部は前記光電変換部と前記蓄積部との間に設けられる。
第１実施形態による固体撮像素子１００の概略構成を示す図 第１実施形態の画素２０の等価回路を示す図 第１実施形態の画素２０の断面図 （ａ）は第１実施形態のリング状転送ゲートを説明する横断面図、（ｂ）は配線面側見た配置例を示す図、（ｃ）は他の配置例を示す図 （ａ）第１実施形態のリング状ゲート電極近傍の詳細構造を説明する断面図、（ｂ）～（ｄ）はそれぞれ（ａ）のｂ－ｂ線、ｃ－ｃ線、ｄ－ｄ線断面図、（ｅ）、（ｆ）は転送ゲートオン時に形成される反転層を説明する横断面図 第１実施形態の工程を説明する図 図６に続く第１実施形態の工程を説明する図 図７に続く第１実施形態の工程を説明する図 図８に続く第１実施形態の工程を説明する図 転送ゲート電極の変形例を説明する図５に対応する図 第２実施形態の画素２０の断面図 第３実施形態の画素２０の断面図 （ａ）は第４実施形態の画素２０の断面図、（ｂ）は第５実施形態の画素２０の断面図 （ａ）は第６実施形態の画素２０の断面図、（ｂ）は第７実施形態の画素２０の断面図 第４実施形態の変形例の画素２０の断面図 （ａ）は第８実施形態の画素２０の断面図、（ｂ）は第９実施形態の画素２０の断面図 （ａ）は第１０実施形態の画素２０の断面図、（ｂ）は第１１実施形態の画素２０の断面図 本発明の撮像装置を説明するブロック図
《第１実施形態》
（素子概略構成）
　図１は、本実施形態の固体撮像素子１００の概略構成を示す図である。
　固体撮像素子１００は、受光面（入射面）に画素２０を画素配列した撮像部３０を備える。これらの画素２０には、垂直制御線３２を介して、垂直走査回路３１から駆動信号が供給される。また、画素２０は、列単位に垂直信号線２１に接続される。この垂直信号線２１は画素電流源２２にそれぞれ接続される。
　一方、画素２０から垂直信号線２１に対して時分割に出力されるノイズ出力と信号出力は、列アンプ２３を介して、ＣＤＳ回路２４（相関二重サンプリング回路）に順次に入力される。このＣＤＳ回路２４は、両出力の差分をとって真の信号出力を生成する。この真の信号出力は、水平走査回路３３からの駆動信号により水平走査され、水平信号線２５に順次出力される。この水平信号線２５の信号出力は、出力アンプ２６を介して出力端子２７に出力する。
（画素２０の等価回路）
　図２は、上述した画素２０の等価回路を示す図である。
　画素２０には、フォトダイオード（ＰＤ１）が設けられる。ＰＤ１は、転送駆動信号（転送ゲート電圧）でゲート制御される転送トランジスタ（ＴＧ：以下で転送ゲートとも呼ぶ）４を介してフローティングディフュージョン（ＦＤ）８に接続される。ＦＤ８は、増幅トランジスタ（ＡＭＰ）１１のゲート電極に接続される。また、ＦＤ８は、リセット駆動信号（リセットゲート電圧）でゲート制御されるリセットトランジスタ（ＲＳＴ：以下でリセットゲートとも呼ぶ）１３を介して基準電位Ｖｄｄに接続される。増幅トランジスタ１１は、ドレインが電位Ｖｄｄに接続され、ソースが選択駆動信号（選択ゲート電圧）でゲート制御される選択トランジスタ（ＳＥＬ：以下で選択ゲートとも呼ぶ）１２を介して垂直信号線２１に接続される。
　転送トランジスタ４の転送ゲート電圧は転送配線４Ｈを介して供給される。リセットトランジスタ１３のリセットゲート電圧はリセット配線１３Ｈを介して供給される。選択トランジスタ１２の選択ゲート電圧は選択配線１２Ｈを介して供給される。転送配線４Ｈ、リセット配線１３Ｈ、および選択配線１２Ｈは、ＰＤ１やＦＤ８が形成される基板と同じ基板内の配線領域２０３（配線層）に形成される。
　その他の構成は図１と同じため、ここでの重複説明を省略する。
（画素２０の素子構造）
　図３は、画素２０の素子構造の一部を示す断面図である。入射光は、図３の上方から入射する。
　固体撮像素子１００は半導体基板２００に形成される。半導体基板２００はモノリシック半導体基板である。半導体基板２００は、図３の上方（受光面側）から下方（配線領域側）に向かって積層される概略３つの層で構成される。最上方には酸化膜２０１、最下方には配線領域２０３、酸化膜２０１と配線領域２０３との間には拡散領域２０２が形成される。なお、拡散領域２０２を半導体領域と呼ぶ。配線領域２０３は配線以外の領域が酸化層である。なお、酸化膜および酸化層は、主として半導体基板を酸化した領域から成る膜および層である。
（半導体領域２０２）
　半導体基板２００の半導体領域（拡散領域）２０２には、基板厚み方向（光が入射する方向）に長い縦長形状のＰＤ１と、基板の面方向に配設される信号読み出し回路３００とが形成されている。半導体領域２０２は、薄い層形状の基部領域２０２Ｋと、基部領域２０２Ｋから光が入射する受光面側に延びる凸領域２０２Ｔとを有する。凸領域２０２ＴにはＰＤ１が形成され、基部領域２０２Ｋには信号読み出し回路３００が形成されている。ＰＤ１や信号読み出し回路３００は、ｐ型領域の所定箇所にｐ型不純物とｎ型不純物を適宜の濃度で選択的に注入することにより形成される。
　半導体領域２０２には、入射した光を光電変換により電荷に変換するＰＤ１と、ＰＤ１で光電変換された電荷を画素信号として垂直信号線２１に出力するための信号読み出し回路３００とが形成される。
　半導体領域２０２に形成される信号読み出し回路３００は、ＰＤ１の電荷をＦＤ８に転送する転送トランジスタ４と、転送された電荷を蓄積して電圧に変換するＦＤ８と、ＦＤ８の出力電圧を増幅する増幅トランジスタ１１と、ＦＤ８をリセットするリセットトランジスタ１３とを含んで構成される。
　転送トランジスタ４は、ゲート電極４ｇにゲート電圧が印加されると、ＰＤ１で発生した電荷をＦＤ８に転送する。転送ゲート電極４ｇは、ＰＤ１の外周の酸化膜２０１に形成されたリング状の電極である。転送ゲート電極４ｇと半導体領域２０２との間には絶縁膜２０２Ｓ（酸化膜）が設けられている。リング状の転送ゲート電極４ｇは後述する。
　転送トランジスタ４は、ゲート電極４ｇにゲート電圧が印加されたとき、ＰＤ１で光電変換された電荷をＦＤ８に転送する転送路（チャネル）がｐ－ｎ接合部に形成されるトランジスタである。転送路となるｐ領域１ｂは、光が入射する方向においてＰＤ１とＦＤ８の間に配置される。換言すれば、光が入射する受光面側から配線領域側に向って、ＰＤ１とｐ領域１ｂとＦＤ８とが配置されている。
　ＦＤ８は、転送トランジスタ４から転送される電荷を蓄積して電圧に変換するキャパシタであり、ＰＤ１の下の半導体基板基部領域２０２Ｋに設けられている。光電変換により発生した電荷はＦＤ８のキャパシタにより電圧に変換され、この電圧が増幅トランジスタ１１のゲート電圧なる。ＰＤ１で発生した電荷ＱをＦＤ８の容量Ｃで除した値が画素２０の画素信号の基であるから、ＦＤ８の容量を小さくすることが撮像素子の感度向上に寄与する。
　増幅トランジスタ１１は、ゲート電極１１ｇに印加されるＦＤ８の電圧を増幅する。増幅トランジスタ１１で増幅された電圧が、図示しない積層される別の半導体基板の選択回路に出力される。
　なお、図示しない半導体基板に形成される選択回路は、増幅トランジスタ１１から出力される画素信号を垂直信号線２１に出力する選択トランジスタ１２を含む。
　リセットトランジスタ１３は、ゲート電極１３ｇにゲート電圧が印加されると、ＦＤ８に蓄積された電荷を排出して基準電位Ｖｄｄにリセットする。
（リング状転送ゲート電極４ｇ）
　図４（ａ）は、転送ゲート電極４ｇの形状を説明する図であって、受光面側から画素２０の内部構造を見た模式図である。右下がりのハッチング線はｐ領域、縦のハッチング線はポリシリコン領域である。図４（ａ）の転送ゲート電極４ｇは、ｐ領域（図３の１ｂ）の周りを取り囲むよう配置されている。光が入射する方向と交差する方向において、転送路となるｐ領域が転送ゲート電極４ｇの間にある。転送ゲート電極４ｇとｐ領域との間には絶縁膜２０２ｓがある。
　ＰＤ１は、ｐ型半導体領域２０２の基部領域２０２Ｋから受光面に向けて突出している。角柱形状のＰＤ１の周囲には、ポリシリコンにより転送ゲート電極４ｇがリング状に形成されている。
　図５を参照してＰＤ１とゲート電極４ｇの電気的接続関係を説明する。
（ａ）のｂ－ｂ断面を（ｂ）に示し、（ａ）のｃ－ｃ断面を（ｃ）に示し、（ａ）のｄ－ｄ断面を（ｄ）に示す。ゲート電極４ｇに電圧が印加されたとき、ＰＤ１のｐ型光電変換領域１ｃがｐ型半導体領域１ｂに接続するように形成されている。すなわち、ゲート電極に電圧が印加されたとき、ｃ－ｃ断面では、ｐ型光電変換領域１ｃの外周全周に反転層が形成されるが、（ｅ）に示すように、ｂ－ｂ断面では、ｎ型光電変換領域１ａの内方にｐ型領域が残存される。このｐ型領域の残存により、転送ゲート電極にゲート電圧が印加されたときｐ型領域１ｂ，１ｃがＧＮＤ電位に固定される。
　図５（ｂ）、（ｄ）から分かるように、ゲート電極４ｇに電圧が印加されていないときも、ｐ型光電変換領域１ｃがｐ型半導体領域１ｂに接続するように形成されている。
　図４（ｂ）は、ｐ型半導体領域２０２の基部領域２０２Ｋに形成した信号読み出し回路３００の配置例を配線面側から見て示す模式図である。左下がりのハッチング線はｎ領域、縦のハッチング線はポリシリコン領域、点描画領域は酸化膜である。
　リセットゲート電極１３ｇは、リセットゲート電極１３ｇにゲート電圧が印加されると、ＦＤ８に蓄積された電荷を排出して基準電位Ｖｄｄにリセットする。増幅トランジスタ１１は、ゲート電極１１ｇに印加されるＦＤ８の電圧に基づいて制御され、ＦＤ８の電圧を増幅する。ＧＮＤ端子は、ｐ型半導体領域２０２をＧＮＤ電位とするための端子である。なお、信号読み出し回路３００へ画素信号を出力するための選択トランジスタが配置されていてもよい。
　図４（ｃ）は、ｐ型半導体領域２０２の基部領域２０２Ｋに形成した信号読み出し回路３００の他の配置例を示す模式図である。左下がりのハッチング線はｎ領域、縦のハッチング線はポリシリコン領域、点描画領域は酸化膜である。
　リセットゲート電極１３ｇは、リセットゲート電極１３ｇにゲート電圧が印加されるとＦＤ８を基準電位Ｖｄｄでリセットする。増幅トランジスタ１１は、ゲート電極１１ｇに印加されるＦＤ８の電圧に基づいて制御され、ＦＤ８の電圧を増幅する。ＧＮＤ端子は、ｐ型半導体領域２０２をＧＮＤ電位とするための端子である。
（配線領域２０３）
　図３に戻って説明する。配線領域２０３には、上述したＦＤ８と増幅トランジスタ１１のゲート電極１１ｇとを接続する配線１１Ｈと、リセットトランジスタ１３のゲート電極１３ｇにゲート電圧を供給するリセット配線１３Ｈが形成されている。
（酸化膜２０１）
　酸化膜２０１の表面、すなわち半導体基板２００の裏面である受光面（入射面）には遮光膜４５０が形成されている。遮光膜４５０は、信号読み出し回路３００などに光が入射することを防ぐために設けられる。遮光膜４５０は、ＰＤ１への光入射に供する箇所において、受光面から凹んだすり鉢状の光入射領域４００を形成する角錐部４５１を備えている。ＰＤ１は光入射領域４００の底部において角錐部４５１を貫通して受光面側に延在している。光入射領域４００の受光面での広さ、すなわち、角錐部４５１の受光面側の端の輪郭が撮像素子１００の開口４０１となる。遮光膜４５０は、光入射領域４００に入射する光が信号読み出し回路３００などへの入射するのを防ぐ。遮光膜４５０は、半導体領域２０２の少なくとも一部を遮光する。また、遮光膜４５０は、転送ゲート４ｇにゲート電圧を供する転送配線（図２に符号４Ｈで示している）の機能も有する。この点は後で説明する。
（ＰＤ１の詳細）
　図３を参照してＰＤ１を詳細に説明する。
　ＰＤ１は、ｎ型不純物をｐ型半導体領域２０２の所定領域に選択的に注入して形成したｐ－ｎ接合の光電変換部である。ＰＤ１は角柱形状に形成されている。角柱の内方にはｎ型光電変換領域１ａが形成され、ｎ型光電変換領域１ａの下方に接する箇所にはｐ型光電変換領域１ｂが形成され、ｎ型光電変換領域１ａの表面にはｐ＋領域１ｃが形成されている。ｎ型光電変換領域１ａとｐ型光電変換領域１ｂによりｐ－ｎ接合の光電変換部を形成している。なお、ＰＤ１は角柱形状に限定されず、光が入射する方向に延びた立体であればよい。例えば、円柱、楕円柱、角錐、円錐、楕円錐、球体、楕円体、多面体などでもよい。
　ＰＤ１の表面領域１ｃのｐ＋領域は、光電変換領域１ａの空乏層が表面に到達することを防ぐ。空乏層が表面に到達することが防止されるので、半導体界面で発生する暗電流が光電変換領域１ａへ流れ込むこと防ぐ。
　ｐ型光電変換領域１ｂの下方に接するようにｎ型電荷蓄積領域８が形成される。便宜上、このｎ型電荷蓄積領域をＦＤ８として説明する。
　転送トランジスタ４のゲート電極４ｇにゲート電圧が印加されると、ｐ型光電変換領域１ｂ表面に反転層であるn型のチャネルができる。このチャネルを電流が流れてＦＤ８に電荷が蓄積される。
　ＰＤ１は、信号読み出し回路３００が形成される半導体領域２０２から受光面側に突出して形成されている。換言すると、ＰＤ１は、信号読み出し回路３００が形成されている半導体領域２０２の基部領域２０２Ｋから受光面側に延在して突出する凸領域２０２Ｔに形成されている。すなわち、図３において、ＰＤ１は、信号読み出し回路３００が形成される基部領域２０２Ｋから受光面側に延びる凸形状である。換言すると、ＰＤ１の少なくとも一部は、光が入射する方向に沿って延びる凸部を有している。ＰＤ１の少なくとも一部は、後述する遮光膜底部４５２が有する開口部４５２Ａよりも光が入射する方向に向かって延びており、遮光部４５２よりも受光面側にある。なお、ＰＤ１の少なくとも一部は、反射膜４５０または開口４０１よりも光が入射する方向に向かって延びていてもよい。
　なお、凸形状のＰＤ１の延在方向は不図示のマイクロレンズの光軸方向である。光が入射する方向もマイクロレンズの光軸方向である。
　半導体領域２０２の凸領域２０２Ｔは、受光面側の酸化膜２０１に形成されているすり鉢状凹部に基板表面側から突出している。すり鉢状の凹部形状を規定する面には遮光膜４５０が形成されている。凹部の遮光膜４５０は上述した角錐部４５１であり、角錐部４５１の上面には、言い換えると凹部には酸化層が堆積されている。凹部が光路領域４００として利用される。光路領域４００に入射した光は遮光膜４５０の角錐部４５１で反射してＰＤ１の側面１ｄから入射する。
　光路領域４００には酸化膜、たとえば酸化層が堆積されていると説明したが、可視光成分の透過率が所定以上であれば、光路領域４００内部の材質は酸化層に限定されない。
　光路領域４００内部を空洞としてもよい。光路領域４００の形状は矩形に限定されない。例えば、光路領域４００の形状は、円、楕円、多角形、円環であってもよい。
　遮光膜４５０は、角錐部４５１の最下端で受光面と平行に形成された底部４５２を備えている。ＰＤ１が形成された半導体領域２０２の凸領域２０２Ｔは、この底部４５２を貫通して、すなわち底部４５２に形成した開口部４５２Ａを介して受光面に向かって延在している。光路領域４００に入射した光は遮光膜４５０の底部の遮光膜４５２で遮光され、酸化膜２０１の下方の半導体領域２０２へ光が入射することを防ぐ。
　換言すると、光路領域４００の内周傾斜面には反射膜４５１が形成され、光路領域４００の底部には遮光膜４５２が形成されている。反射膜４５１および遮光膜４５２は、たとえば反射率の高いアルミなどをＰＶＤにて形成することができる。反射膜４５１は反射率の高い材料、遮光膜４５２は光透過率の低い材料で形成されればよく、同じ材料であっても、異なる材料であってもよい。
　光路領域４００の上面には、カラーフィルタとマイクロレンズが設けられている。カラーフィルタを省略することもできる。
　以上説明した固体撮像素子１００による光電変換動作を説明する。
　固体撮像素子１００の受光面にはマトリクス状に画素が配列されている。撮像素子１００に到来した光は、画素ごとに設けられているマイクロレンズで集光される。集光された光はカラーフィルタで波長選択されて開口４０１から光路領域４００に入射する。入射光の一部はＰＤ１の面１ｅから内部に入射する。光路領域４００に入射した光のうち面１ｅからＰＤ１に入射した光以外の光、すなわちＰＤ１の外側面１ｄと反射膜（遮光膜４５０の角錐部）４５１との間の光路領域４００に入射した光は、反射膜４５１で反射してＰＤ１に側面１ｄから入射する。ＰＤ１は、面１ｅと側面１ｄとから入射する光を電荷に光電変換する。これにより、ＰＤ１は入射した光からより効率良く電荷を発生させる。
　光路領域４００の底部に入射する光は遮光膜４５２で遮光される。遮光膜４５２は、入射光が信号読み出し回路３００が形成されている半導体領域２０２に入射することを防ぐ。これにより、読み出し回路３００へ入射した光によるノイズの発生を低減することができる。遮光膜４５２は、上述したようにＰＤ１が凸形状であるため、ＰＤ１が光の入射する方向に向かって延びる部分に開口部４５２Ａを有する。
　転送トランジスタ４とリセットトランジスタ１３でＰＤ１とＦＤ８をリセットしてから所定の蓄積時間が経過した時点で転送トランジスタ４をオンすると、ＰＤ１に蓄積された電荷による検出電流によりＦＤ８に電荷が蓄積される。ＦＤ８に蓄積された電荷は電圧に変換されて増幅トランジスタ１１のゲート電極に印加されて増幅される。増幅された電圧は図示しない基板に形成された選択トランジスタ１２から画素信号として選択されて垂直信号線２１に出力される。
　ＰＤ１からＦＤ８への検出電流は、半導体基板の厚み方向に流れる。すなわち、垂直転送される。
　特許文献１の固体撮像素子において、電荷を画素信号として取り出す信号読み出し回路３００は、転送回路と増幅回路と選択回路の間で信号を半導体基板表面に沿って転送する。
　第１実施形態の固体撮像素子１では、ＰＤ１からＦＤ８までの信号経路が基板厚み方向となり、その分、転送トランジスタ４の基板表面方向の大きさを小さくすることができる。すなわち、画素の小型化を図ることができる。
以上説明した第１実施形態による固体撮像素子の作用効果は以下のとおりである。
（１）固体撮像素子１００は、入射した光を光電変換して電荷を生成するＰＤ（光電変換領域）１と、ＰＤ１から電荷が転送されるＦＤ（電荷転送領域）８を含む読み出し回路３００とが形成された半導体領域２０２を備える。半導体領域２０２，すなわちＰＤ１の少なくとも一部は、受光面側に設けた光路領域（入射領域）４００に突出して設けられている。
　このようなＰＤ１の構成により、入射光がＰＤ１の面１ｅと側面１ｄとから入射するので、ＰＤ１の受光面積が大きくなる。したがって、Ｓ／Ｎ比が大きくなり、感度が向上する。また、露出時間の短縮によるＳ／Ｎ比の劣化、画素の微小化に伴うＳ／Ｎ比の劣化を防止することができる。したがって、たとえば１０００～１００００フレームのような高速読み出しされる固体撮像素子であってもノイズの少ない高画質の画像を得ることができる。
（２）ＰＤ１は光路領域４００の底部を貫通して受光面側まで延在している。ＰＤ１の側面１ｄから入射する光の一部が、ＰＤ１の側面１ｄに沿って光路領域内を下方に入射し、受光面側から読み出し回路３００が形成されている半導体領域２０２に光が入射しないように、光路領域４００の底部には遮光膜４５２が形成されている。
　そのため、ＰＤ１の側面からの光の入射を可能とした構成を採用しても、読み出し回路３００への光の入射が低減され、ノイズの発生を抑制することができる。
（３）ｎ型領域１ａとｐ型領域１ｂとｐ＋領域１ｃとを含むＰＤ１は、ＦＤ８を含む読み出し回路３００の形成面より受光面側に延びている。ＦＤ８はｐ型領域１ｂの直下に接している。そのため、ＰＤ１で発生した電荷は、ＰＤ１からＦＤ８に垂直転送される。すなわち、半導体基板の面に平行な横転送方式ではなく、半導体基板厚み方向の信号経路で電荷の転送が行われる。その結果、ＰＤ１の電荷をＦＤ８に横転送する従来技術の固体撮像素子に比べると、画素を小型化できる。
（４）第１実施形態の固体撮像素子１００の転送ゲート電極４ｇはＰＤ１のｐ型領域１ｂを取り囲むリング形状である。そのため、ゲート幅が実質的に広がり転送効率が改善される。さらに、ゲート電極形状がＰＤ１の光軸に対して点対称形状であり、製造プロセスを安定させることができる。
　以上説明した固体撮像素子１００の製造方法を説明する。なお、以下の説明では各工程で使用するマスク形状とレジスト塗布などのプロセスについての説明は省略する。
　図６（ａ）：固体撮像素子１００を製造するためにｎ型半導体基板５０１を準備する。
　図６（ｂ）：ｎ型半導体基板の上面に素子分離酸化膜５０２を形成する。
　図６（ｃ）：ｎ型半導体基板の上面側にｐ型領域５０３を形成する。
　図６（ｄ）：ｐ型領域５０３の上面にゲート電極５０４をポリシリコンで形成する。
　図６（ｅ）：ｐ型領域５０３の上面にソース領域５０５とドレイン領域５０６を形成する。さらに、ＧＮＤコンンタクト領域５０７を作成する。
　図６（ｆ）：ｐ型領域５０３の上面に酸化膜５０８を堆積させる。
　図７（ａ）：図６（ｆ）の工程を終えた中間製品Ｃ１の酸化膜５０８の上面に支持基板５０９を接合する。
　図７（ｂ）：図７（ａ）の工程を終えた中間製品Ｃ２の表裏を反転する。
　図７（ｃ）：図７（ｂ）で反転された中間製品Ｃ３のｎ型領域５０１を研磨して薄膜化する。
　図７（ｄ）：薄膜化した中間製品Ｃ４を上層のｎ型領域５０１からｐ型領域５０３の上層まで凸状にエッチングする。凸状部５１１は後工程を経てＰＤ１となる領域である。
　図７（ｅ）：凸状にエッチングされた中間製品Ｃ５の上面に酸化膜５１２を形成する。
　図７（ｆ）：酸化膜５１２が形成された中間製品Ｃ６の凸状部５１１の最下端部の外周全周にポリシリコンでリング状ゲート電極５１３（４ｇ）を形成する。
　図８（ａ）：図７（ｆ）の工程を終えた中間製品Ｃ７の上面に反射防止膜窒化膜５１４を形成する。
　図８（ｂ）：図８（ａ）の工程を終えた中間製品Ｃ８の上面に酸化膜５１５を形成する。
　図８（ｃ）：図８（ｂ）の工程を終えた中間製品Ｃ９の酸化膜５１５をエッチングして凸状部５１１の外周部に角錐状の凹部５１６を形成する。
　図８（ｄ）：図８（ｃ）の工程を終えた中間製品Ｃ１０の酸化膜上面に金属材料により遮光膜５１７（４５０、４５１、４５２）を蒸着する。遮光膜５１７は転送トランジスタのゲート電圧の配線層４Ｈとしても使用される。
　図８（ｅ）：図８（ｄ）の工程を終えた中間製品Ｃ１１の遮光膜５１７の上面に酸化膜５１８を形成する。酸化膜５１８の上面に支持基板５１９を接合する。
　図８（ｆ）：図８（ｅ）の工程を終えた中間製品Ｃ１２の表裏を反転し、上面に各種の配線５２０，５２１を形成する。
　図９：図８（ｆ）の工程を終えた中間製品Ｃ１３の支持基板５１９を除去して反転する。これが図３で説明した固体撮像素子１００である。
《第１実施形態の変形例》
　図１０（ａ）は、第１実施形態の変形例の固体撮像素子１００Ｒを示す。
　第１実施形態では、転送ゲート電極４ｇをリング状としたが、第１実施形態の変形例では、図１０（ｃ）～（ｅ）に示すようにコ字状ゲート４ｇＫ、Ｌ字状ゲート４ｇＬ、一面ゲート４ｇＩのいずれかとする。比較のため、リング状ゲート４ｇを図１０（ｂ）に示す。
　図１０（ａ）に示すように、ゲート電極が形成されないＰＤ１の左側面部では、凸領域２０２Ｔのｐ＋領域１ｃとｐ型領域１ｂと基部領域２０２Ｋのｐ型領域２０２ｐとが電気的に接続されている。そのため、ゲートがオンしたときでもｐ型領域１ｂがＧＮＤ電位に固定される。
　ゲート電圧が印加されたときにｐ型領域１ｂの周囲に形成される反転層の形状は、ゲート形状に対応する。図１０（ｇ）～（ｉ）に示すように、コ字状ゲート４ｇＫでは反転層はコ字状となり、Ｌ字状ゲート４ｇＬではＬ字状となり、一面ゲート４ｇＩでは一直線状となる。比較のため、リング状ゲート４ｇの反転層を図１０（ｆ）に示す。
　第１実施形態の変形例の固体撮像素子１００Ｒは第１実施形態と同様の作用効果を奏することができる。
《他の実施形態》
　以上説明した固体撮像素子１００では、ＰＤ１の直下にＦＤ８を配設して電荷転送を基板厚み方向とした。すなわち、固体素子１００は、電荷を縦方向に転送する構造である。以下では、電荷を縦方向に転送する方式を縦転送方式あるいは垂直転送方式と呼び、これらの他の実施形態を説明する。
　一般的に、撮像素子の内部量子効率はフォトダイオードの形成位置と光の波長で決まる光吸収深さに依存する。シリコン表面側にフォトダイオードが形成される表面照射型の画素では、内部量子効率は短波長光ほど高く、長波長光ほど低い。逆に、裏面照射型の画素では、シリコン基板の深い領域にフォトダイオードが形成されるので、内部量子効率は長波長光ほど高く、短波長光ほど低くなる。
　フォトダイオードをある固定の深さに形成するのではなく、波長毎に最適な深さにフォトダイオードを形成できれば、表面照射型でも裏面照射型でも内部量子効率は向上する。しかし、シリコン基板の深い領域にフォトダイオードを形成してしまうと完全転送が難しくなるため、従来は作成が困難であった。
　以下で説明する第２実施形態～第５実施形態の構成を有する固体撮像素子は、垂直型転送ゲート構造を用いて光波長に応じた深さのフォトダイオードを実現することで、感度を向上させることができる。
《第２～第３実施形態》
　第１実施形態では、受光面からＰＤまでの深さ位置は波長選択した光にかかわらず固定である。第２実施形態では、入射面（受光面）からＰＤまでの深さ位置を波長選択した光に応じた位置、すなわちＲＧＢ画素に応じた位置とする。さらに第２実施形態では、垂直型転送ゲート構造を採用してＰＤからＦＤへ電荷を転送する。
　例えば、カラーフィルタがベイヤ配列の表面照射型画素では、Ｒ画素、Ｇ画素、Ｂ画素の順でフォトダイオードを基板表面からシリコン層の深い位置に形成し、垂直型転送ゲート６１Ｒ、６１Ｇ、６１Ｂのゲート長もそれに応じて長さを変える。裏面照射型画素では逆にフォトダイオードをＢ画素、Ｇ画素、Ｒ画素の順で基板表面から深く形成し、ゲート長もそれに応じた長さにする。
《第２実施形態》
　図１１の固体撮像素子１００Ａは裏面照射型である。Ｓｉ層６５１と配線層６５２とから成る半導体基板６００上にＲＧＢの画素がベイヤ配列で設けられている。ＰＤ１は、ＲＧＢの波長に応じた深さに配置され、ＰＤ１の電荷は垂直型転送ゲート６１Ｒ、６１Ｇ、６１ＢでＦＤ８に転送される。
　具体的には、Ｒ画素のＳｉ層６５１内には、Ｓｉ層６５１の表面６５１ａから第１の深さ位置にＰＤ１が、Ｓｉ層６５１の表面６５１ａにはＦＤ８が形成されている。Ｇ画素のＳｉ層６５１内には、Ｓｉ層６５１の表面６５１ａからから第２の深さ位置にＰＤ１が、Ｓｉ層６５１の表面６５１ａにはＦＤ８が形成されている。Ｂ画素のＳｉ層６５１内には、Ｓｉ層６５１の表面６５１ａから第３の深さ位置にＰＤ１が、Ｓｉ層６５１の表面６５１ａにはＦＤ８が形成されている。第１の深さ位置（Ｒ画素）＜第２の深さ位置（Ｇ画素）＜第３の深さ位置（Ｂ画素）である。
　ＲＧＢの各画素において、ＰＤ１とＦＤ８との間で電荷を転送する垂直型転送ゲート６１Ｒ、６１Ｇ、６１Ｂ（以下、代表して符号６１とする）がＳｉ層６５１内に設けられている。ゲート長は、転送ゲート６１Ｒ＜転送ゲート６１Ｇ＜転送ゲート６１Ｂである。
　配線層６５２には、垂直型転送ゲート６１のゲート電極６５２Ｖと、ゲート電極６５２Ｖにゲート制御信号を供給する配線層６５２Ｈが設けられている。また、ＦＤ８の電位を不図示の増幅トランジスタに転送する配線６５３Ｈも設けられている。なお、配線層６５２の配線以外の領域はＳｉＯ２等の酸化膜６５２Ｓである。
《第３実施形態》
　図１２の固体撮像素子１００Ｂは表面照射型である。図１１の裏面照射型の固体撮像素子１００Ａを表面照射型の素子に代えたものである。
　具体的には、Ｒ画素のＳｉ層６５１内には、Ｓｉ層６５１の表面６５１ａから第４の深さ位置にＰＤ１が、Ｓｉ層６５１の表面６５１ａにはＦＤ８が形成されている。Ｇ画素のＳｉ層６５１内には、Ｓｉ層６５１の表面６５１ａから第５の深さ位置にＰＤ１が、Ｓｉ層６５１の表面６５１ａにはＦＤ８が形成されている。Ｂ画素のＳｉ層６５１内には、Ｓｉ層６５１の表面６５１ａから第６の深さ位置にＰＤ１が、Ｓｉ層６５１の表面６５１ａにはＦＤ８が形成されている。第４の深さ位置（Ｒ画素）＞第５の深さ位置（Ｇ画素）＞第６の深さ位置（Ｂ画素）である。
　ＲＧＢの各画素において、ＰＤ１とＦＤ８との間で電荷を転送する垂直型転送ゲート６１Ｒ、６１Ｇ、６１Ｂ（以下、代表して符号６１とする）がＳｉ層６５１内に設けられている。ゲート長は、転送ゲート６１Ｒ＞転送ゲート６１Ｇ＞転送ゲート６１Ｂである。
　図１０と同一の箇所には同一の符号を付して詳細な説明は省略する。
　図１１、図１２に示した第２および第３実施形態による固体撮像素子１００Ａ、１００Ｂは次のような作用効果を奏する。
（１）図１１および図１２に示した変形例の固体撮像素子１００Ａと１００Ｂは、画素内のフォトダイオードの形成深さと、垂直型転送ゲートのゲート長が、カラーフィルタ色毎に異なるようにした。色毎にＰＤ１が異なる深さに形成されていても、垂直型転送ゲート長を最適化し、転送ゲートをＰＤ１に隣接して配置させることで、転送特性を悪化させずに内部量子効率を向上できる。
《第４実施形態》
　図１３（ａ）は、第４実施形態の固体撮像素子１００Ｃを説明する図である。この固体撮像素子１００Ｃは、第２実施形態で示した垂直転送ゲート６１の縦断面形状を台形形状にしたものである。以下、説明する。
　通常、青色光に対する感度を高めるために形成される光電変換部の深さ位置はＳｉ基板厚みが２．０～３．０μｍの場合には、その基板厚さの半分以下から入射表面までの位置に光電変換部を形成する必要がある（特開２０１４-１４９９８９８号公報、特開２０１４-２２５５６０号公報参照）。そのため転送ゲート部をＳｉ基板の半分以上の深さまで、つまり１．０～１．５μｍの長さに形成する必要がある。
　しかし、このように転送ゲートが長いトランジスタの構造では光電変換部に蓄積された電荷を完全に転送することが難しい。すなわち、通常の酸化膜構造の垂直型の転送用トランジスタでは、光電変換部とゲートの間に反転層が形成され、光電変換部とゲート部との界面に電荷が停滞してしまう。その結果、転送プロセス後に残った電荷が光電変換部に戻ってしまい、転送戻りの原因となってしまう。この転送残りが残像の発生原因となる。
　なお、上記した通常の構造のように、ゲート酸化膜厚が一様で構造的にゲート幅も一定である場合、ゲート電極端部に比べ、ゲート電極中央部の方が長くオンされるので、オフした際、転送途中の電荷がゲート中央付近に僅かに滞留することにより、転送戻りの原因となる。
　このような不具合を解消するため、光電変換部から電荷蓄積部へ電荷を転送する垂直転送ゲートの断面形状を、光電変換部から電荷蓄積部へ近づくほどゲート断面積が大きくなるような形状とする。
　たとえば、図１３（ａ）に示す裏面照射型の固体撮像素子１００Ｃは、光電変換部（ＰＤ）１と、垂直型に形成された縦断面形状が台形、横断面形状が矩形の垂直転送ゲート部６２と、垂直転送ゲート部６２で転送された電荷を蓄積する電荷蓄積部（ＦＤ）８とを備える。また、垂直転送ゲート部６２の上底部の酸化膜６２Ｕの厚さは、台形の脚部と電荷蓄積部８にわたる酸化膜６２Ｌの厚さに比べて大きい。
　なお、符号７１はマイクロレンズ、７２はカラーフィルタ、８１はｐ型半導体領域、９１は配線層である。
　第４実施形態の固体撮像素子１００Ｃによれば、第１実施形態と同様の作用効果を得ることができる。さらに加えて、垂直転送ゲート部６２の断面積が光電変換部１から電荷蓄積部８に近づくにつれて大きく、かつ、垂直転送ゲート部６２の上底部の酸化膜６２Ｕの厚さが、台形の脚部と電荷蓄積部８にわたる酸化膜６２Ｌの厚さに比べて大きくなるようにしている。これにより蓄積電荷転送経路にある電位ポテンシャル障壁が緩和され、蓄積電荷転送特性が向上する。また、転送残り、転送戻りを低減させることができ、偽色、残像も防止できる。
　換言すると、垂直転送ゲート部６２の上底部の酸化膜６２Ｕの方が、台形の脚部と電荷蓄積部８にわたる酸化膜６２Ｌよりゲート酸化膜が厚いので、ＦＤ側端部に比べ、ＰＤ側端部でゲートオン時間が短く、また、ＦＤ側で断面積（ゲート幅）を広げることで、ゲートオフした際、反転層がＰＤ側から消滅して行くので、ＰＤ側への電荷戻りを低減することができる、
《第５実施形態》
　図１３（ｂ）に示す固体撮像素子１００Ｄは、図１３（ａ）の台形の垂直転送ゲート部６２に代えて、縦断面形状が直角三角形、横断面形状が矩形の垂直転送ゲート部６２Ａを採用したものである。垂直転送ゲート部６２Ａの上底部の酸化膜６２Ｕの厚さは、台形の脚部と電荷蓄積部８にわたる酸化膜６２Ｌの厚さに比べて大きい。
　このような第５実施形態の固体撮像素子１００Ｄは第１実施形態の作用効果と第４実施形態の作用効果を奏することができる。
《第４および第５実施形態の変形例》
　第４実施形態の固体撮像素子１００ＣのＰＤ１の半導体領域表面からの深さ位置と転送ゲート長さを、図１１の第２実施形態で説明したようにすることができる。第５実施形態の固体撮像素子１００Ｄの表面照射型の固体撮像素子に適用する場合、ＲＧＢ画素のＰＤ１の半導体領域表面からの深さ位置と転送ゲート長さは、図１２の第３実施形態で説明したようにすることができる。
　このように波長毎にＰＦ形成深さ位置とゲート長制御を行うと、第２実施形態と同様の作用効果を奏することができる。
《第６実施形態》
　図１４（ａ）は第６実施形態の裏面照射型の固体撮像素子１００Ｅを説明する図である。固体撮像素子１００Ｅは、図１３（ａ）の固体撮像素子１００Ｃの一つの画素に一対のＰＤ１Ｌ，ＰＤ１Ｒを設けたいわゆる２ＰＤ型の素子である。すなわち、固体撮像素子１００Ｅは、一対のＰＤ１Ｌ，ＰＤ１Ｒと、一対のＰＤ１Ｌ，ＰＤ１Ｒに対応するＦＤ８Ｌ、８Ｒを備えている。ＰＤ１Ｌの電荷は転送ゲート６２ＢＬからＦＤ８Ｌに転送される。ＰＤ１Ｒの電荷は転送ゲート６２ＢＲからＦＤ８Ｒに転送される。転送ゲート６２ＢＬ、ＢＲの縦断面形状は台形、横断面形状は矩形であり、ＰＤ１Ｌ、１ＲからＦＤ８Ｌ、８Ｒに近づくほど経路断面積が大きくなる。また、垂直転送ゲート部６２Ａの上底部の酸化膜６２Ｕの厚さは、台形の脚部と電荷蓄積部８にわたる酸化膜６２Ｌの厚さに比べて大きい。
　したがって、第６実施形態でも第４実施形態と同様の作用効果を得ることができる。
　このような第６実施形態の固体撮像素子１００Ｅによれば、転送残り、転送戻りを低減させることができる。その結果、偽色、残像が防止できる。 
　フォトダイオードが４つ、８つ、・・・と増えた場合も同様である。
《第７実施形態》
　図１４（ｂ）は第７実施形態の固体撮像素子１００Ｆを示す図である。この固体撮像素子１００Ｆは、図１４（ａ）の転送ゲート６２ＢＬ、ＢＲの縦断面形状を直角三角形にしたものである。その他は第６実施形態と同様であり説明を省略する。
《第６および７実施形態の変形例》
　第６および７実施形態の変形例のように、第６および第７実施形態に示した固体撮像素子１００Ｅ，１００Ｆのような２ＰＤ方式の画素構造において、フォトダイオード深さを波長毎に変える場合、Ｐ型分離深さも同じ深さに形成する必要がある。しかし、シリコンの深い領域で良好なＰ型分離構造を形成することは困難である。シリコンの深い領域でＰ型分離が不十分だと、表面照射型素子では長波長光で、裏面照射型素子では逆に短波長光で分離特性が悪くなる。そこで、異なる波長の光に対しても高い瞳分割集光率を達成するために、波長毎にＰＤ位置をシリコン層表面から所定の深さ位置に設定することが好ましい。
　すなわち、第６実施形態の固体撮像素子１００ＥのＰＤ１の半導体領域表面からの深さ位置と転送ゲート長さを、図１１の第２実施形態で説明したようにするのが好ましい。また、第７実施形態の固体撮像素子１００Ｆの表面照射型の固体撮像素子に適用する場合、ＲＧＢ画素のＰＤ１の半導体領域表面からの深さ位置と転送ゲート長さを、図１２の第３実施形態で説明したようにするのが好ましい。
　このように、垂直型転送ゲート構造を用いて光波長に応じた深さのフォトダイオードを実現することで、感度を向上させ、また、光波長に応じてフォトダイオード開口率を調整することで、分離特性を向上させることができる。このような構成を採用すると、シリコン層の深部に形成された光電変換部に対しても完全転送可能なトランジスタ構造であり、高い瞳分割集光率を達成することができる。
《第４実施形態の変形例》
　図１５に示す固体撮像素子１００Ｇでは、Ｐ-エピタキシャル層８１の上面近傍にＰ＋領域８１Ａが形成されている。ＰＤ１は、このＰ＋領域８１Ａに接している。そのため、ＰＤ１の接合容量が増加し、飽和電子数の向上が期待できる。
　なお、図１３（ａ）と同様の箇所には同一の符号を付して説明を省略する。
　第４実施形態～第７実施形態の固体撮像素子は次のような構成のものも含む。
（１）裏面照射型の固体撮像素子において、画素ごとに異なる深さに形成された光電変換部と、光電変換部で光電変換された信号を読み出すため、深さ方向にテーパー角をもって形成されたゲート部と、ゲート部を転送経路とした上記光電変換部に対応する深さに形成された垂直型トランジスタと、垂直型トランジスタから転送された電荷を蓄積するフローティングディフュージョンと、所定のトランジスタを含む画素トランジスタから構成される固体撮像素子。 
（２）（１）の素子において、垂直型トランジスタは、光電変換部近傍部の短辺を上底、シリコン表面近傍を下底とした台形構造をしている。 
（３）（１）の素子において、垂直型トランジスタの台形構造は台形の脚と下底との転送路側のなす角度が７５±１０度である固体撮像素子。 
（４）（１）の素子において、垂直型トランジスタの台形構造の上底部は光電変換部近傍に位置し、光電変換部を貫通しない深さに位置する固体撮像素子。 
（５）（１）の素子において、垂直型トランジスタの台形構造について画素端からの上底部の中心位置までの距離をＪとし、画素ピッチをＰｔとしたとき、Ｊ／Ｐｔ＞１／２を満たす固体撮像素子。
（６）（１）の素子において、垂直型トランジスタの台形構造についてフローティングディフュージョンからの上底部の中心位置から下底に下した垂線の足までの距離をＨとし、光電変換部幅をＷとしたとき、Ｗ／２＜Ｈを満たす固撮像素子。 
（７）（１）の素子において、垂直型トランジスタの台形構造の上底部の酸化膜は台形の脚部とフローティングディフュージョンにわたる酸化膜厚に対して大きい固体撮像素子。 
（８）（１）の素子において、垂直型トランジスタの台形構造の上底部の酸化膜Ｌ１と台形の脚部とフローティングディフュージョンにわたる酸化膜厚Ｌ２の比Ｌ１／Ｌ２がＬ１／Ｌ２＞４となる固体撮像素子。
（９）（１）の素子において、垂直型トランジスタの台形構造の上底部Ａ１と下底部Ａ２2の比Ａ１／Ａ２が０≦Ａ１／Ａ２≦５となる固体撮像素子。
（１０）（１）の素子において、一画素内に二つのPDを有する構造の場合は、画素ピッチをＰｔ、画素左端から左上底部の中心位置をＪ１、画素右端から右上底部の中心位置をＪ２とした場合にＪ１／Ｐｔ＞１／４かつＪ２／Ｐｔ＞１／４とする固体撮像素子。 
　以上説明した第１実施形態～第７実施形態の固体撮像素子は、半導体基板２００に形成される固体撮像素子１００～１００Ｆであって、入射光を光電変換して電荷を生成する光電変換部１と、光電変換部１で生成された電荷を蓄積する蓄積部８と、光電変換部１で生成された電荷を蓄積部８に転送する転送路とが、入射光が入射する方向に沿って、換言するとマイクロレンズの光軸方向に沿って配置される固体撮像素子と記述することもできる。
　また、以上説明した第１実施形態～第７実施形態の固体撮像素子は、入射光が入射する方向と交差する第１面と第２面とを有し、第１面と第２面との間に、入射光を光電変換して電荷を生成する光電変換部１と、光電変換部１で生成された電荷を蓄積する蓄積部８と、光電変換部１で生成された電荷を蓄積部８に転送する転送路とが配置された半導体基板２００を備える。上記光電変換部１は、入射光が入射する方向において第１面側に配置され、蓄積部８は光電変換部よりも第２面側に配置され、転送路は、光電変換部１と蓄積部８との間に配置される。
　このような固体撮像素子によれば、光電変換部、転送路、蓄積部を半導体基板厚み方向に配置することができるので、画素をより高密度に実装することができる。
　とくに、第１実施形態の固体撮像素子１００のように、光電変換部１の直下に蓄積部８を配置し、素子平面視で光電変換部１の範囲内に蓄積部８と電荷転送路が配置された例では、画素の高密度実装がより効果的である。
　また、第１実施形態の固体撮像素子１００では、縦長の光電変換部１を採用し、その面１ｅのみならず側面１ｄから光が入射するように光路領域４００を設けたので、光電変化効率もよい。
《第８～第１１実施形態》
　上述した第１～第７実施形態の固体撮像素子はＰＤとＦＤ間の電荷を垂直転送するものである。以下の第８実施形態～第１１実施形態の固体撮像素子は、画素毎にメモリ部を有するグローバル電子シャッタ方式の固体撮像素子であってメモリ部とＦＤ間の電荷を垂直転送するものである。
　グローバル電子シャッタを実現するため、ＰＤに蓄積された電荷をメモリに転送するのと同時にＰＤに転送する必要がある。しかし、同時にＦＤに転送すると、ＦＤから読み出されるまでにＳｉ界面からの暗電流が蓄積され、ＳＮ比が悪化する。この問題を解決するため画素部の遮光された領域に蓄積メモリを形成する構造が特開２０１２－９６９７号公報で提案されている。しかしながら、遮光領域を形成し蓄積メモリを形成すると、隣接しているＰＤの面積を圧迫するため、感度低下につながる。
　第８～第１１実施形態の固体撮像素子は、ＰＤ面積の維持と、ＰＤからＦＤまで転送する間におけるメモリ部の暗電流蓄積を抑制するように構成したグローバル電子シャッタを有するＭＯＳ型固体撮像素子である。
《第８実施形態》
　図１６（ａ）は、第８実施形態による表面照射型の固体撮像素子１００Ｈの画素断面の一部を示す図である。半導体基板２００は、半導体領域２０２と配線層２０３の２層構造である。半導体領域２０２には、ｎ型基板に形成したｐ型領域中にｎ型イオンをドープしたｎ型領域が形成され、これによりｎ－ｐ接合のＰＤ１が形成されている。半導体領域２０２の表面のＰＤ１の側方にはｎ＋領域のＦＤ８が形成されている。半導体領域２０２のＦＤ８の直下にはメモリ部８１が形成されている。ＦＤ８には、図示しない増幅トランジスタのゲート電極に電圧信号を供給する増幅ゲート配線１１Ｈが接続されている。ゲート配線１１Ｈは配線層２０３に設けられる。
　ＰＤ１とメモリ部８１との間には第１転送ゲート１４１が設けられている。第１転送ゲート１４１とともにＦＤ８を挟み込む位置には第２転送ゲート１４２が設けられている。第１および第２転送ゲート１４１、１４２は、基板垂直方向に延在するトレンチ型転送ゲートである。
　第１転送ゲート１４１にゲート信号が入力されると、ＰＤ１の電荷が半導体領域２０２のＰｗｅｌｌ領域を通ってメモリ部８１に転送され、メモリ部８１に電荷が蓄積される。第２転送ゲート１４２にゲート信号が入力されると、メモリ部８１の電荷が半導体領域２０２のＰｗｅｌｌ領域を通ってＦＤ８に転送され、ＦＤ８に電荷が蓄積される。メモリ部８１からＦＤ８への電荷転送は入射面に向かう方向の垂直転送である。
《第９実施形態》
　図１６（ｂ）は、第９実施形態による裏面照射型の固体撮像素子１００Ｈの画素断面の一部を示す図である。図１６（ａ）と同様の箇所には同一の符号を付して説明を省略する。メモリ部８１へ光入射を防ぐため、受光面側の受光面に遮光膜４５５が形成されている。
《第１０実施形態》
　図１７（ａ）は、第１０実施形態による表面照射型の固体撮像素子１００Ｊの画素断面の一部を示すである。図１６（ａ）と同様の箇所には同一の符号を付して説明を省略する。
　Ｓｉ界面から発生する暗電流混入を防ぐため、Ｐｗｅｌｌ領域は、ｐ型イオン濃度の高いＰＤ部９１と、ｐ型イオン濃度の低いＦＤ部９２とに分割して形成されている。ＦＤ部９２には、ｐ型濃度の低いＰｗｅｌｌ領域にバイアス電圧を印加するバイアス電極９３が設けられている。
　バイアス電極９３からＦＤ部９２のＰｗｅｌｌ領域にバイアス電圧を印加すると、メモリ部８１からＦＤ８に電荷が転送される。
　なお、図１６（ａ）と同様の箇所には同一の符号を付して説明を省略する。
《第１１実施形態》
　図１７（ｂ）は、第１１実施形態による裏面照射型の固体撮像素子１００Ｋの画素断面の一部を示す図である。図１７（ａ）と同様の箇所には同一の符号を付して説明を省略する。メモリ部８１への光入射を防ぐため裏面側に遮光膜４５５が形成されている。
　第８～第１１実施形態の固体撮像素子は次のような作用効果を奏する。
（１）第８および第９実施形態の固体撮像素子１００Ｈ、１００Ｉでは、トレンチ型転送ゲート１４２による縦方向転送を可能にすることで、ＦＤ８の下部に一時的に電荷を蓄積するメモリ部８１を形成できる。メモリ部８１を埋め込めるため、Ｓｉ界面からの暗電流成分が蓄積されることを防ぐ効果がある
（２）第８および第９実施形態の固体撮像素子１００Ｈ、１００Ｉでは、トレンチ型転送ゲート１４１と１４２の間の半導体領域においてＦＤ８の直下にメモリ部８１を配置した。そのため、受光面からの入射光がメモリ部８１に入射すること防止でき、ノイズが低減される。
（３）第９および第１１実施形態の裏面照射型の固体撮像素子１００Ｉ、１００Ｋでは、メモリ部８１の裏面側に遮光膜４５５を形成することで、メモリ部８１の遮光を実現することができ、漏光によるノイズを低減できる。
（４）第１０および第１１実施形態の固体撮像素子１００Ｊ、１００Ｋでは、ｐ型イオン濃度の低いＦＤ部８１のＰｗｅｌｌ領域にバイアス電極９３からバイアス電位を与え、メモリ部８１とＦＤ８との間に空乏層領域を広げ、メモリ部８１とＦＤ８を接合させて電荷が転送される。転送時のＳｉ界面における暗電流を更に抑制する効果がある。
　このように第８～第１１実施形態の固体撮像素子により、ＳＮ比の良好なグローバル電子シャッタを可能とした固体撮像素子を実現することができる。
　第８実施形態～第１１実施形態の固体撮像素子は次のような構成のものも含む。
（１）ＰＤ１と、電荷を検出するＦＤ８と、ＰＤ１で蓄積された電荷を一時保存するメモリ部８１と、ＰＤ１からメモリ部８１へ転送するための埋め込み型転送ゲート１４１と、メモリ部８からＦＤ８へ転送するための埋め込み型転送ゲート１４２とを有し、メモリ部８１は少なくとも一部がＦＤの下部に形成されている固体撮像素子。
（２）（１）の素子において、裏面側にメモリ部８１を入射光から遮光する遮光膜４５５をする裏面照射型固体撮像素子。
（３）ＰＤ１と、電荷を検出するＦＤ８と、ＰＤ１で蓄積された電荷を一時保存するメモリ部８１と、ＰＤ１からメモリ部８１へ転送するための埋め込み型転送ゲート１４１と、ＦＤ８からＰＤ１の領域に形成されるＰ型またはＮ型ｗｅｌｌ領域と、メモリ部８１とＦＤ８を接合する領域となるＰ型またはＮ型ｗｅｌｌ領域と、メモリ部８１とＦＤ８を接合する領域のＰ型またはＮ型ｗｅｌｌ電位を制御するＰ型またはＮ型ｗｅｌｌバイアス電極９３とを有し、メモリ部８１は少なくとも一部がＦＤ８の下部に形成されている固体撮像素子。
（４）（３）の素子において、裏面側にメモリ部８１を入射光から遮光する遮光膜４５５を有する裏面照射型固体撮像素子。
　本発明による固体撮像素子は以上で説明した実施形態や変形例に限定されず、以下のような固体撮像素子も本発明に含まれる。図も参照して説明する。
（１）半導体基板２００に形成される固体撮像素子は、光が入射する方向と交差する第１面と第２面とを有し、第１面と第２面との間に、入射した光を光電変換して電荷を生成する光電変換部１と、光電変換部１で生成された電荷を蓄積する蓄積部８と、光電変換部１で生成された電荷を蓄積部８に転送する転送路４とが配置された半導体基板を備える。光電変換部１は、光が入射する方向において第１面側に配置され、蓄積部８は光電変換部１よりも第２面側に配置され、転送路４は、光電変換部１と蓄積部８との間に配置される。
　光電変換部１と蓄積部８と転送路４とが半導体基板２００の第１面と第２面との間に配置されている。第１面は光が入射する方向と交差する方向である。光電変換部１と蓄積部８と転送路４は光が入射する方向に配置されることになり、画素の小型化に寄与する。
（２）上記（１）の素子において、第１面は光が入射する受光面である。
（３）上記（１）の素子において、半導体基板２００は、平板状の基部領域２０２Ｋから入射した光の受光面の方向に延びる凸形状の凸領域２０２Ｔを有し、光電変換部１は、凸領域２０２Ｔで受光面側に延びている。
（４）上記（３）の素子において、蓄積部８の出力を増幅する増幅トランジスタ１１が基部領域２０２Ｋの第２面側に設けられている。
（５）上記（１）の素子において、転送路は、光電変換部１の電荷を蓄積部８に転送する転送トランジスタ４を有し、転送トランジスタ４のゲート電極４ｇは、第１面側に設けられ、蓄積部８の周囲を取り巻く環状電極である。
（６）上記（５）の素子において、光電変換部１の周囲には、受光面に設けた開口４０１から光電変換部１へ入射した光を導く入射光路４００が設けられる。入射光路４００は、開口４０１が設けられ、蓄積部８への光の入射を遮る遮光膜４５０で区画され、遮光膜４５０は転送トランジスタ４のゲート電極４ｇへの駆動信号の配線経路である。
　光電変換部１には光路領域４００を進む光が複数の方向から入射されるので、光により発生する電荷を多くすることができる。すなわち、量子効果を増大化することができる。
（７）上記（１）～（６）の素子において、光が入射する半導体基板２００の受光面から光電変換部１と蓄積部８とを見たとき、光電変換部１と蓄積部８とが重なり合って配置されている。これにより、画素の小型化が可能となる。
（８）上記（１）～（６）の素子において、光が入射する半導体基板２００の受光面には光の開口４０１が形成され、開口４０１から光電変換部１と蓄積部８とを見たとき、光電変換部１と蓄積部８とが開口４０１の範囲内で重なり合って配置されている。これにより、画素の小型化が可能となる。
（９）上記（４）の素子において、半導体基板２０２とは別の半導体基板には、増幅トランジスタ１１で増幅した信号を選択する選択部１２が形成され、別の半導体基板が半導体基板２０２に積層されている。
　また本発明は、図１８に示すように、上述した各実施形態、変形例の撮像素子１００と、撮像素子１００から出力された信号に基づいて画像データを生成する生成部１５００と備える撮像装置１６００としても実施することができる。
　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１５年第１９５３４６号（２０１５年９月３０日出願）
１…フォトダイオード、１ａ…ｎ型光電変換領域、１ｂ…ｐ型光電変換領域、１ｃ…表面領域、１ｄ…側面、１ｅ…面、４…転送トランジスタ、４ｇ…転送ゲート電極、４Ｈ…転送配線、８…フローティングディフュージョン、１１…増幅トランジスタ、１２…選択トランジスタ、１３…リセットトランジスタ、２０…画素、２１…垂直信号線、６１、６１Ｒ、６１Ｇ、６１Ｂ、６２、１４１，１４２…垂直転送ゲート、８１…メモリ部、９１…ＰＤ部、９２…ＦＤ部、９３…バイアス電極、１００～１００Ｋ…固体撮像素子、２００…半導体基板、２０１…酸化膜、２０２…半導体領域、２０３…配線領域、２０２Ｋ…基部領域、２０２Ｔ…凸領域、４００…光路領域、４０１…開口、４５０，４５２…遮光膜、４５１…反射膜

Claims (13)

  1. 　マイクロレンズを透過して入射した光を光電変換して電荷を生成する光電変換部と、
    　前記光電変換部で生成された電荷を蓄積する蓄積部と、
    　前記光電変換部で生成された電荷を前記蓄積部に転送する転送部と、を備え、
    　前記光電変換部と前記転送部と前記蓄積部とは、前記マイクロレンズの光軸方向に沿って設けられる撮像素子。
  2. 　請求項１に記載の撮像素子において、
    　前記転送部は、前記マイクロレンズの光軸方向において、前記光電変換部と前記蓄積部との間に設けられる撮像素子。
  3. 　マイクロレンズの光軸と交差する第１面と第２面とを有し、前記第１面と前記第２面との間に前記マイクロレンズを透過して入射した光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積する蓄積部と、前記光電変換部で生成された電荷を前記蓄積部に転送する転送部とを備える撮像素子であって、
    　前記マイクロレンズの光軸方向において、前記光電変換部は前記第１面側に設けられ、前記蓄積部は前記第２面側に設けられ、前記転送部は前記光電変換部と前記蓄積部との間に設けられる撮像素子。
  4. 　請求項３に記載の撮像素子において、
    　前記第１面は光が入射する入射面である撮像素子。
  5. 　請求項１から４までのいずれか１項に記載の撮像素子であって、
    前記転送部は、前記光電変換部で生成された電荷を前記蓄積部に転送する転送路である撮像素子。
  6. 　請求項１から５までのいずれか１項に記載の撮像素子であって、
    　前記蓄積部の周囲に設けられ、前記光電変換部で生成された電荷を前記蓄積部に転送する転送路を形成する電極を備える撮像素子。
  7. 　請求項６に記載の撮像素子において、
    　前記電極は、前記転送路の周りの少なくとも一部を囲んで設けられる撮像素子。
  8. 　請求項１から７までのいずれか１項に記載の撮像素子であって、
    　前記マイクロレンズを透過して前記蓄積部に入射する光を遮光する遮光部と、を備え、
    　前記光電変換部は、前記マイクロレンズと前記遮光部との間で、前記マイクロレンズを透過して入射した光を受光する撮像素子。
  9. 　請求項８に記載の撮像素子において、
    　前記光電変換部は、前記マイクロレンズと前記遮光部との間で、前記マイクロレンズの光軸と交差する方向から入射した光を受光する受光面を有する撮像素子。
  10. 　請求項８または９に記載の撮像素子において、
    　前記光電変換部は、前記マイクロレンズと前記遮光部との間で、前記マイクロレンズを透過して入射した光を受光する複数の受光面を有する撮像素子。
  11. 　請求項８から１０までのいずれか１項に記載の撮像素子において、
    　前記光電変換部の少なくとも一部は、前記遮光部よりも入射光が入射してくる側に突出する撮像素子。
  12. 　請求項１１に記載の撮像素子において、
    　前記遮光部は、開口部を有し、
    　前記光電変換部の少なくとも一部は、前記開口部から、前記遮光部よりも入射光が入射してくる側に突出する撮像素子。
  13. 　請求項１から１２までのいずれか１項に記載の撮像素子と、
    　前記撮像素子から出力された信号に基づいて画像データを生成する生成部と、備える撮像装置。
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