JP2007173639A - センサモジュール - Google Patents

Abstract

【課題】回路基板への実装面積をより小さくすることができるセンサモジュールを提供する。
【解決手段】センサモジュールは、加速度センサエレメントからなるセンサ素子Ａと、センサ素子Ａの出力信号を信号処理する信号処理回路が形成されたＩＣチップ４と、センサ素子ＡおよびＩＣチップ４が実装される実装基板５とを備え、実装基板５は、センサ素子Ａを収納する収納凹所５１が一表面に形成され収納凹所５１の内底面５ａにセンサ素子Ａがフリップチップ実装されるとともに他表面５ｂにＩＣチップ４がフリップチップ実装されている。ＩＣチップ４と実装基板５の上記他表面５ｂとの間には、ＩＣチップ４を封止したアンダーフィル８が形成されている。実装基板５の上記一表面における収納凹所５１の周部には、ＩＣチップ４に電気的に接続されるリード電極５５が形成されている。
【選択図】 図１

Description

本発明は、センサ素子とセンサ素子の出力信号を信号処理する信号処理回路が形成されたＩＣチップとが１つの実装基板に実装されたセンサモジュールに関するものである。

従来から、マイクロマシンニング技術を利用して形成されたたセンサ素子（例えば、加速度センサ、ジャイロセンサなどのＭＥＭＳ）と、当該センサ素子の出力信号を信号処理する信号処理回路が形成されたＩＣチップとを１つの実装基板に実装したセンサモジュールが提案されている（例えば、特許文献１参照）。

ここにおいて、特許文献１に開示されたセンサモジュールは、例えば、図１６に示すように、ジャイロセンサ（角速度センサ）からなるセンサ素子Ａ’と、ＩＣチップ４’と、センサ素子Ａ’およびＩＣチップ４’それぞれがフリップチップ実装されるＭＩＤ基板からなる実装基板５’とを備えており、実装基板５’の一表面（図１６における下面）にセンサ素子Ａ’を収納する収納凹所（以下、第１の収納凹所と称す）５１’が形成されるとともに、実装基板５’の他表面（図１６における上面）にＩＣチップ４’を収納する収納凹所（以下、第２の収納凹所と称す）５２’が形成されている。すなわち、図１６に示した構成のセンサモジュールは、実装基板５’における第１の収納凹所５１’の内底面にセンサ素子Ａ’がフリップチップ実装され、実装基板５’における第２の収納凹所５２’の内底面にＩＣチップ４’がフリップチップ実装されている。また、上述のセンサモジュールは、第１の収納凹所５１’に充填されてセンサ素子Ａ’を封止した第１の封止部６１’と、第２の収納凹所５２’に充填されてＩＣチップ４’を封止した第２の封止部６２’とを備えている。

ところで、ＭＥＭＳとしては、加速度センサやジャイロセンサなどが広く知られており、加速度センサとしては、加速度が印加されたときのピエゾ抵抗からなるゲージ抵抗のひずみによる抵抗値の変化により加速度を検出するピエゾ抵抗形の加速度センサや、加速度が印加されたときの固定電極と可動電極との間の静電容量の変化により加速度を検出する容量形の加速度センサなどが知られている。

ピエゾ抵抗形の加速度センサとしては、矩形枠状のフレーム部の内側に配置される重り部が一方向へ延長された撓み部を介してフレーム部に揺動自在に支持された片持ち式のものや、枠状のフレーム部の内側に配置される重り部が相反する２方向へ延長された一対の撓み部を介してフレーム部に揺動自在に支持された両持ち式のものなどが提案されており、近年では、枠状のフレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持され、互いに直交する３方向それぞれの加速度を各別に検出可能なものも提案されている（例えば、特許文献２，３参照）。

なお、上述のピエゾ抵抗形の加速度センサでは、重り部および撓み部が可動部を構成し、ピエゾ抵抗がセンシング部を構成している。また、容量形の加速度センサ（例えば、特許文献４参照）やジャイロセンサ（例えば、特許文献５参照）では、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成しており、固定電極と可動電極とによりセンシング部を構成している。
特開２００５−１２９８８８号公報 特開２００４−１０９１１４号公報 特開２００４−２３３０７２号公報 特開２００４−０２８９１２号公報 特開２００５−２９２１１７号公報

ところで、図１６に示した構成のセンサモジュールでは、センサ素子Ａ’とＩＣチップ４’とが互いの厚み方向において重なるように配置されているので、両者を実装基板の同一平面上に実装する場合に比べて、実装基板の平面サイズを小型化することができ、プリント基板などの回路基板などへの実装面積を小さくすることができるという利点がある。

しかしながら、図１６に示した構成のセンサモジュールでは、第２の収納凹所５２’の開口面積によりＩＣチップ４’の平面サイズが制限されてしまうので、同図のようにＩＣチップ４’の平面サイズがセンサ素子Ａ’の平面サイズよりも大きい場合には、第２の収納凹所５２’の内底面の面積を第１の収納凹所５１’の内底面の面積よりも大きくする必要があり、センサ素子Ａ’の平面サイズに比べて回路基板への実装面積が比較的大きくなってしまう。

本発明は上記事由に鑑みて為されたものであり、その目的は、回路基板への実装面積をより小さくすることができるセンサモジュールを提供することにある。

請求項１の発明は、センサ素子と、センサ素子の出力信号を信号処理する信号処理回路が形成されたＩＣチップと、センサ素子およびＩＣチップが実装される実装基板とを備え、実装基板は、センサ素子を収納する収納凹所が一表面に形成され収納凹所の内底面にセンサ素子がフリップチップ実装されるとともに他表面にＩＣチップがフリップチップ実装され、ＩＣチップと実装基板の前記他表面との間にＩＣチップを封止するアンダーフィルが形成されてなることを特徴とする。

この発明によれば、実装基板は、センサ素子を収納する収納凹所が一表面に形成され収納凹所の内底面にセンサ素子がフリップチップ実装されるとともに他表面にＩＣチップがフリップチップ実装され、ＩＣチップと実装基板の前記他表面との間にＩＣチップを封止するアンダーフィルが形成されているので、従来のように実装基板の他表面にＩＣチップを収納する収納凹所が形成されている場合に比べて、ＩＣチップの平面サイズを小さくすることなく回路基板への実装面積をより小さくすることができる。

請求項２の発明は、請求項１の発明において、前記センサ素子は、センシング部を有するセンサ基板と、センサ基板と同じ平面サイズでありセンサ基板に重なる形で接合された少なくとも１枚のパッケージ用基板とで構成され、当該少なくとも１枚のパッケージ用基板にはセンシング部に電気的に接続される貫通孔配線が形成されてなることを特徴とする。

この発明によれば、前記センサ素子の平面サイズがセンサ基板の平面サイズに等しいので、前記センサ素子の平面サイズがセンサ基板の平面サイズよりも大きい場合に比べて、前記実装基板において前記センサ素子を収納する収納凹所の内底面の面積をより小さくすることができ、回路基板への実装面積をより小さくすることが可能となる。

請求項１の発明では、回路基板への実装面積をより小さくすることができるという効果がある。

本実施形態のセンサモジュールについて図１〜図１５を参照しながら説明する。

本実施形態のセンサモジュールは、加速度センサモジュールであり、図１〜図３に示すように、加速度センサエレメントからなるセンサ素子Ａと、センサ素子Ａの出力信号を信号処理する信号処理回路が形成されたＩＣチップ４と、センサ素子ＡおよびＩＣチップ４がフリップチップ実装されるセラミック基板からなる実装基板５とを備えている。

上述の実装基板５は、センサ素子Ａを収納する収納凹所５１が一表面（図１（ｂ）における下面）に形成され収納凹所５１の内底面５ａにセンサ素子Ａがフリップチップ実装されるとともに他表面（図１（ｂ）における上面）５ｂにＩＣチップ４がフリップチップ実装されている。要するに、実装基板５は、一面が開放された矩形箱状の形状に形成されている。

また、本実施形態の加速度センサモジュールは、ＩＣチップ４と実装基板５の上記他表面５ｂとの間にＩＣチップ４を封止したアンダーフィル８が形成されている。

ところで、本実施形態の加速度センサモジュールでは、ＩＣチップ４の平面サイズがセンサ素子Ａの平面サイズよりも大きく、センサ素子Ａが実装基板５の収納凹所５１内においてＩＣチップ４の投影面内に収まる形でフリップチップ実装されている。

以下、センサ素子Ａについて詳細に説明してから、加速度センサモジュールについて具体的に説明する。

センサ素子Ａは、図６に示すように、第１の半導体基板を用いて形成され後述のセンシング部を有するセンサ基板１と、第２の半導体基板を用いて形成されセンサ基板１のセンシング部に電気的に接続される複数の貫通孔配線２４を有しセンサ基板１の一表面側（図６（ｂ）の上面側）に封着された貫通孔配線形成基板（第１のパッケージ用基板）２と、第３の半導体基板を用いて形成されセンサ基板１の他表面側（図６（ｂ）の下面側）に封着されたカバー基板（第２のパッケージ用基板）３とを備えている。ここにおいて、センサ基板１および貫通孔配線形成基板２およびカバー基板３の外周形状は矩形状であり、貫通孔配線形成基板２およびカバー基板３はセンサ基板１と同じ外形寸法（平面サイズ）に形成されている。なお、図７（ａ）は図６（ｂ）の要部拡大図、図７（ｂ）は図６（ａ）のＣ−Ｃ’概略断面図である。

上述のセンサ基板１は、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを加工することにより形成してあり、貫通孔配線形成基板２は第１のシリコンウェハを加工することにより形成し、カバー基板３は第２のシリコンウェハを加工することにより形成してある。すなわち、本実施形態では、ＳＯＩウェハが第１の半導体基板を構成し、第１のシリコンウェハが第２の半導体基板を構成し、第２のシリコンウェハが第３の半導体基板を構成している。なお、本実施形態では、ＳＯＩウェハにおける支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度とし、また、第１のシリコンウェハの厚さを２００μｍ〜３００μｍ程度、第２のシリコンウェハの厚さを１００〜３００μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。

センサ基板１は、図８〜図１０に示すように、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図６（ｂ）および図８（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサ基板１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、上述のＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ基板１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサ基板１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、センサ基板１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサ基板１の上記他表面側（図６（ｂ）および図８（ｂ）の下面側）へ離間して位置している。なお、センサ基板１の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。

ところで、図８（ａ），（ｂ）それぞれの右下に示したように、センサ基板１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサ基板１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図８（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図８（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図１１における左側のブリッジ回路Ｂｘを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図８（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図８（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図１１における中央のブリッジ回路Ｂｙを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図１１における右側のブリッジ回路Ｂｚを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。

なお、図６〜図８では、センサ基板１における金属配線１７のうち第１の接続用接合金属層１９近傍の部位のみを図示してあり、拡散層配線の図示は省略してある。

ここで、センサ基板１の動作の一例について説明する。

いま、センサ基板１に加速度がかかっていない状態で、センサ基板１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図１１に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図１１に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図１１に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図１１に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ基板１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサ基板１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４それぞれが、センサ基板１におけるセンシング部を構成している。

ところで、センサ基板１は、図１１に示すように、上述の３つのブリッジ回路Ｂｘ，Ｂｙ，Ｂｚに共通の２つの入力端子ＶＤＤ，ＧＮＤと、ブリッジ回路Ｂｘの２つの出力端子Ｘ１，Ｘ２と、ブリッジ回路Ｂｙの２つの出力端子Ｙ１，Ｙ２と、ブリッジ回路Ｂｚの２つの出力端子Ｚ１，Ｚ２とを備えており、これらの各入力端子ＶＤＤ，ＧＮＤおよび各出力端子Ｘ１，Ｘ２，Ｙ１，Ｙ２，Ｚ１，Ｚ２が、上記一表面側（つまり、貫通孔配線形成基板２側）に第１の接続用接合金属層１９として設けられており、貫通孔配線形成基板２に形成された貫通孔配線２４と電気的に接続されている。すなわち、センサ基板１には、８つの接続用接合金属層１９が形成され、貫通孔配線形成基板２には、８つの貫通孔配線２４が形成されている。なお、８つの第１の接続用接合金属層１９は、外周形状が矩形状（本実施形態では、正方形状）であり、フレーム部１１の周方向に離間して配置されている（矩形枠状のフレーム部１１の４辺それぞれに２つずつ配置されている）。

また、センサ基板１のフレーム部１１上には、フレーム部１１よりも開口面積が大きな枠状（矩形枠状）の第１の封止用接合金属層１８が形成されており、上述の８つの接続用接合金属層１９は、フレーム部１１において第１の封止用接合金属層１８よりも内側に配置されている。要するに、センサ基板１は、第１の封止用接合金属層１８の幅寸法をフレーム部１１の幅寸法に比べて小さく設定し、第１の封止用接合金属層１８と各接続用接合金属層１９とを同一平面上に形成してある。

ここにおいて、センサ基板１は、上記一表面側において上記シリコン層１０ｃ上にシリコン酸化膜とシリコン窒化膜との積層膜からなる絶縁膜１６が形成されており、第１の接続用接合金属層１９および第１の封止用接合金属層１８および金属配線１７は絶縁膜１６の同一レベル面上に同一厚さで形成されている。

また、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、接合用のＡｕ膜と絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、絶縁膜１６の同一レベル面上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第１の接続用接合金属層１９と第１の封止用接合金属層１８とは同一の金属材料により形成されているので、第１の接続用接合金属層１９と第１の封止用接合金属層１８とを同時に形成することができるとともに、第１の接続用接合金属層１９と第１の封止用接合金属層１８とを同じ厚さに形成することができる。なお、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあり、金属配線１７の膜厚は１μｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、上記シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されており、上述の金属配線１７は、絶縁膜１６上にスパッタ法や蒸着法などにより成膜した金属膜（例えば、Ａｌ膜、Ａｌ合金膜など）をリソグラフィ技術およびエッチング技術を利用してパターニングすることにより形成されており、金属配線１７は絶縁膜１６に設けたコンタクトホールを通して拡散層配線と電気的に接続されている。また、第１の接続用接合金属層１９と金属配線１７とは、第１の接続用接合金属層１９における金属配線１７との接続部位１９ｂ（図７（ｂ）参照）が、貫通孔配線形成基板２におけるセンサ基板１との対向面に形成された後述の変位空間形成用凹部２１内に位置する形で電気的に接続されている。

貫通孔配線形成基板２は、図１２〜図１４に示すように、センサ基板１側（図６（ｂ）における下面側）の表面に、センサ基板１の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する上述の変位空間形成用凹部２１が形成されるとともに、変位空間形成用凹部２１の周部に厚み方向に貫通する複数（本実施形態では、８つ）の貫通孔２２が形成されており、厚み方向の両面および貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁膜２３の一部が介在している。ここにおいて、貫通孔配線形成基板２の８つの貫通孔配線２４は当該貫通孔配線形成基板２の周方向に離間して形成されている。また、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。

また、貫通孔配線形成基板２は、センサ基板１側の表面において変位空間形成用凹部２１の周部に、各貫通孔配線２４それぞれと電気的に接続された複数（本実施形態では、８つ）の第２の接続用接合金属層２９が形成されている。貫通孔配線形成基板２は、センサ基板１側の表面の周部には、全周に亘って枠状（矩形枠状）の第２の封止用接合金属層２８が形成されており、上述の８つの第２の接続用接合金属層２９は、外周形状が細長の長方形状であり、第２の封止用接合金属層２８よりも内側に配置されている。ここにおいて、第２の接続用接合金属層２９は、長手方向の一端部が貫通孔配線２４と接合されており、他端側の部位がセンサ基板１の金属配線１７よりも外側でセンサ基板１の第１の接続用接合金属層１９と接合されて電気的に接続されるように配置してある。要するに、貫通孔配線形成基板２の周方向において貫通孔配線２４と当該貫通孔配線２４に対応する第１の接続用接合金属層１９との位置をずらしてあり、第２の接続用接合金属層２９を、長手方向が第２の封止用接合金属層２８の周方向に一致し且つ貫通孔配線２４と第１の接続用接合金属層１９とに跨る形で配置してある。

また、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、接合用のＡｕ膜と絶縁膜２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、絶縁膜２３の同一レベル面上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第２の接続用接合金属層２９と第２の封止用接合金属層２８とは同一の金属材料により形成されているので、第２の接続用接合金属層２９と第２の封止用接合金属層２８とを同時に形成することができるとともに、第２の接続用接合金属層２９と第２の封止用接合金属層２８とを同じ厚さに形成することができる。なお、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

また、貫通孔配線形成基板２におけるセンサ基板１側とは反対側の表面には、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。ここで、各外部接続用電極２５は、厚み方向に積層されたＴｉ膜とＣｕ膜とＮｉ膜とＡｕ膜との積層膜により構成されており、最上層がＡｕ膜となっている。なお、各外部接続用電極２５の外周形状は矩形状となっている。

カバー基板３は、図１５に示すように、センサ基板１との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部３１を形成してある。ここにおいて、凹部３１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、カバー基板３におけるセンサ基板１との対向面に、重り部１２の変位空間を形成する凹部３１を形成してあるが、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、センサ基板１の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、カバー基板３に凹部３１を形成しなくても、センサ基板１の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２とカバー基板３との間に形成される。

ところで、上述のセンサ素子Ａにおけるセンサ基板１と貫通孔配線形成基板２とは、第１の封止用接合金属層１８と第２の封止用接合金属層２８とが接合されるとともに、第１の接続用接合金属層１９と第２の接続用接合金属層２９とが接合され、センサ基板１とカバー基板３とは、互いの対向面の周部同士が接合されている。また、本実施形態におけるセンサ素子Ａは、センサ基板１を多数形成したＳＯＩウェハと貫通孔配線形成基板２を多数形成した第１のシリコンウェハおよびカバー基板３を多数形成した第２のシリコンウェハとをウェハレベルで接合してから、ダイシング工程により所望のチップサイズのセンサ素子Ａに切断されている。したがって、貫通孔配線形成基板２とカバー基板３とがセンサ基板１と同じ外形サイズ（平面サイズ）となり、小型のチップサイズパッケージを実現できるとともに、製造が容易になる。

ここにおいて、センサ基板１と貫通孔配線形成基板２およびカバー基板３との接合方法としては、センサ基板１の残留応力を少なくするためにより低温での接合が可能な接合方法を採用することが望ましく、本実施形態では、常温接合法を採用している。常温接合法では、接合前に互いの接合面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合面の清浄化・活性化を行ってから、接合面同士を接触させ、常温下で接合する。本実施形態では、上述の常温接合法により、常温下で適宜の荷重を印加して、第１の封止用接合金属層１８と第２の封止用接合金属層２８とを接合するのと同時に、第１の接続用接合金属層１９と第２の接続用接合金属層２９とを接合しており、また、上述の常温接合法により、常温下でセンサ基板１のフレーム部１１とカバー基板３の周部とを接合している。しかして、本実施形態におけるセンサ素子Ａでは、センサ基板１と貫通孔配線基板２との間の接合がＡｕ−Ａｕ接合となり、センサ基板１とカバー基板３との接合がＳｉ−Ｓｉ接合となっている。また、本実施形態では、センサ基板１と貫通孔配線形成基板２およびカバー基板３とが同じ半導体材料であるＳｉにより形成されているので、センサ基板１と貫通孔配線形成基板２およびカバー基板３との線膨張率差に起因した応力（センサ基板１における残留応力）が上記ブリッジ回路の出力信号に与える影響を低減でき、貫通孔配線形成基板２およびカバー基板３がセンサ基板１と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。なお、センサ基板１は、ＳＯＩウェハを加工して形成してあるが、ＳＯＩウェハに限らず、例えば、シリコンウェハを加工して形成してもよい。

また、上述のＩＣチップ４は、センサ素子Ａの出力信号を増幅する増幅回路、出力信号のオフセット（オフセット電圧）を調整するオフセット調整回路、出力信号の温度補償を行う温度補償回路などが集積化されたＡＳＩＣ（Application Specific ＩＣ）であり、シリコンウェハを用いて形成してある。

また、実装基板５は、上述のように、上記一表面に形成された収納凹所５１の内底面５ａにセンサ素子Ａがフリップチップ実装されるとともに上記他表面５ｂにＩＣチップ４がフリップチップ実装されている。ここで、本実施形態の加速度センサモジュールでは、センサ素子Ａの外部接続用電極２５と実装基板５の収納凹所５１の内底面５ａに形成されているセンサ接続用電極５３とがセンサ接続用電極５３上に設けた第１のＡｕバンプ９を介して接合されて電気的に接続され、ＩＣチップ４のパッド４１と実装基板５の上記他表面５ｂに形成されているＩＣ接続用電極５４とがＩＣチップ４のパッド４１に設けた第２のＡｕバンプ７を介して接合されて電気的に接続されている。なお、センサ接続用電極５３およびＩＣ接続用電極５４は、厚み方向に積層されたＷ膜とＮｉ膜とＡｕ膜との積層膜により構成されており、最上層がＡｕ膜となっている。

また、実装基板５は、収納凹所５１の内底面５ａと上記他表面５ｂとの間の部位に、センサ接続用電極５３とＩＣ接続用電極５４とを電気的に接続する配線（図示せず）が埋設され、上記一表面における収納凹所５１の周部と上記他表面５ｂとの間に、上記一表面における収納凹所５１の周部に形成されたリード電極５５とＩＣ接続用電極５４とを電気的に接続する配線（図示せず）が埋設されている。なお、本実施形態の加速度センサモジュールをプリント基板などの回路基板へ実装して用いる場合には、回路基板上の導体パターンとリード電極５５とを半田などを介して接合すればよい。

また、本実施形態の加速度センサモジュールでは、ＩＣチップ４の平面サイズが実装基板５における収納凹所５１の内底面５ａのサイズよりも大きく、且つ、ＩＣチップ４の投影面内に内底面５ａが収まる形でＩＣチップ４が実装基板５の上記他表面５ｂにフリップチップ実装されている。

以下、本実施形態の加速度センサモジュールの製造方法について図４および図５を参照しながら説明する。

まず、実装基板５の収納凹所５１の内底面５ａ上に設けられている各センサ接続用電極５３の表面上にスタッドバンプからなる第１のＡｕバンプ９を形成するバンプ形成工程を行うことにより、図４（ａ）に示す構造を得る。

その後、実装基板５の上記他表面５ｂ側に未硬化の熱硬化性樹脂からなるシート状のアンダーフィル用樹脂材８１を貼着する樹脂材貼着工程を行うことにより、図４（ｂ）に示す構造を得る。なお、樹脂材貼着工程は、アンダーフィル用樹脂材８１を適宜温度に加熱した状態で適宜荷重を印加する。

次に、ＩＣチップ４のパッド４１に予め形成してあるスタッドバンプからなる第２のＡｕバンプ７（図５参照）と実装基板５のＩＣ接続用電極５４との位置合わせを行ってから、ＩＣチップ４と実装基板５の上記他表面５ｂとの間にアンダーフィル用樹脂材８１を介在させた形でＩＣチップ４に対して加熱および荷重の印加を行うことでＩＣチップ４のパッド４１上の第２のＡｕバンプ７を実装基板５のＩＣ接続用電極５４に熱圧着するのと同時にアンダーフィル用樹脂材８１を熱硬化させることでアンダーフィル８を形成する第１の実装工程を行うことにより、図４（ｃ）に示す構造を得る。なお、第２のＡｕバンプ７は、スタッドバンプに限らず、めっきバンプでもよい。

その後、センサ素子Ａの外部接続用電極２５および実装基板５に形成した第１のＡｕバンプ９それぞれにアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して表面を清浄化・活性化する活性化工程を行ってから、センサ素子Ａの外部接続用電極２５と第１のＡｕバンプ９とを位置合わせしセンサ素子Ａに対して常温で荷重を印加することで外部接続用電極２５と第１のＡｕバンプ７とを常温接合する第２の実装工程を行うことにより、図４（ｄ）に示す構造の加速度センサモジュールを得る。

上述の加速度センサモジュールの製造方法によれば、実装基板５の収納凹所５１の内底面５ａ側のセンサ接続用電極５３上に第１のＡｕバンプ９を形成してから、第１の実装工程において平面サイズの大きなＩＣチップ４を実装基板５の上記他表面５ｂ側に実装した後、第２の実装工程において平面サイズの小さなセンサ素子Ａの外部接続用電極２５と第１のＡｕバンプ９とを常温接合するようにしているので、センサ素子Ａの外部接続電極２５上に第１のＡｕバンプ９を形成する必要がなく、しかも、センサ素子Ａと実装基板５との線膨張率差に起因した残留応力の低減が可能となり、センサ素子Ａのセンサ特性の変動を抑制することができる。また、第２の実装工程において実装基板５の収納凹所５１の内底面５ａ側でセンサ素子Ａの外部接続用電極２５とセンサ接続用電極５３とを第１のＡｕバンプ９を介して接合する際には、ＩＣチップ４と実装基板５との間にアンダーフィル８が介在しているので、センサ素子Ａへの荷重の印加時にＩＣチップ４が破損したりＩＣチップ４と実装基板５との接続信頼性が低下するのを防止することができるとともに、第１のＡｕバンプ９とセンサ接続用電極５３との接続信頼性を高めることができセンサ素子Ａと実装基板５との接続信頼性を高めることができる。

以上説明した本実施形態の加速度センサモジュールでは、実装基板５の一表面に形成され収納凹所５１の内底面５ａにセンサ素子Ａがフリップチップ実装されるとともに実装基板５の上記他表面５ｂにＩＣチップ４がフリップチップ実装され、ＩＣチップ４と実装基板５の上記他表面５ｂとの間にＩＣチップ４を封止するアンダーフィル８が形成されているので、図３に示した従来構成のように実装基板５’の他表面にＩＣチップ４’を収納する収納凹所５２’が形成されている場合に比べて、ＩＣチップ４の平面サイズを小さくすることなく回路基板への実装面積をより小さくすることができる。また、本実施形態の加速度センサモジュールでは、センサ素子Ａの平面サイズがセンサ基板１の平面サイズに等しいので、センサ素子Ａの平面サイズがセンサ基板１の平面サイズよりも大きい場合に比べて、実装基板５においてセンサ素子Ａを収納する収納凹所５１の内底面５ａの面積をより小さくすることができ、回路基板への実装面積をより小さくすることが可能となる。

上述の実施形態では、センサ素子Ａであるセンサエレメントとしてピエゾ抵抗形の加速度センサエレメントを例示したが、本発明の技術思想は、ピエゾ抵抗形の加速度センサエレメントに限らず、例えば、容量形の加速度センサエレメントやジャイロセンサエレメントなど他のセンサエレメントにも適用でき、容量形の加速度センサエレメントやジャイロセンサエレメントでは、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成し、固定電極と可動電極とによりセンシング部を構成することとなる。

実施形態の加速度センサモジュールを示し、（ａ）は概略平面図、（ｂ）は一部破断した概略正面図である。 同上の加速度センサモジュールの概略下面図である。 同上の加速度センサモジュールの一部破断した概略斜視図である。 同上の加速度センサモジュールの製造方法を説明するための主要工程断面図である。 同上の加速度センサモジュールの製造方法の説明図である。 同上におけるセンサ素子を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＤ−Ｄ’概略断面図である。 同上におけるセンサ素子を示し、（ａ）は図６（ｂ）の要部拡大図、（ｂ）は図６（ａ）のＣ−Ｃ’概略断面図である。 同上におけるセンサ基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＢ−Ｄ’概略断面図である。 同上におけるセンサ基板を示し、（ａ）は図８（ａ）のＤ−Ｄ’概略断面図、（ｂ）は図８（ａ）のＣ−Ｃ’概略断面図である。 同上におけるセンサ基板を示す概略下面図である。 同上におけるセンサ基板の回路図である。 同上における貫通孔配線形成基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＤ−Ｄ’概略断面図である。 同上における貫通孔配線形成基板を示し、図１２（ｂ）の要部拡大図である。 同上における貫通孔配線形成基板の下面図である。 同上におけるカバー基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＤ−Ｄ’概略断面図である。 従来例を示す概略断面図である。

符号の説明

Ａ センサ素子
４ ＩＣチップ
５ 実装基板
５ａ 内底面
５ｂ 他表面
８ アンダーフィル
５１ 収納凹所
５５ リード電極

Claims (2)

1. センサ素子と、センサ素子の出力信号を信号処理する信号処理回路が形成されたＩＣチップと、センサ素子およびＩＣチップが実装される実装基板とを備え、実装基板は、センサ素子を収納する収納凹所が一表面に形成され収納凹所の内底面にセンサ素子がフリップチップ実装されるとともに他表面にＩＣチップがフリップチップ実装され、ＩＣチップと実装基板の前記他表面との間にＩＣチップを封止するアンダーフィルが形成されてなることを特徴とするセンサモジュール。
2. 前記センサ素子は、センシング部を有するセンサ基板と、センサ基板と同じ平面サイズでありセンサ基板に重なる形で接合された少なくとも１枚のパッケージ用基板とで構成され、当該少なくとも１枚のパッケージ用基板にはセンシング部に電気的に接続される貫通孔配線が形成されてなることを特徴とする請求項１記載のセンサモジュール。

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