JP2007173319A - Insulated-gate semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an insulated-gate semiconductor device for increasing the breakdown voltage of the main cell region and improving the termination region, and to provide a manufacturing method of the insulated-gate semiconductor device. <P>SOLUTION: The semiconductor device 100 comprises an n<SP>+</SP>source region 31, a p<SP>-</SP>body region 41, an n<SP>-</SP>drift region 12, and an n<SP>+</SP>drain region 11, successively starting from the upper surface side. A gate trench 21 and a termination trench 62 penetrating the p<SP>-</SP>body region 41 are also formed. The bottom of each trench is surrounded by p floating regions 51, 53. The gate trench 21 incorporates a gate electrode 22. The innermost trench 621 in the termination trench 62 incorporates a termination gate region 72 electrically connected to the gate electrode 22. The depth of the termination gate region 72 is shallower as compared with the depth (equivalent to the depth of the p<SP>-</SP>body region 41) of the gate electrode 22 in the gate trench 21. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は，トレンチゲート構造の絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，フローティング領域を設けることによってドリフト層にかかる電界を緩和するフローティング構造の絶縁ゲート型半導体装置であって，その絶縁ゲート型半導体装置の終端領域のレイアウトに関するものである。   The present invention relates to an insulated gate semiconductor device having a trench gate structure and a method for manufacturing the same. More specifically, the present invention relates to an insulated gate semiconductor device having a floating structure that relaxes an electric field applied to a drift layer by providing a floating region, and relates to a layout of a termination region of the insulated gate semiconductor device.

従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。   Conventionally, a trench gate type semiconductor device having a trench gate structure has been proposed as an insulated gate type semiconductor device for power devices. In this trench gate type semiconductor device, a high breakdown voltage and a low on-resistance are generally in a trade-off relationship.

この問題に着目したトレンチゲート型半導体装置として，本願出願人は図１０に示すような絶縁ゲート型半導体装置を提案している（特許文献１）。この絶縁ゲート型半導体装置９００は，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。 As a trench gate type semiconductor device paying attention to this problem, the present applicant has proposed an insulated gate type semiconductor device as shown in FIG. 10 (Patent Document 1). This insulated gate semiconductor device 900 is provided with an N + source region 31, an N + drain region 11, a P − body region 41, and an N − drift region 12. Further, the gate trench 21 penetrating the P − body region 41 is formed by digging a part of the upper surface side of the semiconductor substrate. A deposited insulating layer 23 is formed on the bottom of the gate trench 21 by depositing an insulator. Further, a gate electrode 22 is formed on the deposited insulating layer 23. The gate electrode 22 faces the N + source region 31 and the P − body region 41 via the gate insulating film 24 formed on the wall surface of the gate trench 21. Further, a P floating region 51 is formed in the N − drift region 12. The lower end of the gate trench 21 is located in the P floating region 51.

この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられている（以下，このような構造を「フローティング構造」とする）ことにより，次のような特性を有する。 This insulated gate semiconductor device 900 has the following characteristics by providing a P floating region 51 in the N − drift region 12 (hereinafter, this structure is referred to as a “floating structure”). .

すなわち，ドレイン−ソース間（以下，「ＤＳ間」とする）に電圧を印加すると，Ｎ- ドリフト領域１２中，Ｐ- ボディ領域４１との間のＰＮ接合箇所から空乏層が広がる。そして，その空乏層がＰフローティング領域５１にまで到達することで，Ｐフローティング領域５１がパンチスルー状態となって電位が固定される。さらに，Ｐフローティング領域５１とのＰＮ接合箇所からも空乏層が広がるため，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１とのＰＮ接合箇所も電界強度のピークとなる。すなわち，図１１に示すように，電界強度のピークを２箇所に形成でき，最大ピーク値を低減することができる。従って，高耐圧化が図られる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。なお，フローティング構造のメカニズムについては，例えば特許文献２に詳細が開示されている。 That is, when a voltage is applied between the drain and source (hereinafter referred to as “between DS”), the depletion layer spreads from the PN junction portion between the N − drift region 12 and the P − body region 41. When the depletion layer reaches the P floating region 51, the P floating region 51 enters a punch-through state, and the potential is fixed. Further, since the depletion layer also spreads from the PN junction portion with the P floating region 51, the PN junction portion with the P − body region 41 has an electric field intensity peak at the PN junction portion with the P floating region 51. Become. That is, as shown in FIG. 11, the electric field intensity peaks can be formed at two locations, and the maximum peak value can be reduced. Therefore, a high breakdown voltage can be achieved. Further, since the withstand voltage is high, the on-resistance can be lowered by increasing the impurity concentration of the N − drift region 12. The details of the floating structure mechanism are disclosed in, for example, Patent Document 2.

また，絶縁ゲート型半導体装置９００は，図１２に示すように，その終端エリアにもＰ- ボディ領域４１を貫通してなる終端トレンチ６２と，終端トレンチ６２の底部から不純物を注入することによって形成されるＰフローティング領域５３とを有している。絶縁ゲート型半導体装置９００の終端エリアは，フローティング構造を有することによって，ガードリングにて高耐圧化を図るものと比較してコンパクトである。すなわち，従来のようにガードリングによって終端エリアの耐圧を保持しようとすると，Ｎ- ドリフト領域１２内の終端エリアに向けて広がる空乏層と同等以上の大きさの領域をガードリング層の領域として確保する必要がある。一方，絶縁ゲート型半導体装置９００では，終端トレンチ６２によってＮ- ドリフト領域１２内に広がる空乏層の板面方向（図１２中の横方向）への伸びを遮断するとともにＰ- フローティング領域５３によってセルエリアと同様に終端エリア内の耐圧低下を抑止している。すなわち，終端エリアをフローティング構造とすることにより，終端エリアを拡張することなく高耐圧化を図ることができる。
特開２００５−１４２２４３号公報 特開平９−１９１１０９号公報 Further, as shown in FIG. 12, the insulated gate semiconductor device 900 is formed by injecting impurities from the bottom of the termination trench 62 and the termination trench 62 penetrating the P − body region 41 in its termination area. P floating region 53 to be provided. The termination area of the insulated gate semiconductor device 900 has a floating structure, so that it is more compact than that having a high guard voltage with a guard ring. That is, if the breakdown voltage of the termination area is maintained by the guard ring as in the prior art, a region equal to or larger than the depletion layer extending toward the termination area in the N − drift region 12 is secured as the guard ring layer region. There is a need to. On the other hand, in the insulated gate semiconductor device 900, the termination trench 62 blocks the extension of the depletion layer extending in the N − drift region 12 in the plate surface direction (lateral direction in FIG. 12), and the P − floating region 53 Similar to the area, the breakdown voltage drop in the terminal area is suppressed. That is, with the termination area having a floating structure, a high breakdown voltage can be achieved without expanding the termination area.
JP 2005-142243 A JP-A-9-191109

しかしながら，前記した従来の半導体装置には，次のような問題があった。すなわち，セルエリア内の耐圧保持構造と終端エリアの耐圧保持構造とでは，フローティング構造である点で同様であるが，トレンチ内にゲート電極が内蔵されているか否かが異なる。この違いにより，トレンチに沿って厚さ方向に広がる空乏層の伸び方に若干の違いが生じる。従って，終端エリアの耐圧がセルエリア内の設計耐圧と異なることがあり，結果として耐圧が低下してしまうことがある。   However, the conventional semiconductor device described above has the following problems. That is, the breakdown voltage holding structure in the cell area and the breakdown voltage holding structure in the termination area are the same in that they are floating structures, but whether or not a gate electrode is built in the trench is different. Due to this difference, there is a slight difference in how the depletion layer extends in the thickness direction along the trench. Therefore, the withstand voltage in the termination area may differ from the design withstand voltage in the cell area, and as a result, the withstand voltage may decrease.

具体的には，ゲート電極を内蔵していない終端トレンチ６２の近傍では，ゲートトレンチ２１の近傍と比べて空乏層の厚さ方向への伸びが弱い。そのため，Ｐ- ボディ領域４１との間のＰＮ接合箇所から形成された空乏層がＰフローティング領域５３から形成された空乏層と繋がらずに絶縁破壊するおそれがある。 Specifically, in the vicinity of the termination trench 62 that does not incorporate a gate electrode, the depletion layer extends less in the thickness direction than in the vicinity of the gate trench 21. Therefore, the depletion layer formed from the PN junction with the P − body region 41 may not be connected to the depletion layer formed from the P floating region 53 and may break down.

そこで，図１３に示すように，終端トレンチ６２のうちの最内の終端トレンチ６２１をゲートトレンチ２１と同様の構造にする。すなわち，終端トレンチ６２１内にゲート電極２２と電気的に接続された導体領域，つまりゲート電極２２と同電位になる終端ゲート領域７２を設ける。これにより，終端トレンチ６２１付近の空乏層の伸び方がセル領域と同様になり，セル領域内の空乏層を確実にＰフローティング領域５３に繋げ，セルエリアと終端エリアとの間で生じる耐圧低下を抑制することが考えられる。   Therefore, as shown in FIG. 13, the innermost termination trench 621 of the termination trenches 62 has the same structure as the gate trench 21. That is, a conductor region electrically connected to the gate electrode 22, that is, a termination gate region 72 having the same potential as the gate electrode 22 is provided in the termination trench 621. As a result, the depletion layer in the vicinity of the termination trench 621 extends in the same way as the cell region, and the depletion layer in the cell region is reliably connected to the P floating region 53, and the breakdown voltage drop generated between the cell area and the termination area is reduced. It is possible to suppress it.

しかし，図１３に示した絶縁ゲート型半導体装置９１０では，終端トレンチ６２１内に終端ゲート領域７２を設けることにより，終端ゲート領域７２の端部で電界集中が生じる。そのため，結果として終端ゲート領域７２の端部付近のＰＮ接合箇所（Ｐ- ボディ領域４１とＮ- ドリフト領域１２との界面）で耐圧が低下してしまうことがあり，高耐圧化を十分に図ることができない。 However, in the insulated gate semiconductor device 910 shown in FIG. 13, by providing the termination gate region 72 in the termination trench 621, electric field concentration occurs at the end of the termination gate region 72. As a result, the breakdown voltage may decrease at the PN junction near the end of the termination gate region 72 (interface between the P − body region 41 and the N − drift region 12), and the breakdown voltage can be sufficiently increased. I can't.

本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，メインセル領域の高耐圧化を図るとともに，終端領域の高耐圧化が図られた絶縁ゲート型半導体装置およびその製造方法を提供することにある。   The present invention has been made to solve the problems of the conventional semiconductor device described above. That is, an object of the present invention is to provide an insulated gate semiconductor device and a method of manufacturing the same in which a high breakdown voltage is achieved in the main cell region and a high breakdown voltage is achieved in the termination region.

この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置であって，ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する複数のトレンチ部によってなる第１トレンチ部群と，ドリフト領域に囲まれるとともに第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，セル領域を取り囲む終端領域内に位置し，半導体基板の上面から見てセル領域を取り囲んで環状をなす複数のトレンチ部によってなる第２トレンチ部群と，ドリフト領域に囲まれるとともに第２トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域と，第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部内に内蔵され，ゲート電極と電気的に接続された導体領域とを有し，導体領域の下端は，ボディ領域の下面よりも上方に位置していることを特徴としている。   An insulated gate semiconductor device designed to solve this problem includes a body region that is a first conductivity type semiconductor located on an upper surface side in a semiconductor substrate, and a drift that is a second conductivity type semiconductor in contact with a lower portion of the body region. A first trench portion group comprising a plurality of trench portions that penetrate through the body region in the thickness direction of the semiconductor substrate and are located in the cell region and incorporate gate electrodes; , Surrounded by the drift region and surrounding the bottom of at least one trench portion of the first trench portion group, and located in the first floating region which is the first conductivity type semiconductor and the termination region surrounding the cell region, Surrounded by a drift region and a second trench portion group comprising a plurality of annular trench portions surrounding the cell region when viewed from the top surface of the semiconductor substrate Both surround the bottom of at least one trench portion of the second trench portion group, and in the second floating region that is the first conductivity type semiconductor and at least the innermost trench portion of the second trench portion group It has a conductor region that is built in and is electrically connected to the gate electrode, and the lower end of the conductor region is located above the lower surface of the body region.

すなわち，本発明の絶縁ゲート型半導体装置は，第１トレンチ部群の各トレンチ部の下方に位置する第１フローティング領域によってセル領域がフローティング構造をなし，セル領域の高耐圧化が図られている。また，第２フローティング領域によってセル領域を取り囲む終端領域もフローティング構造をなし，その終端領域での高耐圧化が図られている。さらに，第２トレンチ部群のうち，少なくとも最内に位置するトレンチ部内には，ゲート電極と電気的に接続する導体領域が設けられている。これにより，ドリフト領域内の空乏層の伸びが促進され，空乏層を第２フローティング領域に確実に繋げることができる。よって，セル領域と終端領域との間の耐圧低下が抑制される。   That is, in the insulated gate semiconductor device of the present invention, the cell region has a floating structure by the first floating region located below each trench portion of the first trench portion group, and the breakdown voltage of the cell region is increased. . In addition, the termination region surrounding the cell region by the second floating region also has a floating structure, and a high breakdown voltage is achieved in the termination region. Furthermore, a conductor region that is electrically connected to the gate electrode is provided in at least the innermost trench portion of the second trench portion group. Thereby, the extension of the depletion layer in the drift region is promoted, and the depletion layer can be reliably connected to the second floating region. Therefore, a decrease in breakdown voltage between the cell region and the termination region is suppressed.

さらに，この導体領域は，その下端がボディ領域の下面よりも上方に位置している。そのため，導体領域の端部は，ボディ領域とドリフト領域とのＰＮ接合箇所から離間しており，ＰＮ接合箇所での絶縁破壊が回避される。具体的に導体領域の下端は，ボディ領域の下面から少なくとも０．３μｍ離れているとよりよい。これにより，終端領域内の導体領域の配置に伴う耐圧低下が抑制される。よって，半導体装置の高耐圧化が確実に図られる。   Furthermore, the lower end of the conductor region is located above the lower surface of the body region. Therefore, the end portion of the conductor region is separated from the PN junction portion between the body region and the drift region, and insulation breakdown at the PN junction portion is avoided. Specifically, it is better that the lower end of the conductor region is at least 0.3 μm away from the lower surface of the body region. Thereby, the pressure | voltage resistance fall accompanying arrangement | positioning of the conductor area | region in a termination | terminus area | region is suppressed. Therefore, the breakdown voltage of the semiconductor device can be reliably increased.

また，本発明の別の絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置であって，ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する複数のトレンチ部によってなる第１トレンチ部群と，ドリフト領域に囲まれるとともに第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，セル領域を取り囲む終端領域内に位置し，半導体基板の上面から見てセル領域を取り囲んで環状をなす複数のトレンチ部によってなる第２トレンチ部群と，ドリフト領域に囲まれるとともに第２トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域と，第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部の開口部の上方に配設され，ゲート電極と電気的に接続された導体領域とを有することを特徴としている。   Another insulated gate semiconductor device according to the present invention includes a body region that is a first conductivity type semiconductor located on an upper surface side in a semiconductor substrate, and a drift region that is in contact with the lower side of the body region and is a second conductivity type semiconductor. A first trench portion group comprising a plurality of trench portions that penetrate through the body region in the thickness direction of the semiconductor substrate and are located in the cell region and incorporate a gate electrode; A semiconductor substrate surrounded by a region and surrounding a bottom portion of at least one trench portion of the first trench portion group and located in a first floating region that is a first conductivity type semiconductor and a termination region surrounding the cell region; A second trench portion group formed by a plurality of annular trench portions surrounding the cell region when viewed from the upper surface of the substrate, and a second train portion surrounded by the drift region. Surrounding the bottom of at least one of the trench portions of the first and second trench portions, the second floating region being the first conductivity type semiconductor, and the opening of at least the innermost trench portion of the second trench portion group. It is characterized by having a conductor region disposed above and electrically connected to the gate electrode.

すなわち，本発明の別の絶縁ゲート型半導体装置についても，第１フローティング領域および第２フローティング領域によってフローティング構造をなし，高耐圧化が図られている。また，第２トレンチ部群のうちの少なくとも最内のトレンチ部の開口部の上方には，ゲート電極と電気的に接続された導体領域が設けられている。これにより，ドリフト領域内の空乏層の伸びが促進され，空乏層を第２フローティング領域に確実に繋げることができる。よって，セル領域と終端領域との間の耐圧低下を抑制できる。   That is, another insulated gate semiconductor device according to the present invention also has a floating structure by the first floating region and the second floating region, so that a high breakdown voltage is achieved. A conductor region electrically connected to the gate electrode is provided above the opening of at least the innermost trench portion in the second trench portion group. Thereby, the extension of the depletion layer in the drift region is promoted, and the depletion layer can be reliably connected to the second floating region. Therefore, it is possible to suppress a decrease in breakdown voltage between the cell region and the termination region.

さらに，導体領域をトレンチ部の開口部上，すなわち主表面上に配置することで，導体領域をボディ領域とドリフト領域とのＰＮ接合箇所から離間させることができる。そのため，ＰＮ接合箇所での絶縁破壊が回避される。これにより，終端領域内の導体領域の配置に伴う耐圧低下が抑制される。また，導体領域を主表面上に配置することで，導体領域を形成する工程を追加することなく，他の工程と併用して導体領域を形成することができる。よって，簡易な工程で高耐圧の絶縁ゲート型半導体装置を形成することができる。   Furthermore, by arranging the conductor region on the opening of the trench portion, that is, on the main surface, the conductor region can be separated from the PN junction between the body region and the drift region. Therefore, dielectric breakdown at the PN junction is avoided. Thereby, the pressure | voltage resistance fall accompanying arrangement | positioning of the conductor area | region in a termination | terminus area | region is suppressed. Also, by arranging the conductor region on the main surface, the conductor region can be formed in combination with other steps without adding a step of forming the conductor region. Therefore, a high breakdown voltage insulated gate semiconductor device can be formed by a simple process.

なお，絶縁ゲート型半導体装置では，第２トレンチ部群の各トレンチ部の溝幅が，第１トレンチ部群の各トレンチ部の溝幅よりも広いこととするとよりよい。すなわち，第２トレンチ部群のトレンチ部の溝幅が広いため，隣り合う第２フローティング領域の間隔が第１フローティング領域よりも狭い。そのため，幅方向に広がる空乏層が繋がり易い。また，第２フローティング領域のサイズが第１フローティング領域よりも大きい。そのため，厚さ方向に広がる空乏層の厚さが大きい。よって，終端領域の一層の高耐圧化を図ることができる。   In the insulated gate semiconductor device, it is better that the groove width of each trench portion of the second trench portion group is wider than the groove width of each trench portion of the first trench portion group. That is, since the groove width of the trench portion of the second trench portion group is wide, the interval between the adjacent second floating regions is narrower than that of the first floating region. Therefore, the depletion layer spreading in the width direction is easily connected. Further, the size of the second floating region is larger than that of the first floating region. For this reason, the thickness of the depletion layer spreading in the thickness direction is large. Therefore, the breakdown voltage of the termination region can be further increased.

また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置の製造方法であって，セル領域内に位置する第１トレンチ部群およびセル領域を取り囲む終端領域に位置し第１トレンチ部群を取り囲む第２トレンチ部群を形成するためのマスクパターンを形成し，そのマスクパターンを基にエッチングにより各トレンチ部群を構成するトレンチ部を形成するトレンチ部形成工程と，トレンチ部の底部から不純物を注入し，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，トレンチ部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，第２トレンチ部群の上方にエッチング保護層を形成し，堆積絶縁層の一部をエッチングにより除去するエッチバック工程と，エッチングによってトレンチ部内に生じたスペースに，ゲート材を充填するゲート材充填工程と，ゲート材のパターニングにより，第１トレンチ部群のトレンチ部に内蔵されるゲート電極とともに，第２トレンチ部群の少なくとも最内に位置するトレンチ部の上方に，そのゲート電極と電気的に接続する導体領域を形成するゲートパターン形成工程とを含むことを特徴としている。   The method for manufacturing an insulated gate semiconductor device according to the present invention includes a body region that is located on an upper surface side of a semiconductor substrate and is a first conductivity type semiconductor, and a drift that is in contact with the lower side of the body region and is a second conductivity type semiconductor. A first trench portion group located in a cell region and a second trench portion group located in a terminal region surrounding the cell region and surrounding the first trench portion group. Forming a mask pattern for forming, and forming a trench portion constituting each trench portion group by etching based on the mask pattern; implanting impurities from the bottom of the trench portion; An impurity implantation process for forming a floating region, which is a semiconductor, and a deposited insulating layer forming process for forming a deposited insulating layer by depositing an insulator in the trench. An etch-back step of forming an etching protection layer above the second trench portion group and removing a portion of the deposited insulating layer by etching; and a gate material filling step of filling a gate material in a space formed in the trench portion by the etching And, by patterning the gate material, together with the gate electrode built in the trench portion of the first trench portion group, electrically connected to the gate electrode at least above the innermost trench portion of the second trench portion group And a gate pattern forming step of forming a conductor region to be performed.

すなわち，本発明の絶縁ゲート型半導体装置の製造方法では，トレンチ部形成工程にて，セル領域内に位置する第１トレンチ部群と，終端領域内に位置する第２トレンチ部群とを同時に形成している。さらに，ゲートパターン形成工程にて，第１トレンチ部群のトレンチ部に内蔵されるゲート電極と，第２トレンチ部群のトレンチ部の開口部上に配設される導体領域とを同時に形成している。つまり，トレンチ部およびフローティング領域を形成する工程に加え，ゲート電極と導体領域とを形成する工程についても共用している。従って，製造工程は簡素である。   That is, in the method for manufacturing an insulated gate semiconductor device of the present invention, the first trench portion group located in the cell region and the second trench portion group located in the termination region are simultaneously formed in the trench portion forming step. is doing. Further, in the gate pattern forming step, a gate electrode built in the trench portion of the first trench portion group and a conductor region disposed on the opening of the trench portion of the second trench portion group are formed simultaneously. Yes. That is, in addition to the process of forming the trench portion and the floating region, the process of forming the gate electrode and the conductor region is also shared. Therefore, the manufacturing process is simple.

本発明によれば，終端領域にも導体領域を設けることにより，セル領域と終端領域との間の耐圧低下を抑制している。また，その導体領域をボディ領域とドリフト領域とのＰＮ接合箇所から離間させることにより，導体領域の配置に伴う耐圧低下を抑制している。従って，メインセル領域の高耐圧化を図るとともに，終端領域の高耐圧化が図られた絶縁ゲート型半導体装置およびその製造方法が実現されている。   According to the present invention, a decrease in breakdown voltage between the cell region and the termination region is suppressed by providing a conductor region also in the termination region. In addition, by separating the conductor region from the PN junction between the body region and the drift region, a decrease in breakdown voltage due to the arrangement of the conductor region is suppressed. Therefore, an insulated gate semiconductor device and a method for manufacturing the same have been realized in which the main cell region has a high breakdown voltage and the termination region has a high breakdown voltage.

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。   DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying the present invention will be described below in detail with reference to the accompanying drawings. In the present embodiment, the present invention is applied to a power MOS that controls conduction between a drain and a source (between DS) by applying a voltage to an insulated gate.

［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の平面透視図および図２の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。 [First embodiment]
An insulated gate semiconductor device 100 according to the first embodiment (hereinafter referred to as “semiconductor device 100”) has a structure shown in a plan perspective view of FIG. 1 and a cross-sectional view of FIG. Note that in this specification, the whole of the starting substrate and the single crystal silicon portion formed by epitaxial growth on the starting substrate is referred to as a semiconductor substrate.

本形態の半導体装置１００は，図１に示すように電流が流れるセルエリア（図１中の破線枠Ｆｔ内）と，そのセルエリアを囲む終端エリア（図１中の破線枠Ｆｔ外）とによって構成されている。すなわち，半導体装置１００内のセルエリアは終端エリアによって区画されている。そして，セルエリア内には複数のゲートトレンチ２１が，終端エリア内には３本の終端トレンチ６２がそれぞれ設けられている。   As shown in FIG. 1, the semiconductor device 100 of this embodiment includes a cell area (inside the broken line frame Ft in FIG. 1) and a terminal area (outside the broken line frame Ft in FIG. 1) surrounding the cell area. It is configured. That is, the cell area in the semiconductor device 100 is partitioned by the termination area. A plurality of gate trenches 21 are provided in the cell area, and three termination trenches 62 are provided in the termination area.

さらに具体的には，ゲートトレンチ２１はストライプ形状に，終端トレンチ６２はセルエリアを囲むように環状にそれぞれ配置されている。なお，ゲートトレンチ２１は，およそ２．５μｍのピッチで形成されている。また，終端トレンチ６２は，およそ２．０μｍのピッチで形成されている。   More specifically, the gate trench 21 is arranged in a stripe shape, and the termination trench 62 is arranged in an annular shape so as to surround the cell area. The gate trenches 21 are formed with a pitch of approximately 2.5 μm. The termination trenches 62 are formed with a pitch of about 2.0 μm.

図２は，図１に示した半導体装置１００のＡ−Ａ部の断面を示す図である。半導体装置１００のセルエリアでは，図２中の半導体基板の上面側にソース電極が，下面側にドレイン電極がそれぞれ設けられている。また，半導体基板内には，上面側にＮ+ ソース領域３１およびコンタクトＰ+ 領域３２が，下面側にＮ+ ドレイン領域１１がそれぞれ設けられている。また，Ｎ+ ソース領域３１とＮ+ ドレイン領域１１との間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。 FIG. 2 is a view showing a cross section of the AA portion of the semiconductor device 100 shown in FIG. In the cell area of the semiconductor device 100, a source electrode is provided on the upper surface side of the semiconductor substrate in FIG. 2, and a drain electrode is provided on the lower surface side. In the semiconductor substrate, an N + source region 31 and a contact P + region 32 are provided on the upper surface side, and an N + drain region 11 is provided on the lower surface side. Further, between the N + source region 31 and the N + drain region 11, a P − body region 41 and an N − drift region 12 are provided in this order from the upper surface side.

また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１が形成されている。各トレンチはＰ- ボディ領域４１を貫通している。なお，ゲートトレンチ２１の深さは，およそ２．５〜３．０μｍであり，Ｐ- ボディ領域４１の深さは，およそ１．０μｍである。 In addition, a gate trench 21 is formed by digging a part of the upper surface side of the semiconductor substrate. Each trench passes through the P − body region 41. The depth of gate trench 21 is about 2.5 to 3.0 μm, and the depth of P − body region 41 is about 1.0 μm.

ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に，本形態の堆積絶縁層２３は，ゲートトレンチ２１の底部に酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。 A deposited insulating layer 23 is formed at the bottom of the gate trench 21 by depositing an insulator. Specifically, the deposited insulating layer 23 of this embodiment is formed by depositing silicon oxide at the bottom of the gate trench 21. Further, a gate electrode 22 is formed on the deposited insulating layer 23. The lower end of gate electrode 22 is located below the lower surface of P − body region 41. The gate electrode 22 faces the N + source region 31 and the P − body region 41 of the semiconductor substrate via a gate insulating film 24 formed on the wall surface of the gate trench 21. That is, the gate electrode 22 is insulated from the N + source region 31 and the P − body region 41 by the gate insulating film 24.

このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。 In the semiconductor device 100 having such a structure, a channel effect is generated in the P − body region 41 by applying a voltage to the gate electrode 22, thereby controlling conduction between the N + source region 31 and the N + drain region 11. is doing.

また，半導体装置１００の終端エリアでは，３本の終端トレンチ６２（以下，セルエリアに近い順に，「終端トレンチ６２１」，「終端トレンチ６２２」，「終端トレンチ６２３」とする）が設けられている。そして，終端トレンチ６２１の内部は，ゲートトレンチ２１の内部と同様に，堆積絶縁層７３上に終端ゲート領域７２が設けられている。終端ゲート領域７２は，ゲート電極２２と電気的に接続されており，ゲート電極２２と同電位となる。この終端ゲート領域７２の存在によって，Ｐ- ボディ領域４１の下面とのＰＮ接合箇所から広がる空乏層の伸びが促進される。さらに，その終端ゲート領域７２は，終端トレンチ６２１の壁面に形成されているゲート絶縁膜７４を介して，半導体基板のＰ- ボディ領域４１と対面している。一方，終端トレンチ６２２，６２３については，堆積絶縁層７１によって充填されている（すなわち，ゲートレス構造である）。 In the termination area of the semiconductor device 100, three termination trenches 62 (hereinafter referred to as “termination trench 621”, “termination trench 622”, and “termination trench 623” in order from the cell area) are provided. . In the interior of the termination trench 621, the termination gate region 72 is provided on the deposited insulating layer 73 as in the interior of the gate trench 21. The termination gate region 72 is electrically connected to the gate electrode 22 and has the same potential as the gate electrode 22. The presence of the termination gate region 72 promotes the extension of the depletion layer extending from the PN junction with the lower surface of the P − body region 41. Further, the termination gate region 72 faces the P − body region 41 of the semiconductor substrate via a gate insulating film 74 formed on the wall surface of the termination trench 621. On the other hand, the termination trenches 622 and 623 are filled with the deposited insulating layer 71 (that is, a gateless structure).

また，終端ゲート領域７２の下端は，Ｐ- ボディ領域４１の下面よりも上方に位置している。すなわち，終端ゲート領域７２の深さは，ゲートトレンチ２１内のゲート電極２２の深さと比較して浅い。具体的に本形態では，終端ゲート領域７２の深さをＰ- ボディ領域４１の深さよりも０．３μｍ浅い。なお，終端エリアにはチャネル領域が形成されないため，終端ゲート領域７２を浅くしてもオン抵抗特性には影響しない。 The lower end of termination gate region 72 is located above the lower surface of P − body region 41. That is, the depth of the termination gate region 72 is shallower than the depth of the gate electrode 22 in the gate trench 21. Specifically, in this embodiment, the depth of the termination gate region 72 is 0.3 μm shallower than the depth of the P − body region 41. Since the channel region is not formed in the termination area, the ON resistance characteristics are not affected even if the termination gate region 72 is shallow.

さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１，５３が形成されている。なお，Ｐフローティング領域５１はゲートトレンチ２１の底面から，Ｐフローティング領域５３は終端トレンチ６２の底面から，それぞれ不純物を注入することにより形成された領域である。各Ｐフローティング領域の断面は，各トレンチの底部を中心とした略円形形状となっている。 Further, P floating regions 51 and 53 surrounded by the N − drift region 12 are formed in the semiconductor device 100. The P floating region 51 is a region formed by implanting impurities from the bottom surface of the gate trench 21, and the P floating region 53 is a region formed by implanting impurities from the bottom surface of the termination trench 62. The cross section of each P floating region has a substantially circular shape centered on the bottom of each trench.

なお，隣り合うＰフローティング領域５１，５１間には，キャリアが移動できるスペースが十分にある。よって，ゲート電圧のスイッチオン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。一方，隣り合うＰフローティング領域５３，５３間の間隔は，Ｐフローティング領域５１，５１間の間隔よりも狭い。しかしながら，終端エリアではドリフト電流が流れないため，低オン抵抗化の妨げにはならない。   There is a sufficient space for carriers to move between the adjacent P floating regions 51 and 51. Therefore, the presence of the P floating region 51 does not hinder the drain current when the gate voltage is switched on. On the other hand, the interval between adjacent P floating regions 53 and 53 is narrower than the interval between P floating regions 51 and 51. However, since no drift current flows in the termination area, it does not hinder low on-resistance.

また，Ｐ- ボディ領域４１の板面方向（図２中の横方向）の端部は，終端トレンチ６２２，６２３間に位置している。そのため，Ｐ- ボディ領域４１から板面方向に広がる空乏層は，終端トレンチ６２３の壁面にて遮断される。また，厚さ方向に広がることとなる空乏層は，Ｐフローティング領域５３に達することにより耐圧の低下が抑制される。よって，終端エリアがコンパクトであり，結果としてチップ全体のコンパクト化が図られている。 Further, the end of the P − body region 41 in the plate surface direction (lateral direction in FIG. 2) is located between the termination trenches 622 and 623. Therefore, the depletion layer extending from the P − body region 41 in the plate surface direction is blocked by the wall surface of the termination trench 623. In addition, the depletion layer that spreads in the thickness direction reaches the P floating region 53, so that a decrease in breakdown voltage is suppressed. Therefore, the termination area is compact, and as a result, the entire chip is made compact.

なお，終端トレンチ６２の本数は３本に限るものではない。すなわち，耐圧保持が可能であれば，終端トレンチ６２の本数を２本としてもよい（最少本数）。また，３本での耐圧保持が困難であれば，終端トレンチ６２の本数を３本以上としてもよい。いずれの場合であっても，最内の終端トレンチ６２１内にゲートトレンチ２１と同様に終端ゲート領域７２を設ける。   The number of termination trenches 62 is not limited to three. That is, if the withstand voltage can be maintained, the number of the termination trenches 62 may be two (minimum number). Further, if it is difficult to maintain the breakdown voltage with three, the number of termination trenches 62 may be three or more. In any case, the termination gate region 72 is provided in the innermost termination trench 621 in the same manner as the gate trench 21.

続いて，図１に示した半導体装置１００のシミュレーション結果について述べる。本シミュレーションでは，ＤＳ間耐圧と終端ゲート領域７２の深さとの依存性について調べた。なお，本シミュレーションの対象となる半導体装置１００は，Ｐ- ボディ領域４１の厚さが０．７μｍである。 Subsequently, a simulation result of the semiconductor device 100 illustrated in FIG. 1 will be described. In this simulation, the dependency between the DS breakdown voltage and the depth of the termination gate region 72 was examined. In the semiconductor device 100 that is the object of this simulation, the thickness of the P − body region 41 is 0.7 μm.

図３は，ＤＳ間耐圧（Ｖ）と終端ゲート領域７２の深さ（μｍ）との依存性についてのシミュレーション結果を示している。ＤＳ間耐圧は，図３に示すように，終端ゲート領域７２の深さがＰ- ボディ領域４１の深さよりも０．１μｍ深い（図３の横軸：−０．１μｍ）場合には，７５Ｖであった。これは，従来の形態（図１２参照）では，耐圧が７５Ｖであることを意味する。本シミュレーションでは，終端ゲート領域７２の深さが浅いほど耐圧は向上することがわかった。具体的に，終端ゲート領域７２の深さがＰ- ボディ領域４１の深さよりも０．３μｍ浅くなることで，耐圧が８０Ｖとなることがわかった。この結果から，終端ゲート領域７２を浅くすることにより，高耐圧化を図ることができることがわかる。 FIG. 3 shows a simulation result of the dependency between the DS breakdown voltage (V) and the depth (μm) of the termination gate region 72. As shown in FIG. 3, the DS breakdown voltage is 75 V when the depth of the termination gate region 72 is 0.1 μm deeper than the depth of the P − body region 41 (horizontal axis in FIG. 3: −0.1 μm). Met. This means that the breakdown voltage is 75 V in the conventional configuration (see FIG. 12). In this simulation, it has been found that the withstand voltage improves as the depth of the termination gate region 72 decreases. Specifically, it has been found that the breakdown voltage becomes 80 V when the depth of the termination gate region 72 becomes 0.3 μm shallower than the depth of the P − body region 41. From this result, it can be seen that the breakdown voltage can be increased by making the termination gate region 72 shallow.

続いて，半導体装置１００の製造プロセスについて，図４を基に説明する。まず，あらかじめ，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成しておく。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２の各領域となる部分である。 Next, a manufacturing process of the semiconductor device 100 will be described with reference to FIG. First, an N − type silicon layer is formed by epitaxial growth on an N + substrate to be the N + drain region 11 in advance. This N − -type silicon layer (epitaxial layer) is a portion that becomes each of the N − drift region 12, the P − body region 41, the N + source region 31, and the contact P + region 32.

次に，半導体基板の上面側に，イオン注入等によってＰ- ボディ領域４１を形成する。その後，そのＰ- ボディ領域４１が形成されている部分に，ボロンやリン等のイオン注入およびその後の熱拡散処理によりＮ+ ソース領域３１およびコンタクトＰ+ 領域３２を形成する。これにより，図４（Ａ）に示すように，Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２，Ｐ- ボディ領域４１を有する半導体基板が形成される。 Next, a P − body region 41 is formed on the upper surface side of the semiconductor substrate by ion implantation or the like. Thereafter, an N + source region 31 and a contact P + region 32 are formed in the portion where the P − body region 41 is formed by ion implantation of boron, phosphorus or the like and subsequent thermal diffusion treatment. As a result, a semiconductor substrate having an N + source region 31, a contact P + region 32, and a P − body region 41 is formed as shown in FIG.

次に，図４（Ｂ）に示すように，半導体基板上にパターンマスク９１を形成し，トレンチドライエッチングを行う。このトレンチドライエッチングにより，Ｐ- ボディ領域４１を貫通するゲートトレンチ２１および終端トレンチ６２がまとめて形成される。 Next, as shown in FIG. 4B, a pattern mask 91 is formed on the semiconductor substrate, and trench dry etching is performed. By this trench dry etching, gate trench 21 and termination trench 62 penetrating P − body region 41 are formed together.

次に，図４（Ｃ）に示すように，各トレンチの底面から不純物のイオン注入を行う。その後，熱拡散処理を行うことにより，Ｐフローティング領域５１およびＰフローティング領域５３がまとめて形成される。すなわち，１回の熱拡散処理によって全エリアのＰフローティング領域が同時に形成される。なお，熱拡散処理は，後述する絶縁膜９２を堆積した後に行ってもよい。   Next, as shown in FIG. 4C, impurity ions are implanted from the bottom of each trench. Thereafter, a P diffusion region 51 and a P floating region 53 are collectively formed by performing a thermal diffusion process. That is, the P floating regions in all areas are formed simultaneously by one thermal diffusion process. The thermal diffusion treatment may be performed after depositing an insulating film 92 described later.

次に，図４（Ｄ）に示すように，ＣＶＤ（Chemical Vapor Deposition）法によってゲートトレンチ２１内および終端トレンチ６２内に絶縁膜９２を堆積する。絶縁膜９２としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるＳｉＯ2 膜が該当する。この絶縁膜９２が，図２中の堆積絶縁層２３，７１，７３となる。 Next, as shown in FIG. 4D, an insulating film 92 is deposited in the gate trench 21 and the termination trench 62 by a CVD (Chemical Vapor Deposition) method. The insulating film 92 corresponds to, for example, a SiO 2 film formed by a low pressure CVD method using TEOS (Tetra-Ethyl-Orso-Silicate) as a raw material or a CVD method using ozone and TEOS as raw materials. This insulating film 92 becomes the deposited insulating layers 23, 71, 73 in FIG.

次に，主表面上の絶縁膜９２を除去した後，その主表面上にレジスト９３を形成する。そして，レジスト９３をパターニングし，終端エリア用のエッチング保護膜を形成する。そして，図４（Ｅ）に示すように，レジスト９３をエッチング保護膜としてドライエッチングを行う（第１エッチバック工程）。この第１エッチバック工程では，ゲート電極２２と終端ゲート領域７２との深さの差分だけ絶縁膜９２を除去する。   Next, after removing the insulating film 92 on the main surface, a resist 93 is formed on the main surface. Then, the resist 93 is patterned to form an etching protective film for the termination area. Then, as shown in FIG. 4E, dry etching is performed using the resist 93 as an etching protective film (first etch back step). In this first etch back step, the insulating film 92 is removed by a difference in depth between the gate electrode 22 and the termination gate region 72.

次に，第１ドライエッチング工程で利用したレジスト９３を再度パターニングし，終端トレンチ６２１の開口部上のレジスト９３を除去する。そして，図４（Ｆ）に示すように，レジスト９３をエッチング保護膜として再度ドライエッチングを行う（第２エッチバック工程）。これにより，ゲート電極２２および終端ゲート領域７２を形成するためのスペースが確保される。エッチバック後は，レジスト９３を除去する。   Next, the resist 93 used in the first dry etching process is patterned again, and the resist 93 on the opening of the termination trench 621 is removed. Then, as shown in FIG. 4F, dry etching is performed again using the resist 93 as an etching protective film (second etch back step). Thereby, a space for forming the gate electrode 22 and the termination gate region 72 is secured. After the etch back, the resist 93 is removed.

次に，熱酸化処理を行い，シリコン表面に熱酸化膜を形成する。この熱酸化膜が，図２中のゲート絶縁膜２４，７４となる。次に，図４（Ｇ）に示すように，第１および第２エッチバックにて確保したスペースに対し，ゲート材９４を堆積する。具体的にゲート材９４の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このゲート材９４が，図２中のゲート電極２２および終端ゲート領域７２となる。 Next, thermal oxidation is performed to form a thermal oxide film on the silicon surface. This thermal oxide film becomes the gate insulating films 24 and 74 in FIG. Next, as shown in FIG. 4G, a gate material 94 is deposited in the space secured by the first and second etchbacks. Specifically, the film formation conditions for the gate material 94 include, for example, a reactive gas mixed gas containing SiH 4 , a film formation temperature of 580 ° C. to 640 ° C., and a polysilicon film having a thickness of about 800 nm by atmospheric pressure CVD. Form. This gate material 94 becomes the gate electrode 22 and the termination gate region 72 in FIG.

次に，ゲート材９４に対してエッチングを行う。これにより，ゲート電極２２および終端ゲート領域７２が形成される。このエッチング工程では，ゲート電極２２と終端ゲート領域７２とが繋がって一体の領域となるようにエッチングを行う。その後，半導体基板上に層間絶縁膜８１等を形成し，最後に，ソース電極，ドレイン電極等を形成することにより，図４（Ｈ）に示すように，トレンチゲート型の半導体装置１００が作製される。   Next, the gate material 94 is etched. Thereby, the gate electrode 22 and the termination gate region 72 are formed. In this etching step, etching is performed so that the gate electrode 22 and the termination gate region 72 are connected to form an integrated region. Thereafter, an interlayer insulating film 81 and the like are formed on the semiconductor substrate, and finally a source electrode, a drain electrode, and the like are formed, whereby a trench gate type semiconductor device 100 is manufactured as shown in FIG. The

本形態の製造方法では，セルエリアと終端エリアとの形成工程が殆ど同一工程であり，トレンチエッチング工程，イオン注入工程，熱拡散工程等を共用することができる。さらには，ゲート材の堆積工程，ゲート電極のパターニング工程，層間絶縁膜８１の形成工程等を共用することができる。そのため，終端エリアに終端ゲート領域７２を設けたとしても，工程が簡素であり，結果としてコストの低減が図られる。   In the manufacturing method of this embodiment, the formation process of the cell area and the termination area is almost the same process, and the trench etching process, the ion implantation process, the thermal diffusion process, and the like can be shared. Furthermore, a gate material deposition process, a gate electrode patterning process, an interlayer insulating film 81 forming process, and the like can be shared. Therefore, even if the termination gate region 72 is provided in the termination area, the process is simple, and as a result, the cost can be reduced.

以上詳細に説明したように第１の形態の半導体装置１００では，終端トレンチ６２のうち，最内に位置するトレンチ６２１内に，ゲート電極２２と電気的に接続する終端ゲート領域７２を設けることとしている。これにより，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層の伸びが促進され，その空乏層を終端トレンチ６２１の底部付近に位置するＰフローティング領域５３に確実に繋げることができる。よって，セルエリアと終端エリアとの間の耐圧低下を抑制できる。 As described in detail above, in the semiconductor device 100 of the first embodiment, the termination gate region 72 that is electrically connected to the gate electrode 22 is provided in the trench 621 located at the innermost of the termination trenches 62. Yes. This promotes the extension of the depletion layer extending from the PN junction between P − body region 41 and N − drift region 12, and reliably connects the depletion layer to P floating region 53 located near the bottom of termination trench 621. be able to. Therefore, it is possible to suppress a decrease in breakdown voltage between the cell area and the termination area.

さらに，この終端ゲート領域７２は，その下端がＰ- ボディ領域４１の下面よりも上方に位置している。そのため，終端ゲート領域７２の端部は，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から離間されており，ＰＮ接合箇所での絶縁破壊が回避される。具体的に終端ゲート領域７２の下端は，Ｐ- ボディ領域４１の下面から３μｍ以上離れている。これにより，終端ゲート領域７２の配置に伴う耐圧低下が抑制される。従って，セルエリアの高耐圧化を図るとともに，終端エリアの高耐圧化が図られた絶縁ゲート型半導体装置が実現している。 Furthermore, the lower end of this termination gate region 72 is located above the lower surface of P − body region 41. Therefore, the end portion of termination gate region 72 is separated from the PN junction portion of P − body region 41 and N − drift region 12, and insulation breakdown at the PN junction portion is avoided. Specifically, the lower end of termination gate region 72 is separated from the lower surface of P − body region 41 by 3 μm or more. As a result, the breakdown voltage drop due to the arrangement of the termination gate region 72 is suppressed. Therefore, an insulated gate semiconductor device is realized in which the breakdown voltage of the cell area is increased and the breakdown voltage of the termination area is increased.

［第２の形態］
第２の形態の半導体装置２００は，図５に示すように終端トレンチ６２１，６２２，６２３内を絶縁膜で充填する。さらに，３本の終端トレンチ６２の開口部上に絶縁膜７７を設け，その絶縁膜７７上にゲート電極２２と電気的に接続された終端ゲート領域７６を設ける。すなわち，終端ゲート領域７６は，主表面上に位置し，セルエリアを取り囲むように配置されている。この点，終端ゲート領域７２が終端トレンチ６２１に内蔵されている第１の形態とは異なる。絶縁膜７７の膜厚は，およそ０．７μｍである。 [Second form]
In the semiconductor device 200 of the second embodiment, the termination trenches 621, 622, and 623 are filled with an insulating film as shown in FIG. Further, an insulating film 77 is provided on the openings of the three termination trenches 62, and a termination gate region 76 electrically connected to the gate electrode 22 is provided on the insulating film 77. That is, the termination gate region 76 is located on the main surface and is disposed so as to surround the cell area. This is different from the first embodiment in which the termination gate region 72 is built in the termination trench 621. The film thickness of the insulating film 77 is approximately 0.7 μm.

空乏層の伸びを促進する役割を果たす終端ゲート領域は，必ずしも終端トレンチ６２に内蔵されていなければならないことはない。つまり，終端ゲート領域は，板面方向中，少なくとも終端トレンチ６２１と同等の位置に配置されていればよい。そのため，本形態の半導体装置２００のように主表面上に位置していてもよい。なお，Ｐ- ボディ領域４１からの距離が離れすぎると空乏層の伸びを促進する効果がなくなる。そのため，絶縁層７７の膜厚の上限は，不純物領域の濃度，Ｐフローティング領域５３までの距離などの条件によって決まる。 The termination gate region that plays a role in promoting the depletion layer does not necessarily have to be built in the termination trench 62. That is, the termination gate region only needs to be disposed at least at the same position as the termination trench 621 in the plate surface direction. Therefore, it may be located on the main surface like the semiconductor device 200 of this embodiment. If the distance from the P − body region 41 is too large, the effect of promoting the growth of the depletion layer is lost. Therefore, the upper limit of the thickness of the insulating layer 77 is determined by conditions such as the concentration of the impurity region and the distance to the P floating region 53.

続いて，半導体装置２００の製造プロセスについて，図６を基に説明する。なお，本形態の製造方法は，図４に示した製造方法のうち，絶縁膜の堆積（Ｄ）までは同様である。そのため以下の説明では，図６（Ａ）に示すように各トレンチ内部に絶縁膜９２が堆積した状態以降の製造プロセスを説明する。   Next, a manufacturing process of the semiconductor device 200 will be described with reference to FIG. Note that the manufacturing method of this embodiment is the same as the manufacturing method shown in FIG. 4 until the insulating film is deposited (D). Therefore, in the following description, the manufacturing process after the state in which the insulating film 92 is deposited inside each trench as shown in FIG.

まず，主表面上の絶縁膜９２を除去せずに，その主表面上にレジスト９３を形成する。そして，レジスト９３をパターニングし，終端エリア用のエッチング保護膜を形成する。その後，図６（Ｂ）に示すように，レジスト９３をエッチング保護膜としてドライエッチングを行う。これにより，セルエリアの主表面上の絶縁膜９２およびゲートトレンチ２１内の絶縁膜９２の一部が除去される。   First, a resist 93 is formed on the main surface without removing the insulating film 92 on the main surface. Then, the resist 93 is patterned to form an etching protective film for the termination area. Thereafter, as shown in FIG. 6B, dry etching is performed using the resist 93 as an etching protective film. Thereby, the insulating film 92 on the main surface of the cell area and a part of the insulating film 92 in the gate trench 21 are removed.

次に，熱酸化処理を行い，シリコン表面に熱酸化膜を形成する。次に，図６（Ｃ）に示すように，エッチバックにて確保したスペースに対し，ゲート材９４を堆積する。ゲート材９４は，セルエリアの主表面上および終端エリアの絶縁膜７７上に堆積する。このゲート材９４が，図５中のゲート電極２２および終端ゲート領域７６となる。   Next, thermal oxidation is performed to form a thermal oxide film on the silicon surface. Next, as shown in FIG. 6C, a gate material 94 is deposited in the space secured by the etch back. Gate material 94 is deposited on the main surface of the cell area and on insulating film 77 in the termination area. This gate material 94 becomes the gate electrode 22 and the termination gate region 76 in FIG.

次に，ゲート材９４に対してエッチングを行う。これにより，図６（Ｄ）に示すように，ゲート電極２２とともに終端ゲート領域７６が形成される。このエッチング工程では，ゲート電極２２と終端ゲート領域７６とが繋がって一体の領域となるようにエッチングを行う。その後，半導体基板上に層間絶縁膜８１等を形成し，最後に，ソース電極，ドレイン電極等を形成することにより，図６（Ｅ）に示すように，トレンチゲート型の半導体装置２００が作製される。   Next, the gate material 94 is etched. As a result, as shown in FIG. 6D, the termination gate region 76 is formed together with the gate electrode 22. In this etching step, etching is performed so that the gate electrode 22 and the termination gate region 76 are connected to form an integrated region. Thereafter, an interlayer insulating film 81 and the like are formed on the semiconductor substrate, and finally a source electrode, a drain electrode and the like are formed, whereby a trench gate type semiconductor device 200 is manufactured as shown in FIG. The

本形態の製造方法では，第１の形態の製造方法と比較して，エッチバック工程の回数が少ない。すなわち，セルエリア内のトレンチ２１のエッチバックのみであるため，堆積絶縁膜９２のエッチバック工程は１回で済む。さらにゲート材９４のエッチング工程によって，ゲート電極２２とともに終端ゲート領域７６を形成できることから，終端ゲート領域７６の形成に伴う工程数の増加はない。よって，第１の形態と比較しても工程が簡素であり，結果としてよりコストの低減が図られる。   In the manufacturing method of this embodiment, the number of etch-back processes is less than that of the manufacturing method of the first embodiment. In other words, since only the etch back of the trench 21 in the cell area is performed, the etch back process of the deposited insulating film 92 can be performed only once. Furthermore, since the termination gate region 76 can be formed together with the gate electrode 22 by the etching process of the gate material 94, the number of processes associated with the formation of the termination gate region 76 does not increase. Therefore, the process is simple even when compared with the first embodiment, and as a result, the cost can be further reduced.

以上詳細に説明したように第２の形態の半導体装置２００では，終端エリアの主表面上に，ゲート電極２２と電気的に接続する終端ゲート領域７６を設けることとしている。これにより，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層の伸びが促進され，その空乏層を終端トレンチ６２１の底部付近に位置するＰフローティング領域５３に確実に繋げることができる。よって，セルエリアと終端エリアとの間の耐圧低下を抑制できる。 As described above in detail, in the semiconductor device 200 of the second embodiment, the termination gate region 76 that is electrically connected to the gate electrode 22 is provided on the main surface of the termination area. This promotes the extension of the depletion layer extending from the PN junction between P − body region 41 and N − drift region 12, and reliably connects the depletion layer to P floating region 53 located near the bottom of termination trench 621. be able to. Therefore, it is possible to suppress a decrease in breakdown voltage between the cell area and the termination area.

さらに，終端ゲート領域７６は，主表面上に位置している。そのため，終端ゲート領域７６は，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から離間されており，そのＰＮ接合箇所での絶縁破壊が回避される。これにより，終端ゲート領域７６の配置に伴う耐圧低下が抑制される。従って，セルエリアの高耐圧化を図るとともに，終端エリアの高耐圧化が図られた絶縁ゲート型半導体装置が実現している。 Further, termination gate region 76 is located on the main surface. Therefore, termination gate region 76 is separated from the PN junction portion between P − body region 41 and N − drift region 12, and dielectric breakdown at that PN junction portion is avoided. As a result, a decrease in breakdown voltage due to the arrangement of the termination gate region 76 is suppressed. Therefore, an insulated gate semiconductor device is realized in which the breakdown voltage of the cell area is increased and the breakdown voltage of the termination area is increased.

また，終端ゲート領域７６は，終端トレンチ６２の上方に配設することにより，終端エリア内のＰフローティング領域５３の電位を安定させる効果がある。一般的に，終端エリア内の拡散層上にはポリイミド等の絶縁膜を配設し，外乱を抑止して拡散層の電位の安定化を図っている。本形態の半導体装置２００のように，ゲート電極と電気的に接続された終端ゲート領域７６を絶縁膜に代替して，あるいは絶縁層に重ねて配設することにより，終端エリアの一層の安定化を図ることができる。   Further, the termination gate region 76 is disposed above the termination trench 62, so that the potential of the P floating region 53 in the termination area is stabilized. In general, an insulating film such as polyimide is disposed on the diffusion layer in the termination area to suppress disturbance and stabilize the potential of the diffusion layer. As in the semiconductor device 200 of the present embodiment, the termination gate region 76 that is electrically connected to the gate electrode is replaced with an insulating film or disposed on the insulating layer, thereby further stabilizing the termination area. Can be achieved.

さらに，図７に示すように終端トレンチ６２の溝幅をゲートトレンチ２１の溝幅よりも太くするとよりよい。溝幅を広くすることで，Ｐフローティング領域５３のサイズがＰフローティング領域５１のサイズよりも大きくなる。そのため，厚さ方向に広がる空乏層の厚さが大きくなる。トレンチの溝幅は，トレンチ用のパターニングの際にパターン幅を広くするだけで調節することができる。このように終端トレンチ６２の溝幅が広いと，隣り合うＰフローティング領域５３の間隔がセルエリアのＰフローティング領域５１よりも狭い。そのため，幅方向に広がる空乏層が繋がり易い。よって，半導体装置の一層の高耐圧化を図ることができる。   Furthermore, it is better to make the width of the termination trench 62 wider than the width of the gate trench 21 as shown in FIG. By increasing the groove width, the size of the P floating region 53 becomes larger than the size of the P floating region 51. For this reason, the thickness of the depletion layer spreading in the thickness direction increases. The groove width of the trench can be adjusted by simply widening the pattern width during patterning for the trench. Thus, when the groove width of the termination trench 62 is wide, the interval between the adjacent P floating regions 53 is narrower than the P floating region 51 of the cell area. Therefore, the depletion layer spreading in the width direction is easily connected. Therefore, the breakdown voltage of the semiconductor device can be further increased.

［第３の形態］
第３の形態の半導体装置３００は，図８に示すように終端トレンチ６２１，６２２，６２３内を絶縁膜で充填する。さらに，終端トレンチ６２１の開口部の直上にゲート電極２２と電気的に接続された終端ゲート領域７５を設ける。この点，終端ゲート領域７２が終端トレンチ６２１に内蔵されている第１の形態とは異なる。また，終端ゲート領域７６が絶縁膜７７を介して終端エリアの主表面上に位置する第２の形態とは異なる。 [Third embodiment]
In the semiconductor device 300 of the third embodiment, the termination trenches 621, 622, and 623 are filled with an insulating film as shown in FIG. Further, a termination gate region 75 electrically connected to the gate electrode 22 is provided immediately above the opening of the termination trench 621. This is different from the first embodiment in which the termination gate region 72 is built in the termination trench 621. Further, the second embodiment is different from the second embodiment in which the termination gate region 76 is located on the main surface of the termination area via the insulating film 77.

本形態の半導体装置３００のように，空乏層の伸びを促進する役割を果たす終端ゲート領域７５は，主表面の直上に位置していてもよい。つまり，終端ゲート領域は，板面方向中，少なくとも終端トレンチ６２１と同等の位置に配置されていればよい。また，終端ゲート領域７５は，少なくとも最内の終端トレンチ６２１上に配置されていればよい。そのため，他の終端トレンチ６２上に配置されていてもよい。本形態の半導体装置３００は，第２の形態の半導体装置と比較して主表面上の絶縁膜を有しない点で厚さが小さい。   As in the semiconductor device 300 of this embodiment, the termination gate region 75 that plays the role of promoting the growth of the depletion layer may be located immediately above the main surface. That is, the termination gate region only needs to be disposed at least at the same position as the termination trench 621 in the plate surface direction. Further, the termination gate region 75 only needs to be disposed on at least the innermost termination trench 621. Therefore, it may be disposed on another termination trench 62. The semiconductor device 300 of this embodiment is smaller in thickness in that it does not have an insulating film on the main surface compared to the semiconductor device of the second embodiment.

続いて，半導体装置３００の製造プロセスについて，図９を基に説明する。なお，本形態の製造方法は，図４に示した製造方法のうち，絶縁膜の堆積（Ｄ）までは同様である。そのため以下の説明では，図９（Ａ）に示すように各トレンチ内部に絶縁膜９２が堆積した状態以降の製造プロセスを説明する。   Next, a manufacturing process of the semiconductor device 300 will be described with reference to FIG. Note that the manufacturing method of this embodiment is the same as the manufacturing method shown in FIG. 4 until the insulating film is deposited (D). Therefore, in the following description, the manufacturing process after the state in which the insulating film 92 is deposited inside each trench as shown in FIG. 9A will be described.

まず，主表面上の絶縁膜９２を除去した後，その主表面上にレジスト９３を形成する。そして，レジスト９３をパターニングし，終端エリア用のエッチング保護膜を形成する。その後，図９（Ｂ）に示すように，レジスト９３をエッチング保護膜としてドライエッチングを行う。これにより，ゲートトレンチ２１内の絶縁膜９２の一部が除去される。   First, after removing the insulating film 92 on the main surface, a resist 93 is formed on the main surface. Then, the resist 93 is patterned to form an etching protective film for the termination area. Thereafter, as shown in FIG. 9B, dry etching is performed using the resist 93 as an etching protective film. Thereby, a part of the insulating film 92 in the gate trench 21 is removed.

次に，熱酸化処理を行い，シリコン表面に熱酸化膜を形成する。次に，図９（Ｃ）に示すように，エッチバックにて確保したスペースに対し，ゲート材９４を堆積する。このゲート材９４が，図８中のゲート電極２２および終端ゲート領域７５となる。   Next, thermal oxidation is performed to form a thermal oxide film on the silicon surface. Next, as shown in FIG. 9C, a gate material 94 is deposited in the space secured by the etch back. This gate material 94 becomes the gate electrode 22 and the termination gate region 75 in FIG.

次に，ゲート材９４に対してエッチングを行う。これにより，図９（Ｄ）に示すように，ゲート電極２２とともに終端ゲート領域７５が形成される。このエッチング工程では，ゲート電極２２と終端ゲート領域７６とが繋がって一体の領域となるようにエッチングを行う。その後，半導体基板上に層間絶縁膜８１等を形成し，最後に，ソース電極，ドレイン電極等を形成することにより，図９（Ｅ）に示すように，トレンチゲート型の半導体装置３００が作製される。   Next, the gate material 94 is etched. As a result, as shown in FIG. 9D, a termination gate region 75 is formed together with the gate electrode 22. In this etching step, etching is performed so that the gate electrode 22 and the termination gate region 76 are connected to form an integrated region. Thereafter, an interlayer insulating film 81 and the like are formed on the semiconductor substrate, and finally a source electrode, a drain electrode, and the like are formed, whereby a trench gate type semiconductor device 300 is manufactured as shown in FIG. The

本形態の製造方法では，第２の形態の製造方法と同様に，エッチバック工程の回数が少ない。すなわち，セルエリア内のトレンチ２１のエッチバックのみであるため，堆積絶縁層９２のエッチバック工程は１回で済む。さらにゲート材９４のパターニング工程によって，ゲート電極２２とともに終端ゲート領域７５を形成できることから，終端ゲート領域７５の形成に伴う工程数の増加はない。よって，第１の形態と比較しても工程が簡素であり，結果としてよりコストの低減が図られる。   In the manufacturing method of this embodiment, the number of etch-back processes is small as in the manufacturing method of the second embodiment. That is, since only the etch back of the trench 21 in the cell area is performed, the etch back process of the deposited insulating layer 92 is only required once. Furthermore, since the termination gate region 75 can be formed together with the gate electrode 22 by the patterning process of the gate material 94, the number of processes associated with the formation of the termination gate region 75 does not increase. Therefore, the process is simple even when compared with the first embodiment, and as a result, the cost can be further reduced.

以上詳細に説明したように第３の形態の半導体装置３００では，終端トレンチ６２１の開口部の直上，すなわち主表面の直上に，ゲート電極２２と電気的に接続する終端ゲート領域７５を設けることとしている。これにより，終端トレンチ６２１付近におけるＰ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層の伸びが促進され，その空乏層を終端トレンチ６２１の底部付近に位置するＰフローティング領域５３に確実に繋げることができる。よって，セルエリアと終端エリアとの間の耐圧低下を抑制できる。 As described above in detail, in the semiconductor device 300 of the third embodiment, the termination gate region 75 that is electrically connected to the gate electrode 22 is provided immediately above the opening of the termination trench 621, that is, directly above the main surface. Yes. This promotes the extension of the depletion layer extending from the PN junction between the P − body region 41 and the N − drift region 12 near the termination trench 621, and the depletion layer is located near the bottom of the termination trench 621. 53 can be securely connected. Therefore, it is possible to suppress a decrease in breakdown voltage between the cell area and the termination area.

さらに，終端ゲート領域７５は，主表面上に位置している。そのため，終端ゲート領域７５は，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から離間されており，そのＰＮ接合箇所での絶縁破壊が回避される。これにより，終端ゲート領域７５の配置に伴う耐圧低下が抑制される。従って，セルエリアの高耐圧化を図るとともに，終端エリアの高耐圧化が図られた絶縁ゲート型半導体装置が実現している。また，終端ゲート領域７５は，主表面の直上に位置しているため，半導体装置全体の厚さの増加分が小さい。 Further, termination gate region 75 is located on the main surface. Therefore, the termination gate region 75 is separated from the PN junction portion between the P − body region 41 and the N − drift region 12, and the dielectric breakdown at the PN junction portion is avoided. As a result, the breakdown voltage drop due to the arrangement of the termination gate region 75 is suppressed. Therefore, an insulated gate semiconductor device is realized in which the breakdown voltage of the cell area is increased and the breakdown voltage of the termination area is increased. Further, since termination gate region 75 is located immediately above the main surface, the increase in thickness of the entire semiconductor device is small.

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，ＩＧＢＴに対しても適用可能である。   Note that this embodiment is merely an example, and does not limit the present invention. Therefore, the present invention can naturally be improved and modified in various ways without departing from the gist thereof. For example, for each semiconductor region, P-type and N-type may be interchanged. Further, the gate insulating film 24 is not limited to an oxide film, and may be another type of insulating film such as a nitride film or a composite film. Also, the semiconductor is not limited to silicon, but may be other types of semiconductors (SiC, GaN, GaAs, etc.). The insulated gate semiconductor device of the embodiment can also be applied to an IGBT.

また，実施の形態では，半導体装置が１つのセルエリアと１つの終端エリアとによって構成されていたが，これに限るものではない。すなわち，チップの面積が大きい半導体装置では，セルエリアを複数箇所に設け，各セルエリアに対してそのセルエリアを取り囲む環状の終端エリアを設けてもよい。   In the embodiment, the semiconductor device is composed of one cell area and one termination area. However, the present invention is not limited to this. That is, in a semiconductor device having a large chip area, a plurality of cell areas may be provided, and an annular terminal area surrounding the cell area may be provided for each cell area.

また，実施の形態では，Ｐ- ボディ領域４１の板面方向の端部が終端トレンチ６２，６２間に位置しているが，これに限るものではない。すなわち，Ｐ- ボディ領域４１の板面方向の端部が終端トレンチ６２群の外側に位置していてもよい。あるいは，半導体基板の全面にＰ- ボディ領域４１が形成されているものであってもよい。これらの場合，Ｐ- ボディ領域４１の形成に精度がそれほど要求されない。そのため，作製が容易である。 In the embodiment, the end of the P − body region 41 in the plate surface direction is located between the termination trenches 62, 62, but is not limited thereto. That is, the end of the P − body region 41 in the plate surface direction may be located outside the terminal trench 62 group. Alternatively, the P − body region 41 may be formed on the entire surface of the semiconductor substrate. In these cases, accuracy is not so required for the formation of the P − body region 41. Therefore, it is easy to manufacture.

第１の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図である。It is a top view which shows the structure of the insulated gate semiconductor device concerning a 1st form. 図１に示した絶縁ゲート型半導体装置のＡ−Ａ断面を示す図である。It is a figure which shows the AA cross section of the insulated gate semiconductor device shown in FIG. ＤＳ間耐圧のシミュレーション結果を示すグラフである。It is a graph which shows the simulation result of the pressure resistance between DS. 第１の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the insulated gate semiconductor device concerning a 1st form. 第２の形態にかかる絶縁ゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the insulated gate semiconductor device concerning a 2nd form. 第２の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the insulated gate semiconductor device concerning a 2nd form. 第２の形態にかかる絶縁ゲート型半導体装置の応用例を示す断面図である。It is sectional drawing which shows the application example of the insulated gate semiconductor device concerning a 2nd form. 第３の形態にかかる絶縁ゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the insulated gate semiconductor device concerning a 3rd form. 第３の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the insulated gate semiconductor device concerning a 3rd form. 従来の絶縁ゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional insulated gate semiconductor device. 従来の絶縁ゲート型半導体装置の電界強度を示す図である。It is a figure which shows the electric field strength of the conventional insulated gate semiconductor device. 従来の絶縁ゲート型半導体装置の終端構造を示す断面図である。It is sectional drawing which shows the termination | terminus structure of the conventional insulated gate semiconductor device. 最内の終端トレンチ内に終端ゲート領域を配置した構造を示す断面図である。It is sectional drawing which shows the structure which has arrange | positioned the termination gate area | region in the innermost termination trench.

符号の説明Explanation of symbols

１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（第１トレンチ部群のトレンチ部）
２２ ゲート電極
２３ 堆積絶縁層
２４ ゲート絶縁膜
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（第１フローティング領域）
５３ Ｐフローティング領域（第２フローティング領域）
６２ 終端トレンチ（第２トレンチ部群のトレンチ部）
７２ 終端ゲート領域（導体領域）
７５ 終端ゲート領域（導体領域）
７６ 終端ゲート領域（導体領域）
１００ 半導体装置（絶縁ゲート型半導体装置） 11 N + drain region 12 N - drift region (drift region)
21 Gate trench (trench portion of the first trench portion group)
22 Gate electrode 23 Deposited insulating layer 24 Gate insulating film 31 N + source region 41 P - body region (body region)
51 P floating area (first floating area)
53 P floating area (second floating area)
62 Termination trench (trench portion of second trench portion group)
72 Terminal gate area (conductor area)
75 Terminal gate area (conductor area)
76 Terminal gate region (conductor region)
100 Semiconductor device (insulated gate type semiconductor device)

Claims (8)

半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置において，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する複数のトレンチ部によってなる第１トレンチ部群と，
前記ドリフト領域に囲まれるとともに前記第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，
セル領域を取り囲む終端領域内に位置し，半導体基板の上面から見てセル領域を取り囲んで環状をなす複数のトレンチ部によってなる第２トレンチ部群と，
前記ドリフト領域に囲まれるとともに前記第２トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域と，
前記第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部内に内蔵され，前記ゲート電極と電気的に接続された導体領域とを有し，
前記導体領域の下端は，前記ボディ領域の下面よりも上方に位置していることを特徴とする絶縁ゲート型半導体装置。 In an insulated gate semiconductor device having a body region that is a first conductivity type semiconductor located on an upper surface side in a semiconductor substrate and a drift region that is in contact with the lower side of the body region and is a second conductivity type semiconductor,
A first trench portion group that includes a plurality of trench portions that penetrate through the body region in the thickness direction of the semiconductor substrate and are located in the cell region and incorporate a gate electrode;
A first floating region surrounded by the drift region and surrounding a bottom of at least one trench portion of the first trench portion group, and being a first conductivity type semiconductor;
A second trench portion group, which is located in a terminal region surrounding the cell region, and includes a plurality of trench portions that surround the cell region and form an annular shape when viewed from the upper surface of the semiconductor substrate;
A second floating region surrounded by the drift region and surrounding a bottom of at least one trench portion of the second trench portion group, and being a first conductivity type semiconductor;
A conductor region embedded in at least the innermost trench portion of the second trench portion group and electrically connected to the gate electrode;
An insulated gate semiconductor device, wherein a lower end of the conductor region is located above a lower surface of the body region. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置において，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する複数のトレンチ部によってなる第１トレンチ部群と，
前記ドリフト領域に囲まれるとともに前記第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，
セル領域を取り囲む終端領域内に位置し，半導体基板の上面から見てセル領域を取り囲んで環状をなす複数のトレンチ部によってなる第２トレンチ部群と，
前記ドリフト領域に囲まれるとともに前記第２トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域と，
前記第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部の開口部の上方に配設され，前記ゲート電極と電気的に接続された導体領域とを有することを特徴とする絶縁ゲート型半導体装置。 In an insulated gate semiconductor device having a body region that is a first conductivity type semiconductor located on an upper surface side in a semiconductor substrate and a drift region that is in contact with the lower side of the body region and is a second conductivity type semiconductor,
A first trench portion group that includes a plurality of trench portions that penetrate through the body region in the thickness direction of the semiconductor substrate and are located in the cell region and incorporate a gate electrode;
A first floating region surrounded by the drift region and surrounding a bottom of at least one trench portion of the first trench portion group, and being a first conductivity type semiconductor;
A second trench portion group, which is located in a terminal region surrounding the cell region, and includes a plurality of trench portions that surround the cell region and form an annular shape when viewed from the upper surface of the semiconductor substrate;
A second floating region surrounded by the drift region and surrounding a bottom of at least one trench portion of the second trench portion group, and being a first conductivity type semiconductor;
An insulated gate type having a conductor region disposed above the opening of at least the innermost trench portion of the second trench portion group and electrically connected to the gate electrode Semiconductor device. 請求項２に記載する絶縁ゲート型半導体装置において，
前記導体領域は，主表面の直上に位置していることを特徴とする絶縁ゲート型半導体装置。 In the insulated gate semiconductor device according to claim 2,
2. The insulated gate semiconductor device according to claim 1, wherein the conductor region is located immediately above the main surface. 請求項２に記載する絶縁ゲート型半導体装置において，
前記導体領域は，絶縁膜を挟んで前記第２トレンチ部群のうちの少なくとも最内に位置するトレンチ部の開口部と対向していることを特徴とする絶縁ゲート型半導体装置。 In the insulated gate semiconductor device according to claim 2,
The insulated gate semiconductor device, wherein the conductor region is opposed to an opening of at least the innermost trench portion of the second trench portion group with an insulating film interposed therebetween. 請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置において，
前記第２トレンチ部群の各トレンチ部の溝幅は，前記第１トレンチ部群の各トレンチ部の溝幅よりも広いことを特徴とする絶縁ゲート型半導体装置。 In the insulated gate semiconductor device according to any one of claims 1 to 4,
2. The insulated gate semiconductor device according to claim 1, wherein a groove width of each trench portion of the second trench portion group is wider than a groove width of each trench portion of the first trench portion group. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置の製造方法において，
セル領域内に位置する第１トレンチ部群およびセル領域を取り囲む終端領域に位置し前記第１トレンチ部群を取り囲む第２トレンチ部群を形成するためのマスクパターンを形成し，そのマスクパターンを基にエッチングにより各トレンチ部群を構成するトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部の底部から不純物を注入し，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，
前記トレンチ部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，
前記第２トレンチ部群の上方にエッチング保護層を形成し，前記堆積絶縁層の一部をエッチングにより除去するエッチバック工程と，
エッチングによって前記トレンチ部内に生じたスペースに，ゲート材を充填するゲート材充填工程と，
前記ゲート材のパターニングにより，前記第１トレンチ部群のトレンチ部に内蔵されるゲート電極とともに，前記第２トレンチ部群の少なくとも最内に位置するトレンチ部の上方に，そのゲート電極と電気的に接続する導体領域を形成するゲートパターン形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。 In a method of manufacturing an insulated gate semiconductor device having a body region that is a first conductivity type semiconductor located on an upper surface side in a semiconductor substrate, and a drift region that is in contact with a lower portion of the body region and is a second conductivity type semiconductor,
A mask pattern for forming a first trench portion group located in the cell region and a second trench portion group located in the terminal region surrounding the cell region and surrounding the first trench portion group is formed. A trench portion forming step for forming a trench portion constituting each trench portion group by etching;
An impurity implantation step of implanting impurities from the bottom of the trench portion to form a floating region which is a first conductivity type semiconductor;
A deposited insulating layer forming step of forming a deposited insulating layer by depositing an insulator in the trench portion;
An etch-back step of forming an etching protective layer above the second trench portion group and removing a portion of the deposited insulating layer by etching;
A gate material filling step of filling a gate material into a space generated in the trench portion by etching;
By patterning the gate material, together with the gate electrode built in the trench portion of the first trench portion group, the gate electrode is electrically connected to the gate portion at least above the innermost trench portion of the second trench portion group. And a gate pattern forming step for forming a conductor region to be connected. 請求項６に記載する絶縁ゲート型半導体装置の製造方法において，
エッチング保護層を形成する前に，堆積絶縁層のうちの主表面上に堆積する部分を除去する平滑化工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。 In the manufacturing method of the insulated gate semiconductor device according to claim 6,
A method of manufacturing an insulated gate semiconductor device, comprising: a smoothing step of removing a portion of the deposited insulating layer deposited on the main surface before forming the etching protective layer. 請求項６または請求項７に記載する絶縁ゲート型半導体装置の製造方法において，
前記トレンチ部形成工程では，前記第２トレンチ部群の各トレンチ部を形成するためのマスクパターンのパターン幅を，第１トレンチ部群の各トレンチ部を形成するためのマスクパターンのパターン幅よりも広くすることを特徴とする絶縁ゲート型半導体装置の製造方法。 In the manufacturing method of the insulated gate semiconductor device according to claim 6 or 7,
In the trench portion forming step, the pattern width of the mask pattern for forming each trench portion of the second trench portion group is set to be larger than the pattern width of the mask pattern for forming each trench portion of the first trench portion group. A method of manufacturing an insulated gate semiconductor device, characterized in that the method is widened.
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