JP2007165493A

JP2007165493A - 窒化物半導体を用いたヘテロ構造電界効果トランジスタ

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Publication number: JP2007165493A
Application number: JP2005358512A
Authority: JP
Inventors: Yukihiko Maeda; 就彦前田; Chengxin Wang; 成新王; Masanobu Hiroki; 正伸廣木; Haruki Yokoyama; 春喜横山; Noriyuki Watanabe; 則之渡邉; Takashi Kobayashi; 隆小林; Takatomo Enoki; 孝知榎木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2005-12-13
Filing date: 2005-12-13
Publication date: 2007-06-28
Anticipated expiration: 2025-12-13
Also published as: JP4823671B2

Abstract

【課題】その堆積によって堆積領域下のチャネル抵抗を大きく低減することが可能な表面パッシベーション膜を有する、ＧａＮ系ＨＦＥＴを例とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを提供すること。
【解決手段】ＡｌＧａＮ障壁層３上にソース電４極、ゲート電極５、ドレイン電極６が形成され、ソース・ゲート間領域７とゲート・ソース間領域８との上に、0.28 nm 以上 4 nm 以下の厚さのＳｉ_３Ｎ_４膜、2 nm 以上 8 nm 以下の厚さのＡｌ_２Ｏ_３膜、4 nm 以上 200 nm 以下の厚さのＳｉＯ_２膜がこの順番に堆積され、前記３層の膜の厚さの合計が 8 nm 以上 200 nm 以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
【選択図】図５

Description

本発明は窒化物半導体を用いたヘテロ構造電界効果トランジスタに関する。

窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor：ＨＦＥＴ）、特に、ＧａＮ系ＨＦＥＴは、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。

現在、ＧａＮ系ＨＦＥＴにおいて通常採用されている素子構造上の特徴として、素子表面上に、表面パッシべーション膜（表面保護膜）として絶縁膜が堆積されていることが挙げられる。これは、ＧａＮ系ＨＦＥＴにおいては、素子表面を大気にさらしたままの状態において素子動作を行うと、電流コラプスと呼ばれる望ましくない現象（ドレイン電圧の増大やゲート電圧の負方向増大等の電圧印加履歴により、ドレイン電流が減少してしまう現象）が起こるためで、表面パッシベーション膜によってこの現象を低減・抑制している。

表面パッシベーション膜としては、現在、ＧａＮ系材料との間に良質な界面の形成が可能なＳｉＮ系絶縁膜（Ｓｉ_３Ｎ_４が典型例）が通常用いられており、膜厚数
10 nm から 200 nm 程度のＳｉＮ系絶縁膜を素子表面上に堆積することによって表面パッシベーション膜が形成されている（下記非特許文献１参照）。

ところで、ＨＦＥＴの素子特性のさらなる向上のためには、ソース・ゲート電極間領域およびゲート・ドレイン電極間領域（以下、略して単に「電極間領域」と呼ぶ）下のチャネル抵抗を低減することが有効である。このことは、高出力・高耐圧用に設計された、あるいは、スイッチング用に設計された、ソース・ゲート電極間距離およびゲート・ドレイン電極間距離の大きいＨＦＥＴにおいては、特に重要である。また、今後、より高い利得を得る目的でＨＦＥＴの障壁層（ＡｌＧａＮ／ＧａＮＨＦＥＴにおいてはＡｌＧａＮ層）の膜厚を低減した場合においても、一般に電極間領域下のチャネル抵抗が大きくなり、利得増大の妨げとなってしまうため、前記抵抗を低減することが非常に重要になってくる。特に、障壁層の膜厚を低減したＨＦＥＴを用いて、エンハンスメント型の素子（ドレイン電圧を印加しても、ゲート電圧がゼロの時はドレイン電流が流れず、正のゲート電圧を印加することによってドレイン電流が流れるようになる動作をする素子）を作製する場合には、電極間領域下のチャネル抵抗がもともと非常に高いため、前記抵抗を低減することが、良好な素子特性を得る上で必須となってくる。

このように、電極間領域下において低いチャネル抵抗を得ることは、今後、ＧａＮ系ＨＦＦＴの素子特性を向上させる上で非常に重要である。ここで、電極間領域上には、通常、上述の表面パッシベーション膜が堆積されるので、結局、堆積することによってより低いチャネル抵抗が得られる絶縁膜を表面パッシベーション膜として用いることが、素子特性を向上させる上で重要となる。

Bruce M. Green, et al., IEEE Electron Device Lett., vol. 21, pp.268-270, June 2000.

現在、ＧａＮ系ＨＦＥＴにおける表面パッシベーション膜としては、ＧａＮ系材料との間に良質な界面の形成が可能なゆえに、電流コラプスの抑制効果の良好なＳｉＮ系絶縁膜が通常用いられているが、堆積領域下のチャネル抵抗を最大限に低減するパッシベーション膜の開発を行うことが、今後の素子特性のさらなる向上に非常に重要である。

本発明が解決しようとする課題は、その堆積によって堆積領域下のチャネル抵抗を大きく低減することが可能な表面パッシベーション膜を有する、ＧａＮ系ＨＦＥＴを例とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを提供することである。

上記課題を解決するために、本発明においては、請求項１に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ_３Ｎ_４膜、Ａｌ_２Ｏ_３膜、ＳｉＯ_２膜がこの順番に堆積され、前記Ｓｉ_３Ｎ_４膜の膜厚は 0.28 nm 以上 4 nm 以下であり、前記Ａｌ_２Ｏ_３膜の膜厚は 2 nm 以上 8 nm 以下であり、前記ＳｉＯ_２膜の膜厚は 4 nm 以上 200 nm 以下であり、前記Ｓｉ_３Ｎ_４膜と前記Ａｌ_２Ｏ_３膜と前記ＳｉＯ_２膜との合計膜厚は 8 nm 以上 200 nm 以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。

また、本発明においては、請求項２に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ_３Ｎ_４膜、ＡｌＮ膜、ＳｉＯ_２膜がこの順番に堆積され、前記Ｓｉ_３Ｎ_４膜の膜厚は 0.28 nm 以上 4 nm 以下であり、前記ＡｌＮ膜の膜厚は 2 nm 以上 8 nm 以下であり、前記ＳｉＯ_２膜の膜厚は 4 nm 以上 200 nm 以下であり、前記Ｓｉ_３Ｎ_４膜と前記ＡｌＮ膜と前記ＳｉＯ_２膜との合計膜厚は 8 nm 以上 200 nm 以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。

ＨＦＥＴの表面上の、ソース・ゲート間領域上およびゲート・ドレイン間領域上に、薄いＳｉ_３Ｎ_４膜が堆積され、かつ、その上に、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜が堆積され、かつ、その上に、ＳｉＯ_２膜が堆積されていることを特徴とする３層の絶縁膜構造を、表面パッシベーション膜として用いることによって、その堆積によって堆積領域下のチャネル抵抗を大きく低減することが可能な表面パッシベーション膜を有する、ＧａＮ系ＨＦＥＴを例とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを提供することが可能となる。

本発明の実施の形態および作用を、図１から図６を用いて説明する。

図１は、表面パッシベーション膜として絶縁膜が堆積されている、ＧａＮ系ＨＦＥＴ（ＡｌＧａＮ／ＧａＮＨＦＥＴ）の素子構造を模式的に示したものである。ＡｌＧａＮ障壁層３とＧａＮ層２との界面であるＡｌＧａＮ／ＧａＮヘテロ界面１近傍のＧａＮ層２内には２次元電子ガスが存在してチャネルを形成しており、ＡｌＧａＮ障壁層３上には、ソース電極４、ゲート電極５、ドレイン電極６が形成されている。さらに、ソース・ゲート間領域７およびゲート・ドレイン間領域８（両者を合わせて電極間領域と総称する）においては、ＡｌＧａＮ障壁層３上に、表面パッシベーション膜として、絶縁膜９が堆積されている。従来型の表面パッシベーション膜としては、絶縁膜９として、通常Ｓｉ_３Ｎ_４膜が堆積されるが、これは、Ｓｉ_３Ｎ_４とＡｌＧａＮとの間には良好な界面が形成可能なため、Ｓｉ_３Ｎ_４膜による表面パッシベーションによって、電流コラプスが低減・抑制されるためである。

図１において、トランジスタの真性領域はゲート電極５下の領域であり、ＨＦＥＴの真性の特性はこの領域の特性によって決定されるが、実際の素子特性の向上には、電極間領域（特に、ソース・ゲート電極間領域７）下のチャネル抵抗を低減することが有効である。

図２は、ＡｌＧａＮ／ＧａＮＨＦＥＴにおいて、電極間領域上に表面パッシベーション膜が堆積されていない場合（すなわち、ＡｌＧａＮ表面が大気にさらされている場合）における電極間領域下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに、模式的に示したものである。

また、図３は、ＡｌＧａＮ／ＧａＮＨＦＥＴにおいて、電極間領域上に表面パッシベーション膜として絶縁膜が堆積されている場合（図１の場合）における電極間領域下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに、模式的に示したものである。以下に、図２および図３における２次元電子濃度の相異について述べる。

図３において、ＡｌＧａＮと絶縁膜との伝導帯下端のポテンシャルの位置は一般に異なり（すなわち、ポテンシャルの段差が存在し）、最も普通に用いられるＡｌ_ＸＧａ_１−ＸＮ／ＧａＮ（Ｘ＝ 0.2 〜 0.4）ＨＦＥＴにおいては、図３に示されているように、一般に絶縁膜の方がＡｌＧａＮよりもポテンシャルの位置が高くなる。（図３においては、前記のポテンシャル位置の差、すなわち、絶縁膜とＡｌＧａＮとの伝導帯不連続値は、△Ｅ_Ｃ ^Ｉｎｓと記載されている。）これは、Ａｌ_ＸＧａ_１−ＸＮ／ＧａＮ（Ｘ＝ 0.2 〜 0.4）ＨＦＥＴにおいては、絶縁膜がＡｌＧａＮに比べて一般により大きなバンドギャップを有するためで、この場合、図３のＡｌＧａＮ／ＧａＮヘテロ界面におけるＧａＮ層の伝導帯下端の、フェルミ準位に対する相対位置は、図２の場合と比較して、一般により低い位置となる。（すなわち、ＧａＮ層の伝導帯下端とフェルミ準位との差（図２および図３において△Ｅと記載）は、図３の場合に、図２の場合よりも大きくなる。）その結果、図３においては、図２の場合に比べて、より高濃度の２次元電子ガスが蓄積する。すなわち、図３における２次元電子濃度は、図２の場合に比べて高くなる。

２次元電子濃度が増大すると、一般に２次元電子移動度は低下するが、電子濃度増大の効果は電子移動度低下の効果よりも一般に大きく、その結果、２次元電子濃度が増大すると、チャネル抵抗（電子濃度と移動度の積に逆比例）は低減する。結局、図３の場合の方が図２の場合に比べて、チャネル抵抗が低くなる。すなわち、電極間領域上に表面パッシベーション膜として絶縁膜が堆積されたことにより、電極間領域下のチャネル抵抗が低減する。

次に、前述の、絶縁膜堆積による２次元電子濃度増大の効果、またそれによるチャネル抵抗低減の効果が、原理的には、絶縁膜の種類にどのように依存するかを説明する。絶縁膜堆積による２次元電子濃度増大の効果は、一般に、絶縁膜のバンドギャップ（Ｅ_ｇ ^Ｉｎｓ）がより大きく、かつ、絶縁膜とＡｌＧａＮとの伝導帯不連続値（図３において△Ｅ_Ｃ ^Ｉｎｓと記載）がより大きいほど大きくなる。これは、絶縁膜のＥ_ｇ ^Ｉｎｓがより大きく、かつ、△Ｅ_Ｃ ^Ｉｎｓがより大きいほど（したがって、Ｅ_ｇ ^Ｉｎｓがより大きく、かつ、△Ｅ_Ｃ ^Ｉｎｓ／Ｅ_ｇ ^Ｉｎｓがより大きいほど）、ＧａＮ層の伝導帯下端とフェルミ準位との差（△Ｅ）がより大きくなるためで、結局、前記の場合ほど、原理的には、電極間領域下のチャネル抵抗が低減する。

図４に、典型的な４種類の絶縁膜、Ｓｉ_３Ｎ_４膜、ＳｉＯ_２膜、Ａｌ_２Ｏ_３膜、ＡｌＮ膜、および、ＡｌＧａＮ（Ａｌ組成＝ 0.3）／ＧａＮＨＦＥＴのバンドラインアップ、すなわち、これらの絶縁体および半導体の伝導帯および価電子帯のエネルギー位置関係を示す。図４においては、左から右の順で、絶縁膜のバンドギャップ（Ｅ_ｇ ^Ｉｎｓ）の大きい順にラインアップの様子を模式的に示してあり（図中ではＡｌＧａＮおよびＧａＮのバンドギャップにも形式的にＥ_ｇ ^Ｉｎｓなる表記を適用）、これとともに、絶縁膜とＡｌＧａＮとの伝導帯不連続値（△Ｅ_Ｃ ^Ｉｎｓ）、および、参考までに、絶縁膜とＡｌＧａＮとの価電子帯不連続値（△Ｅ_Ｖ ^Ｉｎｓ）を示してある。図４に示されているように、絶縁膜のバンドギャップ（Ｅ_ｇ ^Ｉｎｓ）の大きい順に絶縁膜を並べると、ＳｉＯ_２膜（Ｅ_ｇ ^Ｉｎｓ＝ 9.0 eV）、Ａｌ_２Ｏ_３膜（7.0 eV）、ＡｌＮ膜（6.2 eV）、Ｓｉ_３Ｎ_４膜（4.9 eV）の順であり、さらに、この順番は、ＡｌＧａＮとの伝導帯不連続値（△Ｅ_Ｃ ^Ｉｎｓ）の順、すなわち、ＳｉＯ_２膜（△Ｅ_Ｃ ^Ｉｎｓ＝ 3.1 eV）、Ａｌ_２Ｏ_３膜（2.1 eV）、ＡｌＮ膜（1.5 eV）、Ｓｉ_３Ｎ_４膜（0.7 eV）の順とも一致している。また、前記の順は、バンドギャップの大きさＥ_ｇ ^Ｉｎｓに加えて、２次元電子濃度増大効果の指標となる、△Ｅ_Ｃ ^Ｉｎｓ／Ｅ_ｇ ^Ｉｎｓの値の大きい順、すなわち、ＳｉＯ_２膜（△Ｅ_Ｃ ^Ｉｎｓ／Ｅ_ｇ ^Ｉｎｓ＝ 0.34）、Ａｌ_２Ｏ_３膜（0.30）、ＡｌＮ膜（0.24）、Ｓｉ_３Ｎ_４膜（0.14）の順と一致している。したがって、絶縁膜堆積による２次元電子濃度の増大、またそれによるチャネル抵抗の低減は、原理的には、Ｅ_ｇ ^Ｉｎｓ（＝ 9.0 eV）および△Ｅ_Ｃ ^Ｉｎｓ／Ｅ_ｇ ^Ｉｎｓの最も大きいＳｉＯ_２膜において最も大きな効果が得られることになる。

ＳｉＯ_２膜は、上述のように、原理的には、その堆積によって堆積領域下のチャネル抵抗を最大限に低減することが可能な表面パッシベーション膜である。しかし、実際にＳｉＯ_２膜を表面パッシベーション膜として用いた場合、素子作製プロセスにおいて、ＳｉＯ_２膜からシリコン（Ｓｉ）原子および酸素（Ｏ）原子が半導体層（ＡｌＧａＮおよびＧａＮ）中に拡散・混入し、その結果、電子移動度の低下によってチャネル抵抗が増大してしまうという、大きな問題が生じる。そこで、表面パッシベーション膜としての高い可能性を活かすためには、ＳｉＯ_２膜から半導体層へのＳｉ原子およびＯ原子の拡散・混入を阻止することが必須となる。そのための工夫が、本発明に係るヘテロ構造電界効果トランジスタにおける３層のパッシベーション膜構造において実施されている。

図５は、本発明に係るヘテロ構造電界効果トランジスタであるＧａＮ系ＨＦＥＴ（ＡｌＧａＮ／ＧａＮＨＦＥＴ）の素子構造を模式的に示したものである。図において、ＡｌＧａＮ障壁層３とＧａＮ層２との界面であるＡｌＧａＮ／ＧａＮヘテロ界面１近傍のＧａＮ層２内には２次元電子ガスが存在してチャネルを形成しており、ＡｌＧａＮ障壁層３上には、ソース電極４、ゲート電極５、ドレイン電極６が形成されている。さらに、ソース・ゲート間領域７およびゲート・ドレイン間領域８（両者を合わせて電極間領域と総称する）においては、ＡｌＧａＮ障壁層３上に、表面パッシベーション膜として、絶縁膜９が堆積されている。絶縁膜９を除いて、上記の各構成要素は従来のものと変わっていない。本発明に係るヘテロ構造電界効果トランジスタの特徴は、以下に説明するように、絶縁膜９の特別な構成にある。

図５において、ＡｌＧａＮ障壁層３上に、薄いＳｉ_３Ｎ_４膜が堆積され、その上に、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜が堆積され、さらにその上にＳｉＯ_２膜が主たる表面パッシベーション膜として堆積され、この３層の膜が絶縁膜９を構成している。かかる特徴を有する３層構造の表面パッシベーション膜（絶縁膜９）が、本発明に係るＨＦＥＴの表面パッシベーション膜構造である。

図６は、図５における電極間領域７、８下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに模式的に示したもので、図５の３層構造の絶縁膜９においては、図３において一般的に示されている、絶縁膜９とＡｌＧａＮ障壁層３との伝導帯不連続値（△Ｅ_Ｃ ^Ｉｎｓ）は、最上層で表面を形成しているＳｉＯ_２膜とＡｌＧａＮ障壁層３との伝導帯不連続値に対応していることが示されている。以下に、図５における、それぞれの絶縁膜層の役割を説明する。

図５において、薄いＳｉ_３Ｎ_４膜の堆積により、ＡｌＧａＮ障壁層３との間に、界面準位密度の低い良好な半導体／絶縁膜ヘテロ界面が形成可能となり、その結果、３層構造の表面パッシベーション膜全体（絶縁膜９）として、良好な半導体／絶縁膜ヘテロ界面が形成可能となる。すなわち、本発明に係るＨＦＥＴの絶縁膜９を構成する薄いＳｉ_３Ｎ_４膜によって、従来型のＳｉ_３Ｎ_４膜による表面パッシベーション膜と同様に、電流コラプスが低減・抑制される。

図５における３層構造の表面パッシベーション膜（絶縁膜９）の主要な絶縁膜は、最上層のＳｉＯ_２膜である。もし、ＳｉＯ_２膜から半導体層へのＳｉ原子およびＯ原子の拡散・混入を阻止することができるならば、このようにＳｉＯ_２膜によって表面層を形成することによって、２次元電子濃度の増大、またそれによるチャネル抵抗の低減を最大にすることができる。これは、図６に模式的に示されているように、ＳｉＯ_２膜によって表面層を形成することによって、ＳｉＯ_２膜の大きなバンドギャップ（Ｅ_ｇ ^Ｉｎｓ＝ 9.0 eV）、ＳｉＯ_２膜とＡｌＧａＮとの大きな伝導帯不連続値（△Ｅ_Ｃ ^Ｉｎｓ＝ 3.1 eV）、および、大きな△Ｅ_Ｃ ^Ｉｎｓ／Ｅ_ｇ ^Ｉｎｓ比（＝ 0.34）とを用いて、ＧａＮ層２の伝導帯下端とフェルミ準位との差（△Ｅ）を最大にすることができる結果、２次元電子濃度の増大、また、それによるチャネル抵抗の低減を最大にすることができるためである。

図５における３層構造の表面パッシベーション膜の中間層、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜は、ＳｉＯ_２膜から半導体層へのＳｉ原子およびＯ原子の拡散・混入を阻止するための、いわばストッパー層である。すなわち、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜から成る中間層を設けることによって、素子作製プロセス中および素子動作中（特に高温および高出力動作中）に起こる、ＳｉＯ_２膜から半導体層へのＳｉ原子およびＯ原子の拡散・混入を阻止することが可能となる。これは、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜を構成するＡｌ原子が、Ｓｉ原子およびＯ原子のゲッタリング（捕獲）作用を持っているためである。

以上のように、ＧａＮ系ＨＦＥＴにおいて、ＨＦＥＴの表面上の、ソース・ゲート間領域７上およびゲート・ドレイン間領域８上に、薄いＳｉ_３Ｎ_４膜が堆積され、その上に、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜が堆積され、さらにその上にＳｉＯ_２膜が主たる表面パッシベーション膜として堆積されている、３層構造の表面パッシベーション膜（図５の絶縁膜９）においては、
（i）薄いＳｉ_３Ｎ_４膜が堆積されていることによって、良好な半導体（ＡｌＧａＮ）／絶縁体（Ｓｉ_３Ｎ_４）界面の形成が可能となる結果、電流コラプスが低減・抑制され、かつ、
（ii）表面層をＳｉＯ_２膜によって形成することによって、ＳｉＯ_２膜の大きなバンドギャップ（Ｅ_ｇ ^Ｉｎｓ＝ 9.0 eV）、ＳｉＯ_２膜とＡｌＧａＮとの大きな伝導帯不連続値（△Ｅ_Ｃ ^Ｉｎｓ＝ 3.1 eV）、および、大きな△Ｅ_Ｃ ^Ｉｎｓ／Ｅ_ｇ ^Ｉｎｓ比（＝ 0.34）を用いて、２次元電子濃度の増大、また、それによるチャネル抵抗の低減を最大にする可能一性が提供され、
（iii）上記Ｓｉ_３Ｎ_４膜とＳｉＯ_２膜との間に、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜から成る中間層を挿入することによって、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜を構成するＡｌ原子によるＳｉ原子およびＯ原子のゲッタリング（捕獲）作用を用いて、ＳｉＯ_２膜から半導体層へのＳｉ原子およびＯ原子の拡散・混入を阻止し、表面パッシベーション膜下の電子移動度の低下を阻止することが可能となる。

その結果として、前記の本発明に係るＨＦＥＴの３層構造の表面パッシベーション膜（図５の絶縁膜９）によって、２次元電子濃度の増大、また、それによるチャネル抵抗の低減を最大とすることが可能となる。

以上のように、図５に模式的に示される本発明に係るＧａＮ系ＨＦＥＴにおける表面パッシベーション膜によって、その堆積によって堆積領域下のチャネル抵抗の低減を最大とすることが可能な、表面パッシベーション膜が提供される。以上により、本発明による作用がすべて示された。

［実施の形態例１］
図５において、ＨＦＥＴの表面上の、ソース・ゲート間領域７上およびゲート・ドレイン間領域８上に、Ｓｉ_３Ｎ_４膜、Ａｌ_２Ｏ_３膜、ＳｉＯ_２膜がこの順番に堆積されていることを特徴とする表面パッシベーション膜構造（絶縁膜９）を形成した。ここで、Ｓｉ_３Ｎ_４膜の膜厚は、0.28 nm（0.5 原子層）以上 4 nm 以下、Ａｌ_２Ｏ_３膜の膜厚は、2 nm 以上 8 nm 以下、ＳｉＯ_２膜の膜厚は、4 nm 以上 200 nm 以下、Ｓｉ_３Ｎ_４膜、Ａｌ_２Ｏ_３膜、ＳｉＯ_２膜の合計膜厚は、8 nm 以上 200 nm 以下とする。かかる表面パッシベーション膜は、プラズマ・スパッタ法その他の方法によって堆積が可能である。また、表面パッシベーション膜が上記の特徴を有するＨＦＥＴは、ＨＦＥＴの層構造がいかなる構造であっても、ＨＦＥＴが窒化物半導体を用いたものである限り、本発明の範囲内とする。

図７は、表面パッシベーション膜の堆積によるチャネル抵抗の変化の、絶縁膜厚依存性の一例を模式的に示したもので、本発明に係るＨＦＥＴのＳｉ_３Ｎ_４／Ａｌ_２Ｏ_３／ＳｉＯ_２膜の場合（実線）を、原子拡散・混入のストッパ層であるＡｌ_２Ｏ_３膜を挿入しないＳｉ_３Ｎ_４／ＳｉＯ_２膜の場合（点線）とともに示してある。Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３／ＳｉＯ_２膜の場合、膜厚の増大とともにチャネル抵抗が低下し、8-10 nm 程度の膜厚でほぼ飽和する様子が示されており、また、Ｓｉ_３Ｎ_４／ＳｉＯ_２膜の場合も、基本的には同じ傾向であるが、チャネル抵抗の低下量はＳｉ_３Ｎ_４／Ａｌ_２Ｏ_３／ＳｉＯ_２膜の場合に比べて小さく、絶縁膜形成を含めた素子作製プロセスによっては、チャネル抵抗がむしろ微増することさえもある様子が示されている。これは、Ａｌ_２Ｏ_３中間層がない場合は、ＳｉＯ_２膜から半導体層へのＳｉ原子およびＯ原子の拡散・混入がＳｉ_３Ｎ_４膜を通過して起こる結果（その度合いはプロセスに依存）、電子移動度の低下によってチャネル抵抗の低下が妨げられるが、Ａｌ_２Ｏ_３中間層がある場合は、Ａｌ_２Ｏ_３中間層が原子拡散・混入のストッパ層として機能する結果、本来得られるべきチャネル抵抗の低下が実現されるためである。

また、図７における、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３／ＳｉＯ_２膜の堆積によるチャネル抵抗の低下量は、一般にＨＦＥＴの層構造およびパッシベーション膜の堆積法等の詳細によって異なるが、類似条件での比較において、主要絶縁膜（表面構成膜）がＳｉＯ_２膜で構成されている本発明による表面パッシベーション膜は、主要絶縁膜が他の絶縁膜（Ｓｉ_３Ｎ_４膜、Ａｌ_２Ｏ_３膜、ＡｌＮ膜）である場合に比べて、最も大きなチャネル抵抗の低下量を示した。

図５において、Ｓｉ_３Ｎ_４膜とＡｌ_２Ｏ_３膜とＳｉＯ_２膜との合計膜厚は、チャネル抵抗が低減の飽和値に８０％以上に近づく膜厚（チャネル抵抗飽和最低膜厚）である、8 nm 以上が必要であるが、大気や水分に対する素子の保護という観点からみても、200 nm を超える膜厚は不要である。また、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３／ＳｉＯ_２膜が、その直下の半導体層との間に、良好な半導体／絶縁体（Ｓｉ_３Ｎ_４）界面の形成を可能とするためには、Ｓｉ_３Ｎ_４膜の膜厚が、0.28 nm（0.5 原子層）以上であることが必要である。一方、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３／ＳｉＯ_２膜におけるＳｉ_３Ｎ_４膜が、チャネル抵抗飽和最低膜厚である 8 nm の１／２、すなわち 4 nm を超えると、その上のＡｌ_２Ｏ_３／ＳｉＯ_２膜堆積の効果（チャネル抵抗の低減効果）が弱められてしまうため、Ｓｉ_３Ｎ_４膜の膜厚は、4 nm 以下であることが必要である。また、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３／ＳｉＯ_２膜において、ＳｉＯ_２膜堆積の効果（チャネル抵抗の低減効果）を有効に得るためには、ＳｉＯ_２膜が、チャネル抵抗飽和最低膜厚である 8 nm の１／２、すなわち 4 nm 以上であることが必要である。さらに、中間層Ａｌ_２Ｏ_３膜が、原子拡散・混入のストッパ層として機能するためには、Ａｌ_２Ｏ_３膜の膜厚が、2 nm 以上であることが必要である。しかし、Ａｌ_２Ｏ_３膜の膜厚が、チャネル抵抗飽和最低膜厚である 8 nm を超えると、その上のＳｉＯ_２膜堆積の効果（チャネル抵抗の低減効果）が弱められてしまうため、Ａｌ_２Ｏ_３膜の膜厚は、8 nm 以下であることが必要である。

このように、Ｓｉ_３Ｎ_４／Ａｌ_２Ｏ_３／ＳｉＯ_２表面パッシベーション膜に対する要請として、Ｓｉ_３Ｎ_４膜の膜厚は、0.28 nm（0.5 原子層）以上 4 nm 以下、Ａｌ_２Ｏ_３膜の膜厚は、2 nm 以上 8 nm 以下、ＳｉＯ_２膜の膜厚は、4 nm 以上 200 nm 以下、Ｓｉ_３Ｎ_４膜、Ａｌ_２Ｏ_３膜、ＳｉＯ_２膜の合計膜厚は、8 nm 以上 200 nm 以下であることが、必要とされる。

本実施の形態例として、高出力高周波用に設計されたＡｌ_０．３Ｇａ_０．７Ｎ／ＧａＮＨＦＥＴ上に、１ nm のＳｉ_３Ｎ_４膜、4 nm のＡｌ_２Ｏ_３膜、20 nm のＳｉＯ_２膜をこの順番に堆積した絶縁膜構造を、表面パッシベーション膜として用いたところ、従来構造の表面パッシベーション膜（100 nm のＳｉ_３Ｎ_４膜）を用いた場合に比べて、表面パッシベーション膜下のチャネル抵抗は３５％低減され、その結果、ソース抵抗が３０％低減された。さらに、本実施の形態例による副次効果として、主絶縁膜であるＳｉＯ_２膜が、Ｓｉ_３Ｎ_４膜およびＡｌ_２Ｏ_３膜とともに、従来構造のＳｉ_３Ｎ_４膜よりも大きな絶縁耐圧を有する結果、ドレイン耐圧が、従来構造の場合に比べて、５０％増大した。

［実施の形態例２］
図５において、ＨＦＥＴの表面上の、ソース・ゲート間領域上およびゲート・ドレイン間領域上に、Ｓｉ_３Ｎ_４膜、ＡｌＮ膜、ＳｉＯ_２膜がこの順番に堆積されていることを特徴とする表面パッシベーション膜構造（絶縁膜９）を形成した。ここで、Ｓｉ_３Ｎ_４膜の膜厚は、0.28 nm（0.5 原子層）以上 4 nm 以下、ＡｌＮ膜の膜厚は、2
nm 以上 8 nm 以下、ＳｉＯ_２膜の膜厚は、4 nm 以上 200 nm 以下、Ｓｉ_３Ｎ_４膜、ＡｌＮ膜、ＳｉＯ_２膜の合計膜厚は、8 nm 以上 200 nm 以下とする。かかる表面パッシベーション膜は、プラズマ・スパッタ法その他の方法によって堆積が可能である。また、表面パッシベーション膜が上記の特徴を有するＨＦＥＴは、ＨＦＥＴの層構造がいかなる構造であっても、ＨＦＥＴが窒化物半導体を用いたものである限り、本発明の範囲内とする。

本実施の形態例は、実施の形態例１における中間層Ａｌ_２Ｏ_３膜を、中間層ＡｌＮ膜で置き換えた構造である。本実施の形態例を実施の形態例１と比較すると、チャネル抵抗の低減効果は、両実施の形態例でほぼ同程度である。しかし本実施の形態例は、良質のＡｌＮ膜の堆積に必要な堆積条件の制御が、良質のＡｌ_２Ｏ_３膜の堆積するために必要な堆積条件の制御よりも一般に容易であるという、絶縁膜堆積上の利点を有する。

本実施の形態例として、高出力高周波用に設計されたＡｌ_０．３Ｇａ_０．７Ｎ／ＧａＮＨＦＥＴ上に、１ nm のＳｉ_３Ｎ_４膜、4 nm のＡｌＮ膜、20 nm のＳｉＯ_２膜をこの順番に堆積した絶縁膜構造を、表面パッシベーション膜として用いたところ、従来構造の表面パッシベーション膜（100 nm のＳｉ_３Ｎ_４膜）を用いた場合に比べて、表面パッシベーション膜下のチャネル抵抗は３５％低減され、その結果、ソース抵抗が３０％低減された。さらに、本実施の形態例による副次効果として、主絶縁膜であるＳｉＯ_２膜が、Ｓｉ_３Ｎ_４膜およびＡｌＮ膜とともに、従来構造のＳｉ_３Ｎ_４膜よりも大きな絶縁耐圧を有する結果、ドレイン耐圧が、従来構造の場合に比べて、５０％増大した。

以上に説明したように、ＧａＮ系ＨＦＥＴにおける表面パッシベーション膜において、その堆積によって堆積領域下のチャネル抵抗を最大限に低減することが可能な、表面パッシベーション膜を実現するため、ＨＦＥＴの表面上の、ソース・ゲート間領域上およびゲート・ドレイン間領域上に、薄いＳｉ_３Ｎ_４膜が堆積され、かつ、その上に、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜が堆積され、かつ、その上に、ＳｉＯ_２膜が堆積されていることを特徴とする３層の絶縁膜構造を、表面パッシベーション膜として開発した。前記構造の表面パッシベーション膜においては、
（i）薄いＳｉ_３Ｎ_４膜が堆積されていることによって、良好な半導体（ＡｌＧａＮ）／絶縁体（Ｓｉ_３Ｎ_４）界面の形成が可能となる結果、電流コラプスが低減・抑制され、かつ、
（ii）表面層をＳｉＯ_２膜によって形成することによって、ＳｉＯ_２膜の大きなバンドギャップ（Ｅ_ｇ ^Ｉｎｓ＝ 9.0 eV）、ＳｉＯ_２膜とＡｌＧａＮとの大きな伝導帯不連続値（△Ｅ_Ｃ ^Ｉｎｓ＝ 3.1 eV）、および、大きな△Ｅ_Ｃ ^Ｉｎｓ／Ｅ_ｇ ^Ｉｎｓ比（＝ 0.34）を用いて、２次元電子濃度の増大、またそれによるチャネル抵抗の低減を最大にする可能性が提供され、
（iii）上記Ｓｉ_３Ｎ_４膜とＳｉＯ_２膜との間に、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜から成る中間層を挿入することによって、Ａｌ_２Ｏ_３膜あるいはＡｌＮ膜を構成するＡｌ原子によるＳｉ原子およびＯ原子のゲッタリング（捕獲）作用を用いて、ＳｉＯ_２膜から半導体層へのＳｉ原子およびＯ原子の拡散・混入を阻止し、表面パッシベーション膜下の電子移動度の低下を阻止することが可能となる。

その結果として、前記の本発明に係るＨＦＥＴにおける３層構造の表面パッシベーション膜によって、２次元電子濃度の増大、またそれによるチャネル抵抗の低減を最大とすることが可能となる。また、本発明の副次効果として、主絶縁膜であるＳｉＯ_２膜が、Ｓｉ_３Ｎ_４膜、Ａｌ_２Ｏ_３膜、およびＡｌＮ膜とともに、従来構造のＳｉ_３Ｎ_４膜よりも大きな絶縁耐圧を有する結果、ドレイン耐圧が、従来構造の場合に比べて増大する。

なお、本発明は、ＧａＮ系ＨＦＥＴのみならず、一般の、窒化物半導体を用いたヘテロ構造電界効果トランジスタにも適用でき、それによって、ＧａＮ系ＨＦＥＴの場合と同様の効果が得られる。

表面パッシベーション膜が堆積されているＧａＮ系ＨＦＥＴの素子構造を模式的に示した図である。ＡｌＧａＮ／ＧａＮＨＦＥＴにおいて、電極間領域上に表面パッシベーション膜が堆積されていない場合における電極間領域下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに、模式的に示した図である。ＡｌＧａＮ／ＧａＮＨＦＥＴにおいて、電極間領域上に表面パッシベーション膜として絶縁膜が堆積されている場合における電極間領域下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに、模式的に示した図である。Ｓｉ_３Ｎ_４膜、ＳｉＯ_２膜、Ａｌ_２Ｏ_３膜、ＡｌＮ膜、および、ＡｌＧａＮ（Ａｌ組成＝ 0.3）／ＧａＮＨＦＥＴの伝導帯および価電子帯のエネルギー位置関係を示す図である。本発明に係るＧａＮ系ＨＦＥＴの素子構造を模式的に示した図である。本発明に係るＧａＮ系ＨＦＥＴにおける電極間領域下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに、模式的に示した図である。表面パッシベーション膜の堆積によるチャネル抵抗の変化の、絶縁膜厚依存性を模式的に示した図である。

符号の説明

１：ＡｌＧａＮ／ＧａＮヘテロ界面、２：ＧａＮ層、３：ＡｌＧａＮ障壁層、４：ソース電極、５：ゲート電極、６：ドレイン電極、７：ソース・ゲート間領域、８：ゲート・ドレイン間領域、９：絶縁膜。

Claims

窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、
前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ_３Ｎ_４膜、Ａｌ_２Ｏ_３膜、ＳｉＯ_２膜がこの順番に堆積され、
前記Ｓｉ_３Ｎ_４膜の膜厚は 0.28 nm 以上 4 nm 以下であり、
前記Ａｌ_２Ｏ_３膜の膜厚は 2 nm 以上 8 nm 以下であり、
前記ＳｉＯ_２膜の膜厚は 4 nm 以上 200 nm 以下であり、
前記Ｓｉ_３Ｎ_４膜と前記Ａｌ_２Ｏ_３膜と前記ＳｉＯ_２膜との合計膜厚は 8 nm 以上 200 nm 以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、
前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ_３Ｎ_４膜、ＡｌＮ膜、ＳｉＯ_２膜がこの順番に堆積され、
前記Ｓｉ_３Ｎ_４膜の膜厚は 0.28 nm 以上 4 nm 以下であり、
前記ＡｌＮ膜の膜厚は 2 nm 以上 8 nm 以下であり、
前記ＳｉＯ_２膜の膜厚は 4 nm 以上 200 nm 以下であり、
前記Ｓｉ_３Ｎ_４膜と前記ＡｌＮ膜と前記ＳｉＯ_２膜との合計膜厚は 8 nm 以上 200 nm 以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。